CN102315219A - 半导体器件及其制造方法 - Google Patents
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Abstract
半导体器件及其制造方法。本发明提供的半导体器件包括：第一导电类型的半导体衬底；在半导体衬底中形成的第一导电类型的第一阱区域；在半导体衬底中形成且布置在与第一阱区域相邻的区域中的第二导电类型的外延区域；在外延区域的下部的区域中形成且具有比外延区域的杂质浓度高的杂质浓度的第二导电类型的掩埋区域；在第一阱区域和外延区域之间以及在第一阱区域和掩埋区域之间的边界形成的沟槽；在第一阱上形成的第一半导体元件；以及在外延区域上形成的第二半导体元件。
Description
相关申请的交叉引用
本申请涉及于2010年7月8日提交的日本专利申请No.2010-155928，要求其优先权且其全部内容合并于此以做参考。
技术领域
本发明涉及半导体器件及其制造方法，且尤其是CMOS晶体管及其制造方法。
背景技术
CMOS（互补MOS）结构是同时集成N沟道MOS晶体管和P沟道MOS晶体管的结构。该结构被广泛地应用在很多半导体器件电路中。例如，该结构甚至应用于诸如液晶驱动器之类的要求高击穿电压的电路。
然而，已知，在CMOS结构中，在相邻区域之间形成寄生双极晶体管，且由于该晶体管的行为，导致闩锁。因此，具有CMOS结构的半导体器件电路采用防止在CMOS结构中闩锁的布局结构。
例如，一种已知半导体器件，该器件具有在N沟道MOS晶体管的阱区域和P沟道MOS晶体管的阱区域之间的边界处提供的阱保护环。具有在该边界形成的深沟槽的半导体器件也是已知的（例如，参见日本未经审查的专利公布No.2007-227920）。
下面将参考图13和14描述常规半导体器件。图13是用于描述形成有阱保护环的半导体器件的剖面图。图14是用于描述形成有深沟槽的半导体器件的剖面图。
如图13所示，具有阱保护环的半导体器件包括：N型阱区域103，其在P型半导体衬底101上形成且具有布置在其上的PMOS晶体管150（此后也被称为P沟道型MOS晶体管，此后也是如此）；以及P型阱区域104，其在衬底101上形成且具有布置在其上的NMOS晶体管151（此后称为N沟道型MOS晶体管，此后也是如此）。阱保护环120和121在N型阱区域103和P型阱区域104之间的边界的附近形成。阱保护环120和121连接到电源线，其中VDD电势施加给阱保护环120。GND电势（或VSS电势）施加给阱保护环121。在具有阱保护环的半导体器件中，阱保护环120和121被设置为具有上述电势以防止闩锁的发生。
如图14所示，具有形成在其上的深沟槽的半导体器件包括：N型阱区域103，其在P型半导体衬底101上形成且具有布置在其上的PMOS晶体管150；以及P型阱区域104，其在衬底101上形成且具有布置在其上的NMOS晶体管151。在N型阱区域103和P型阱区域104之间的边界处形成比这些阱区域深的深沟槽130。在具有形成在其上的深沟槽的半导体器件中，由N型阱区域103、P型半导体衬底101和NMOS源极/漏极区域113形成的横向NPN双极晶体管200的电流放大因子hFE被减小以防止闩锁的发生。
然而，具有阱保护环的上述半导体器件需要布置阱保护环的区域。不同于形成晶体管的区域的该区域必须重新形成，使得半导体器件的尺寸很可能增加。因此，需要一种具有更紧凑尺寸的可以防止闩锁的发生的半导体器件。
例如，在要求高击穿电压的电路（例如，液晶驱动器）中，其上集成的半导体器件的数目随着增加的性能和增加的功能动态地增加，比如需要增加半导体器件尺寸的半导体器件电路。除了用于防止闩锁的布局，还由于静电放电保护器件的应用，半导体器件的尺寸很可能增加。因此，即使在要求高击穿电压的电路中，需要防止闩锁的发生以及减小半导体器件的尺寸。
如上所述具有形成在其上的深沟槽的半导体器件不需要具有与形成晶体管的区域不同的区域，但是需要增加形成深沟槽的区域。在用于要求高击穿电压的电路的情形下，半导体器件的尺寸并不减小。具体而言，横向NPN双极晶体管200的基极区域的杂质浓度由P型半导体衬底101和P型阱区域104决定。因此，当它用于具有高击穿电压的晶体管时，杂质的浓度不能增加。相应地，形成深沟槽的区域增加并且另外，基极区域的宽度必须增加。因此，半导体器件的尺寸并不减小。
在具有形成在其上的深沟槽的半导体器件中，深沟槽130不影响由P型阱区域104、N型阱区域103和PMOS源极/漏极区域112构成的垂直PNP双极晶体管300的电流放大因子hFE。因此，要求诸如形成阱保护环的对策。相应地，半导体器件的尺寸很可能增加。
如上所述，希望一种半导体器件，即使在形成要求高击穿电压的电路的情况中，它可以具有更加减小的尺寸并防止闩锁的发生。
发明内容
本发明考虑前文中描述的问题，且其目的是提供一种具有更加减小的尺寸且能够防止闩锁的发生的半导体器件。本发明还提供可以维持高击穿电压的半导体器件。
为了实现上述目的，本发明提供一种半导体器件，包括：第一导电类型的半导体衬底；在半导体衬底中形成的第一导电类型的第一阱区域；在半导体衬底中形成且布置在与第一阱区域相邻的区域中的第二导电类型的外延区域；在外延区域的下部的区域中形成且具有比外延区域的杂质浓度高的杂质浓度的第二导电类型的掩埋区域；在第一阱区域和外延区域之间以及在第一阱区域和掩埋区域之间的边界形成的沟槽；在第一阱区域上形成且具有第二导电类型的源极和漏极区域的第一半导体元件；以及在外延区域上形成且具有第一导电类型的源极和漏极区域的第二半导体元件，其中半导体衬底具有比第一阱区域的杂质浓度高的杂质浓度，且沟槽形成为比第一阱区域和掩埋区域深。
因为根据本发明的半导体器件包括：第一导电类型的半导体衬底；在半导体衬底中形成的第一导电类型的第一阱区域；在半导体衬底中形成且布置在与第一阱区域相邻的区域中的第二导电类型的外延区域；在外延区域的下部的区域中形成且具有比外延区域的杂质浓度高的杂质浓度的第二导电类型的掩埋区域；在第一阱区域和外延区域之间以及在第一阱区域和掩埋区域之间的边界形成的沟槽；在第一阱区域上形成且具有第二导电类型的源极和漏极区域的第一半导体元件；以及在外延区域上形成且具有第一导电类型的源极和漏极区域的第二半导体元件，其中半导体衬底具有比第一阱区域的杂质浓度高的杂质浓度，且沟槽形成为比第一阱区域和掩埋区域深。因此，该结构可以增加由第一阱区域上形成的第二导电类型的源极和漏极区域、第一阱区域和半导体衬底以及外延区域和掩埋区域构成的横向双极晶体管的基极区域的杂质浓度。因此，横向双极晶体管的电流放大因子hFE可以减小。
该结构还可以增加由在外延区域上形成的第一导电类型的源极和漏极区域、外延区域和掩埋区域以及半导体衬底和第一阱区域构成的垂直双极晶体管的基极区域的杂质浓度。因此，垂直双极晶体管的电流放大因子hFE可以减小。
相应地，根据本发明的半导体器件可以减小作为寄生晶体管的横向和垂直双极晶体管的电流放大因子hFE，从而防止具有在第一阱区域上形成的第二导电类型的源极和漏极区域且具有在外延区域上形成的第一导电类型的源极和漏极区域的半导体器件中的闩锁的发生。
根据本发明的半导体器件不需要具有与形成晶体管的区域不同的新区域。而且，根据本发明的半导体器件不仅可以减小横向双极晶体管的电流放大因子hFE而且可以减小垂直晶体管的电流放大因子hFE。因此，根据本发明的半导体器件具有更加减小的尺寸且可以防止闩锁的发生。
附图说明
图1是根据本发明的第一实施例的半导体器件的概念性剖面图；
图2是用于描述根据本发明的第一实施例的半导体器件的二极管的电路图；
图3是示出根据本发明的第一实施例的半导体器件的制造工艺的视图；
图4是示出根据本发明的第一实施例的半导体器件的制造工艺的视图；
图5是示出根据本发明的第一实施例的半导体器件的制造工艺的视图；
图6是根据本发明的第二实施例的半导体器件的概念性剖面图；
图7是示出根据本发明的第二实施例的半导体器件的制造工艺的视图；
图8是示出根据本发明的第二实施例的半导体器件的制造工艺的视图；
图9是示出根据本发明的第二实施例的半导体器件的制造工艺的视图；
图10是示出根据本发明的第二实施例的半导体器件的制造工艺的视图；
图11是示出根据本发明的第二实施例的半导体器件的制造工艺的视图；
图12是示出根据本发明的第二实施例的半导体器件的制造工艺的视图；
图13是用于描述根据本发明的背景技术具有阱保护环的半导体器件的剖面图；以及
图14是用于描述根据本发明的背景技术具有形成在其上的深沟槽的半导体器件的剖面图。
具体实施方式
根据本发明的半导体器件包括：第一导电类型的半导体衬底；在半导体衬底中形成的第一导电类型的第一阱区域；在半导体衬底中形成且布置在与第一阱区域相邻的区域中的第二导电类型的外延区域；在外延区域的下部的区域中形成且具有比外延区域的杂质浓度高的杂质浓度的第二导电类型的掩埋区域；在第一阱区域和外延区域之间以及在第一阱区域和掩埋区域之间的边界形成的沟槽；在第一阱区域上形成且具有第二导电类型的源极和漏极区域的第一半导体元件；以及在外延区域上形成且具有第一导电类型的源极和漏极区域的第二半导体元件，其中半导体衬底具有比第一阱区域的杂质浓度高的杂质浓度，且沟槽形成为比第一阱区域和掩埋区域深。
此处，第一导电类型意味着N型或P型导电类型，而第二导电类型意味着与第一导电类型不同的导电类型。例如，当第一导电类型是N型时，第二导电类型是P型。当第一导电类型是P型时，第二导电类型是N型。
例如，半导体衬底可以是N型半导体衬底或P型半导体衬底。
掩埋区域在外延区域的下部的区域中形成。然而，掩埋区域可以在半导体衬底中在外延区域下方形成。具体而言，掩埋区域包括在半导体衬底中形成外延区域之后在外延区域的下部形成掩埋区域的形式，通过这种形式，掩埋区域在半导体衬底中的外延区域下方形成。
在本发明的实施例中，除了上述本发明的结构之外，优选地半导体衬底的杂质浓度是第一阱区域的杂质浓度的3倍至10倍。更优选地半导体衬底的杂质浓度是第一阱区域的杂质浓度的5倍至10倍。
由于该结构，用作横向双极晶体管的基极区域的半导体衬底的杂质浓度高，导致横向双极晶体管的电流放大因子hFE可以减小。
例如，半导体衬底的杂质浓度优选地是5.0×1016至2.0×1017/cm3，且第一阱区域的杂质浓度优选地为2.0×1016至7.0×1016/cm3。
在本发明的实施例中，除了上述发明结构之外，优选地掩埋区域的杂质浓度是外延区域的杂质浓度的100倍至1000倍。优选地掩埋区域的杂质浓度是外延区域的杂质浓度的300倍至600倍。
由于该结构，用作垂直双极晶体管的基极区域的半导体衬底的杂质浓度高，导致垂直双极晶体管的电流放大因子hFE可以减小。
例如，掩埋区域的杂质浓度优选地是1.0×1018至1.0×1019/cm3，且外延区域的杂质浓度优选地为1.0×1016至1.0×1017/cm3。
在本发明的实施例中，半导体衬底和外延区域可以形成二极管以保护第二半导体元件。
当浪涌电压施加于第二半导体元件的源极和漏极区域之一或第二接触区域时，该结构可以保护用作内部元件的第二半导体元件。因此，不必重新提供静电放电保护器件，导致可以提供具有更加减小的尺寸的具有静电放电保护器件的半导体器件。
具体而言，具有上述结构的半导体器件用作保护半导体元件避免过压的元件（静电放电保护器件或ESD器件）。此处过压包括诸如静电或短路电压的异常电压。
在本发明的实施例中，除了上述发明结构之外，可以在第一阱区域中或外延区域中形成用于隔离第一或第二半导体元件的浅沟槽。
由于该结构，可以绝缘或隔离在第一阱区域中或外延区域中形成的元件，由此难以在相邻区域处形成寄生双极晶体管。因此，可以提供这种半导体器件：在该半导体器件中在不同于横向和垂直双极晶体管的部分难以形成闩锁。
根据另一方面，本发明提供一种半导体器件的制造方法，该方法包括：在第一导电类型的半导体衬底上形成第二导电类型的外延区域的步骤；在外延区域中形成沟槽的步骤，该沟槽比外延区域深；与沟槽相邻且在外延区域中的区域中形成第一导电类型的第一阱区域的步骤；在外延区域的下部与沟槽相邻且与第一阱区域一起夹置沟槽的区域中形成第二导电类型的掩埋区域的步骤，该掩埋区域具有比外延区域的杂质浓度高的杂质浓度；在第一阱区域上形成第二导电类型的源极和漏极区域的步骤；以及在外延区域上形成第一导电类型的源极和漏极区域的步骤，其中半导体衬底具有比在形成第一阱区域的步骤中形成的第一阱区域的杂质浓度高的杂质浓度。
本发明可以提供一种半导体器件的制造方法，其可以减小横向和垂直双极晶体管的电流放大因子hFE，从而防止闩锁的发生。本发明还提供具有更加减小的尺寸的防止闩锁的发生的半导体器件的制造方法。
在本发明的制造方法的实施例中，半导体衬底的杂质浓度是通过形成第一阱区域的步骤形成的第一阱区域的杂质浓度的3倍至10倍。
在本发明的制造方法的实施例中，通过形成掩埋区域的步骤形成的掩埋区域的杂质浓度是通过形成外延区域的步骤形成的外延区域的杂质浓度的100倍至1000倍。
除了上述步骤，本发明的制造方法还可以包括在第一阱区域或外延区域中形成浅沟槽的步骤，该浅沟槽将源极和漏极区域与其他区域隔离。
下面将参考附图描述本发明。
（第一实施例）
将参考图1至5描述根据本发明的第一实施例的半导体器件。图1是根据本实施例的半导体器件的剖面图。图2是用于描述根据本实施例的半导体器件的二极管的电路图。图3至5是示出根据本实施例的半导体器件的制造工艺的视图。
如图1所示，根据本实施例的半导体器件包括P型半导体衬底1、在P型半导体衬底1的部分区域上形成的P型阱区域4、在P型半导体衬底1的另一部分区域上形成且与P型阱区域4相邻布置的N型外延层2以及在N型外延层2的下部形成的N型掩埋层6。
P型半导体衬底1例如具有1×1017/cm3的P型杂质的杂质浓度。该浓度根据半导体器件的操作电压选择。例如，当半导体器件需要20V的绝对最大额定值时，杂质浓度被设置为1×1017/cm3。硼（B）例如可以用作P型杂质。
P型阱区域4在P型半导体衬底1的区域上形成且例如具有3×1016/cm3的P型杂质的杂质浓度。横向双极晶体管20寄生在根据本实施例的半导体器件中。考虑横向双极晶体管20的电流放大因子hFE减小了，希望通过使用具有高杂质浓度的P型半导体衬底1增加横向双极晶体管的基极浓度。因此，优选地，P型阱区域4的杂质浓度和P型半导体衬底1的杂质浓度相差3或更大的因子。
例如，P型半导体衬底1的杂质浓度优选地为6.0×1016至2.0×1017/cm3，且P型阱区域4的杂质浓度优选地为2.0×1016至6.0×1016/cm3。
在形成N型外延层2之后，通过向N型外延层2的区域注入硼形成P型阱区域4。因此，P型阱区域4与以相同方式形成的N型外延层2和N型掩埋层6具有相同的厚度（区域的深度）。P型阱区域4的厚度即深度设置为3.0μm。
N型外延层2在P型半导体衬底1的另一部分区域上形成且跨越深沟槽8与P型阱区域4相邻布置。N型外延层2中的N型杂质的杂质浓度例如是1.0×1016/cm3。杂质浓度优选地是5.0×1015/cm3至5.0×1016/cm3。
N型外延层2的厚度是3.0μm。
N型掩埋层6以其区域接触N型外延层2的区域的方式在N型外延层2下方形成。N型掩埋层6具有高于N型外延层的杂质浓度。例如，N型杂质的杂质浓度为1.0×1019/cm3。杂质浓度优选地是5.0×1018至2.0×1019/cm3。
在根据本实施例的半导体器件中，除了横向双极晶体管20，还寄生垂直双极晶体管30。考虑垂直双极晶体管30的电流放大因子hFE减小了，优选地，N型掩埋层6的杂质浓度和N型外延层的杂质浓度相差100至1000的因子，更优选地相差300至600的因子。
在P型半导体衬底1上形成N型外延层之后，通过向形成的N型外延层注入杂质形成N型掩埋层6。因此，N型掩埋层6具有到达与以相同方式形成的P型阱区域4（也通过向形成的N型外延层注入杂质形成）相同的下边界（下表面）的深度。具体而言，N型掩埋层6和P型半导体衬底1之间的边界与P型阱区域4和P型半导体衬底1之间的边界布置在相同的深度。在本实施例中，P型阱区域4的深度为3.0μm，且在注入杂质之后N型外延层2的厚度的2.0μm，使得N型掩埋层6的厚度是1.0μm。
如图1所示，在根据本实施例的半导体器件的P型阱区域4以及N型外延层2 和N型掩埋层6之间的边界处形成深沟槽8。PMOS晶体管在N型外延层2上形成，而NMOS晶体管在P型阱区域4上形成。
深沟槽8具有3至6μm的深度。如上所述，N型掩埋层6和P型半导体衬底1之间的边界位于P型阱区域4和P型半导体衬底1之间的边界的相同深度。而且，P型阱区域4的厚度以及N型外延层2和N型掩埋层6的厚度相同。因此，当深沟槽8的深度大于P型阱区域4的厚度（或N型外延层2和N型掩埋层6的厚度）时，深沟槽8形成为比P型阱区域4和N型掩埋层6深。因为如上所述在本实施例中P型阱区域4的深度是3.0μm，深沟槽8形成为比P型阱区域4和N型掩埋层6深。相应地，在本实施例中，PMOS晶体管区域50和NMOS晶体管区域51电隔离。
PMOS晶体管包括布置为夹置N型外延层2的沟道区域的PMOS源极/漏极电场驰豫区域12A和经由栅极氧化物膜9布置在沟道区域上的栅电极11。PMOS高浓度源极/漏极区域12B在PMOS源极/漏极电场驰豫区域12A的表面上形成。PMOS高浓度源极/漏极区域12B通过接触孔16连接到金属布线17。PMOS晶体管是高击穿电压晶体管且形成为从金属布线17接收输入/输出信号。
PMOS源极/漏极电场驰豫区域12A的P型杂质的杂质浓度为4.0×1016至8.0×1016/cm3。
形成PMOS晶体管的区域通过浅沟槽7隔离。例如，形成与PMOS源极/漏极电场驰豫区域12A隔离的接触区域12C，且接触区域12C通过浅沟槽7隔离。
NMOS晶体管具有与PMOS晶体管相同的结构。它包括布置为夹置P型阱区域4的沟道区域的NMOS源极/漏极电场驰豫区域13A和布置为经由栅极氧化物膜9布置在沟道区域上的栅电极11。NMOS高浓度源极/漏极区域13B在NMOS源极/漏极电场驰豫区域13A的表面上形成。NMOS高浓度源极/漏极区域13B通过接触孔16连接到金属布线17。NMOS晶体管也是高击穿电压晶体管且形成为从金属布线17接收输入/输出信号。
NMOS源极/漏极电场驰豫区域13A的N型杂质的杂质浓度为5.0×1016至1.0×1017/cm3。
形成NMOS晶体管的区域也通过浅沟槽7隔离。与PMOS晶体管一样，接触区域13C通过浅沟槽7 与NMOS源极/漏极电场驰豫区域13A隔离。
PMOS晶体管和NMOS晶体管独立操作。因为PMOS晶体管区域50和NMOS晶体管区域51通过深沟槽8电隔离，PMOS晶体管和NMOS晶体管可以稳定地操作而不互相干扰。
根据本实施例的半导体器件具有上述结构。因为根据本实施例的半导体器件包括通过向N型外延层的区域注入杂质形成的P型阱区域4，在由包括NMOS源极/漏极电场驰豫区域13A和NMOS高浓度源极/漏极区域13B的发射极区域、包括P型阱区域4和P型半导体衬底1的基极区域以及包括N型外延层2和N型掩埋层6的集电极区域构成的横向双极晶体管20中，基极区域的杂质浓度可以增加。因此，横向双极晶体管20的电流放大因子hFE可以减小。
因为根据本实施例的半导体器件包括N型外延层2和通过向N型外延层2注入杂质形成的N型掩埋层6，在由包括PMOS源极/漏极电场驰豫区域12A和PMOS高浓度源极/漏极区域12B的发射极区域、包括N型外延层2和N型掩埋层6的基极区域以及包括P型半导体衬底1（以及P型阱区域4）的集电极区域构成的垂直双极晶体管30中，基极区域的杂质浓度也可以增加。因此，垂直双极晶体管30的电流放大因子hFE可以减小。
（晶体管的保护行为）
根据本实施例的半导体器件中的P型半导体衬底1和N型外延层2形成保护二极管。保护二极管防止内部电路浪涌。
如图2所示，由PMOS晶体管和NMOS晶体管构成的内部电路155和二极管156并联在VDD端子400和GND端子401之间。二极管156由P型半导体衬底1和N型外延层2形成。
当从该电路的 VDD端子施加浪涌（例如，从电源输入的噪声）时，浪涌电流经由二极管156流向GND端子401。
浪涌例如是1至2KV的异常电压。PMOS和NMOS晶体管的操作电压是20V。当PMOS晶体管和NMOS晶体管的电压击穿设置为约25V且由N型外延层2和P型半导体衬底1形成的寄生二极管的电压击穿设置为不高于晶体管的击穿电压时，晶体管可以被保护。
（制造方法）
现在将描述根据本实施例的半导体器件的制造方法。图3至5示出根据第一实施例的半导体器件的制造工艺。图3至5是当制造如图1所示的NMOS晶体管和PMOS晶体管时的制造工艺的视图。
首先，准备P型半导体衬底1。例如，准备具有1×1017cm3的杂质浓度的P型硅衬底。杂质可以是硼（B）。
然后，如图3(a)所示，在P型半导体衬底1上生长1×1016/cm3的杂质浓度以及3μm的厚度的N型外延层2。例如，CVD方法被采用。
随后，如图3(b)所示，通过已知工艺在N型外延层2上形成浅沟槽7，且在N型外延层2和P型半导体衬底1上形成深沟槽8。浅沟槽7形成为例如具有250至500nm的深度以隔离相同阱上的元件。当形成阱区域时，深沟槽8在用作阱之间的边界的部分上形成（形成PMOS晶体管的区域50（此后被称为PMOS晶体管区域50）和形成NMOS晶体管的区域51（此后被称为NMOS晶体管区域51）之间的边界）。深沟槽8形成为例如具有3.5μm的深度以穿透N型外延层2且到达P型半导体衬底1。在本实施例中，在形成浅沟槽7之后，随后形成深沟槽8，但是形成的顺序可以颠倒。
通过已知沟槽形成工艺（例如STI）形成浅沟槽7和深沟槽8。具体而言，形成氮化硅膜或氧化硅膜的掩膜，且通过使用该掩膜执行沟槽蚀刻。然后，氧化沟槽的内壁（氧化硅膜的形成），且然后，通过CVD方法沉积氧化硅以填充沟槽。然后，通过CMP工艺平面化其上沉积氧化硅的P型半导体衬底1的表面。因而，可以形成浅沟槽7和深沟槽8。
接下来，如图3(c)所示，在NMOS晶体管区域51上形成P型阱区域4。向P型半导体衬底1施加光刻胶，且通过已知光刻工艺在光刻胶上形成图案，该图案上露出NMOS晶体管区域51。此后，通过使用具有开口的光刻胶作为掩膜的离子注入工艺向N型外延层2注入P型杂质。例如，硼（B）被注入到N型外延层2以使得P型杂质的杂质浓度变成4×1016/cm3。然后，执行退火工艺以在NMOS晶体管区域51上形成P型阱区域4。
接下来，如图4(d)所示，在PMOS晶体管区域50中的P型半导体衬底1和N型外延层2之间的边界附近形成N型掩埋层6。首先，通过如图3(c)的已知光刻工艺形成露出在PMOS晶体管区域50上的区域的光刻胶掩膜。然后，使用离子注入工艺从光刻胶掩膜注入N型杂质。例如，磷被注入在P型半导体衬底1和N型外延层2之间的边界附近，以使得磷（P）的浓度变成1×1019/cm3。然后，执行退火工艺以形成PMOS晶体管区域50上的N型掩埋层6。
接下来，如图4(e)所示，分别在PMOS晶体管区域50和NMOS晶体管区域51形成PMOS源极/漏极电场驰豫区域12A和NMOS源极/漏极电场驰豫区域13A。通过已知光刻工艺形成露出PMOS源极/漏极电场驰豫区域12A上的区域的光刻胶掩膜。例如，硼（B）通过使用该光刻胶作为掩膜注入。类似地，通过已知光刻工艺形成露出在NMOS源极/漏极电场驰豫区域13A上的区域的光刻胶掩膜。例如，磷（P）通过使用该光刻胶作为掩膜注入。因而，在PMOS晶体管区域50中N型外延层2的表面附近形成PMOS源极/漏极电场驰豫区域12A，而在NMOS晶体管区域51中P型阱区域4的表面附近形成NMOS源极/漏极电场驰豫区域13A。
接下来，如图4(f)所示，在PMOS晶体管区域50和NMOS晶体管区域51中形成具有预定图案的栅极氧化物膜9和栅电极11。首先，在N型外延层2和P型阱区域4的整个表面上生长具有30至40nm的厚度的栅极氧化物膜9，且还在其上形成具有150至250nm的厚度的多晶硅。然后，通过已知光刻工艺蚀刻栅极氧化物膜9和栅电极11，由此，形成具有预定图案的栅极氧化物膜9和栅电极11。栅极氧化物膜9和栅电极11的预定图案是这种图案：其中栅极氧化物膜9和栅电极11布置在源极电场驰豫区域和漏极电场驰豫区域之间夹置的区域上。
在本实施例中，首先形成PMOS源极/漏极电场驰豫区域12A和NMOS源极/漏极电场驰豫区域13A，且此后形成栅极氧化物膜9和栅电极11。然而，和已知MOS晶体管一样，可以先形成栅极氧化物膜9和栅电极11，且此后可以形成PMOS源极/漏极电场驰豫区域12A和NMOS源极/漏极电场驰豫区域13A。
接下来，如图5(g)所示，在上述工艺中形成的栅电极11和栅极氧化物膜9的侧面形成侧壁14。氧化物膜（例如氧化硅膜）或氮化物膜（例如氮化硅膜）通过CVD工艺沉积到N型外延层2和P型阱区域4的整个表面且沉积的膜被回蚀（etch back），由此，在栅极氧化物膜9和栅电极11的侧面上形成侧壁14。
接下来，如图5(h)所示，和已知MOS晶体管一样，通过使用栅电极11和侧壁14作为掩膜执行离子注入以形成高浓度源极/漏极区域12B和13B（包括接触区域12C和13C）。进一步，形成层间电介质膜15、接触孔16、金属布线17和盖玻璃18。因而，完成了根据本实施例的半导体器件。
（第二实施例）
现在将参考图6至12描述根据本发明的第二实施例的半导体器件。图6是根据第二实施例的半导体器件的剖面图。图7至12是示出根据第二实施例的半导体器件的制造工艺的视图。
如图6所示，根据第二实施例的半导体器件类似于第一实施例中的半导体器件，其包括P型半导体衬底1、P型阱区域4、N型外延层2、N型掩埋层6以及深沟槽8，且还包括在N型外延层2上形成的PMOS晶体管和在P型阱14上形成的NMOS晶体管。根据第二实施例的半导体器件还包括经由浅沟槽7A的N型阱区域3和第二P型阱区域5，其中PMOS低击穿电压晶体管和NMOS低击穿电压晶体管分别在阱区域3和5上形成。
下面将描述与第一实施例不同的结构。
N型阱区域3经由浅沟槽7A形成在N型外延层2上以与PMOS晶体管区域50和NMOS晶体管区域51相邻。PMOS低击穿电压晶体管形成在N型阱区域3上。
PMOS低击穿电压晶体管包括布置为夹置N型阱区域3的沟道区域的PMOS源极/漏极区域12D和经由栅极氧化物膜10布置在沟道区域上的栅电极11。
栅极氧化物膜10设置为具有适于低击穿电压晶体管的厚度，而N型阱区域3设置为具有用于低击穿电压晶体管的已知杂质浓度。
第二P型阱区域5以与N型阱区域3相同的方式形成在N型外延层2上且布置在与N型阱区域3相邻的区域中。NMOS低击穿电压晶体管在第二P型阱区域5上形成。
NMOS低击穿电压晶体管包括布置为夹置第二P型阱区域5的沟道区域的NMOS源极/漏极区域13D以及经由栅极氧化物膜10布置在沟道区域上的栅电极11。和PMOS低击穿电压晶体管一样，在NMOS低击穿电压晶体管中，栅极氧化物膜10设置为具有适于低击穿电压晶体管的厚度，而P型阱区域5设置为具有用于低击穿电压晶体管的已知杂质浓度。
如图6所示，根据第二实施例的半导体器件还具有N型阱区域3和第二P型阱区域5之间的浅沟槽7B。
PMOS低击穿电压晶体管和NMOS低击穿电压晶体管通过浅沟槽7B隔离。
浅沟槽7A和浅沟槽7B具有与通过STI工艺形成的结构相同的结构。具体而言，它们是已知浅沟槽。
根据第二实施例的半导体器件采用上述结构。因此，根据本实施例的半导体器件具有在P型半导体衬底1上混合形成的高击穿电压晶体管和低击穿电压晶体管。而且，和第一实施例一样，作为寄生晶体管的横向和垂直双极晶体管20和30的电流放大因子hFE可以减小。
（制造方法）
现在将描述根据第二实施例的半导体器件的制造方法。图7至11示出根据第二实施例的半导体器件的制造工艺的视图，具体而言，是示出具有高击穿电压晶体管和低击穿电压晶体管的半导体器件的制造工艺的视图。
和第一实施例一样，首先准备具有1×1017/cm3的杂质浓度的 P型半导体衬底1。
然后，如图7(a)所示，在P型半导体衬底1上生长具有4×1016/cm3的杂质浓度以及3μm的厚度的N型外延层2。该工艺与第一实施例中描述的图3(a)中的工艺相同。
然后，如图7(b)所示，通过已知工艺在N型外延层2上形成浅沟槽7，且在N型外延层2和P型半导体衬底1上形成深沟槽8。该工艺也与第一实施例中的工艺相同。然而，在第二实施例中，在高击穿电压晶体管区域50和51以及形成低击穿电压晶体管的区域（此后称为低击穿电压晶体管区域）之间的边界形成浅沟槽7A。即使在低击穿电压晶体管区域中，在形成PMOS低击穿电压晶体管的区域60（此后称为PMOS低击穿电压晶体管区域60）和形成NMOS低击穿电压晶体管的区域（此后称为NMOS低击穿电压晶体管区域61）之间的边界处形成浅沟槽7B。
接下来，如图8(c)所示，如第一实施例，在NMOS晶体管区域51中形成P型阱区域4。在本实施例中，还通过向N型外延层2注入P型杂质在NMOS低击穿电压晶体管区域61中形成P型阱区域4。在该工艺中使用的光刻胶掩膜上形成用于露出NMOS低击穿电压晶体管区域61上的区域的开口，由此，还在NMOS低击穿电压晶体管区域61中形成P型阱区域4。
接下来，如图8(d)所示，在NMOS低击穿电压晶体管区域61中形成第二P型阱区域5。具有对应于NMOS低击穿电压晶体管区域61上的区域的开口的光刻胶掩膜通过已知光刻工艺形成。通过使用该光刻掩膜，P型杂质被注入到NMOS低击穿电压晶体管61中的P型阱区域4。根据该注入，形成低击穿电压晶体管的阱区域。P型杂质通过已知离子注入工艺或退火工艺注入。
接下来，如图9(e)所示，在PMOS晶体管区域50中的P型半导体衬底1和N型外延层2之间的边界附近形成N型掩埋层6。该工艺以与第一实施例中描述的图4(d)中的工艺相同的方式执行。和第一实施例一样，N型掩埋层6的杂质浓度为1×1019/cm3。
接下来，如图9(f)所示，在PMOS低击穿电压晶体管区域60中形成N型阱区域3。通过已知光刻工艺形成具有对应于PMOS低击穿电压晶体管区域60上的区域的开口的光刻胶掩膜。通过使用该光刻胶掩膜注入N型杂质。磷用作N型杂质。N型杂质通过已知离子注入工艺或退火工艺注入。
接下来，如图10(g)所示，分别在PMOS晶体管区域50和NMOS晶体管区域51中形成PMOS源极/漏极电场驰豫区域12A和NMOS源极/漏极电场驰豫区域13A。以与第一实施例中描述的图4(e)中的工艺相同的方式执行该工艺。
接下来，如图10(h)所示，在PMOS晶体管区域50和NMOS晶体管区域51中形成栅极氧化物膜9。首先，在P型半导体衬底1的整个表面上生长具有30至40nm的厚度的栅极氧化物膜9，在该P型半导体衬底1上形成有PMOS源极/漏极电场驰豫区域12A和NMOS源极/漏极电场驰豫区域13A。然后，通过已知光刻工艺蚀刻栅极氧化物膜9，由此，去除PMOS低击穿电压晶体管区域60和NMOS低击穿电压晶体管区域61中的栅极氧化物膜9。HF化学溶液用于该蚀刻。因而，形成布置为覆盖PMOS晶体管区域50和NMOS晶体管区域51的栅极氧化物膜9。接下来，如图11(i)所示，在PMOS低击穿电压晶体管区域60和NMOS低击穿电压晶体管区域61中形成栅极氧化物膜10，且形成具有预定图案的栅电极11。首先，在P型半导体衬底（栅极氧化物膜9形成在该P型半导体衬底上）的整个表面上生长5至8nm的厚度的栅极氧化物膜10。然后，向P型半导体衬底1（栅极氧化物膜10形成在该P型半导体衬底1上）的整个表面沉积具有150至250nm的厚度的多晶硅。此后，通过已知光刻工艺执行蚀刻，由此形成具有预定图案的栅电极11。
接下来，如图11(j)所示，在栅电极 11的侧面上形成侧壁14。氧化物膜（例如氧化硅膜）或氮化物膜（例如氮化硅膜）沉积到P型半导体衬底1（其上具有通过CVD工艺形成的栅电极11）的整个表面，且沉积的膜被回蚀，由此，在栅电极11的侧面上形成侧壁14。
接下来，如图12(k)所示，和已知MOS晶体管一样，通过使用栅电极11和侧壁14作为掩膜执行离子注入以形成高浓度源极/漏极区域12B和13B和源极/漏极区域12D和13D（包括接触区域12C、13C、12E和13E）。而且，形成层间电介质膜15、接触孔16、金属布线17和盖玻璃18。
因而，完成了根据第二实施例的半导体器件。
上述实施例中的各个特征可以彼此组合。当一个实施例包括多个特征时，一个或多个特征被适当地提取以单独地适应或组合适应于本发明。
例如，第一和第二实施例是使用P型半导体衬底的情况。然而，很明显，通过使用N型半导体衬底可以容易地形成半导体器件。因此，P型导电类型和N型导电类型彼此互换的结构可应用于本发明。
Claims (9)
1.一种半导体器件，包括：
第一导电类型的半导体衬底；
在半导体衬底中形成的第一导电类型的第一阱区域；
在半导体衬底中形成且布置在与第一阱区域相邻的区域中的第二导电类型的外延区域；
在外延区域的下部的区域中形成且具有比外延区域的杂质浓度高的杂质浓度的第二导电类型的掩埋区域；
在第一阱区域和外延区域之间以及在第一阱区域和掩埋区域之间的边界形成的沟槽；
在第一阱区域上形成且具有第二导电类型的源极和漏极区域的第一半导体元件；以及
在外延区域上形成且具有第一导电类型的源极和漏极区域的第二半导体元件，
其中半导体衬底具有比第一阱区域的杂质浓度高的杂质浓度，且沟槽形成为比第一阱区域和掩埋区域深。
2.根据权利要求1所述的半导体器件，其中半导体衬底的杂质浓度是第一阱区域的杂质浓度的3倍至10倍。
3.根据权利要求1所述的半导体器件，其中掩埋区域的杂质浓度是外延区域的杂质浓度的100倍至1000倍。
4.根据权利要求1所述的半导体器件，其中在第一阱区域或外延区域中形成用于隔离第一或第二半导体元件的浅沟槽。
5.根据权利要求1所述的半导体器件，其中半导体衬底和外延区域形成二极管以保护第二半导体元件。
6.一种半导体器件的制造方法，该方法包括：
在第一导电类型的半导体衬底上形成第二导电类型的外延区域的步骤；
在外延区域中形成沟槽的步骤，该沟槽比外延区域深；
在外延区域中且与沟槽相邻的区域中形成第一导电类型的第一阱区域的步骤；
在外延区域的下部与沟槽相邻且与第一阱区域一起夹置沟槽的区域中形成第二导电类型的掩埋区域的步骤，该掩埋区域具有比外延区域的杂质浓度高的杂质浓度；
在第一阱区域上形成第二导电类型的源极和漏极区域的步骤；以及
在外延区域上形成第一导电类型的源极和漏极区域的步骤，
其中半导体衬底具有比在形成第一阱区域的步骤中形成的第一阱区域的杂质浓度高的杂质浓度。
7.根据权利要求6所述的半导体器件的制造方法，其中半导体衬底的杂质浓度是在形成第一阱区域的步骤中形成的第一阱区域的杂质浓度的3倍至10倍。
8.根据权利要求6所述的半导体器件的制造方法，其中在形成掩埋区域的步骤中形成的掩埋区域的杂质浓度是在形成外延区域的步骤中形成的外延区域的杂质浓度的100倍至1000倍。
9.根据权利要求6所述的半导体器件的制造方法，还包括：
在第一阱区域或外延区域中，形成用于将源极和漏极区域与其他区域隔离的浅沟槽的步骤。
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| PB01 | Publication | ||
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| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20120111 |