CN111430329B - 电容性半导体元件 - Google Patents

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Abstract

本发明的目的在于提供一种电容性半导体元件。电容性半导体元件(1)包括硅衬底(Sub)和层叠在硅衬底(Sub)的表面上的配线区域(LA)，其中，配线区域(LA)具有电容性区域(CR)；硅衬底(Sub)包括：阱区域(P型阱)；STI区域，其形成在硅衬底(Sub)的表面上，并与阱区域(P型阱)及配线区域(LA)相接；以及硅区域(D)，其形成在硅衬底(Sub)的表面上，且在STI区域以外的区域，与阱区域(P型阱)及配线区域(LA)相接，硅区域(D)包括极性与阱区域(P型阱)相反的杂质。根据本发明，能够减少干扰对电容性区域的影响。

Description

电容性半导体元件
技术领域
本发明涉及一种电容性半导体元件。
背景技术
在集成电路领域中，已有使用Metal-Oxide-Metal(MOM)(金属-氧化物-金属)电容或Metal-Insulator-Metal(MIM)(金属-绝缘体-金属)电容(例如专利文献1：美国专利第8198698号说明书)，其是通过接线电容来形成。
为了提高接线电容的电容值精度，例如在MOM的下方的硅衬底上配置虚拟器件图案。例如设置虚拟器件图案在衬底表面上，以满足STI和阱区域上的预设密度。但是，存在着在MOM的配线区域与在硅衬底中的阱区域之间产生寄生电容的情况。在发生寄生电容时，存在接地(GND)的干扰影响，例如从与GND接线连接的P型阱传入的干涉影响的可能性。即，MOM电容易受到干扰的影响。
发明内容
本发明是鉴于上述情况而完成的，其目的在于提供一种能够减少干扰影响的电容性半导体元件。
本发明的第1实施例中提供一种电容性半导体元件，其包括：阱区域，其设置在所述硅衬底中；STI区域，其设置在所述硅衬底中且露出于所述硅衬底表面，并与所述阱区域相邻；硅区域，其设置在所述硅衬底中并露出于所述硅衬底表面，且与所述STI区域及所述阱区域相邻，所述硅区域未连接于电性接点，所述电性接点是設置所述硅衬底上，其中，所述硅区域包括极性与所述阱区域相反的杂质；配线区域，其层叠在所述硅衬底的表面上，并于所述STI区域及所述硅区域相接，其中，所述配线区域具有电容性区域。
根据如上所述的结构，在硅衬底中形成有STI区域和硅区域，硅区域包括极性与阱区域相反的杂质，并且未连接于电性接点(亦即被设为浮接状态)。因此，在电容性区域与阱区域之间产生的寄生电容，能够构成串联等效电容，亦即由电容性区域与硅区域之间的寄生电容，以及與硅区域与阱区域之间的寄生电容，所串联形成的等效电容。例如在未形成硅区域的情况下，寄生电容为电容性区域与硅衬底的表面上的阱区域(阱区域的表面)之间的寄生电容。因此，与这种情况下产生的寄生电容相比，由于能够构成串联等效电容，因而减小寄生电容。因此，能够减少电容性区域内从硅衬底传入的干扰的影响。
在上述电容性半导体元件中，所述硅衬底还包括外延区域，所述外延区域形成在所述硅区域与所述阱区域之间且邻接所述硅区域，所述外延区域的极性与所述硅区域相同，所述外延区域的杂质浓度相对于所述硅区域较低。
根据如上所述的结构，在硅区域与阱区域之间形成有外延区域，所述外延区域的极性与所述硅区域相同且所述外延区域的杂质浓度比所述硅区域低。因此，与在没有所述外延区域的情况下，在所述硅区域与所述阱区域之间产生的寄生电容相比，在所述外延区域与所述阱区域之间产生的寄生电容较小。即，能够进一步减小电容性区域与所述阱区域之间的寄生电容。因此，能够减少电容性区域内从硅衬底传入的干扰影响。
在上述电容性半导体元件中，所述阱区域包括第一阱区域及第二阱区域，所述第一阱区域与所述第二阱区域互相分离且具有不同极性，其中，所述第一阱区域未连接于所述电性接点(亦即被设为浮接状态)，因此能够进一步有效地减少传入的干扰对电容性区域的影响。
根据如上所述的结构，所述第一阱区域及所述第二阱区域间具有一预设距离，因此能够进一步有效地减少传入的干扰对电容性区域的影响。
在上述电容性半导体元件中，所述第一阱区域是N型，通过P型衬底区域与P型的所述第二阱区域分离，并且未连接于所述电性接点(亦即被设为浮接状态)。
根据如上所述的结构，所述第一阱区域是N型，通过P型衬底区域与P型的所述第二阱区域分离，并且未连接于电性接点，由此能够进一步有效地减少传入的干扰对电容性区域的影响。
在上述电容性半导体元件中，也可以是，所述第一阱区域是P型，通过深N型阱区域与N型所述第二阱区域分离，并且未连接于电性接点(亦即被设为浮接状态)。
根据如上所述的结构，所述第一阱区域是P型，通过深N型阱区域与N型的所述第二阱区域分离，并且未连接于电性接点，由此能够进一步有效地减少传入的干扰对电容性区域的影响。
在上述电容性半导体元件中，也可以是，所述阱区域包括第一阱区域及第二阱区域，所述第一阱区域与所述第二阱区域互相分离且具有相同极性，其中，所述第一阱区域未连接于所述电性接点。
根据如上所述的结构，所述第一阱区域以预设距离与极性相同的所述第二阱区域分离，并且未连接于电性接点(亦即被设为浮接状态)，由此能够进一步有效地减少传入的干扰对电容性区域的影响。
在上述电容性半导体元件中，也可以是，所述第一阱区域是P型，通过深N型阱区域与P型所述第二阱区域分离，并且未连接于所述电性接点。
根据如上所述的结构，所述第一阱区域是P型，通过深N型阱区域与其他P型的所述第二阱区域分离，并且未连接于电性接点，由此能够进一步有效地减少传入的干扰对电容性区域的影响。
在上述电容性半导体元件中，也可以是，所述第一阱区域是N型，通过P型衬底区域与其他N型的第二阱区域分离，并且未连接于电性接点。
根据如上所述的结构，所述第一阱区域是N型，通过P型衬底区域与其他N型的所述第二阱区域分离，并且未连接于电性接点，由此能够进一步有效地减少传入的干扰对电容性区域的影响。
发明效果
根据本发明，起到能够减少干扰的影响的效果。
附图说明
图1是本发明的第1实施方式涉及的电容性半导体元件的截面图。
图2是表示本发明的第1实施方式涉及的图1的电容性半导体元件中的寄生电容的例子的图。
图3是参考例涉及的电容性半导体元件的截面图。
图4是本发明的第1实施方式涉及的电容性半导体元件的截面图。
图5是表示本发明的第1实施方式涉及的图4的电容性半导体元件中的寄生电容的例子的图。
图6是参考例涉及的电容性半导体元件的截面图。
图7是本发明的第2实施方式涉及的电容性半导体元件的截面图。
图8是表示本发明的第2实施方式涉及的图7的电容性半导体元件中的寄生电容的例子的图。
图9是表示本发明的第2实施方式涉及的电容性半导体元件的第1工序的图。
图10是表示本发明的第2实施方式涉及的电容性半导体元件的第2工序的图。
图11是表示本发明的第2实施方式涉及的电容性半导体元件的第3工序的图。
图12是表示本发明的第2实施方式涉及的电容性半导体元件的第4工序的图。
图13是表示本发明的第2实施方式涉及的电容性半导体元件的第5工序的图。
图14是本发明的第2实施方式涉及的电容性半导体元件的截面图。
图15是表示本发明的第2实施方式涉及的图14的电容性半导体元件中的寄生电容的例子的图。
图16是表示本发明的第2实施方式涉及的电容性半导体元件的第1工序的图。
图17是表示本发明的第2实施方式涉及的电容性半导体元件的第2工序的图。
图18是表示本发明的第2实施方式涉及的电容性半导体元件的第3工序的图。
图19是表示本发明的第2实施方式涉及的电容性半导体元件的第4工序的图。
图20是表示本发明的第2实施方式涉及的电容性半导体元件的第5工序的图。
图21是本发明的第3实施方式涉及的电容性半导体元件的截面图。
图22是表示本发明的第3实施方式涉及的图21的电容性半导体元件中的寄生电容的例子的图。
图23是本发明的第3实施方式涉及的电容性半导体元件的截面图。
图24是表示本发明的第3实施方式涉及的图23的电容性半导体元件中的寄生电容的例子的图。
图25是本发明的第3实施方式涉及的电容性半导体元件的截面图。
图26是表示本发明的第3实施方式涉及的图25的电容性半导体元件中的寄生电容的例子的图。
附图标记说明
1 电容性半导体元件
C0-C8 寄生电容
CR 电容性区域
D 硅区域
DA 虚拟器件区域
EX 外延区域
FW 浮接阱
G 栅极电极
LA 配线区域
S1-S3 间隔
SD 源漏电极
STI STI区域
SW 侧壁
Sub 硅衬底
具体实施方式
(第1实施方式)
以下，参照附图对本发明涉及的电容性半导体元件的第1实施方式进行说明。
图1是本发明的第1实施方式涉及的电容性半导体元件1的截面图。如图1所示，本实施方式涉及的电容性半导体元件1包括配线区域LA，以及层叠有配线区域LA的硅衬底Sub。配线区域LA是指层叠在硅衬底Sub上构成电容性元件或配线等的区域。
电容性区域(电容性元件)CR是形成於配线区域LA中，电容性区域CR可利用薄膜电容而构成。例如，在配线区域LA中，形成Metal-Oxide-Metal(MOM)电容器或Metal-Insulator-Metal(MIM)电容器。此外，只要是在配线区域LA形成的电容性区域则不限定于如上所述。
具体而言，在配线区域LA中，在以预设距离分离于硅衬底Sub的表面的位置构成有相对于硅衬底Sub的表面平行地延伸的平面(层)。即，在配线区域LA中，相对于硅衬底Sub的表面在层叠方向上设置有多个平面(层)。此外，层叠方向是指，配线区域LA的各层相对于硅衬底Sub层叠的方向，是相对于硅衬底Sub的表面垂直的方向(垂线方向)。即，相对于电容性区域CR在层叠方向上的下侧配置有硅衬底Sub。
例如，在配线区域LA中，由硅衬底Sub的表面依序形成作为金属层的M1层(未图示)或M2层(未图示)等。M1层及M2层是金属层，例如是由铜(Cu)或铝(Al)等金属或多晶硅所形成的金属层，以构成金属配线。
在硅衬底Sub的表面与M1层之间的层成为CT(contact)层，CT层设置有接触点，该接触点用于将在层叠方向上相邻的硅衬底Sub的表面和金属层的金属配线彼此相互连接。M1层与M2层之间形成有V(viahole，通孔)层，V层设置有通孔，该通孔用于将在层叠方向上相邻的两侧的金属层的金属配线彼此连接。M1层的配线和M2层的金属配线可通过设置在其间的V层的通孔而彼此连接。此外，关于金属层的层数不限定于如上所述。
此外，各配线之间可由绝缘体來進行填充。绝缘体例如由以规定的浓度掺入有TEOS(Tetraethyl Ortho Silicate)、BPTEOS(Boron Phosphorus Tetraethyl OrthoSilicate)、FSG(F-doped Silicate Glass)、或者磷或硼而得到的氧化硅膜或氮化硅膜构成。
这样，如图1所示，在作为层叠在硅衬底Sub上的配线区域LA中，形成有电容性区域CR。电容性区域CR与硅衬底Sub之间可填充有绝缘体，因而相互绝缘。
在硅衬底Sub的表面上，可以配置有虚拟器件(dummy)。在硅衬底Sub的表面构成MOS晶体管等，但是由于在电容性区域CR的正下方配置晶体管时电容性区域CR的电容可能会发生变动，所以在电容性区域CR的正下方(相对于电容性区域CR在层叠方向上的下侧)不配置晶体管。在电容性区域CR的正下方的区域以外的区域构成有晶体管等的情况下，为了使CT层平坦地构成，从而在M1层等更精确地进行配线(平坦配线)，在电容性区域CR的正下方的区域也以满足规定密度的方式配置，且依制程需求形成虚拟器件的STI区域及硅区域D等。通过保证构成电容性区域CR的层的平坦性，能够提高电容性区域CR的电容值的精确性。
具体而言，如图1所示，在硅衬底Sub形成有阱区域(图1的P型阱)、STI区域(图1的STI)和硅区域D。此外，在图1中，以下述情况作为例子：在形成NMOS的NMOS区域(P型阱)，在电容性区域CR的正下方的虚拟器件区域DA中，配置各虚拟器件。
虚拟器件区域DA，是指与电容性区域CR的形成位置对应地配置虚拟器件的硅衬底Sub的区域。具体而言，虚拟器件区域DA相对于电容性区域CR设定在层叠方向的下侧。换言之，电容性区域CR和虚拟器件区域DA在从层叠方向进行观察的情况下彼此重叠。虚拟器件区域DA的范围可通过考虑对电容性区域CR的影响来设定。
当阱区域是P型阱时，其相对于P型衬底设置在上侧。通过对硅衬底Sub的表面掺入杂质来形成阱。例如通过掺入硼等P型杂质来形成P型阱。
STI区域形成在硅衬底Sub中且露出于所述硅衬底表面，并与阱区域及配线区域LA相接。STI区域例如通过利用CVD法来形成氧化硅膜于凹槽中。然不限于此，在虚拟器件区域DA内，也可依制程需求生成STI区域。
硅区域(活性区域)D是形成在硅衬底Sub中且露出于所述硅衬底表面，并与阱区域及配线区域LA相接。另外，硅区域D形成在STI区域以外的区域(STI之間的区域)。硅区域D包括杂质，杂质的极性与阱区域相反。在图1的例子中，硅区域D中，可通过注入N型杂质来形成杂质。在该硅衬底Sub上形成NMOS的情况下，硅区域D中，可通过与NMOS的源漏电极相同的工序來形成杂质。
而且，硅区域D被设为浮接状态。浮接状态是指未被施加电压(电压供给)而电位浮置的状态。换言之，浮接状态是指未连接于硅衬底上的任意电性接点，因而未设置偏压的状态。其中，电性接点是指，设置于在硅衬底Sub上用于供给电压的接点、接线或端子，例如图1中的GND接线，或外部的电性接点或接线。因此，硅区域D未与被供给电压的端子连接。在图1的例子中，GND接线与P+SD连接，GND接线(其他电源端子也同样)未与硅区域D连接。
在图1中，以在NMOS区域形成虚拟器件的情况为例，因此在虚拟器件区域DA外形成有NMOS。具体而言，形成有栅极电极G、侧壁SW、源漏电极SD、LDD。另外，GND接线与P源漏电极(P+SD)连接，P型阱被接地。
图2示出寄生电容的状况，其是在如图1所示那样构成有电容性区域CR的情况下的状况。如图2所示，在电容性区域CR与阱区域之间产生寄生电容C0，在电容性区域CR与硅区域D的表面之间产生寄生电容C1，在硅区域D与阱区域之间产生寄生电容C3。此外，与寄生电容C0相比，寄生电容C1的绝缘体区域更狭小，因此电容值更大。
图3将未形成硅区域D的情况作为参考例示出。在图3的参考例中，与图1同样，在电容性区域CR与阱区域之间产生寄生电容C0，在电容性区域CR与阱区域的表面之间产生寄生电容C1。
即，在图1中，能够使阱区域与电容性区域CR之间的寄生电容成为等效电容C1a，等效电容C1a是由寄生电容C1与寄生电容C3串联连接而得到。因此，串联形成的等效电容C1a能够小于寄生电容C1。虽然存在著，对电容性区域CR产生的干扰影响从GND传入的可能性，但是由于能够使阱区域与电容性区域CR之间的寄生电容(等效电容C1a)小于寄生电容C1，所以能够减少干扰的影响。另外，由于硅区域D是浮接状态，所以即使在不仅受到来自阱区域自身的GND接线的干扰的影响、并且阱区域还从其他区域受到VDD接线的干扰的影响的情况下，也能够通过寄生电容C3抑制来自VDD接线的干扰的传入。
在图1的例子中，对在NMOS区域(P型阱)形成虚拟器件的情况进行了说明，但是对于在PMOS区域(N型阱)形成虚拟器件的情况也是同样的。图4示出了在PMOS区域(N型阱)形成虚拟器件的情况的例子。
如图4所示，阱区域可作为N型阱形成。另外，硅区域D可通过注入P型杂质来形成。
图5示出寄生电容的状况，其是在如图4所示那样构成有电容性区域CR的情况下的状况。如图5所示，在电容性区域CR与阱区域之间产生寄生电容C0，在电容性区域CR与硅区域D的表面之间产生寄生电容C1，在硅区域D与阱区域之间产生寄生电容C4，在阱区域与P型衬底之间产生寄生电容C2。
图6将未形成硅区域D的情况作为参考例示出。在图6的参考例中，与图5同样，在电容性区域CR与阱区域之间产生寄生电容C0，在电容性区域CR与阱区域的表面之间产生寄生电容C1，在阱区域与P型衬底之间产生寄生电容C2。
即，在图5中，能够使电容性区域CR与阱区域之间的寄生电容成为等效电容C1b，等效电容C1b是由寄生电容C1与寄生电容C4串联连接而得到。因此，串联连接而得到的等效电容C1b能够小于寄生电容C1。虽然存在对电容性区域CR产生影响的干扰从电源接线(VDD接线)传入的可能性，但是由于能够使阱区域与电容性区域CR之间的寄生电容(等效电容C1b)小于C1，所以能够减少干扰的影响。另外，由于硅区域D是浮接状态，所以即使在不仅受到来自阱区域自身的VDD接线的干扰影响、并且阱区域还从其他区域受到GND接线的干扰影响的情况下，也能够通过寄生电容C4抑制来自GND接线的干扰的传入。另外，关于电容性区域CR与P型衬底之间的寄生电容，由于能够使其形成为寄生电容C1、寄生电容C4和寄生电容C2的串联等效电容，所以能够进一步减小电容性区域CR与P型衬底之间的寄生电容。因此，对于P型衬底的GND接线的干扰影响，也可通过串联等效电容来抑制影响。
如以上说明的那样，根据本实施方式涉及的电容性半导体元件，在硅衬底Sub中形成有STI区域和硅区域D，硅区域D包括极性与阱区域相反的杂质，并被设为浮接状态。因此，作为在电容性区域CR与阱区域之间产生的寄生电容，能够形成为串联等效电容，其是由电容性区域CR与硅区域D之间的寄生电容和硅区域D与阱区域之间的寄生电容所串联形成。例如在未形成硅区域D的情况下，寄生电容为电容性区域CR与硅衬底Sub的表面上的阱区域(阱区域的表面)之间的寄生电容。因此，与在这种情况下产生的寄生电容相比，能够构成串联等效电容而减小寄生电容。因此，在电容性区域CR中，能够减少从硅衬底Sub传入的干扰影响。
例如，触控控制器IC等电子器件需要高精度的电容，在本实施方式中能够有效地抑制寄生电容而提高抗噪性，因此也能够用于触控控制器IC等电子器件。
(第2实施方式)
接着，对本发明的第2实施方式涉及的电容性半导体元件进行说明。
在本实施方式中，进一步对抑制寄生电容的情况进行说明。以下，关于本实施方式涉及的电容性半导体元件，主要对与第1实施方式不同的点主进行说明。
图7是本实施方式涉及的电容性半导体元件1的截面图。图7与图1同样以下述情况为例：在形成NMOS的NMOS区域(P型阱)，在电容性区域CR的下方的虚拟器件区域DA配置各虚拟器件。
如图7所示，在硅衬底Sub形成有阱区域、STI区域和硅区域D。而且进一步，在硅衬底Sub形成有外延区域EX。外延区域EX形成在硅区域D与阱区域之间。而且，外延区域EX与硅区域D为相同极性，其杂质浓度相对于硅区域D较低。具体而言，外延区域EX为N型区域。在虚拟器件区域DA以外的区域形成MVNMOS的情况下，可通过与MVNMOS的MNLDD(中间电位的n-LDD)相同的工序形成。
在图7中，以在NMOS区域形成虚拟器件的情况为例，因此在虚拟器件区域DA外形成有NMOS。例如，如图7所示，形成LVNMOS(低电位NMOS)及MVNMOS(中间电位NMOS)。LVNMOS例如工作电压设为1.2V以上1.5V以下。MVNMOS例如工作电压设为2.5V以上以及8V以下。LVNMOS可包括栅极电极G、侧壁SW、源漏电极SD、LNLDD(低电位n-LDD)。MVNMOS可包括栅极电极G、侧壁SW、源漏电极SD、MNLDD(中间电位的n-LDD)。另外，GND接线与P+SD连接，P型阱被接地。
图8示出寄生电容的状况，其是如图7所示那样构成有电容性区域CR的情况下的状况。如图8所示，在电容性区域CR与阱区域之间产生寄生电容C0，在电容性区域CR与硅区域D的表面之间产生寄生电容C1，在外延区域EX与阱区域之间产生寄生电容C5。
即，在图8中，能够使阱区域与电容性区域CR之间的寄生电容成为等效电容C1c，等效电容C1c是由寄生电容C1与寄生电容C5串联连接而得到。因此等效电容C1c能够小于寄生电容C1。而且进一步，由于外延区域EX的杂质浓度比硅区域D低，所以外延区域EX与阱区域之间的寄生电容C5能够比寄生电容C3小。因此，等效电容C1c能够小于寄生电容C1和C3的串联等效电容。虽然存在对电容性区域CR产生影响的干扰从GND传入的可能性，但是由于能够使阱区域与电容性区域CR之间的寄生电容为C1c而小于C1(以及C1和C3的串联等效电容)，所以能够进一步减少干扰的影响。另外，由于硅区域D为浮接状态，所以即使在不仅受到来自阱区域自身的GND接线的干扰影响、并且阱区域还从其他区域受到VDD接线的干扰影响的情况下，也能够通过寄生电容C5抑制来自VDD接线的干扰的传入。
接着，参照附图，对本实施方式中的电容性半导体元件1的制造方法(工艺流程)的一例进行说明。
图9至图13是示出了电容性半导体元件1的各制造工序的图。此外，在各图中，示出了在左侧形成与电容性区域CR对应的虚拟器件(虚拟器件区域DA)，并且在右侧形成晶体管(晶体管区域)的情况。在图9至图13的各工序中，示出了第1工序至第5工序中的各工序。
在图9的第1工序中，通过在硅衬底Sub上未形成STI区域的部分形成抗蚀图案，并且进行蚀刻处理来形成凹槽(沟槽)。在凹槽的形成结束时将抗蚀图案除去。此外，为了不使硅衬底Sub的表面的平坦性恶化，设定STI区域与硅区域D(硅衬底Sub的表面上的未构成STI区域的区域)的比率。而且，使用CVD法等形成氧化硅膜，将所形成的凹槽填埋。形成在凹槽中的氧化硅膜成为STI区域。然后，通过对硅衬底Sub的表面进行研磨等，仅在槽中残留氧化硅膜，并将其他氧化硅膜除去。
另外，在第1工序中，对硅衬底Sub的表面掺入杂质来形成阱。例如通过掺入硼等杂质来形成P型阱。
在图10的第2工序中，于硅衬底Sub的表面上，形成栅极电极G。栅极电极G是在硅衬底Sub的表面上层叠绝缘体(氧化硅膜)，并进一步层叠电极(金属或多晶硅)而构成。此外，还进行用于调整阈值电压的杂质注入。在晶体管形成区域内例如形成外延(低浓度杂质漏极)。具体而言，注入磷等杂质而形成LNLDD。
在图11的第3工序中，为了形成LDD(MNLDD)而掺入杂质。具体而言，掺入磷等杂质。通过注入N型杂质，在虚拟器件区域DA形成N型外延区域EX。另外，在第3工序中还形成侧壁SW。
在图12的第4工序中，通过注入砷或磷等N型杂质，形成源漏电极SD。另外，与源漏电极SD的形成步骤同时，一并地在虚拟器件区域DA形成N型硅区域D。此外，N型硅区域D的杂质浓度比N型外延区域EX的杂质浓度高。
另外，在第4工序中，例如通过注入硼等P型杂质，形成P+SD。
在图13的第5工序中，在退火工序之后，在硅衬底Sub中的虚拟器件区域DA中形成电容性区域CR。电容性区域CR例如由MIM或MOM等构成。
如此，可制造出电容性半导体元件1。此外，上述的各工序仅是一个例子用于说明，不限定于通过各工序进行制造的情况。
在图7的例子中，对在NMOS区域(P型阱)形成虚拟器件的情况进行了说明，但是对于在PMOS区域(N型阱)形成虚拟器件的情况也是同样的。图14示出了在PMOS区域(N型阱)形成虚拟器件的情况的例子。
如图14所示，阱区域作为N型阱形成。另外，硅区域D通过注入P型杂质来形成。另外，外延区域EX成为P型区域。在图14中，以在PMOS区域形成虚拟器件的情况为例，因此在虚拟器件区域DA外形成有PMOS。例如，如图14所示，形成LVPMOS(低电位PMOS)及MVPMOS(中间电位PMOS)。LVPMOS例如工作电压设为1.2V以上以及1.5V以下。MVPMOS例如工作电压设为2.5V以上以及8V以下。
图15示出寄生电容的状况，其是如图14所示那样构成有电容性区域CR的情况下的状况。如图15所示，在电容性区域CR与阱区域之间产生寄生电容C0，在电容性区域CR与硅区域D的表面之间产生寄生电容C1，在外延区域EX与阱区域之间产生寄生电容C6，在阱区域与P型衬底之间产生寄生电容C2。
即，在图15中，能够使阱区域与电容性区域CR之间的寄生电容成为等效电容C1d，等效电容C1d是由寄生电容C1和寄生电容C6串联连接而得到。因此，等效电容C1d能够小于寄生电容C1。而且进一步，由于外延区域EX的杂质浓度比硅区域D低，所以外延区域EX与阱区域之间的寄生电容C6能够小于寄生电容C4。因此，等效电容C1d能够小于寄生电容C1和C4的串联等效电容。虽然存在对电容性区域CR产生影响的干扰从VDD接线传入的可能性，但是由于能够使阱区域与电容性区域CR之间的寄生电容为等效电容C1d，因而小于C1(以及C1和C4的串联等效电容)，所以能够减少干扰影响。另外，由于硅区域D为浮接状态，所以即使在不仅受到来自阱区域自身的VDD接线的干扰的影响、并且阱区域还从其他区域受到GND接线的干扰影响的情况下，也能够通过寄生电容C6抑制来自GND接线的干扰的传入。另外，关于电容性区域CR与P型衬底之间的寄生电容，能够使其为寄生电容C1、寄生电容C6和寄生电容C2的串联等效电容，因此能够进一步减小电容性区域CR与P型衬底之间的寄生电容。因此，对于经由了P型衬底的GND接线的干扰，也能够通过串联等效电容来抑制影响。
接着，参照附图，对本实施方式中的电容性半导体元件1的制造方法(工艺流程)的一例进行说明。
图16至图20是表示电容性半导体元件1的各制造工序的图。此外，在各图中，示出了在左侧形成与电容性区域CR对应的虚拟器件(虚拟器件区域DA)、在右侧形成晶体管(晶体管区域)的情况。在图16至图20的各工序中，示出了第1工序至第5工序中的各工序。
在图16的第1工序中，通过在硅衬底Sub上在未形成STI的部分形成抗蚀图案，并进行蚀刻处理来形成凹槽(沟槽)。在凹槽的形成结束时将抗蚀图案除去。此外，为了不使硅衬底Sub的表面的平坦性恶化，设定STI和硅区域D(未构成STI的区域)的比率。然后，使用例如CVD法等形成氧化硅膜，将所形成的槽填埋。形成在槽中的氧化硅膜成为STI。然后，对硅衬底Sub的表面进行研磨等，仅在凹槽中残留氧化硅膜，并将其他氧化硅膜除去。
另外，在第1工序中，对硅衬底Sub的表面掺入杂质形成阱。例如通过掺入磷等杂质来形成N型阱。
在图17的第2工序中，于硅衬底Sub的表面上构成栅极电极G。栅极电极G是在硅衬底Sub的表面层叠绝缘体(氧化硅膜)，并且进一步层叠电极(金属或多晶硅)而构成。此外，还进行用于调整阈值电压的杂质注入。在晶体管形成区域例如形成外延(低浓度杂质漏极)。具体而言，注入硼等杂质形成LPLDD。
在图18的第3工序中，为了形成LDD(MPLDD)而掺入杂质。具体而言，掺入硼等杂质。通过注入P型杂质，在虚拟器件区域DA形成P型外延区域EX。另外，在第3工序中，还形成侧壁SW。
在图19的第4工序中，通过注入P型杂质，形成源漏电极SD。另外，与源漏电极SD的形成步骤一并地，在虚拟器件区域DA中形成P型硅区域D。此外，P型硅区域D的杂质浓度比P型外延区域EX的杂质浓度高。
另外，在第4工序中，通过注入N型杂质，而形成N+SD。
在图20的第5工序中，在退火工序之后，在硅衬底Sub上的虚拟器件区域DA中形成电容性区域CR。电容性区域CR例如由MIM或MOM等构成。
如此，制造出电容性半导体元件1。此外，上述的各工序仅是一个例子用于说明，不限定于通过各工序进行制造的情况。
如以上所说明的那样，根据本实施方式涉及的电容性半导体元件，在硅区域D与阱区域之间形成有外延区域EX，外延区域EX的极性与硅区域D相同，外延区域EX的杂质浓度比硅区域D低。因此，与没有外延区域EX的情况下在硅区域D与阱区域之间产生的寄生电容相比，在外延区域EX与阱区域之间产生的寄生电容较小。即，能够进一步减小电容性区域CR与阱区域之间的寄生电容。因此，能够减少电容性区域CR内从硅衬底Sub传入的干扰影响。
(第3实施方式)
接着，对本发明的第3实施方式涉及的电容性半导体元件进行说明。
在本实施方式中，对进一步抑制寄生电容的情况进行说明。以下，针对本实施方式涉及的电容性半导体元件，主要对与第1实施方式及第2实施方式不同的点进行说明。
图21是本实施方式涉及的电容性半导体元件1的截面图。图21与图1同样以下述情况为例：在形成NMOS的NMOS区域(P型阱)，在电容性区域CR的正下方的虚拟器件区域DA配置各虚拟器件。
如图21所示，在硅衬底Sub中形成有STI区域和硅区域D。另外，在硅衬底Sub，在硅区域D与阱区域之间形成有外延区域EX。此外，在图21的例子中，以形成外延区域EX的情况为例，但也可以不形成外延区域EX。
另外，阱区域可包括第一阱区域及第二阱区域，所述第一阱区域与所述第二阱区域互相分离，其中所述第一阱区域未连接于所述电性接点(浮接状态)。具体地，在硅衬底Sub，在虚拟器件区域DA内形成有第一阱区域(浮接阱FW)。在以下的说明中，针对在虚拟器件区域DA形成的浮接状态的阱区域，作为浮接阱FW进行说明。浮接阱FW与极性不同的第二阱区域分离，并被设为浮接状态。具体而言，如图21所示，与形成在P型衬底的第二阱区域(P型阱)分离地，在虚拟器件区域DA形成有第一阱区域(N型阱)作为浮接阱FW。此时，N型阱为浮接状态，并且未被施加电压(未被偏置)。
在图21的例子中，第一阱区域(浮接阱FW)是以预设距离来分离于P型的第二阱区域。即，如图21所示，形成有间隔S1。间隔S1例如是0.5μm(预设距离)。此外，第一阱区域(浮接阱FW)只要与极性不同的第二阱区域(P型阱)分离即可。
在图21中，以在NMOS区域形成虚拟器件的情况为例，因此在虚拟器件区域DA外形成有NMOS。例如形成MVNMOS。如图21所示，MVNMOS形成有栅极电极G、侧壁SW、源漏电极SD、MNLDD。另外，GND接线与P+SD连接，P型阱被接地。
图22示出寄生电容的状况，其是如图21所示那样构成有电容性区域CR的情况下的状况。如图22所示，在电容性区域CR与第一阱区域(浮接阱FW)之间产生寄生电容C0，在电容性区域CR与硅区域D的表面之间产生寄生电容C1，在外延区域EX与第一阱区域(浮接阱FW)之间产生寄生电容C6，在第一阱区域(浮接阱FW)与P型衬底之间产生寄生电容C2。
即，在图22中，能够使寄生电容为寄生电容C1、寄生电容C6和寄生电容C2串联连接而得到的等效电容C1e。因此，等效电容C1e能够小于寄生电容C1。而且进一步，图7所示的寄生电容C5和寄生电容C6能够设为相同。因此，C1e能够小于寄生电容C1和C5的串联等效电容。虽然存在对电容性区域CR产生影响的干扰从GND传入的可能性，但是能够使第二阱区域(图22中的P型阱的区域)与电容性区域CR之间的寄生电容为等效电容C1e(图示未示)，因而小于C1(以及C1和C5的串联等效电容)，因此能够进一步减少干扰的影响。另外，由于N型的第一阱区域(浮接阱FW)为浮接状态，所以即使在不仅受到来自P型阱区域自身的GND接线的干扰的影响、并且P型阱区域还从其他区域受到VDD接线的干扰影响的情况下，也能够通过寄生电容C6抑制来自VDD接线的干扰的传入。
在图21的例子中，对在NMOS区域(P型阱)形成虚拟器件的情况进行了说明，但是对于在PMOS区域(N型阱)形成虚拟器件的情况也是同样的。图23示出了在PMOS区域(N型阱)形成虚拟器件的情况的例子。
如图23所示，在硅衬底Sub形成有STI区域和硅区域D。另外，在硅衬底Sub，在硅区域D与阱区域之间形成有外延区域EX。此外，在图23的例子中，以形成外延区域EX的情况为例，但也可以不形成外延区域EX。
另外，在硅衬底Sub，在虚拟器件区域DA形成有作为第一阱区域的浮接阱FW。浮接阱FW与极性不同的第二阱区域分离，并被设为浮接状态。具体而言，如图23所示，与在深N型阱(DNWELL)形成的其他N型阱分离地，在虚拟器件区域DA形成有第一阱区域(P型阱)作为浮接阱FW。而且，P型阱为浮接状态，并且未被施加电压(未被偏置)。
在图23的例子中，第一阱区域(浮接阱FW)是以预设距离分离于第二阱区域(N型阱)。即，如图23所示，形成有间隔S2。间隔S2例如是0.5μm(预设距离)。此外，第一阱区域(浮接阱FW)只要与极性不同的第二阱区域(N型阱)分离即可。
在图23中，以在PMOS区域形成虚拟器件的情况为例，因此在虚拟器件区域DA外形成有PMOS。例如形成MVPMOS。如图23所示，MVPMOS形成有栅极电极G、侧壁SW、源漏电极SD、MPLDD。另外，VDD接线与N+SD连接，N型阱被偏置。
图24示出寄生电容的状况，其是如图23所示那样构成有电容性区域CR的情况下的状况。如图24所示，电容性区域CR与第一阱区域(浮接阱FW)之间产生寄生电容C0，在电容性区域CR与硅区域D的表面之间产生寄生电容C1，在外延区域EX与第一阱区域(浮接阱FW)之间产生寄生电容C5，在第一阱区域(浮接阱FW)与深N型阱之间产生寄生电容C7，在深N型阱与P型衬底之间产生寄生电容C8。
即，在图24中，能够使等效寄生电容为寄生电容C1、寄生电容C5和寄生电容C7串联连接而得到的等效电容C1f(图示未示)。因此，C1f能够小于寄生电容C1。而且进一步，图15所示的寄生电容C6和寄生电容C5能够设为相同。因此，C1f能够小于寄生电容C1和C6的串联等效电容。虽然存在对电容性区域CR产生影响的干扰从VDD接线传入的可能性，但是由于在图24中能够使N型阱与电容性区域CR之间的寄生电容小于C1(以及C1和C6的串联等效电容)，所以能够进一步减少干扰的影响。另外，由于图24中的P型的第一阱区域(浮接阱FW)为浮接状态，所以即使在N型阱区域从其他区域受到GND接线的干扰的影响的情况下，也能够通过寄生电容C7抑制来自GND接线的干扰的传入。另外，关于电容性区域CR与P型衬底之间的寄生电容，能够使其为寄生电容C1、寄生电容C5、寄生电容C7和寄生电容C8的串联等效电容，因此能够进一步减小电容性区域CR与P型衬底之间的寄生电容。因此，对于经由了P型衬底的GND接线的干扰，也通过串联等效电容来抑制影响。
在图21的例子中，针对在NMOS区域(P型阱)形成虚拟器件的情况，对在虚拟器件区域DA形成N型的第一阱区域作为浮接阱FW的例子进行了说明，同样的也可以将P型的第一阱区域分离(作为浮接状态)来形成虚拟器件。图25示出了将NMOS区域(P型阱)的阱分离来形成虚拟器件的情况的例子。
如图25所示，在硅衬底Sub中形成有STI区域和硅区域D。另外，在硅衬底Sub，在硅区域D与阱区域之间形成有外延区域EX。此外，在图25的例子中，以形成外延区域EX的情况为例，但是也可以不形成外延区域EX。
另外，在硅衬底Sub，在虚拟器件区域DA形成有第一阱区域(浮接阱FW)。第一阱区域(浮接阱FW)与极性相同的第二阱区域分离，并被设为浮接状态。具体而言，如图25所示，与在深N型阱形成的第二阱区域(P型阱)分离地，在虚拟器件区域DA形成有第一阱区域(P型阱)。而且，P型的第一阱区域为浮接状态，并且未被施加电压(未被偏置)。
在图25的例子中，第一阱区域(浮接阱FW)是以预设距离来分离于第二阱区域(P型阱)。即，如图25所示形成有间隔S3。间隔S3例如是1μm。通过形成有间隔S3，第一阱区域(浮接阱FW)相对于P型的第二阱区域由深N型阱分离，因此能够设为浮接状态。
在图25中，以在NMOS区域形成虚拟器件的情况为例，因此在虚拟器件区域DA外形成有NMOS。例如形成MVNMOS。如图25所示，MVNMOS形成有栅极电极G、侧壁SW、源漏电极SD、MNLDD。另外，GND接线与P+SD连接，P型阱被偏置。
图26示出寄生电容的状况，其是在图25所示那样构成有电容性区域CR的情况下的状况。如图26所示，在电容性区域CR与第一阱区域(浮接阱FW)之间产生寄生电容C0，在电容性区域CR与硅区域D的表面之间产生寄生电容C1，在外延区域EX与第一阱区域(浮接阱FW)之间产生寄生电容C5，在第一阱区域(浮接阱FW)与深N型阱之间产生寄生电容C7，在深N型阱与P型衬底之间产生寄生电容C8。
即，在图26中，能够使合成寄生电容为寄生电容C1、寄生电容C5和寄生电容C7串联连接而得到的等效电容C1g(图示未示)。此外，从连接有GND接线的NMOS区域的P型阱来看相对于电容性区域CR的等效寄生电容，等效电容C1g成为寄生电容C1、寄生电容C5、寄生电容C7(作为浮接阱FW的P型的第一阱区域与深N型阱之间)和寄生电容C7(连接GND接线的P型阱(非FW)与深N型阱之间)串联连接而得到的等效电容。因此，C1g能够小于寄生电容C1。而且进一步，图15所示的寄生电容C6和寄生电容C5能够设为相同。因此，C1g能够小于寄生电容C1和C5的串联等效电容。虽然存在对电容性区域CR产生影响的干扰从GND传入的可能性，但是能够使阱区域与电容性区域CR之间的寄生电容为C1g而小于C1(以及C1和C5的串联等效电容)，因此能够进一步减少干扰的影响。另外，图26中的P型的第一阱区域(浮接阱FW)为浮接状态，因此通过寄生电容C7能够抑制来自因VDD接线进行了偏置的深N型阱的干扰的传入。另外，关于电容性区域CR与P型衬底之间的寄生电容，能够使其为寄生电容C1、寄生电容C5、寄生电容C7和寄生电容C8的串联等效电容，因此能够进一步减小电容性区域CR与P型衬底之间的寄生电容。
此外，关于图26的电容性半导体元件，也能够使其极性相反。在该情况下，第一阱区域(浮接阱FW)由N型形成，由P型衬底而非深N型阱将其与N型的第二阱区域分离。而且，第一阱区域(浮接阱FW)未被施加电压。
如以上所说明的那样，根据本实施方式涉及的电容性半导体元件，能够进一步减小在电容性区域CR产生的寄生电容。因此，能够进一步有效地减少干扰的影响。
本发明并非仅限于上述的实施方式，在不脱离发明要旨的范围内能够进行各种变形实施。此外，也能够将各实施方式组合。即，也能够将上述的第1实施方式、第2实施方式及第3实施方式分别组合。

Claims (9)

1.一种电容性半导体元件，其特征在于，包括：
硅衬底；
阱区域，其设置在所述硅衬底中；
STI区域，其设置在所述硅衬底中且露出于所述硅衬底表面，并与所述阱区域相邻；
硅区域，其设置在所述硅衬底中并露出于所述硅衬底表面，且与所述STI区域及所述阱区域相邻，所述硅区域未连接于电性接点，所述电性接点是设置于所述硅衬底上，其中，所述硅区域包括极性与所述阱区域相反的杂质；
配线区域，其层叠在所述硅衬底的表面上，并于所述STI区域及所述硅区域相接，其中，所述配线区域具有电容性区域。
2.根据权利要求1所述的电容性半导体元件，其特征在于：所述硅衬底还包括外延区域，所述外延区域形成在所述硅区域与所述阱区域之间，所述外延区域的极性与所述硅区域相同，所述外延区域的杂质浓度相对于所述硅区域较低。
3.根据权利要求1至2中任一项所述的电容性半导体元件，其特征在于：所述阱区域包括第一阱区域及第二阱区域，所述第一阱区域与所述第二阱区域互相分离且具有不同极性，其中，所述第一阱区域未连接于所述电性接点。
4.根据权利要求3所述的电容性半导体元件，其特征在于：
所述第一阱区域及所述第二阱区域间具有一预设距离。
5.根据权利要求4所述的电容性半导体元件，其特征在于：
所述第一阱区域是N型，通过P型衬底区域与P型的所述第二阱区域分离，并且未连接于所述电性接点。
6.根据权利要求4所述的电容性半导体元件，其特征在于：
所述第一阱区域是P型，通过深N型阱区域与N型的所述第二阱区域分离，并且未连接于所述电性接点。
7.根据权利要求1至2中任一项所述的电容性半导体元件，其特征在于：
所述阱区域包括第一阱区域及第二阱区域，所述第一阱区域与所述第二阱区域互相分离且具有相同极性，其中，所述第一阱区域未连接于所述电性接点。
8.根据权利要求7所述的电容性半导体元件，其特征在于：
所述第一阱区域是P型，通过深N型阱区域与P型的所述第二阱区域分离，并且未连接于所述电性接点。
9.根据权利要求7所述的电容性半导体元件，其特征在于：
所述第一阱区域是N型，通过P型衬底区域与N型的所述第二阱区域分离，并且未连接于所述电性接点。
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