JP6918173B1 - 容量性半導体素子 - Google Patents

Abstract

【課題】ノイズの影響を低減することのできる容量性半導体素子を提供することを目的とする。【解決手段】容量性半導体素子１は、シリコン基板Ｓｕｂと、シリコン基板Ｓｕｂの表面に積層された配線領域ＬＡと、を備え、配線領域ＬＡは、容量性領域ＣＲを有し、シリコン基板Ｓｕｂは、ウェル領域（Ｐウェル）と、シリコン基板Ｓｕｂの表面に形成されており、ウェル領域（Ｐウェル）及び配線領域ＬＡに接しているＳＴＩ領域と、シリコン基板Ｓｕｂの表面においてＳＴＩ領域以外の領域に形成されており、ウェル領域（Ｐウェル）及び配線領域ＬＡに接し、ウェル領域（Ｐウェル）と反対極性の不純物により形成されるシリコン領域Ｄと、を有し、シリコン領域Ｄはコンタクトが接続されていない。【選択図】図１

Description

本発明は、容量性半導体素子に関するものである。

集積回路の分野では、配線間容量を利用したＭｅｔａｌ−Ｏｘｉｄｅ−Ｍｅｔａｌ（ＭＯＭ）容量やＭｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ（ＭＩＭ）容量が使用されている（例えば特許文献１）。

米国特許第８１９８６９８号明細書

例えばＭＯＭの直下のシリコン基板上には、配線間容量の容量値の精度を向上させるためにダミーパターンが配置される。例えばダミーパターンは、基板表面においてＳＴＩとウェル領域が所定の密度を満足するように配置される。しかしながら、ＭＯＭ等の配線領域と表面に現れるウェル領域との間等において寄生容量が発生する場合がある。寄生容量が発生すると、例えばＧＮＤラインに接続されたＰウェルからＧＮＤのノイズが回り込んでしまう可能性がある。すなわち、ＭＯＭ等の容量がノイズの影響を受けやすくなる。

本発明は、このような事情に鑑みてなされたものであって、ノイズの影響を低減することのできる容量性半導体素子を提供することを目的とする。

本発明の第１態様は、シリコン基板と、前記シリコン基板の表面に積層された配線領域と、を備え、前記配線領域は、容量性領域を有し、前記シリコン基板は、ウェル領域と、前記シリコン基板の中に形成されており、前記シリコン基板の表面に露出され、前記ウェル領域及び前記配線領域に接しているＳＴＩ領域と、前記シリコン基板の表面において前記ＳＴＩ領域以外の領域に形成されており、前記ウェル領域及び前記配線領域に接し、前記ウェル領域と反対極性の不純物により形成されるシリコン領域と、を有し、前記シリコン領域は、コンタクトが接続されていない容量性半導体素子である。

上記のような構成によれば、シリコン基板表面において、ＳＴＩ領域と、シリコン領域とが形成されており、シリコン領域は、ウェル領域と反対極性の不純物により形成されており、コンタクトが接続されていない（すなわちフローティング状態とされている）。このため、容量性領域とウェル領域との間に発生する寄生容量としては、容量性領域とシリコン領域との間の寄生容量、及びシリコン領域とウェル領域との間の寄生容量の直列合成容量とすることができる。例えばシリコン領域を形成しない場合には、寄生容量は容量性領域とシリコン基板の表面におけるウェル領域（ウェル領域の表面）との間の寄生容量となる。このため、このような場合に発生する寄生容量と比較して、直列合成容量を構成して寄生容量を小さくすることができる。このため、容量性領域においてシリコン基板から伝わるノイズの影響を低減することが可能となる。

上記容量性半導体素子において、前記シリコン領域と前記ウェル領域との間に形成され、前記シリコン領域と同極性であり、前記シリコン領域に対して不純物濃度が低いエクステンション領域を備えることとしてもよい。

上記のような構成によれば、シリコン領域とウェル領域との間にエクステンション領域が形成されており、エクステンション領域はシリコン領域と同極性であり不純物濃度が低い。このため、エクステンション領域がない場合においてシリコン領域とウェル領域との間に発生する寄生容量と比較して、エクステンション領域とウェル領域との間に発生する寄生容量は小さい。すなわち、容量性領域とウェル領域との間の寄生容量をより小さくすることが可能となる。このため、容量性領域においてシリコン基板から伝わるノイズの影響を低減することが可能となる。

上記容量性半導体素子において、前記ウェル領域は、極性の異なる他のウェル領域と分離されており、コンタクトが接続されていないこととしてもよい。

上記のような構成によれば、ウェル領域は、極性の異なる他のウェル領域と分離されており、コンタクトが接続されていない（すなわちフローティング状態とされている）ため、容量性領域へ伝わるノイズの影響をより効果的に低減することが可能となる。

上記容量性半導体素子において、前記ウェル領域は、前記他のウェル領域に対して所定距離だけ離れて形成されていることとしてもよい。

上記のような構成によれば、ウェル領域が他のウェル領域に対して所定距離だけ離れて形成されていることによって容量性領域へ伝わるノイズの影響をより効果的に低減することが可能となる。

上記容量性半導体素子において、前記ウェル領域は、Ｎ型であり、Ｐ型基板領域によって極性の異なるＰ型のウェル領域と分離されており、コンタクトが接続されていないこととしてもよい。

上記のような構成によれば、ウェル領域はＮ型であり、Ｐ型基板領域によって極性の異なるＰ型のウェル領域と分離されており、コンタクトが接続されていない（すなわちフローティング状態とされている）ことによって、容量性領域へ伝わるノイズの影響をより効果的に低減することが可能となる。

上記容量性半導体素子において、前記ウェル領域は、Ｐ型であり、ディープＮウェル領域によって極性の異なるＮ型のウェル領域と分離されており、コンタクトが接続されていないこととしてもよい。

上記のような構成によれば、ウェル領域はＰ型であり、ディープＮウェル領域によって極性の異なるＮ型のウェル領域と分離されており、コンタクトが接続されていない（すなわちフローティング状態とされている）ことによって、容量性領域へ伝わるノイズの影響をより効果的に低減することが可能となる。

上記容量性半導体素子において、前記ウェル領域は、極性の等しい他のウェル領域と所定距離だけ離れて分離されており、コンタクトが接続されていないこととしてもよい。

上記のような構成によれば、ウェル領域は、極性の等しい他のウェル領域と所定距離だけ離れて分離されており、コンタクトが接続されていない（すなわちフローティング状態とされている）ことによって、容量性領域へ伝わるノイズの影響をより効果的に低減することが可能となる。

上記容量性半導体素子において、前記ウェル領域は、Ｐ型であり、ディープＮウェル領域によって他のＰ型のウェル領域と分離されており、コンタクトが接続されていないこととしてもよい。

上記のような構成によれば、ウェル領域はＰ型であり、ディープＮウェル領域によって他のＰ型のウェル領域と分離されており、コンタクトが接続されていない（すなわちフローティング状態とされている）ことによって、容量性領域へ伝わるノイズの影響をより効果的に低減することが可能となる。

上記容量性半導体素子において、前記ウェル領域は、Ｎ型であり、Ｐ型基板領域によって他のＮ型のウェル領域と分離されており、コンタクトが接続されていないこととしてもよい。

上記のような構成によれば、ウェル領域はＮ型であり、Ｐ型基板領域によって他のＮ型のウェル領域と分離されており、コンタクトが接続されていない（すなわちフローティング状態とされている）ことによって、容量性領域へ伝わるノイズの影響をより効果的に低減することが可能となる。

本発明によれば、ノイズの影響を低減することができるという効果を奏する。

本発明の第１実施形態に係る容量性半導体素子の断面図である。 本発明の第１実施形態に係る図１の容量性半導体素子における寄生容量の例を表した図である。 参考例に係る容量性半導体素子の断面図である。 本発明の第１実施形態に係る容量性半導体素子の断面図である。 本発明の第１実施形態に係る図４の容量性半導体素子における寄生容量の例を表した図である。 参考例に係る容量性半導体素子の断面図である。 本発明の第２実施形態に係る容量性半導体素子の断面図である。 本発明の第２実施形態に係る図７の容量性半導体素子における寄生容量の例を表した図である。 本発明の第２実施形態に係る容量性半導体素子の第１工程を示す図である。 本発明の第２実施形態に係る容量性半導体素子の第２工程を示す図である。 本発明の第２実施形態に係る容量性半導体素子の第３工程を示す図である。 本発明の第２実施形態に係る容量性半導体素子の第４工程を示す図である。 本発明の第２実施形態に係る容量性半導体素子の第５工程を示す図である。 本発明の第２実施形態に係る容量性半導体素子の断面図である。 本発明の第２実施形態に係る図１４の容量性半導体素子における寄生容量の例を表した図である。 本発明の第２実施形態に係る容量性半導体素子の第１工程を示す図である。 本発明の第２実施形態に係る容量性半導体素子の第２工程を示す図である。 本発明の第２実施形態に係る容量性半導体素子の第３工程を示す図である。 本発明の第２実施形態に係る容量性半導体素子の第４工程を示す図である。 本発明の第２実施形態に係る容量性半導体素子の第５工程を示す図である。 本発明の第３実施形態に係る容量性半導体素子の断面図である。 本発明の第３実施形態に係る図２１の容量性半導体素子における寄生容量の例を表した図である。 本発明の第３実施形態に係る容量性半導体素子の断面図である。 本発明の第３実施形態に係る図２３の容量性半導体素子における寄生容量の例を表した図である。 本発明の第３実施形態に係る容量性半導体素子の断面図である。 本発明の第３実施形態に係る図２５の容量性半導体素子における寄生容量の例を表した図である。

〔第１実施形態〕
以下に、本発明に係る容量性半導体素子の第１実施形態について、図面を参照して説明する。
図１は、本発明の第１実施形態に係る容量性半導体素子１の断面図である。図１に示すように、本実施形態に係る容量性半導体素子１は、配線領域ＬＡと、配線領域ＬＡが積層されたシリコン基板Ｓｕｂとを有している。配線領域ＬＡとは、シリコン基板Ｓｕｂに積層され、容量性素子や配線等を構成する領域である。

配線領域ＬＡには、容量性領域（容量性素子）ＣＲが構成されている。容量性領域ＣＲは、薄膜型容量を利用して構成される。例えば、配線領域ＬＡには、Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｍｅｔａｌ（ＭＯＭ）キャパシタや、Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ（ＭＩＭ）キャパシタが形成される。なお、配線領域ＬＡに形成される容量性の領域であれば上記に限定されない。

具体的には、配線領域ＬＡには、シリコン基板Ｓｕｂの表面に平面（層）が構成されている。すなわち、配線領域ＬＡには、シリコン基板Ｓｕｂの表面に対して積層方向に複数の平面（層）が設けられている。なお、積層方向とは、シリコン基板Ｓｕｂに対して配線領域ＬＡの各層が積層される方向であり、シリコン基板Ｓｕｂの表面に対して垂直な方向（垂線方向）である。すなわち、容量性領域ＣＲに対して積層方向の下側にシリコン基板Ｓｕｂが配置されていることとなる。

例えば、配線領域ＬＡには、シリコン基板Ｓｕｂの表面から順に、メタル層であるＭ１層（不図示）やＭ２層（不図示）等が形成される。Ｍ１層及びＭ２層は、メタル層であり、例えば銅（Ｃｕ）やアルミニウム（Ａｌ）などの金属やポリシリコンなどで構成されるメタル配線を構成可能な層である。

シリコン基板Ｓｕｂの表面とＭ１層の間の層はＣＴ（ｃｏｎｔａｃｔ）層となる。ＣＴ層は、積層方向に隣接するシリコン基板Ｓｕｂの表面とメタル層のメタル配線を互いに接続するためのコンタクトが設けられる層である。Ｍ１層とＭ２層の間はＶ（ｖｉａ ｈｏｌｅ）層となる。Ｖ層は、積層方向に隣接する両側のメタル層のメタル配線を互いに接続するためのビアホールが設けられる層である。Ｍ１層の配線とＭ２層のメタル配線とは、間のＶ層に設けられたビアホールによって互いに接続されている。なお、メタル層の層数については上記に限定されない。

なお、各配線間は、絶縁体により充填されている。絶縁体は、例えば、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）、ＢＰＴＥＯＳ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｔｅｔｒａｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）、ＦＳＧ（Ｆ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）や、リンやボロンが所定の濃度でドープされたシリコン酸化膜やシリコン窒化膜で構成されている。

このように、図１に示すようにシリコン基板Ｓｕｂに積層された領域である配線領域ＬＡには、容量性領域ＣＲが形成されている。容量性領域ＣＲとシリコン基板Ｓｕｂとの間は絶縁体が充填されており、絶縁されている。

シリコン基板Ｓｕｂは、表面において、ダミーが配置される。シリコン基板Ｓｕｂの表面には、ＭＯＳトランジスタ等が構成されるが、容量性領域ＣＲの直下にトランジスタが配置されると容量性領域ＣＲの容量が変動してしまう可能性があるため、容量性領域ＣＲの直下（容量性領域ＣＲに対して積層方向の下側）には、トランジスタは配置されない。容量性領域ＣＲの直下の領域以外の領域にトランジスタ等が構成されている場合には、ＣＴ層を平坦に構成してＭ１層等においてより正確に配線（平坦配線）を行うために、製造工程の必要に応じて、容量性領域ＣＲの直下の領域にもダミーとしてＳＴＩ領域及びシリコン領域Ｄ等が所定の密度を満足するように配置される。容量性領域ＣＲを構成する層の平坦性を保つことで、容量性領域ＣＲの容量値の正確性を向上させることができる。

具体的には、図１に示すように、シリコン基板Ｓｕｂには、ウェル領域（図１のＰウェル）と、ＳＴＩ領域（図１のＳＴＩ）と、シリコン領域Ｄとが形成されている。なお、図１では、ＮＭＯＳが形成されるＮＭＯＳ領域（Ｐウェル）において、容量性領域ＣＲの直下のダミー領域ＤＡに各ダミーが配置される場合を例としている。

ダミー領域ＤＡとは、容量性領域ＣＲの形成位置に対応してダミーが配置されるシリコン基板Ｓｕｂの領域である。具体的には、ダミー領域ＤＡは、容量性領域ＣＲに対して積層方向の下側に設定される。換言すると、容量性領域ＣＲと、ダミー領域ＤＡとは、積層方向から見た場合には互いに重なる。ダミー領域ＤＡの範囲は、容量性領域ＣＲに対する影響を考慮して設定される。

ウェル領域は、Ｐウェルであり、Ｐ型基板に対して上側に設けられている。シリコン基板Ｓｕｂの表面に対して不純物がドープされることでウェルが形成される。例えばボロン等のＰ型の不純物をドープすることでＰウェルが形成される。

ＳＴＩ領域は、シリコン基板Ｓｕｂの中に形成されており、前記シリコン基板の表面に露出され、ウェル領域及び配線領域ＬＡに接している。ＳＴＩ領域は、例えばＣＶＤ法によって、溝をシリコン酸化膜で埋めることで形成される。ダミー領域ＤＡにおいて、ＳＴＩ領域は、製造工程の必要に応じて、所定の密度となるように生成される。

シリコン領域（活性領域）Ｄは、シリコン基板Ｓｕｂの中に形成されており、前記シリコン基板の表面に露出され、ウェル領域及び配線領域ＬＡに接している。また、シリコン領域Ｄは、ＳＴＩ領域以外の領域（ＳＴＩで挟まれた領域）に形成される。シリコン領域Ｄは、ウェル領域と反対極性の不純物によって形成される。図１の例では、シリコン領域Ｄは、Ｎ型の不純物が注入されることによって形成される。同シリコン基板Ｓｕｂ上においてＮＭＯＳが形成される場合には、シリコン領域Ｄは、ＮＭＯＳのソースドレインと同工程で形成される。

そして、シリコン領域Ｄは、フローティング状態とされている。フローティング状態とは、電圧印加（電圧供給）がされておらず電位が浮いている状態である。換言すると、フローティング状態とは、コンタクトが接続されておらず、バイアスがされていない状態となる。コンタクトとは、シリコン基板上の任意の位置へ電圧を供給するラインである。このため、シリコン領域Ｄには、電圧が供給される端子が接続されていない。図１の例ではＰ＋ＳＤにＧＮＤラインが接続されているが、ＧＮＤライン（他の電源端子も同様）はシリコン領域Ｄには接続されていない。

図１では、ＮＭＯＳ領域においてダミーが形成される場合を例としているため、ダミー領域ＤＡ外には、ＮＭＯＳが形成されている。具体的には、ゲート電極Ｇ、サイドウォールＳＷ、ソースドレインＳＤ、ＬＤＤが形成されている。また、ＧＮＤラインがｐソースドレイン（Ｐ＋ＳＤ）に接続されており、Ｐウェルが接地されている。

図１のように容量性領域ＣＲが構成された場合における寄生容量の状況を図２に示す。図２に示すように、容量性領域ＣＲとウェル領域との間に寄生容量Ｃ０が発生し、容量性領域ＣＲとシリコン領域Ｄの表面との間に寄生容量Ｃ１が発生し、シリコン領域Ｄとウェル領域との間に寄生容量Ｃ３が発生する。なお、寄生容量Ｃ０よりも寄生容量Ｃ１の方が絶縁体領域が狭いため容量値が大きい。

図３に、シリコン領域Ｄを形成しない場合を参考例として示す。図３の参考例においては、図１と同様に、容量性領域ＣＲとウェル領域との間に寄生容量Ｃ０が発生し、容量性領域ＣＲとウェル領域の表面との間に寄生容量Ｃ１が発生する。

すなわち、図１では、ウェル領域と容量性領域ＣＲとの間の寄生容量を、寄生容量Ｃ１と寄生容量Ｃ３とが直列接続された合成容量Ｃ１ａとすることができる。このためＣ１ａは寄生容量Ｃ１よりも小さくすることができる。容量性領域ＣＲに影響するノイズはＧＮＤから回り込む可能性があるが、ウェル領域と容量性領域ＣＲとの間の寄生容量をＣ１ａとしてＣ１よりも小さくすることができるため、ノイズの影響を低減することができる。また、シリコン領域Ｄはフローティング状態であるため、ウェル領域自身のＧＮＤラインからのノイズだけでなく、ウェル領域が他領域からＶＤＤラインのノイズの影響を受けた場合でも寄生容量Ｃ３によりＶＤＤラインからのノイズの回り込みが抑制される。

図１の例では、ＮＭＯＳ領域（Ｐウェル）にダミーを形成する場合について説明したが、ＰＭＯＳ領域（Ｎウェル）にダミーを形成する場合についても同様である。図４は、ＰＭＯＳ領域（Ｎウェル）にダミーを形成した場合の例を示している。

図４に示すように、ウェル領域はＮウェルとして形成される。また、シリコン領域ＤはＰ型の不純物が注入されることによって形成される。

図４のように容量性領域ＣＲが構成された場合における寄生容量の状況を図５に示す。図に示すように、容量性領域ＣＲとウェル領域との間に寄生容量Ｃ０が発生し、容量性領域ＣＲとシリコン領域Ｄの表面との間に寄生容量Ｃ１が発生し、シリコン領域Ｄとウェル領域との間に寄生容量Ｃ４が発生し、ウェル領域とＰ型基板との間に寄生容量Ｃ２が発生する。

図６に、シリコン領域Ｄを形成しない場合を参考例として示す。図６の参考例においては、図５と同様に、容量性領域ＣＲとウェル領域との間に寄生容量Ｃ０が発生し、容量性領域ＣＲとウェル領域の表面との間に寄生容量Ｃ１が発生し、ウェル領域とＰ型基板との間に寄生容量Ｃ２が発生する。

すなわち、図５では、容量性領域ＣＲとウェル領域との間の寄生容量を、寄生容量Ｃ１と寄生容量Ｃ４とが直列接続された合成容量Ｃ１ｂとすることができる。このためＣ１ｂは寄生容量Ｃ１よりも小さくすることができる。容量性領域ＣＲに影響するノイズは電源ライン（ＶＤＤライン）から回り込む可能性があるが、ウェル領域と容量性領域ＣＲとの間の寄生容量をＣ１ｂとしてＣ１よりも小さくすることができるため、ノイズの影響を低減することができる。また、シリコン領域Ｄはフローティング状態であるため、ウェル領域自身のＶＤＤラインからのノイズだけでなく、ウェル領域が他領域からＧＮＤラインのノイズの影響を受けた場合でも寄生容量Ｃ４によりＧＮＤラインからのノイズの回り込みが抑制される。また、容量性領域ＣＲとＰ型基板との間の寄生容量については、寄生容量Ｃ１と寄生容量Ｃ４と寄生容量Ｃ２との直列合成容量とすることができるため、容量性領域ＣＲとＰ型基板との間の寄生容量をより小さくすることができる。このため、Ｐ型基板を介したＧＮＤラインのノイズについても直列合成容量によって影響が抑制される。

以上説明したように、本実施形態に係る容量性半導体素子によれば、シリコン基板Ｓｕｂにおいて、ＳＴＩ領域と、シリコン領域Ｄとが形成されており、シリコン領域Ｄは、ウェル領域と反対極性の不純物により形成されており、フローティング状態とされている。このため、容量性領域ＣＲとウェル領域との間に発生する寄生容量としては、容量性領域ＣＲとシリコン領域Ｄとの間の寄生容量、及びシリコン領域Ｄとウェル領域との間の寄生容量の直列合成容量とすることができる。例えばシリコン領域Ｄを形成しない場合には、寄生容量は容量性領域ＣＲとシリコン基板Ｓｕｂの表面におけるウェル領域（ウェル領域の表面）との間の寄生容量となる。このため、このような場合に発生する寄生容量と比較して、直列合成容量を構成して寄生容量を小さくすることができる。このため、容量性領域ＣＲにおいてシリコン基板Ｓｕｂから伝わるノイズの影響を低減することが可能となる。

例えば、タッチコントローラＩＣ等には、高精度な容量が必要となるが、本実施形態では寄生容量を効果的に抑制してノイズ耐性を向上させることができるため、タッチコントローラＩＣ等にも用いることが可能となる。

〔第２実施形態〕
次に、本発明の第２実施形態に係る容量性半導体素子について説明する。
本実施形態では、さらに寄生容量を抑制する場合について説明する。以下、本実施形態に係る容量性半導体素子について、第１実施形態と異なる点について主に説明する。

図７は、本実施形態に係る容量性半導体素子１の断面図である。図７は、図１と同様にＮＭＯＳが形成されるＮＭＯＳ領域（Ｐウェル）において、容量性領域ＣＲの直下のダミー領域ＤＡに各ダミーが配置される場合を例としている。

図７に示すように、シリコン基板Ｓｕｂには、ウェル領域と、ＳＴＩ領域と、シリコン領域Ｄとが形成されている。そしてさらに、シリコン基板Ｓｕｂには、エクステンション領域ＥＸが形成されている。エクステンション領域ＥＸは、シリコン領域Ｄとウェル領域との間に形成される。そして、エクステンション領域ＥＸは、シリコン領域Ｄと同極性であり、シリコン領域Ｄに対して不純物濃度が低い。具体的には、エクステンション領域ＥＸは、Ｎ型の領域となる。ダミー領域ＤＡ以外の領域にＭＶＮＭＯＳが形成される場合には、ＭＶＮＭＯＳのＭＮＬＤＤ（中間電位のｎ−ＬＤＤ）と同工程で形成される。

図７では、ＮＭＯＳ領域においてダミーが形成される場合を例としているため、ダミー領域ＤＡ外には、ＮＭＯＳが形成されている。例えば、図７に示すようにＬＶＮＭＯＳ（低電位ＮＭＯＳ）及びＭＶＮＭＯＳ（中間電位ＮＭＯＳ）が形成される。ＬＶＮＭＯＳは、例えば動作電圧が１．２Ｖ以上１．５Ｖ以下とされる。ＭＶＮＭＯＳは、例えば動作電圧が２．５Ｖ以上８Ｖ以下とされる。ＬＶＮＭＯＳは、ゲート電極Ｇ、サイドウォールＳＷ、ソースドレインＳＤ、ＬＮＬＤＤ（低電位ｎ−ＬＤＤ）が形成されている。ＭＶＮＭＯＳは、ゲート電極Ｇ、サイドウォールＳＷ、ソースドレインＳＤ、ＭＮＬＤＤ（中間電位のｎ−ＬＤＤ）が形成されている。また、ＧＮＤラインがＰ＋ＳＤに接続されており、Ｐウェルが接地されている。

図７のように容量性領域ＣＲが構成された場合における寄生容量の状況を図８に示す。図８に示すように、容量性領域ＣＲとウェル領域との間に寄生容量Ｃ０が発生し、容量性領域ＣＲとシリコン領域Ｄの表面との間に寄生容量Ｃ１が発生し、エクステンション領域ＥＸとウェル領域との間に寄生容量Ｃ５が発生する。

すなわち、図８では、ウェル領域と容量性領域ＣＲとの間の寄生容量を、寄生容量Ｃ１と寄生容量Ｃ５とが直列接続された合成容量Ｃ１ｃとすることができる。このためＣ１ｃは寄生容量Ｃ１よりも小さくすることができる。そしてさらに、エクステンション領域ＥＸは、不純物濃度がシリコン領域Ｄよりも低いため、エクステンション領域ＥＸとウェル領域との間の寄生容量Ｃ５は、寄生容量Ｃ３よりも小さくすることができる。このため、Ｃ１ｃは寄生容量Ｃ１とＣ３との直列合成容量よりも小さくすることができる。容量性領域ＣＲに影響するノイズはＧＮＤから回り込む可能性があるが、ウェル領域と容量性領域ＣＲとの間の寄生容量をＣ１ｃとしてＣ１（及びＣ１とＣ３との直列合成容量）よりも小さくすることができるため、ノイズの影響をさらに低減することができる。また、シリコン領域Ｄはフローティング状態であるため、ウェル領域自身のＧＮＤラインからのノイズだけでなく、ウェル領域が他領域からＶＤＤラインのノイズの影響を受けた場合でも寄生容量Ｃ５によりＶＤＤラインからのノイズの回り込みも抑制される。

次に、本実施形態における容量性半導体素子１の製造方法（プロセスフロー）の一例について図面を参照して説明する。
図９から図１３は、容量性半導体素子１の各製造工程を示した図である。なお、各図においては左側に容量性領域ＣＲに対応するダミーを形成（ダミー領域ＤＡ）し、右側にトランジスタを形成（トランジスタ領域）する場合を示している。図９から図１３の各工程では、第１工程から第５工程の各工程を示している。

図９の第１工程では、シリコン基板Ｓｕｂ上にＳＴＩ領域を形成しない部分にレジストパターンを形成し、エッチング処理を行うことによって溝（トレンチ）を掘る。溝の形成が終了するとレジストパターンは除去される。なお、シリコン基板Ｓｕｂの表面における平坦性が悪化しないように、ＳＴＩ領域とシリコン領域Ｄ（シリコン基板Ｓｕｂの表面におけるＳＴＩ領域を構成していない領域）との比率が設定される。そして、ＣＶＤ法等が用いられ、シリコン酸化膜を形成し、形成した溝が埋められる。溝に形成されたシリコン酸化膜はＳＴＩ領域となる。そして、シリコン基板Ｓｕｂの表面を研磨等し、溝の中だけにシリコン酸化膜を残し、他のシリコン酸化膜を除去する。

また、第１工程では、シリコン基板Ｓｕｂの表面に対して不純物をドープしてウェルを形成する。例えばボロン等の不純物をドープすることでＰウェルを形成する。

図１０の第２工程では、シリコン基板Ｓｕｂの表面に対して、ゲート電極Ｇを構成する。ゲート電極Ｇは、シリコン基板Ｓｕｂの表面において、絶縁体（シリコン酸化膜）が積層され、さらに電極（メタルやポリシリコン）が積層され構成される。なお、閾値電圧の調整のための不純物注入も行われる。トランジスタ形成領域においては、例えばエクステンション（低濃度不純物ドレイン）が形成される。具体的には、リン等の不純物が注入されＬＮＬＤＤが形成される。

図１１の第３工程では、ＬＤＤ（ＭＮＬＤＤ）を形成するために不純物をドープする。具体的には、リン等の不純物がドープされる。Ｎ型の不純物の注入によってダミー領域ＤＡにＮ型のエクステンション領域ＥＸが形成される。また、第３工程では、サイドウォールＳＷも形成される。

図１２の第４工程では、ヒ素やリンなどのＮ型の不純物の注入によって、ソースドレインＳＤが形成される。また、ソースドレインＳＤの形成と共に、ダミー領域ＤＡには、Ｎ型のシリコン領域Ｄが形成される。なお、Ｎ型のシリコン領域Ｄの不純物濃度は、Ｎ型のエクステンション領域ＥＸの不純物濃度よりも高い。

また、第４工程では、例えばボロン等などのＰ型の不純物の注入によって、Ｐ＋ＳＤが形成される。

図１３の第５工程では、アニール工程の後に、シリコン基板Ｓｕｂにおけるダミー領域ＤＡの積層方向上側に、容量性領域ＣＲが形成される。容量性領域ＣＲは、例えばＭＩＭやＭＯＭ等によって構成される。

このようにして、容量性半導体素子１は製造される。なお、上記の各工程は一例であり、各工程により製造される場合に限定されない。

図７の例では、ＮＭＯＳ領域（Ｐウェル）にダミーを形成する場合について説明したが、ＰＭＯＳ領域（Ｎウェル）にダミーを形成する場合についても同様である。図１４は、ＰＭＯＳ領域（Ｎウェル）にダミーを形成した場合の例を示している。

図１４に示すように、ウェル領域がＮウェルとして形成される。また、シリコン領域ＤはＰ型の不純物が注入されることによって形成される。また、エクステンション領域ＥＸは、Ｐ型の領域となる。図１４では、ＰＭＯＳ領域においてダミーが形成される場合を例としているため、ダミー領域ＤＡ外には、ＰＭＯＳが形成されている。例えば、図１４に示すようにＬＶＰＭＯＳ（低電位ＰＭＯＳ）及びＭＶＰＭＯＳ（中間電位ＰＭＯＳ）が形成される。ＬＶＰＭＯＳは、例えば動作電圧が１．２Ｖ以上１．５Ｖ以下とされる。ＭＶＰＭＯＳは、例えば動作電圧が２．５Ｖ以上８Ｖ以下とされる。

図１４のように容量性領域ＣＲが構成された場合における寄生容量の状況を図１５に示す。図１５に示すように、容量性領域ＣＲとウェル領域との間に寄生容量Ｃ０が発生し、容量性領域ＣＲとシリコン領域Ｄの表面との間に寄生容量Ｃ１が発生し、エクステンション領域ＥＸとウェル領域との間に寄生容量Ｃ６が発生し、ウェル領域とＰ型基板との間に寄生容量Ｃ２が発生する。

すなわち、図１５では、ウェル領域と容量性領域ＣＲとの間の寄生容量を、寄生容量Ｃ１と寄生容量Ｃ６とが直列接続された合成容量Ｃ１ｄとすることができる。このためＣ１ｄは寄生容量Ｃ１よりも小さくすることができる。そしてさらに、エクステンション領域ＥＸは、不純物濃度がシリコン領域Ｄよりも低いため、エクステンション領域ＥＸとウェル領域との間の寄生容量Ｃ６は、寄生容量Ｃ４よりも小さくすることができる。このため、Ｃ１ｄは寄生容量Ｃ１とＣ４との直列合成容量よりも小さくすることができる。容量性領域ＣＲに影響するノイズはＶＤＤラインから回り込む可能性があるが、ウェル領域と容量性領域ＣＲとの間の寄生容量をＣ１ｄとしてＣ１（及びＣ１とＣ４との直列合成容量）よりも小さくすることができるため、ノイズの影響を低減することができる。また、シリコン領域Ｄはフローティング状態であるため、ウェル領域自身のＶＤＤラインからのノイズだけでなく、ウェル領域が他領域からＧＮＤラインのノイズの影響を受けた場合でも寄生容量Ｃ６によりＧＮＤラインからのノイズの回り込みが抑制される。また、容量性領域ＣＲとＰ型基板との間の寄生容量については、寄生容量Ｃ１と寄生容量Ｃ６と寄生容量Ｃ２との直列合成容量とすることができるため、容量性領域ＣＲとＰ型基板との間の寄生容量をより小さくすることができる。このため、Ｐ型基板を介したＧＮＤラインのノイズについても直列合成容量によって影響が抑制される。

次に、本実施形態における容量性半導体素子１の製造方法（プロセスフロー）の一例について図面を参照して説明する。
図１６から図２０は、容量性半導体素子１の各製造工程を示した図である。なお、各図においては左側に容量性領域ＣＲに対応するダミーを形成（ダミー領域ＤＡ）し、右側にトランジスタを形成（トランジスタ領域）する場合を示している。図１６から図２０の各工程では、第１工程から第５工程の各工程を示している。

図１６の第１工程では、シリコン基板Ｓｕｂ上にＳＴＩを形成しない部分にレジストパターンを形成し、エッチング処理を行うことによって溝（トレンチ）を掘る。溝の形成が終了するとレジストパターンは除去される。なお、シリコン基板Ｓｕｂの表面における平坦性が悪化しないように、ＳＴＩとシリコン領域Ｄ（ＳＴＩを構成していない領域）との比率が設定される。そして、ＣＶＤ法等が用いられ、シリコン酸化膜を形成し、形成した溝を埋める。溝に形成されたシリコン酸化膜はＳＴＩとなる。そして、シリコン基板Ｓｕｂの表面を研磨等し、溝の中だけにシリコン酸化膜を残し、他のシリコン酸化膜を除去する。

また、第１工程では、シリコン基板Ｓｕｂの表面に対して不純物をドープしてウェルを形成する。例えばリン等の不純物をドープすることでＮウェルを形成する。

図１７の第２工程では、シリコン基板Ｓｕｂの表面に対して、ゲート電極Ｇを構成する。ゲート電極Ｇは、シリコン基板Ｓｕｂの表面において、絶縁体（シリコン酸化膜）が積層され、さらに電極（メタルやポリシリコン）が積層され構成される。なお、閾値電圧の調整のための不純物注入も行われる。トランジスタ形成領域においては、例えばエクステンション（低濃度不純物ドレイン）が形成される。具体的には、ボロン等の不純物が注入されＬＰＬＤＤが形成される。

図１８の第３工程では、ＬＤＤ（ＭＰＬＤＤ）を形成するために不純物をドープする。具体的には、ボロン等の不純物がドープされる。Ｐ型の不純物の注入によってダミー領域ＤＡにＰ型のエクステンション領域ＥＸが形成される。また、第３工程では、サイドウォールＳＷも形成される。

図１９の第４工程では、Ｐ型の不純物の注入によって、ソースドレインＳＤが形成される。また、ソースドレインＳＤの形成と共に、ダミー領域ＤＡには、Ｐ型のシリコン領域Ｄが形成される。なお、Ｐ型のシリコン領域Ｄの不純物濃度は、Ｐ型のエクステンション領域ＥＸの不純物濃度よりも高い。

また、第４工程では、Ｎ型の不純物の注入によって、Ｎ＋ＳＤが形成される。

図２０の第５工程では、アニール工程の後に、シリコン基板Ｓｕｂにおけるダミー領域ＤＡの積層方向上側に、容量性領域ＣＲが形成される。容量性領域ＣＲは、例えばＭＩＭやＭＯＭ等によって構成される。

このようにして、容量性半導体素子１は製造される。なお、上記の各工程は一例であり、各工程により製造される場合に限定されない。

以上説明したように、本実施形態に係る容量性半導体素子によれば、シリコン領域Ｄとウェル領域との間にエクステンション領域ＥＸが形成されており、エクステンション領域ＥＸはシリコン領域Ｄと同極性であり不純物濃度が低い。このため、エクステンション領域ＥＸがない場合においてシリコン領域Ｄとウェル領域との間に発生する寄生容量と比較して、エクステンション領域ＥＸとウェル領域との間に発生する寄生容量は小さい。すなわち、容量性領域ＣＲとウェル領域との間の寄生容量をより小さくすることが可能となる。このため、容量性領域ＣＲにおいてシリコン基板Ｓｕｂから伝わるノイズの影響を低減することが可能となる。

〔第３実施形態〕
次に、本発明の第３実施形態に係る容量性半導体素子について説明する。
本実施形態では、更に寄生容量を抑制する場合について説明する。以下、本実施形態に係る容量性半導体素子について、第１実施形態及び第２実施形態と異なる点について主に説明する。

図２１は、本実施形態に係る容量性半導体素子１の断面図である。図２１は、図１と同様にＮＭＯＳが形成されるＮＭＯＳ領域（Ｐウェル）において、容量性領域ＣＲの直下のダミー領域ＤＡに各ダミーが配置される場合を例としている。

図２１に示すように、シリコン基板Ｓｕｂには、ＳＴＩ領域と、シリコン領域Ｄとが形成されている。また、シリコン基板Ｓｕｂには、シリコン領域Ｄとウェル領域との間にエクステンション領域ＥＸが形成されている。なお、図２１の例では、エクステンション領域ＥＸを形成する場合を例としているが、エクステンション領域ＥＸを形成しないこととしてもよい。

また、シリコン基板Ｓｕｂには、ダミー領域ＤＡにおいて、ウェル領域（フローティングウェル）ＦＷが形成されている。以下の説明では、ダミー領域ＤＡに形成されたフローティング状態のウェル領域についてフローティングウェルＦＷとして説明する。フローティングウェルＦＷは、極性の異なる他のウェル領域と分離されている。具体的には、図２１に示すように、Ｐ型基板に形成された他のＰウェルと分離してダミー領域ＤＡにフローティングウェルＦＷとしてＮウェルが形成されている。Ｎウェルはフローティング状態となっており、バイアスされていない。

図２１の例では、フローティングウェルＦＷは、他のウェル領域であるＰウェルに対して所定距離だけ離れて形成されている。すなわち、図２１に示すようにスペースＳ１が形成されている。スペースＳ１は、例えば、０．５μｍである。なお、フローティングウェルＦＷは、極性の異なる他のウェル領域であるＰウェルとは分離がされていれば、スペースを設けないこととしてもよい。

図２１では、ＮＭＯＳ領域においてダミーが形成される場合を例としているため、ダミー領域ＤＡ外には、ＮＭＯＳが形成されている。例えば、ＭＶＮＭＯＳが形成される。図２１に示すように、ＭＶＮＭＯＳは、ゲート電極Ｇ、サイドウォールＳＷ、ソースドレインＳＤ、ＭＮＬＤＤが形成されている。また、ＧＮＤラインがＰ＋ＳＤに接続されており、Ｐウェルが接地されている。

図２１のように容量性領域ＣＲが構成された場合における寄生容量の状況を図２２に示す。図２２に示すように、容量性領域ＣＲとウェル領域（フローティングウェルＦＷ）との間に寄生容量Ｃ０が発生し、容量性領域ＣＲとシリコン領域Ｄの表面との間に寄生容量Ｃ１が発生し、エクステンション領域ＥＸとウェル領域（フローティングウェルＦＷ）との間に寄生容量Ｃ６が発生し、ウェル領域（フローティングウェルＦＷ）とＰ型基板との間に寄生容量Ｃ２が発生する。

すなわち、図２２では、寄生容量を、寄生容量Ｃ１と寄生容量Ｃ６と寄生容量Ｃ２が直列接続された合成容量Ｃ１ｅとすることができる。このためＣ１ｅは寄生容量Ｃ１よりも小さくすることができる。そしてさらに、図７のような寄生容量Ｃ５と、寄生容量Ｃ６とは同程度とすることができる。このため、Ｃ１ｅは寄生容量Ｃ１とＣ５との直列合成容量よりも小さくすることができる。容量性領域ＣＲに影響するノイズはＧＮＤから回り込む可能性があるが、Ｐウェル領域（図２２におけるＰウェルの領域）と容量性領域ＣＲとの間の寄生容量をＣ１ｅとしてＣ１（及びＣ１とＣ５との直列合成容量）よりも小さくすることができるため、ノイズの影響をさらに低減することができる。また、Ｎウェル領域（フローティングウェルＦＷ）はフローティング状態であるため、Ｐウェル領域自身のＧＮＤラインからのノイズだけでなく、Ｐウェル領域が他領域からＶＤＤラインのノイズの影響を受けた場合でも寄生容量Ｃ６によりＶＤＤラインからのノイズの回り込みも抑制される。

図２１の例では、ＮＭＯＳ領域（Ｐウェル）にダミーを形成する場合について説明したが、ＰＭＯＳ領域（Ｎウェル）にダミーを形成する場合についても同様である。図２３は、ＰＭＯＳ領域（Ｎウェル）にダミーを形成した場合の例を示している。

図２３に示すように、シリコン基板Ｓｕｂには、ＳＴＩ領域と、シリコン領域Ｄとが形成されている。また、シリコン基板Ｓｕｂには、シリコン領域Ｄとウェル領域との間にエクステンション領域ＥＸが形成されている。なお、図２３の例では、エクステンション領域ＥＸを形成する場合を例としているが、エクステンション領域ＥＸを形成しないこととしてもよい。

また、シリコン基板Ｓｕｂには、ダミー領域ＤＡにおいて、ウェル領域であるフローティングウェルＦＷが形成されている。フローティングウェルＦＷは、極性の異なる他のウェル領域と分離されている。具体的には、図２３に示すように、ディープＮウェル（ＤＮＷＥＬＬ）に形成された他のＮウェルと分離してダミー領域ＤＡにフローティングウェルＦＷとしてＰウェルが形成されている。そして、Ｐウェルはフローティング状態となっており、電圧印加がされていない（バイアスされていない）。

図２３の例では、フローティングウェルＦＷは、他のウェル領域であるＮウェルに対して所定距離だけ離れて形成されている。すなわち、図２３に示すようにスペースＳ２が形成されている。スペースＳ２は、例えば、０．５μｍである。なお、フローティングウェルＦＷは、極性の異なる他のウェル領域であるＮウェルとは分離がされていれば、スペースを設けないこととしてもよい。

図２３では、ＰＭＯＳ領域においてダミーが形成される場合を例としているため、ダミー領域ＤＡ外には、ＰＭＯＳが形成されている。例えば、ＭＶＰＭＯＳが形成される。図２３に示すように、ＭＶＰＭＯＳは、ゲート電極Ｇ、サイドウォールＳＷ、ソースドレインＳＤ、ＭＰＬＤＤが形成されている。また、ＶＤＤラインがＮ＋ＳＤに接続されており、Ｎウェルがバイアスされている。

図２３のように容量性領域ＣＲが構成された場合における寄生容量の状況を図２４に示す。図２４に示すように、容量性領域ＣＲとウェル領域（フローティングウェルＦＷ）との間に寄生容量Ｃ０が発生し、容量性領域ＣＲとシリコン領域Ｄの表面との間に寄生容量Ｃ１が発生し、エクステンション領域ＥＸとウェル領域（フローティングウェルＦＷ）との間に寄生容量Ｃ５が発生し、ウェル領域（フローティングウェルＦＷ）とディープＮウェルとの間に寄生容量Ｃ７が発生し、ディープＮウェルとＰ型基板の間に寄生容量Ｃ８が発生する。

すなわち、図２４では、合成寄生容量を、寄生容量Ｃ１と寄生容量Ｃ５と寄生容量Ｃ７とが直列接続された合成容量Ｃ１ｆとすることができる。このためＣ１ｆは寄生容量Ｃ１よりも小さくすることができる。そしてさらに、図１５のような寄生容量Ｃ６と、寄生容量Ｃ５とは同程度とすることができる。このため、Ｃ１ｆは寄生容量Ｃ１とＣ６との直列合成容量よりも小さくすることができる。容量性領域ＣＲに影響するノイズはＶＤＤラインから回り込む可能性があるが、図２４において、Ｎウェルと容量性領域ＣＲとの間の寄生容量をＣ１（及びＣ１とＣ６との直列合成容量）よりも小さくすることができるため、ノイズの影響をさらに低減することができる。また、図２４におけるＰウェル領域（フローティングウェルＦＷ）はフローティング状態であるため、Ｎウェル領域が他領域からＧＮＤラインのノイズの影響を受けた場合でも寄生容量Ｃ７によりＧＮＤラインからのノイズの回り込みが抑制される。また、容量性領域ＣＲとＰ型基板との間の寄生容量については、寄生容量Ｃ１と寄生容量Ｃ５と寄生容量Ｃ７と寄生容量Ｃ８の直列合成容量とすることができるため、容量性領域ＣＲとＰ型基板との間の寄生容量をより小さくすることができる。このため、Ｐ型基板を介したＧＮＤラインのノイズについても直列合成容量によって影響が抑制される。

図２１の例では、ＮＭＯＳ領域（Ｐウェル）にダミーを形成する場合についてダミー領域ＤＡにＮウェルをフローティングウェルＦＷとして形成する例を説明したが、Ｐウェルを分離して（フローティング状態として）ダミーを形成することとしてもよい。図２５は、ＮＭＯＳ領域（Ｐウェル）のウェルを分離してダミーを形成した場合の例を示している。

図２５に示すように、シリコン基板Ｓｕｂには、ＳＴＩ領域と、シリコン領域Ｄとが形成されている。また、シリコン基板Ｓｕｂには、シリコン領域Ｄとウェル領域との間にエクステンション領域ＥＸが形成されている。なお、図２５の例では、エクステンション領域ＥＸを形成する場合を例としているが、エクステンション領域ＥＸを形成しないこととしてもよい。

また、シリコン基板Ｓｕｂには、ダミー領域ＤＡにおいて、ウェル領域（フローティングウェルＦＷ）が形成されている。フローティングウェルＦＷは、極性の等しい他のウェル領域と分離されている。具体的には、図２５に示すように、ディープＮウェルに形成された他のＰウェルと分離してダミー領域ＤＡにＰウェルが形成されている。そして、Ｐウェルはフローティング状態となっており、電圧印加がされていない（バイアスされていない）。

図２５の例では、フローティングウェルＦＷは、他のウェル領域であるＰウェルに対して所定距離だけ離れて形成されている。すなわち、図２５に示すようにスペースＳ３が形成されている。スペースＳ３は、例えば、１μｍである。スペースが形成されていることによってフローティングウェルＦＷが他のＰウェルに対してディープＮウェルによって分離される。

図２５では、ＮＭＯＳ領域においてダミーが形成される場合を例としているため、ダミー領域ＤＡ外には、ＮＭＯＳが形成されている。例えば、ＭＶＮＭＯＳが形成される。図２５に示すように、ＭＶＮＭＯＳは、ゲート電極Ｇ、サイドウォールＳＷ、ソースドレインＳＤ、ＭＮＬＤＤが形成されている。また、ＧＮＤラインがＰ＋ＳＤに接続されており、Ｐウェルがバイアスされている。

図２５のように容量性領域ＣＲが構成された場合における寄生容量の状況を図２６に示す。図２６に示すように、容量性領域ＣＲとウェル領域（フローティングウェルＦＷ）との間に寄生容量Ｃ０が発生し、容量性領域ＣＲとシリコン領域Ｄの表面との間に寄生容量Ｃ１が発生し、エクステンション領域ＥＸとウェル領域（フローティングウェルＦＷ）との間に寄生容量Ｃ５が発生し、ウェル領域（フローティングウェルＦＷ）とディープＮウェルとの間に寄生容量Ｃ７が発生し、ディープＮウェルとＰ型基板の間に寄生容量Ｃ８が発生する。

すなわち、図２６では、合成寄生容量を、寄生容量Ｃ１と寄生容量Ｃ５と寄生容量Ｃ７とが直列接続された合成容量Ｃ１ｇとすることができる。なお、ＧＮＤラインが接続されているＮＭＯＳ領域のＰウェルからみた容量性領域ＣＲに対する合成寄生容量は、寄生容量Ｃ１と寄生容量Ｃ５と寄生容量Ｃ７（フローティングウェルＦＷであるＰウェルとディープＮウェルとの間）と寄生容量Ｃ７（ＧＮＤラインが接続されたＰウェル（ＦＷでない）とディープＮウェルとの間）とが直列接続された合成容量となる。このためＣ１ｇは寄生容量Ｃ１よりも小さくすることができる。そしてさらに、図１５のような寄生容量Ｃ６と、寄生容量Ｃ５とは同程度とすることができる。このため、Ｃ１ｇは寄生容量Ｃ１とＣ５との直列合成容量よりも小さくすることができる。容量性領域ＣＲに影響するノイズはＧＮＤから回り込む可能性があるが、ウェル領域と容量性領域ＣＲとの間の寄生容量をＣ１ｇとしてＣ１（及びＣ１とＣ５との直列合成容量）よりも小さくすることができるため、ノイズの影響をさらに低減することができる。また、図２６におけるＰウェル（フローティングウェルＦＷ）はフローティング状態であるため、ＶＤＤラインによりバイアスされているディープＮウェルからのノイズの回り込みは寄生容量Ｃ７により抑制される。また、容量性領域ＣＲとＰ型基板との間の寄生容量については、寄生容量Ｃ１と寄生容量Ｃ５と寄生容量Ｃ７と寄生容量Ｃ８の直列合成容量とすることができるため、容量性領域ＣＲとＰ型基板との間の寄生容量をより小さくすることができる。

なお、図２６の容量性半導体素子について極性を反対とすることも可能である。この場合には、ウェル領域（フローティングウェルＦＷ）は、Ｎ型で形成され、ディープＮウェルではなくＰ型基板によって他のＮ型のウェル領域と分離される。

以上説明したように、本実施形態に係る容量性半導体素子によれば、容量性領域ＣＲに発生する寄生容量をより小さくすることができる。このため、ノイズの影響をより効果的に低減することが可能となる。

本発明は、上述の実施形態のみに限定されるものではなく、発明の要旨を逸脱しない範囲において、種々変形実施が可能である。なお、各実施形態を組み合わせることも可能である。すなわち、上記の第１実施形態、第２実施形態、及び第３実施形態については、それぞれ組み合わせることも可能である。

１ ：容量性半導体素子
Ｃ０−Ｃ８ ：寄生容量
ＣＲ ：容量性領域
Ｄ ：シリコン領域
ＤＡ ：ダミー領域
ＥＸ ：エクステンション領域
ＦＷ ：フローティングウェル
Ｇ ：ゲート電極
ＬＡ ：配線領域
Ｓ１−Ｓ３ ：スペース
ＳＤ ：ソースドレイン
ＳＴＩ ：ＳＴＩ領域
ＳＷ ：サイドウォール
Ｓｕｂ ：シリコン基板

Claims (9)

1. シリコン基板と、
   前記シリコン基板の表面に積層された配線領域と、
   を備え、
   前記配線領域は、容量性領域を有し、
   前記シリコン基板は、
   ウェル領域と、
   前記シリコン基板の中に形成されており、前記シリコン基板の表面に露出され、前記ウェル領域及び前記配線領域に接しているＳＴＩ領域と、
   前記シリコン基板の表面において前記ＳＴＩ領域以外の領域に形成されており、前記ウェル領域及び前記配線領域に接し、前記ウェル領域と反対極性の不純物により形成されるシリコン領域と、
   を有し、
   前記シリコン領域は、コンタクトが接続されていない容量性半導体素子。
2. 前記シリコン領域と前記ウェル領域との間に形成され、前記シリコン領域と同極性であり、前記シリコン領域に対して不純物濃度が低いエクステンション領域を備える請求項１に記載の容量性半導体素子。
3. 前記ウェル領域は、極性の異なる他のウェル領域と分離されており、コンタクトが接続されていない請求項１または２に記載の容量性半導体素子。
4. 前記ウェル領域は、前記他のウェル領域に対して所定距離だけ離れて形成されている請求項３に記載の容量性半導体素子。
5. 前記ウェル領域は、Ｎ型であり、Ｐ型基板領域によって極性の異なるＰ型のウェル領域と分離されており、コンタクトが接続されていない請求項４に記載の容量性半導体素子。
6. 前記ウェル領域は、Ｐ型であり、ディープＮウェル領域によって極性の異なるＮ型のウェル領域と分離されており、コンタクトが接続されていない請求項４に記載の容量性半導体素子。
7. 前記ウェル領域は、極性の等しい他のウェル領域と所定距離だけ離れて分離されており、コンタクトが接続されていない請求項１または２に記載の容量性半導体素子。
8. 前記ウェル領域は、Ｐ型であり、ディープＮウェル領域によって他のＰ型のウェル領域と分離されており、コンタクトが接続されていない請求項７に記載の容量性半導体素子。
9. 前記ウェル領域は、Ｎ型であり、Ｐ型基板領域によって他のＮ型のウェル領域と分離されており、コンタクトが接続されていない請求項７に記載の容量性半導体素子。

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