KR100479398B1 - 반도체 기억 장치 - Google Patents

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Abstract

본원의 목적은 신뢰성이 높은 반도체 기억 장치를 제공하는 것에 있다. 반도체 기억 장치는, p형 불순물을 제1 농도로 포함하는 실리콘 기판(109)과, 실리콘 기판(109)에 형성되고, 제1 농도보다 낮은 제2 농도로 p형 불순물을 갖는 에피택셜층(108)과, 에피택셜층(108) 상에 형성되는 기억 영역(191)과, 에피택셜층(108) 상에서 기억 영역(191)과 다른 위치에 형성되는 논리 회로 영역(192)을 포함한다. 기억 영역(191)은, p형 웰(105)과, n형 웰(113)과, 보텀 웰(102)을 포함한다. 논리 회로 영역(192)은 상보형 전계 효과형 트랜지스터를 포함한다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 기억 장치 및 그 제조 방법에 관한 것으로, 특히, 기억 영역과 논리 회로 영역을 구비한 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
최근, 설계 기술 및 프로세스 기술의 진보에 따라, 종래에는 따로따로 제조되던 복수의 집적 회로를 동일 칩 내에 탑재한 고도의 집적 회로의 제조가 가능하게 되었다. 이에 따라, 집적 회로의 고집적화와 동시에 원 칩화에 의한 고속화가 진행되고 있다. DRAM(Dynamic Random Access Memory)으로 대표되는 반도체 기억 장치도, MPU(Micro Processing Unit)를 비롯한 고도의 집적 논리 회로(로직 회로)와 동일 칩 내에 형성되도록 되고 있다. 이러한 집적 회로를 제조하기 위해서는, 구조가 다른 복수의 MOS(Metal Oxide Silicon)형 전계 효과 트랜지스터를 하나의 칩 내에 형성할 필요가 있다. 메모리 셀과 논리 회로가 동일 기판에 형성된 반도체 기억 장치는, 예를 들면 일본 특개2001-291779호 공보에 개시되어 있다.
도 14는 상기 공보에 기재된 종래의 반도체 기억 장치의 단면도이다. 도 14를 참조하면, 종래의 반도체 기억 장치는, 반도체 기판(401) 상에 형성된 메모리 셀 영역(491)과, 논리 회로 영역(492)과, 주변 영역(493)을 갖는다.
반도체 기판(401)은, 1×1015/㎤ 정도의 p형 또는 n형의 불순물을 포함하고 있다. 분리 영역에, 실리콘 산화막으로 이루어지는 분리 절연막(402)이 형성되어 있다. 이 분리 절연막(402)에 의해 분리된 반도체 기판(401)의 표면에 불순물이 주입되어, n웰(437)과, p웰(441, 442, 443, 444)과, n형의 보텀 웰(321, 431)이 형성되어 있다.
메모리 셀 영역(491)에서, p웰(443)의 깊이는 n웰(437)의 깊이보다 깊다. 이것은, p웰(443)에 DRAM을 형성하기 위해, 이 DRAM의 메모리 유지 특성을 향상시키기 위해서이다. 또한, 메모리 유지를 위한 p웰(443)은, n웰(437)과 n형의 보텀 웰(431)에 둘러싸인다. 이에 따라, 이 p웰(443)의 전위를 반도체 기판(401)과는 독립적으로 설정할 수 있기 때문에, 소프트 에러를 억제할 수 있다. n웰(437)에는 각각의 용도에 따른 pMOS 트랜지스터가 형성되고(도시 생략), p웰(441, 444)에는, 각각, 용도에 따른 nMOS 트랜지스터가 형성되어 있다(도시 생략).
그러나, 상술한 바와 같은 종래의 반도체 기억 장치에서는 이하와 같은 문제가 있었다.
우선, 불순물 농도가 낮은 반도체 기판(401) 상에 보텀 웰(431)이 형성된다. 그것과 접촉하도록 p웰(443)이 형성된다. 이 p웰(443)은 n웰(437) 및 보텀 웰(431)로 둘러싸이지만, 소프트 에러가 발생할 가능성이 있어, 반도체 장치의 신뢰성이 저하된다고 하는 문제가 있었다.
또한, 논리 회로 영역(492)에서는, 복수의 전계 효과형 트랜지스터가 형성되고, 이들 전계 효과형 트랜지스터가 서로 상보형 MOS 트랜지스터(CMOS)를 구성한다. 종래의 도 14에 도시한 구조에서는, 이 CMOS에서 래치 업이 발생하여, 반도체 기억 장치의 신뢰성이 저하되었다.
따라서, 본 발명은 상술한 바와 같은 문제점을 해결하기 위해 이루어진 것으로, 본 발명의 목적은, 소프트 에러 발생을 방지하여 신뢰성이 높은 반도체 기억 장치를 제공하는 것이다.
본 발명의 다른 목적은, 래치 업 발생을 방지하여 신뢰성이 높은 반도체 기억 장치를 제공하는 것이다.
본 발명에 따른 반도체 장치는, 제1 도전형의 불순물을 제1 농도로 포함하는 반도체 기판과, 반도체 기판에 형성되고, 제1 농도보다 낮은 제2 농도로 제1 도전형의 불순물을 포함하고, 주표면을 갖는 반도체층과, 반도체층 상에 형성되는 기억 영역과, 반도체층 상에서 기억 영역과 다른 위치에 형성되는 논리 회로 영역을 포함한다. 기억 영역은, 반도체층에 형성되고, 주표면으로부터 제1 깊이에 위치하는 제1 저면을 갖는 제1 도전형의 제1 웰 영역과, 제1 웰 영역의 주위를 둘러싸도록 반도체층에 형성되고, 주표면으로부터의 깊이가 제1 깊이보다 얕은 제2 깊이에 위치하는 제2 저면을 갖는 제2 도전형의 제2 웰 영역과, 제1 및 제2 저면에 접촉하도록 반도체층에 형성되는 제2 도전형의 제1 보텀 웰 영역을 포함한다. 논리 회로 영역은 반도체층의 주표면 상에 형성된 상보형 전계 효과형 반도체 소자를 포함한다.
이와 같이 구성된, 본 발명에 따른 반도체 기억 장치에 따르면, 제1 도전형의 불순물의 농도가 상대적으로 높은 반도체 기판 상에, 제1 도전형의 불순물의 농도가 상대적으로 낮은 반도체층이 형성된다. 이와 같이, 고농도의 기판 상에 저농도의 반도체층이 형성되고, 그 반도체층 상에 기억 영역과 논리 회로 영역을 포함한다. 이에 따라, 기억 영역에서는 소프트 에러 발생을 방지할 수 있다. 또한, 논리 회로 영역은 상보형 전계 효과형 반도체 소자를 포함하지만, 이 상보형 전계 효과형 반도체 소자의 래치 업을 방지할 수 있다. 그 결과, 신뢰성이 높은 반도체 기억 장치를 제공할 수 있다.
또한, 주표면으로부터 상대적으로 깊은 위치에 위치하는 제1 저면을 갖는 제1 웰 영역과, 주표면으로부터 상대적으로 얕은 위치에 위치하는 제2 저면을 갖는 제2 웰 영역을 포함하기 때문에, 제1 웰 영역에 기억 소자를 형성함으로써 기억 소자의 메모리 유지 특성을 향상시킬 수 있다. 또한, 제1 도전형의 제1 웰 영역은, 제2 도전형의 제2 웰 영역과, 제2 도전형의 보텀 웰 영역에 둘러싸인다. 그 결과, 제1 웰 영역의 전위를 독립적으로 설정할 수 있어, 소프트 에러에 대하여 한층 더 내성을 갖는다.
또한 바람직하게는, 기억 영역은 제1 웰 영역에 형성된 기억 소자를 포함한다. 기억 소자는 다이내믹형 랜덤 액세스 메모리를 포함한다.
기억 소자는 캐패시터를 포함한다.
논리 회로 영역은 반도체 영역에 형성된 제1 도전형의 제3 웰 영역과, 제2 도전형의 제4 웰 영역을 포함한다.
논리 회로 영역은, 제3 웰 영역에 형성된 제2 도전형의 전계 효과형 트랜지스터와, 제4 웰 영역에 형성된 제1 도전형의 전계 효과형 트랜지스터를 포함한다.
제4 웰 영역은 제3 웰 영역의 주위를 둘러싸도록 형성되며, 논리 회로 영역은 제3 및 제4 웰 영역의 저면에 접촉하는 제2 도전형의 제2 보텀 웰 영역을 포함한다.
본 발명에 따른 반도체 기억 장치의 제조 방법은, 제1 도전형의 불순물을 제1 농도로 포함하는 반도체 기판 상에, 제1 농도보다 낮은 제2 농도로 제1 도전형의 불순물을 포함하며, 주표면을 갖는 반도체층을 에피택셜 성장시키는 공정과, 반도체층 상에 기억 영역을 형성하는 공정과, 반도체층 상에서 기억 영역과 다른 위치에 논리 회로 영역을 형성하는 공정을 포함한다.
기억 영역을 형성하는 공정은, 반도체층에 형성되고, 주표면으로부터 제1 깊이에 위치하는 제1 저면을 갖는 제1 도전형의 제1 웰 영역과, 제1 웰 영역의 주위를 둘러싸도록 반도체층에 형성되고, 주표면으로부터의 깊이가 제1 깊이보다 얕은 제2 깊이에 위치하는 제2 저면을 갖는 제2 도전형의 제2 웰 영역과, 제1 및 제2 저면에 접촉하도록 반도체층에 형성된 제2 도전형의 제1 보텀 웰 영역을 형성하는 공정을 포함한다. 논리 회로 영역을 형성하는 공정은, 반도체층의 주표면 상에 상보형 전계 효과형 트랜지스터를 형성하는 공정을 포함한다.
이러한 공정을 포함한 반도체 기억 장치의 제조 방법은, 에피택셜 성장으로 반도체층을 형성하기 때문에, 두께, 불순물 농도 및 결정 방위가 정확하게 제어된 반도체층을 얻을 수 있다. 그 결과, 신뢰성이 높은 반도체 기억 장치를 제공할 수 있다.
이하, 본 발명의 실시예에 대하여, 도면을 참조하여 설명한다.
(실시예 1)
도 1을 참조하면, 본 발명의 실시예 1에 따른 반도체 기억 장치는, 제1 도전형의 불순물로서의 붕소를 제1 농도(1×1019㎝-3)로 포함하는 반도체 기판으로서의 실리콘 기판(109)과, 실리콘 기판(109)에 형성되며, 제1 농도보다 낮은 제2 농도(1×1015㎝-3)로 제1 도전형의 불순물로서의 붕소를 포함하고, 주표면(108f)을 갖는 반도체층으로서의 에피택셜층(108)과, 에피택셜층(108) 상에 형성된 메모리 셀 영역으로서의 기억 영역(191)과, 에피택셜층(108) 상에서 기억 영역(191)과 다른 위치에 형성된 로직 영역으로서의 논리 회로 영역(192)을 포함한다.
기억 영역(191)은, 에피택셜층(108)에 형성되며, 주표면(108f)으로부터 제1 깊이에 위치하는 제1 저면으로서의 저면(105b)을 갖는 p형의 제1 웰 영역으로서의 p형 웰(105)과, p형 웰(105)의 주위를 둘러싸도록 에피택셜층(108)에 형성되며, 주표면(108f)으로부터의 깊이가 제1 깊이보다 얕은 제2 깊이에 위치하는 제2 저면으로서의 저면(113b)을 갖는 n형의 제2 웰 영역으로서의 n형 웰(113)과, 2개의 저면(105b, 113b)에 접촉하도록 에피택셜층(108)에 형성된 제1 보텀 웰 영역으로서의 n형의 보텀 웰(102)을 포함한다.
논리 회로 영역(192)은, 에피택셜층(108)의 주표면(108f) 상에 형성된 상보형 전계 효과형 반도체 소자를 구성하는 전계 효과형 트랜지스터(131e∼131j)를 포함한다.
기억 영역(191)은 p형 웰(105)에 형성된 기억 소자를 포함한다. 그 기억 소자는 다이내믹형 랜덤 액세스 메모리를 포함한다. 기억 소자는 캐패시터(132a, 132b)를 포함한다. 다이내믹형 랜덤 액세스 메모리는, 전계 효과형 트랜지스터(131b, 131c)와, 그것에 접속된 캐패시터(132a, 132b)로 구성된다.
논리 회로 영역(192)은, 에피택셜층(108)에 형성된 p형의 제3 웰 영역으로서의 p형 웰(104)과, n형의 제4 웰 영역으로서의 n형 웰(103)을 포함한다.
논리 회로 영역(192)은, p형 웰(104)에 형성된 제2 도전형의 전계 효과형 트랜지스터로서의 전계 효과형 트랜지스터(131e, 131g, 131i)와, n형 웰(103)에 형성된 제1 도전형의 전계 효과 트랜지스터로서의 전계 효과형 트랜지스터(131f, 131h, 131j)를 포함한다.
n형 웰(103)은 p형 웰(104)을 둘러싸도록 형성된다. 논리 회로 영역(192)은, p형 웰(104) 및 n형 웰(103)의 저면(104b, 103b)에 접촉하는 p형의 제2 보텀 웰 영역으로서의 보텀 웰(112)을 포함한다.
실리콘 기판(109)은, 붕소가 도핑된 잉곳을 절단하여 형성되며, 붕소의 농도는 1×1019㎝-3이다. 이와 같이, 고농도의 p형 기판으로서의 실리콘 기판(109) 상에, 에피택셜 성장에 의해 형성된 에피택셜층(108)이 형성되어 있다. 에피택셜층(108) 내의 붕소의 농도는 실리콘 기판(109) 내의 붕소의 농도보다 낮다. 즉, 디바이스를 제작하는 웨이퍼로서, 고농도의 붕소가 도핑된 실리콘 기판(109) 상에 저농도의 붕소가 도핑된 에피택셜층(108)을 조합한 웨이퍼를 이용한다.
에피택셜층(108)의 저부 근방에는 보텀 웰(102, 112)이 형성되어 있다. 보텀 웰(102, 112) 내에는 인이 주입되어 있고, 그 농도는 1×1017∼1×1018㎝-3 이다. 주표면(108f)으로부터 보텀 웰(102, 112)의 저면까지의 깊이는 1.3∼2㎛이다.
기억 영역(191)에서는, 깊이가 깊은 p형 웰(105)과, 깊이가 얕은 n형 웰(113)이 형성되어 있다. p형 웰(105)은 불순물로서 붕소를 포함하고, 그 농도는 1×1017∼1×1018㎝-3이다. 또한, 주표면(108f)으로부터 저면(105b)까지의 깊이는 0.6∼1.2㎛이다.
p형 웰(105)에 인접하도록 n형 웰(113)이 형성되어 있다. n형 웰(113)은, 불순물로서 인을 포함하고, 그 농도는 1×1017∼1×1018㎝-3이다. 또한, 주표면(108f)으로부터 저면(113b)까지의 깊이는 0.35∼0.5㎛이다.
p형 웰(105) 표면에는, 2개의 전계 효과형 트랜지스터(131b, 131c)와, 이 전계 효과형 트랜지스터(131b, 131c)에 접속되는 캐패시터(132a, 132b)가 형성되어 있다.
전계 효과형 트랜지스터(131b, 131c)는, 게이트 절연막(5)을 개재하여 주표면(108f) 상에 형성되는 게이트 전극(6)과, 게이트 전극(6)의 양측에서 p형 웰(105)에 형성되는 n형의 불순물을 포함하는 소스, 드레인 영역으로서의 n형 불순물 영역(81, 82)으로 구성되어 있다.
n형 불순물 영역(82)은 비트선(18)에 접속되어 있다. 캐패시터(132a, 132b)는, 스토리지 노드(13)와, 그 위에 형성된 유전체막(14)과, 그 위에 형성된 셀 플레이트(15)로 구성된다. 스토리지 노드(13)는 n형 불순물 영역(81)에 접속된다.
n형 웰(113)의 표면에는, 소스, 드레인 영역으로서의 p형 불순물 영역(91, 92)이 형성되어 있다. 그 p형 불순물 영역(91, 92) 사이에는, 게이트 절연막(5)을 개재하여 게이트 전극(6)이 형성되어 있다. 게이트 전극(6)의 측벽은 측벽 산화막(7)으로 피복되어 있다.
논리 회로 영역(192)에서는, 서로 반대 도전형의 n형 웰(103) 및 p형 웰(104)이 교대로 형성되어 있다. p형 웰(104) 및 n형 웰(103) 상에는, 전계 효과형 트랜지스터(131e∼131j)가 형성되어 있다. n형의 전계 효과형 트랜지스터(131e, 131g, 131i)는, p형 웰(104) 상에 게이트 절연막(5)을 개재하여 형성된 게이트 전극(6)과, 게이트 전극(6)의 양측에서 p형 웰(104)에 형성된 소스, 드레인 영역으로서의 n형 불순물 영역(95, 96)으로 구성된다.
p형의 전계 효과형 트랜지스터(131f, 131h, 131j)는, n형 웰(103) 상에 게이트 절연막(5)을 개재하여 형성된 게이트 전극(6)과, 게이트 전극(6)의 양측에 n형 웰(103)에 서로 이격되어 형성된 소스, 드레인 영역으로서의 p형 불순물 영역(91, 92)으로 구성된다.
주표면(108f)을 피복하도록 층간 절연막(121)이 형성되어 있다. 층간 절연막(121) 상에 다른 층간 절연막(122)이 형성되어 있다. 층간 절연막(121)에 형성된 컨택트홀(16)을 통해 비트선(18)은 n형 불순물 영역(82)과 전기적으로 접속되어 있다. 층간 절연막(121, 122)에 형성된 컨택트홀(17)을 통해 스토리지 노드(13)는 n형 불순물 영역(81)에 접속되어 있다.
n형의 전계 효과형 트랜지스터(131e)와 p형의 전계 효과형 트랜지스터(131f)가 CMOS를 구성한다. 마찬가지로, p형의 전계 효과형 트랜지스터(131h)와 n형의 전계 효과형 트랜지스터(131i)가 CMOS를 구성한다.
도 1에 도시한 반도체 기억 장치는, 기억 영역과 논리 회로 영역이 동일 기판에 형성된, 소위 임베디드 랜덤 액세스 메모리(ERAM)이다.
다음으로, 도 1에 도시한 반도체 기억 장치의 제조 방법에 대하여 설명한다.
도 2를 참조하면, 붕소가 도핑된 실리콘 기판(109)의 표면에, 에피택셜 성장에 의해 붕소가 도핑된 에피택셜층(108)을 형성한다. 에피택셜층(108)의 주표면(108f) 상에 실리콘 산화막(21)과 실리콘 질화막(22)을 적층한다. 실리콘 산화막(21)의 두께는 5∼30㎚이고, 실리콘 질화막(22)의 두께는 100㎚∼300㎚이다. 실리콘 질화막(22) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴에 따라 실리콘 질화막(22) 및 실리콘 산화막(21)을 에칭한다. 이에 따라, 도 2에 도시한 바와 같이, 실리콘 질화막(22) 및 실리콘 산화막(21)이 패터닝된다. 실리콘 질화막(22) 및 실리콘 산화막(21)을 마스크로 하여 에피택셜층(108)을 에칭한다. 이에 의해, 폭이 200㎚∼500㎚이고, 깊이가 150㎚∼500㎚인 트렌치(23)를 형성한다.
도 3을 참조하면, 감압 CVD(Chemical Vapor Deposition)법에 의해 실리콘 산화막으로 이루어지는 절연막을 300㎚∼800㎚의 막 두께로 형성한다. 실리콘 산화막은 트렌치(23)를 매립한다. 실리콘 질화막(22)을 스토퍼로 한 CMP법(화학적 기계적 연마법)에 의해, 실리콘 질화막(22) 표면의 실리콘 산화막을 제거한다. 또한, 트렌치(23)와 실리콘 질화막(22)의 개구의 내부에 실리콘 산화막을 남긴다. 그 후, 열 인산을 이용하여 웨트 에칭으로 실리콘 질화막(22)을 제거한 후 실리콘 산화막(21)을 제거함으로써, 도 3에 도시한 분리 절연막(2)이 형성된다.
도 4를 참조하면, 주표면(108f)을 열산화함으로써, 두께가 10㎚ 정도인 실리콘 산화막(153)을 형성한다. 실리콘 산화막(153) 상에 레지스트 패턴(151)을 형성한다. 레지스트 패턴(151)을 마스크로 하여 화살표(152)로 나타내는 방향으로 주입 에너지 1.2MeV∼2.3MeV, 주입량 5×1012∼5×1013㎝-2로 인을 주입한다. 이에 의해 보텀 웰(102, 112)을 형성한다.
도 5를 참조하면, 실리콘 산화막(153) 상에 레지스트 패턴(154)을 형성한다. 레지스트 패턴(154)을 마스크로 하여, 화살표(155)로 나타내는 방향으로 주입 에너지 300keV∼400keV, 주입량 5×1012∼5×1013㎝-2로 에피택셜층(108)에 인을 주입한다. 이에 의해 n형 웰(103, 113)을 형성한다.
도 6을 참조하면, 실리콘 산화막(153) 표면에 레지스트 패턴(157)을 형성한다. 이 레지스트 패턴(157)은 n형 웰(103, 113) 상에 형성된다. 화살표(156)로 나타내는 방향으로 레지스트 패턴(157)을 마스크로 하여 에피택셜층(108)에 주입 에너지 200keV∼300keV, 주입량 5×1012∼5×1013㎝-2로 붕소를 주입한다. 이에 의해 p형 웰(104)을 형성한다.
도 7을 참조하면, 실리콘 산화막(153) 상에 레지스트 패턴(159)을 형성한다. 레지스트 패턴(159)을 마스크로 하여 화살표(158)로 나타내는 방향으로 에피택셜층(108)에 주입 에너지 250keV∼600keV, 주입량 5×1012∼5×1013㎝-2 로 붕소를 주입한다. 이에 의해 p형 웰(105)을 형성한다.
도 8을 참조하면, 실리콘 산화막(153)을 제거한 후, p형 웰(104, 105) 상에 레지스트 패턴(161)을 형성한다. 레지스트 패턴(161)을 마스크로 하여 화살표(162)로 나타내는 방향으로 에피택셜층(108)에 붕소를 주입한다. 이에 의해, 게이트 전극(6)의 양측에 소스, 드레인 영역으로서의 p형 불순물 영역(91, 92)을 형성한다.
도 9를 참조하면, n형 웰(103, 113) 상에 레지스트 패턴(163)을 형성한다. 레지스트 패턴(163)을 마스크로 하여 에피택셜층(108)에 화살표(164)로 나타내는 방향으로 인을 주입한다. 이에 의해 소스, 드레인 영역으로서의 n형 불순물 영역(81, 82, 95, 96)을 형성한다.
도 10을 참조하면, 주표면(108f)를 피복하도록 실리콘 산화막을 형성하고, 이 실리콘 산화막을 전면 에치백한다. 이에 의해 측벽 산화막(7)을 형성한다. 측벽 산화막(7) 및 게이트 전극(6)을 피복하도록 주표면(108f) 상에 층간 절연막(121)을 형성한다. 층간 절연막(121) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴에 따라 층간 절연막(121)을 에칭한다. 이에 의해 n형 불순물 영역(82)에 달하는 컨택트홀(16)을 형성한다. 컨택트홀(16)을 매립하도록 도핑된 폴리실리콘층을 형성하고, 이 도핑된 폴리실리콘층을 패터닝함으로써 비트선(18)을 형성한다.
도 1을 참조하면, 층간 절연막(121) 상에 층간 절연막(122)을 형성한다. 층간 절연막(122) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴에 따라 층간 절연막(122, 121)을 에칭한다. 이에 의해, n형 불순물 영역(81)에 달하는 컨택트홀(17)을 형성한다. 컨택트홀(17)을 매립하도록 도핑된 폴리실리콘층을 형성하고, 도핑된 폴리실리콘층을 소정의 형상으로 패터닝함으로써 스토리지 노드(13)를 형성한다. 스토리지 노드(13) 상에 유전체막 및 도핑된 폴리실리콘층을 형성하고, 이들을 소정의 형상으로 패터닝함으로써 유전체막(14) 및 셀 플레이트(15)를 형성한다. 이에 따라 캐패시터(132a, 132b)를 구성하여 도 1에 도시한 반도체 기억 장치가 완성된다.
이러한 공정을 포함한 본 발명의 실시예 1에 따른 반도체 기억 장치에서는,우선 p형 웰(105)은 n형 웰(113)과 보텀 웰(102)로 둘러싸여 있어 트리플 웰 구조로 되어 있다. 그 때문에, p형 웰(105) 내의 전위를 자유롭게 설정할 수 있기 때문에 소프트 에러 발생을 억제할 수 있다.
또한, p형 웰(105)의 저면(105b)은 n형 웰(113)의 저면(113b)보다 깊은 위치에 위치한다. 이와 같이, p형 웰(105)을 깊게 형성함으로써, p형 웰(105)에서의 데이터의 소실을 방지할 수 있어, 리프레시 특성을 향상시킬 수 있다.
또한, 고농도로 붕소를 포함하는 실리콘 기판(109) 상에 저농도로 붕소를 포함하는 에피택셜층(108)이 형성되고, 이 에피택셜층(108) 상에 DRAM과 CMOS가 형성되어 있다. 그 때문에, DRAM을 구성하는 캐패시터(132a, 132b)와 전계 효과형 트랜지스터(131b, 131c)에서는, 소프트 에러의 발생을 효과적으로 방지할 수 있다. 또한, 논리 회로 영역(192)에서 복수의 전계 효과형 트랜지스터가 CMOS를 형성하고 있지만, 이러한 2층 구조의 웨이퍼 상에 CMOS를 형성함으로써, 래치 업의 발생을 방지할 수 있어, 신뢰성이 높은 반도체 장치를 제공할 수 있다. CMOS의 레이아웃을 축소할 수 있기 때문에, 반도체 기억 장치 전체를 미세화할 수 있다.
(실시예 2)
도 11을 참조하면, 본 발명의 실시예 2에 따른 반도체 기억 장치에서는, 기억 영역(191)에서, n형 웰(113)과 p형 웰(105) 사이에 p형 웰(104)이 형성되어 있는 점이, 실시예 1에 따른 반도체 기억 장치와 다르다. p형 웰(104)은, 논리 회로 영역(192)의 p형 웰(104)과 마찬가지로 구성되어 있고, 그 표면에는 소스, 드레인 영역으로서의 n형 불순물 영역(95, 96)이 형성되어 있다. n형 불순물 영역(95, 96) 사이에는, 주표면(108f) 상에 게이트 절연막(5)을 통해 게이트 전극(6)이 형성되어 있다. 게이트 전극(6)과 n형 불순물 영역(95, 96)이 n형의 전계 효과형 트랜지스터(131k)를 형성하고 있다.
다음으로, 도 11에 도시한 반도체 기억 장치의 제조 방법에 대하여 설명한다. 실시예 1의 제조 방법인 도 5에 상당하는 공정에 있어서, 도 12를 참조하면, 기억 영역(191)에 폭이 넓은 레지스트 패턴(154)을 형성한다. 이 레지스트 패턴(154)을 마스크로 하여 화살표(155)로 나타내는 방향으로 실시예 1과 마찬가지로 인을 주입함으로써 n형 웰(103, 113)을 형성한다.
다음으로, 실시예 1인 도 6에 상당하는 공정에 있어서, 도 13을 참조하면, n형 웰(103)과, 이후의 공정에서 p형 웰(105)이 형성되는 영역에 레지스트 패턴(157)을 형성한다. 이 레지스트 패턴(157)을 마스크로 하여, 실시예 1과 마찬가지로 화살표(156)로 나타내는 방향으로 붕소를 주입한다. 이에 의해 p형 웰(104)을 형성한다. 그 후에는 실시예 1과 마찬가지의 공정에 따름으로써 도 11에 도시한 반도체 장치가 완성된다.
이러한 실시예 2에 따른 반도체 기억 장치에서도, 실시예 1에 따른 반도체 기억 장치와 마찬가지의 효과가 있다.
이상, 본 발명의 실시예에 대하여 설명하였지만, 여기서 설명한 실시예는 다양하게 변형하는 것이 가능하다. 우선, 이 실시예에서는, 제1 도전형으로서 p형의 불순물을 이용하고, 제2 도전형으로서 n형의 불순물을 이용하였지만 반대로 하는 것도 가능하다. 즉, 제1 도전형으로서 n형을 이용하고, 제2 도전형으로서 p형을 이용한다. 이 경우, 실리콘 기판(109)에는 n형의 불순물이 도핑된다. 또한, 기억 영역(191)에는 DRAM에 한정되지 않고 스태틱형 반도체 기억 장치나 불휘발성 반도체 기억 장치가 형성되어도 된다.
본 발명에 따르면, 신뢰성이 높은 반도체 기억 장치를 제공할 수 있다.
도 1은 본 발명의 실시예 1에 따른 반도체 기억 장치의 단면도.
도 2∼도 10은 도 1에 도시한 반도체 장치의 제조 방법의 제1∼9 공정을 도시하는 단면도.
도 11은 본 발명의 실시예 2에 따른 반도체 기억 장치의 단면도.
도 12 및 도 13은 도 11에 도시한 반도체 장치의 제조 방법의 제1 및 제2 공정을 도시하는 단면도.
도 14는 종래의 반도체 기억 장치의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
102, 112 : 보텀 웰
103, 113 : n형 웰
103b, 104b, 105b, 113b : 저면
104, 105 : p형 웰
131a, 131b, 131c, 131d, 131e, 131f, 131g, 131h, 131i, 131j, 131k : 전계 효과형 트랜지스터
132a, 132b : 캐패시터
191 : 기억 영역
192 : 논리 회로 영역

Claims (3)

  1. 제1 도전형의 불순물을 제1 농도로 포함하는 반도체 기판과,
    상기 반도체 기판에 형성되고, 상기 제1 농도보다도 낮은 제2 농도로 제1 도전형의 불순물을 포함하고, 주표면을 갖는 반도체층과,
    상기 반도체층 상에 형성되는 기억 영역과,
    상기 반도체층 상에서 상기 기억 영역과 다른 위치에 형성되는 논리 회로 영역
    을 포함하고,
    상기 기억 영역은,
    상기 반도체층에 형성되고, 상기 주표면으로부터 제1 깊이에 위치하는 제1 저면을 갖는 제1 도전형의 제1 웰 영역과,
    상기 제1 웰 영역의 주위를 둘러싸도록 상기 반도체층에 형성되고, 상기 주표면으로부터의 깊이가 상기 제1 깊이보다도 얕은 제2 깊이에 위치하는 제2 저면을 갖는 제2 도전형의 제2 웰 영역과,
    상기 제1 및 제2 저면에 접촉하도록 상기 반도체층에 형성되는 제2 도전형의 제1 보텀 웰 영역을 포함하고,
    상기 논리 회로 영역은,
    상기 반도체층의 주표면 상에 형성되는 상보형 전계 효과형 반도체 소자를 포함하는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 기억 영역은 상기 제1 웰 영역에 형성되는 기억 소자를 포함하는 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 논리 회로 영역은, 상기 반도체 영역에 형성된 제1 도전형의 제3 웰 영역과, 제2 도전형의 제4 웰 영역을 포함하는 반도체 기억 장치.
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