KR20140023806A - 자기 저항 메모리 장치의 배치 구조 - Google Patents

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KR20140023806A
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김영관
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Abstract

스핀 트랜스퍼 토크 자기저항 램(STT-MRAM) 셀을 포함하는 자기 저항 메모리 장치가 개시된다. 자기저항 메모리 장치는 다수의 비트라인과, 다수의 워드라인과, 다수의 스핀 트랜스퍼 토크 자기저항 램(STT-MRAM) 셀을 포함하는 다수의 서브 셀 블록, 비트라인 방향으로 상기 서브 셀 블록 사이에 배치되는 다수의 비트라인 센스앰프 영역 및 워드라인 방향으로 상기 서브 셀 블록 사이에 배치되는 다수의 서브 워드라인 드라이버 영역을 포함하는 적어도 하나의 메모리 뱅크와, 로우 어드레스를 디코딩하여 워드라인 구동신호를 발생하는 적어도 하나의 로우 디코더 및 칼럼 어드레스를 디코딩하여 특정 비트라인을 선택하는 칼럼선택신호를 발생하는 적어도 하나의 칼럼 디코더를 포함하는 주변 영역을 포함한다.

Description

자기 저항 메모리 장치의 배치 구조{Architecture of Magnetic resistance memory device}
본 발명은 메모리 장치에 관한 것으로, 특히 STT-MRAM(Spin Transfer Torque-Magneto resistive Random Access Memory) 셀을 포함하는 자기저항 메모리 장치에 관한 것이다.
반도체 제품은 그 부피가 점점 작아지면서도 고 용량의 데이터 처리를 요하고 있다. 이러한 반도체 제품에 사용되는 메모리 소자의 동작 속도를 높이고 집적도를 높일 필요가 있다. 이러한 요구를 만족시키기 위하여 자성체의 극성 변화에 따른 저항 변화를 이용하여 메모리 기능을 구현하는 MRAM(Magnetic RAM)이 제시되고 있다.
최근에, MRAM 셀을 포함하면서도, 빠른 처리 속도 및 저전력 등을 요구하는 모바일 기기에 최적화된 반도체 메모리 장치를 구현하기 위한 방법이 연구되고 있다.
본 발명의 목적은 자기저항 메모리 장치의 동작 특성을 최적화하고 자기저항 메모리 장치를 이루는 소자들의 집적도를 높이기 위한 배치 구조를 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 일 실시 형태에 따른 반도체 메모리 장치는, 워드라인 구동신호 및 칼럼선택신호에 응답하여 선택되는 스핀 트랜스퍼 토크 자기저항 램(STT-MRAM) 셀을 다수 개 포함하는 적어도 하나의 메모리 뱅크와, 로우 어드레스를 디코딩하여 상기 워드라인 구동신호를 발생하는 적어도 하나의 로우 디코더, 및 칼럼 어드레스를 디코딩하여 특정 비트라인을 선택하는 상기 칼럼선택신호를 발생하는 적어도 하나의 칼럼 디코더를 포함하는 주변 영역을 포함한다.
상기 적어도 하나의 메모리 뱅크는, 다수의 비트라인과, 다수의 워드라인과, 상기 다수의 비트라인과 상기 다수의 워드라인의 교차점 부근에 배치되는 다수의 상기 STT-MRAM 셀을 포함하는 다수의 서브 셀 블록; 비트라인 방향으로 상기 서브 셀 블록 사이에 형성되고, 상기 STT-MRAM 셀에 저장된 데이터를 증폭하는 센스앰프가 배치되는 다수의 비트라인 센스앰프 영역; 및 워드라인 방향으로 상기 서브 셀 블록 사이에 형성되고, 워드라인을 구동하는 서브 워드라인 드라이버가 배치되는 다수의 서브 워드라인 드라이버 영역을 포함할 수 있다.
상기 서브 셀 블록의 다수의 비트라인 중 N개의 비트라인은 대응하는 적어도 두 개의 칼럼선택라인의 제어신호에 따라 각 칼럼선택라인에 대응하는 로컬입출력라인에 전기적으로 연결될 수 있다. N은 2이상의 정수일 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 다수의 서브 셀 블록 중 제1 서브 셀 블록의 워드라인 중 홀수 번 째 워드라인은, 상기 제1 서브 셀 블록의 한 편의 서브 워드라인 드라이버 영역에 배치된 제1 서브 워드라인 드라이버에 연결된 로컬워드라인에 각각 대응되게 연결되고, 상기 제1 서브 셀 블록의 워드라인 중 짝수 번 째 워드라인은, 상기 제1 서브 셀 블록의 다른 한 편의 서브 워드라인 드라이버 영역에 배치된 제2 서브 워드라인 드라이버에 연결된 로컬워드라인에 각각 대응되게 연결될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제1 서브 워드라인 드라이버 측으로 상기 제1 서브 셀 블록에 인접한 제2 서브 셀 블록의 워드라인 중 홀수 번 째 워드라인은, 상기 제1 서브 워드라인 드라이버에 연결된 로컬워드라인에 각각 대응되게 연결되고, 상기 제2 서브 워드라인 드라이버 측으로 상기 제1 서브 셀 블록에 인접한 제3 서브 셀 블록의 워드라인 중 짝수 번 째 워드라인은, 상기 제2 서브 워드라인 드라이버에 연결된 로컬워드라인에 각각 대응되게 연결될 수 있다.
본 발명의 하나의 실시예에 의하면, 워드라인 방향으로 일렬로 배치된 다수의 제1 열 다수의 서브 셀 블록 위로 하나의 글로벌 워드라인이 배치되고, 상기 하나의 글로벌 워드라인은 상기 다수의 제1 열 서브 셀 블록에 연계된 다수의 제1 열 서브 워드라인 드라이버를 통해 로컬워드라인과 연결되고, 상기 로컬워드라인은 서브 셀 블록의 워드라인에 연결될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 다수의 제1 열 서브 워드라인 드라이버 중 제1 서브 워드라인 드라이버는, 상기 제1 서브 워드라인 드라이버 양 측에 배치된 서브 셀 블록의 워드라인 중 홀수 번 째 워드라인과 연결되는 로컬워드라인에 연결될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 다수의 제1 열 서브 워드라인 드라이버 중 상기 제1 서브 워드라인 드라이버에 인접한 제2 서브 워드라인 드라이버는, 상기 제2 서브 워드라인 드라이버 양 측에 배치된 서브 셀 블록의 워드라인 중 짝수 번 째 워드라인과 연결되는 로컬워드라인에 연결될 수 있다.
본 발명의 하나의 실시예에 의하면, 비트라인 방향으로 상기 서브 셀 블록의 양 측에, 상기 서브 셀 블록의 비트라인과 각각의 비트라인에 대응하는 로컬입출력라인을 전기적으로 연결하는 것을 제어하는 비트라인 연결 제어부가 각각의 비트라인과 대응되게 배치될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 서브 셀 블록의 다수의 비트라인은 연이은 N 개의 비트라인을 단위로 하여 단위칼럼선택라인의 제어신호에 따라 비트라인과 비트라인에 대응하는 로컬입출력라인과의 전기적 연결이 제어되고, 상기 N 개의 비트라인 중 홀수 번 째 비트라인에 연결되는 비트라인 연결 제어부는, 상기 서브 셀 블록의 일 측에 배치되고, 상기 N 개의 비트라인 중 짝수 번 째 비트라인에 연결되는 비트라인 연결 제어부는 상기 서브 셀 블록의 다른 일 측에 배치될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 단위칼럼선택라인은 제1 칼럼선택라인과 제2 칼럼선택라인을 포함하고, 상기 비트라인에 대응하는 로컬입출력라인은 제1 로컬입출력라인과 제2 로컬입출력라인을 포함하고, 상기 비트라인 연결 제어부는, 상기 제1 칼럼선택라인의 제어신호에 따라 비트라인을 제1 로컬입출력라인과 전기적으로 연결하고, 상기 제2 칼럼선택라인의 제어신호에 따라 비트라인을 제2 로컬입출력라인과 전기적으로 연결할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 N 개의 비트라인 중 홀수 번 째 비트라인에 연결되는 비트라인 연결 제어부는, 상기 서브 셀 블록의 일 측에 2M 단의 형태로 배치되고, 상기 N 개의 비트라인 중 짝수 번 째 비트라인에 연결되는 비트라인 연결 제어부는, 상기 서브 셀 블록의 다른 일 측에 2M 단의 형태로 배치될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 비트라인 연결 제어부는, 대응하는 비트라인에 하나의 소스/드레인 단자가 연결되고, 상기 제1 칼럼선택라인에 게이트 단자가 연결되고, 상기 제1 로컬입출력라인에 다른 하나의 소스/드레인 단자가 연결되는 제1 칼럼선택라인 트랜지스터; 및 상기 대응하는 비트라인에 하나의 소스/드레인 단자가 연결되고, 상기 제2 칼럼선택라인에 게이트 단자가 연결되고, 상기 제2 로컬입출력라인에 다른 하나의 소스/드레인 단자가 연결되는 제2 칼럼선택라인 트랜지스터를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 N이 8이고, 상기 M이 1인 경우에, 홀수 번째 비트라인에 연결되는 비트라인 연결 제어부의 배치구조는, 비트라인 방향으로, 첫 번째 홀수 번 비트라인에 연결되는 상기 제1 칼럼선택라인 트랜지스터, 첫 번째 홀수 번 비트라인에 연결되는 상기 제2 칼럼선택라인 트랜지스터, 두 번째 홀수 번 비트라인에 연결되는 상기 제1 칼럼선택라인 트랜지스터, 두 번째 홀수 번 비트라인에 연결되는 상기 제2 칼럼선택라인 트랜지스터가 순서대로 제1 열에 배치되고, 비트라인 방향으로, 네 번째 홀수 번 비트라인에 연결되는 상기 제1 칼럼선택라인 트랜지스터, 네 번째 홀수 번 비트라인에 연결되는 상기 제2 칼럼선택라인 트랜지스터, 세 번째 홀수 번 비트라인에 연결되는 상기 제1 칼럼선택라인 트랜지스터, 세 번째 홀수 번 비트라인에 연결되는 상기 제2 칼럼선택라인 트랜지스터가 순서대로 제2 열에 배치될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 N이 8이고, 상기 M이 2인 경우에, 홀수 번째 비트라인에 연결되는 비트라인 연결 제어부의 배치구조는, 비트라인 방향으로, 첫 번째 홀수 번 비트라인에 연결되는 상기 제1 칼럼선택라인 트랜지스터, 첫 번째 홀수 번 비트라인에 연결되는 상기 제2 칼럼선택라인 트랜지스터, 네 번째 홀수 번 비트라인에 연결되는 상기 제1 칼럼선택라인 트랜지스터, 네 번째 홀수 번 비트라인에 연결되는 상기 제2 칼럼선택라인 트랜지스터, 두 번째 홀수 번 비트라인에 연결되는 상기 제1 칼럼선택라인 트랜지스터, 두 번째 홀수 번 비트라인에 연결되는 상기 제2 칼럼선택라인 트랜지스터, 세 번째 홀수 번 비트라인에 연결되는 상기 제1 칼럼선택라인 트랜지스터, 세 번째 홀수 번 비트라인에 연결되는 상기 제2 칼럼선택라인 트랜지스터가 일렬로 순서대로 배치될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 비트라인 연결 제어부는, 대응하는 비트라인에 하나의 소스/드레인 단자가 연결되고, 상기 제1 칼럼선택라인에 게이트 단자가 연결되고, 상기 제1 로컬입출력라인에 다른 하나의 소스/드레인 단자가 연결되는 제1 도전형 제1 칼럼선택라인 트랜지스터; 상기 대응하는 비트라인에 하나의 소스/드레인 단자가 연결되고, 제1 상보칼럼선택라인에 게이트 단자가 연결되고, 상기 제1 로컬입출력라인에 다른 하나의 소스/드레인 단자가 연결되는 제2 도전형 제1 칼럼선택라인 트랜지스터; 상기 대응하는 비트라인에 하나의 소스/드레인 단자가 연결되고, 상기 제2 칼럼선택라인에 게이트 단자가 연결되고, 상기 제2 로컬입출력라인에 다른 하나의 소스/드레인 단자가 연결되는 제1 도전형 제2 칼럼선택라인 트랜지스터; 및 상기 대응하는 비트라인에 하나의 소스/드레인 단자가 연결되고, 제2 상보칼럼선택라인에 게이트 단자가 연결되고, 상기 제2 로컬입출력라인에 다른 하나의 소스/드레인 단자가 연결되는 제2 도전형 제2 칼럼선택라인 트랜지스터를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 N이 8이고, 상기 M이 1인 경우에, 홀수 번째 비트라인에 연결되는 비트라인 연결 제어부의 배치구조는, 비트라인 방향으로, 첫 번째 홀수 번 비트라인에 연결되는 상기 제1 도전형 제1 칼럼선택라인 트랜지스터, 첫 번째 홀수 번 비트라인에 연결되는 상기 제2 도전형 제1 칼럼선택라인 트랜지스터, 첫 번째 홀수 번 비트라인에 연결되는 상기 제1 도전형 제2 칼럼선택라인 트랜지스터, 첫 번째 홀수 번 비트라인에 연결되는 상기 제2 도전형 제2 칼럼선택라인 트랜지스터, 두 번째 홀수 번 비트라인에 연결되는 상기 제1 도전형 제1 칼럼선택라인 트랜지스터, 두 번째 홀수 번 비트라인에 연결되는 상기 제2 도전형 제1 칼럼선택라인 트랜지스터, 두 번째 홀수 번 비트라인에 연결되는 상기 제1 도전형 제2 칼럼선택라인 트랜지스터, 두 번째 홀수 번 비트라인에 연결되는 상기 제2 도전형 제2 칼럼선택라인 트랜지스터가 순서대로 제1 열에 배치되고, 비트라인 방향으로, 네 번째 홀수 번 비트라인에 연결되는 상기 제1 도전형 제1 칼럼선택라인 트랜지스터, 네 번째 홀수 번 비트라인에 연결되는 상기 제2 도전형 제1 칼럼선택라인 트랜지스터, 네 번째 홀수 번 비트라인에 연결되는 상기 제1 도전형 제2 칼럼선택라인 트랜지스터, 네 번째 홀수 번 비트라인에 연결되는 상기 제2 도전형 제2 칼럼선택라인 트랜지스터, 세 번째 홀수 번 비트라인에 연결되는 상기 제1 도전형 제1 칼럼선택라인 트랜지스터, 세 번째 홀수 번 비트라인에 연결되는 상기 제2 도전형 제1 칼럼선택라인 트랜지스터, 세 번째 홀수 번 비트라인에 연결되는 상기 제1 도전형 제2 칼럼선택라인 트랜지스터, 세 번째 홀수 번 비트라인에 연결되는 상기 제2 도전형 제2 칼럼선택라인 트랜지스터 가 순서대로 제2 열에 배치될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 비트라인 연결 제어부는, 대응하는 비트라인에 하나의 소스/드레인 단자가 연결되고, 상기 제1 칼럼선택라인에 게이트 단자가 연결되고, 상기 제1 로컬입출력라인에 다른 하나의 소스/드레인 단자가 연결되는 제1 도전형 제1 칼럼선택라인 트랜지스터; 상기 제1 칼럼선택라인에 입력단이 연결되는 제1 인버터; 상기 대응하는 비트라인에 하나의 소스/드레인 단자가 연결되고, 상기 제1 인버터의 출력단에 게이트 단자가 연결되고, 상기 제1 로컬입출력라인에 다른 하나의 소스/드레인 단자가 연결되는 제2 도전형 제1 칼럼선택라인 트랜지스터; 상기 대응하는 비트라인에 하나의 소스/드레인 단자가 연결되고, 상기 제2 칼럼선택라인에 게이트 단자가 연결되고, 상기 제2 로컬입출력라인에 다른 하나의 소스/드레인 단자가 연결되는 제1 도전형 제2 칼럼선택라인 트랜지스터; 상기 제2 칼럼선택라인에 입력단이 연결되는 제2 인버터; 및 상기 대응하는 비트라인에 하나의 소스/드레인 단자가 연결되고, 상기 제2 인버터의 출력단에 게이트 단자가 연결되고, 상기 제2 로컬입출력라인에 다른 하나의 소스/드레인 단자가 연결되는 제2 도전형 제2 칼럼선택라인 트랜지스터를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 N이 8이고, 상기 M이 1인 경우에, 홀수 번째 비트라인에 연결되는 비트라인 연결 제어부의 배치구조는, 비트라인 방향으로, 첫 번째 홀수 번 비트라인에 연결되는 상기 제1 도전형 제1 칼럼선택라인 트랜지스터, 첫 번째 홀수 번 비트라인에 연결되는 상기 제2 도전형 제1 칼럼선택라인 트랜지스터, 첫 번째 홀수 번 비트라인에 연결되는 상기 제1 도전형 제2 칼럼선택라인 트랜지스터, 첫 번째 홀수 번 비트라인에 연결되는 상기 제2 도전형 제2 칼럼선택라인 트랜지스터, 두 번째 홀수 번 비트라인에 연결되는 상기 제1 도전형 제1 칼럼선택라인 트랜지스터, 두 번째 홀수 번 비트라인에 연결되는 상기 제2 도전형 제1 칼럼선택라인 트랜지스터, 두 번째 홀수 번 비트라인에 연결되는 상기 제1 도전형 제2 칼럼선택라인 트랜지스터, 두 번째 홀수 번 비트라인에 연결되는 상기 제2 도전형 제2 칼럼선택라인 트랜지스터 가 순서대로 제1 열에 배치되고, 비트라인 방향으로, 네 번째 홀수 번 비트라인에 연결되는 상기 제1 도전형 제1 칼럼선택라인 트랜지스터, 네 번째 홀수 번 비트라인에 연결되는 상기 제2 도전형 제1 칼럼선택라인 트랜지스터, 네 번째 홀수 번 비트라인에 연결되는 상기 제1 도전형 제2 칼럼선택라인 트랜지스터, 네 번째 홀수 번 비트라인에 연결되는 상기 제2 도전형 제2 칼럼선택라인 트랜지스터, 세 번째 홀수 번 비트라인에 연결되는 상기 제1 도전형 제1 칼럼선택라인 트랜지스터, 세 번째 홀수 번 비트라인에 연결되는 상기 제2 도전형 제1 칼럼선택라인 트랜지스터, 세 번째 홀수 번 비트라인에 연결되는 상기 제1 도전형 제2 칼럼선택라인 트랜지스터, 세 번째 홀수 번 비트라인에 연결되는 상기 제2 도전형 제2 칼럼선택라인 트랜지스터 가 순서대로 제2 열에 배치되고, 상기 제1 열과 상기 제2 열 사이에, 제1 도전형 트랜지스터와 제2 도전형 트랜지스터 사이의 각 영역에 인버터가 배치될 수 있다.
본 발명의 하나의 실시예에 의하면, 비트라인 센스앰프 영역은, 비트라인 방향으로 다수의 PMOS 트랜지스터가 일렬로 배치되는 하나 이상의 제1 P 영역; 및 비트라인 방향으로 다수의 NMOS 트랜지스터가 일렬로 배치되는 하나 이상의 제1 N 영역을 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 하나 이상의 제1 P 영역 및 상기 하나 이상의 제1 N 영역은 교대로 배치될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제1 P 영역의 다수의 PMOS 트랜지스터 및 상기 제1 N 영역의 다수의 NMOS 트랜지스터의 채널 방향은 비트라인 방향으로 형성될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 비트라인 센스앰프 영역은, 워드라인 방향으로 다수의 PMOS 트랜지스터가 일렬로 배치되는 하나 이상의 제2 P 영역; 및 워드라인 방향으로 다수의 NMOS 트랜지스터가 일렬로 배치되는 하나 이상의 제2 N 영역을 더 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제2 P 영역의 다수의 PMOS 트랜지스터 및 상기 제2 N 영역의 다수의 NMOS 트랜지스터의 채널 방향은 워드라인 방향으로 형성될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 센스앰프 영역의 중앙부에 상기 하나 이상의 제1 P 영역과 상기 하나 이상의 제1 N 영역이 교대로 배치되고, 상기 센스앰프 영역의 양측부에 상기 하나 이상의 제2 P 영역과 상기 하나 이상의 제2 N 영역이 각각 절반씩 나뉘어 배치될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 반도체 메모리 장치의 트랜지스터 웰 구조는, 메모리 셀 트랜지스터가 형성되는 메모리 셀 영역; 상기 메모리 셀 영역의 양측에 형성되고, 상기 메모리 셀 영역 측에 형성되는 내측 코어회로 트랜지스터와 주변회로 영역 측에 형성되는 외측 코어회로 트랜지스터가 형성되는 코어회로 영역; 및 상기 코어회로 영역 외측에 형성되고, 주변회로 트랜지스터가 형성되는 주변회로 영역을 포함하고, 상기 메모리 셀 트랜지스터의 웰과 상기 내측 코어회로 트랜지스터의 웰은 서로 분리될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 메모리 셀 트랜지스터의 웰은 제1 형 웰이고, 상기 내측 코어회로 트랜지스터의 웰은 제1 형 웰이고, 상기 메모리 셀 트랜지스터의 웰과 상기 내측 코어회로 트랜지스터의 웰 사이에 상기 제1 형 웰과 다른 제2 형 웰이 형성되고, 상기 외측 코어회로 트랜지스터의 웰은 상기 제2 형 웰일 수 있다.
여기서, 상기 제1 형 웰은 p 웰이고, 상기 제2 형 웰은 n 웰이고, 상기 메모리 셀 트랜지스터의 웰에는 제1 벌크 전압 단자와 접속되는 p+ 영역이 형성되고, 상기 내측 코어회로 트랜지스터의 웰에는 제2 벌크 전압 단자와 접속되는 p+ 영역이 형성되고, 상기 외측 코어회로 트랜지스터의 웰에는 제3 벌크 전압 단자와 접속되는 n+ 영역이 형성될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 메모리 셀 트랜지스터의 웰은 제1 형 웰이고, 제1 측의 코어회로 영역에 형성된 제1 내측 코어회로 트랜지스터의 웰은 제1 형 웰이고, 제2 측의 코어회로 영역에 형성된 제2 내측 코어회로 트랜지스터의 웰은 상기 제1 형 웰과 다른 제2 형 웰이고, 상기 제1 측의 코어회로 영역에 형성된 제1 외측 코어회로 트랜지스터의 웰은 제2 형 웰이고, 상기 제2 측의 코어회로 영역에 형성된 제2 외측 코어회로 트랜지스터의 웰은 제1 형 웰이고, 상기 메모리 셀 트랜지스터의 웰과 상기 제1 내측 코어회로 트랜지스터의 웰 사이에 상기 제2 형 웰이 형성되고, 상기 제2 외측 코어회로 트랜지스터의 웰과 상기 주변회로 영역 사이에 상기 제2 형 웰이 형성될 수 있다.
여기서, 상기 제1 형 웰은 p 웰이고, 상기 제2 형 웰은 n 웰이고, 상기 메모리 셀 트랜지스터의 웰에는 제1 벌크 전압 단자와 접속되는 p+ 영역이 형성되고, 상기 제1 내측 코어회로 트랜지스터의 웰 및 상기 제2 외측 코어회로 트랜지스터의 웰에는 제2 벌크 전압 단자와 접속되는 p+ 영역이 형성되고, 상기 제1 외측 코어회로 트랜지스터의 웰 및 상기 제2 내측 코어회로 트랜지스터의 웰에는 제3 벌크 전압 단자와 접속되는 n+ 영역이 형성될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 메모리 셀 트랜지스터의 웰은 제1 형 웰이고, 상기 내측 코어회로 트랜지스터의 웰은 상기 제1 형 웰과 다른 제2 형 웰이고, 상기 외측 코어회로 트랜지스터의 웰은 상기 제1 형 웰이고, 상기 외측 코어회로 트랜지스터의 웰과 상기 주변회로 영역 사이에 상기 제2형 웰이 형성될 수 있다.
여기서, 상기 제1 형 웰은 p 웰이고, 상기 제2 형 웰은 n 웰이고, 상기 메모리 셀 트랜지스터의 웰에는 제1 벌크 전압 단자와 접속되는 p+ 영역이 형성되고, 상기 내측 코어회로 트랜지스터의 웰에는 제3 벌크 전압 단자와 접속되는 n+ 영역이 형성되고, 상기 외측 코어회로 트랜지스터의 웰에는 제2 벌크 전압 단자와 접속되는 p+ 영역이 형성될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 복수의 STT-MRAM 셀 각각은, 워드라인에 연결된 게이트, 소스라인에 연결된 소스를 갖는 메모리 셀 트랜지스터; 및 상기 메모리 셀 트랜지스터의 드레인에 연결된 고정 층, 상기 고정층 위에 적층된 터널 배리어 층, 및 상기 터널 배리어 층 위에 적층되고 상기 비트라인에 연결된 자유 층을 포함하는 마그네틱 터널 정션(MTJ) 소자를 포함할 수 있다.
본 발명의 실시예에 따르면, 자기저항 메모리 장치의 동작 특성을 최적화하고 자기저항 메모리 장치를 이루는 소자들의 집적도를 높일 수 있는 배치 구조를 제공할 수 있다.
또한, 본 발명의 실시예에 따르면, 자기저항 메모리 장치의 레이아웃 면적을 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 자기저항 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 자기 저항 메모리 장치에 포함된 메모리 셀 어레이의 일 예를 나타내는 회로도이다.
도 3은 도 2의 메모리 셀 어레이를 구성하는 자기저항(magneto resistive) 메모리 셀의 일 예를 나타내는 회로도이다.
도 4는 도 3의 자기저항 메모리 셀을 3 차원적으로 도시한 도면이다.
도 5 및 도 6은 기입된 데이터에 따른 MTJ 소자의 자화 방향을 나타내는 도면이다.
도 7은 MTJ소자의 라이트 동작을 나타내는 도면이다.
도 8 내지 도 12는 도 2의 메모리 셀 어레이에 포함된 MTJ 소자의 실시예를 나타내는 도면들이다.
도 13은 본 발명의 실시예에 따른 자기저항 메모리 장치를 구성하는 반도체 메모리 칩의 배치 도면이다.
도 14는 도 13에 나타난 메모리 뱅크의 배치 도면이다.
도 15는 도 14에 나타난 서브 셀 블록의 배치 도면이다.
도 16은 본 발명의 실시예에 따른 워드 라인과 로컬 워드 라인과 글로벌 워드 라인 간의 배치 도면이다.
도 17은 본 발명의 일 실시예에 따른 비트라인 연결 제어부의 배치 도면이다.
도 18은 본 발명의 일 실시예에 따른 비트라인 연결 제어부의 배치 도면이다.
도 19는 본 발명의 일 실시예에 따른 비트라인 연결 제어부의 배치 도면이다.
도 20은 본 발명의 일 실시예에 따른 비트라인 연결 제어부의 회로도이다.
도 21은 본 발명의 일 실시예에 따른 비트라인 연결 제어부의 회로도이다.
도 22는 본 발명의 실시예에 따른 비트라인 연결 제어부의 회로도이다.
도 23은 도 20의 비트라인 연결 제어부를2단으로 배치한 도면이다.
도 24는 도 20의 비트라인 연결 제어부를 4단으로 배치한 도면이다.
도 25는 도 21의 비트라인 연결 제어부를 2단으로 배치한 도면이다.
도 26은 도 22의 비트라인 연결 제어부를 2단으로 배치한 도면이다.
도 27은 본 발명의 일 실시예에 따른 비트라인 센스앰프 영역에서의 트랜지스터 배치를 설명하기 위한 도면이다.
도 28은 도 27에 나타난 트랜지스터의 배치에 대한 부분확대도이다.
도 29는 본 발명의 일 실시예에 따른 비트라인 센스앰프 영역에서의 트랜지스터 배치를 설명하기 위한 도면이다.
도 30은 본 발명의 일 실시예에 따른 자기저항 메모리 장치의 트랜지스터 웰 구조를 설명하기 위한 도면이다.
도 31은 본 발명의 일 실시예에 따른 자기저항 메모리 장치의 트랜지스터 웰 구조를 설명하기 위한 도면이다.
도 32는 본 발명의 일 실시예에 따른 자기저항 메모리 장치의 트랜지스터 웰 구조를 설명하기 위한 도면이다.
도 33은 본 발명의 실시예에 따른 자기저항 메모리 장치를 포함하는 메모리 모듈을 나타내는 도면이다.
도 34는 본 발명의 실시예에 따른 자기저항 메모리 장치를 포함하는 메모리 모듈을 나타내는 도면이다.
도 35는 본 발명의 실시예에 따른 자기저항 메모리 장치를 포함하는 메모리 모듈을 나타내는 도면이다.
도 36은 복수의 반도체 레이어를 구비하는 적층 구조의 반도체 장치를 도시한 개략도이다.
도 37은 본 발명의 실시예에 따른 자기저항 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 블록도이다.
도 38은 본 발명의 실시예에 따른 자기저항 메모리 장치 및 광 연결장치를 포함하는 메모리 시스템의 일 예를 나타내는 블록도이다.
도 39는 본 발명의 실시예에 따른 자기저항 메모리 장치를 포함하는 정보처리 시스템의 일 예를 나타내는 블록도이다.
도 40은 본 발명의 실시예에 따른 자기저항 메모리 장치를 포함하는 정보처리 시스템의 일 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 개시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 자기저항 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 자기저항 메모리 장치(100)는 커맨드 디코더(110), 어드레스 입력 버퍼(120), 로우 디코더(130), 칼럼 디코더(140), 소스라인 전압 발생기(150), 메모리 셀 어레이(160), 입출력 센스 앰프(170) 및 입출력 회로(180)를 포함할 수 있다.
커맨드 디코더(110)는 칩 선택신호(CSB), 로우 어드레스 스트로브 신호(RASB), 칼럼 어드레스 스트로브 신호(CASB), 기입 인에이블 신호(WEB) 및 클럭 인에이블 신호(CKE)를 디코딩하여 다수의 제어신호들을 발생하고 자기저항 메모리 장치(100) 내에 있는 회로 블록들을 제어한다.
메모리 셀 어레이(160)는 STT-MRAM 셀을 복수 개 포함하고 워드라인 구동신호(WL_s) 및 칼럼 선택신호(CSL_s)에 응답하여 동작한다.
어드레스 입력 버퍼(120)는 외부 어드레스(ADDR)에 기초하여 로우 어드레스(ADDR_X) 및 칼럼 어드레스(ADDR_Y)를 발생한다.
로우 디코더(130)는 로우 어드레스(ADDR_X)를 디코딩하여 디코딩된 로우 어드레스를 발생하고, 상기 디코딩된 로우 어드레스에 기초하여 워드라인 구동신호(WL_s)를 발생한다.
칼럼 디코더(140)는 칼럼 어드레스(ADDR_Y)를 디코딩하여 디코딩된 칼럼 어드레스를 발생하고, 상기 디코딩된 칼럼 어드레스에 기초하여 칼럼 선택신호(CSL_s)를 발생한다.
소스라인 전압 발생기(150)는 외부 전원전압에 기초하여 소스라인 구동전압(VSL)을 발생하고, 소스라인 구동전압(VSL)을 메모리 셀 어레이(160)의 소스라인에 제공한다. 소스라인 전압 발생기(150)는 대기(stand-by) 모드 또는 파워-다운(power-down) 모드에서 상기 소스라인 전압 발생기(150)를 구성하는 회로 블록들의 일부 또는 전부를 비활성화시킬 수 있다. 또한, 소스라인 전압 발생기(150)는 모드 레지스터 셋 신호(MRS)에 응답하여 소스라인 전압 발생기(150)를 구성하는 회로 블록들의 일부 또는 전부를 비활성화시킬 수 있다.
입출력 센스 앰프(170)는 메모리 셀 어레이(160)로부터 로컬 입출력 라인(LIO)을 통해 출력되는 데이터를 증폭하여 제 1 데이터를 출력하고, 입력된 입력 데이터(DIN)를 로컬 입출력 라인(LIO)을 통해 메모리 셀 어레이(160)로 전달한다.
입출력 회로(180)는 상기 제 1 데이터에 대해 출력순서를 결정하고 병렬-직렬 변환을 수행하여 출력 데이터(DOUT)를 발생하고, 입력 데이터(DIN)를 버퍼링하여 입출력 센스 앰프(170)에 제공한다.
도 2는 도 1의 자기 저항 메모리 장치에 포함된 메모리 셀 어레이의 일 예를 나타내는 회로도이다.
도 2를 참조하면, 메모리 셀 어레이(160)는 주변의 기입 드라이버(210), 선택회로(220), 소스라인 전압 발생기(150) 및 센스 앰프(230)와 연결될 수 있다.
메모리 셀 어레이(160)는 복수의 워드라인(WL1 ~ WLm)과 복수의 비트라인(BL1 ~ BLn)을 포함하고, 워드라인들(WL1 ~ WLm) 각각과 비트라인들(BL1 ~ BLn) 각각의 사이에 메모리 셀(161)을 갖는다.
메모리 셀 어레이(160)는 워드라인(WL1~WLm)에 연결된 게이트를 갖는 메모리 셀 트랜지스터들(MN11~MNmn)과, 메모리 셀 트랜지스터들(MN11~MNmn) 각각과 비트라인들(BL1 ~ BLn) 각각의 사이에 연결된 MTJ(magnetic tunnel junction) 소자들(MTJ11~MTJmn)을 포함한다. 메모리 셀 트랜지스터들(MN11~MN1n) 각각의 소스들은 소스라인(SL)에 연결될 수 있다.
선택회로(220)는 칼럼 선택신호(CSL_s1 ~ CSL_sn)에 응답하여 비트라인들(BL1 ~ BLn)을 선택적으로 센스 앰프(230)에 연결한다.
센스 앰프(230)는 선택회로(220)의 출력 전압신호와 기준전압(VREF)의 차이를 증폭하여 출력 데이터(DOUT)를 발생한다.
기입 드라이버(210)는 비트라인들(BL1 ~ BLn)에 연결되어 있으며, 기입 데이터에 기초하여 프로그램 전류를 발생하고 상기 프로그램 전류를 비트라인들(BL1 ~ BLn)에 제공한다. 메모리 셀 어레이(160)에 있는 MTJ 소자를 자화시키기 위해 소스 라인(SL)에는 비트라인들(BL1 ~ BLn)에 인가된 전압보다 높은 전압이 인가될 수 있다. 소스라인 전압 발생기(150)는 소스라인 구동전압(VSL)을 발생하여 메모리 셀 어레이 (160)의 소스 라인들에 제공한다.
도 3은 도 2의 메모리 셀 어레이를 구성하는 자기저항(magneto resistive) 메모리 셀의 일 예를 나타내는 회로도이다.
도 3을 참조하면, 자기저항 메모리 셀(161)은 NMOS 트랜지스터로 구성된 메모리 셀 트랜지스터(MN11) 및 MTJ(Magnetic Tunnel Junction) 소자(MTJ11)를 포함할 수 있다. 메모리 셀 트랜지스터(MN11)는 워드라인(WL1)에 연결된 게이트 및 소스라인(SL)에 연결된 소스를 갖는다. MTJ 소자(MTJ11)는 메모리 셀 트랜지스터(MN11)의 드레인과 비트라인(BL1) 사이에 연결된다.
도 4는 도 3의 자기저항 메모리 셀을 3 차원적으로 도시한 도면이다.
도 4를 참조하면, MTJ 소자(MTJ11)는 고정된 일정한 자화 방향을 갖는 고정층(pinned layer: PL), 외부로부터 인가되는 자계의 방향으로 자화되는 자유 층(free layer: FL), 및 고정 층(PL)과 자유 층(FL) 사이에 절연체 막(insulating film)으로 형성된 터널 배리어 층(BL)을 포함할 수 있다. MTJ 소자(MTJ11)는 고정 층(PL)의 자화 방향을 고정시켜 주기 위하여, 반강자성층(anti-ferromagnetic layer, 미도시)을 더 구비할 수 있다. 도 4의 MTJ 소자(MTJ11)는 STT-MRAM(Spin transfer torque magneto resistive random access memory)를 구성하는 MTJ 소자일 수 있다.
STT-MRAM의 라이트(write) 동작을 하기 위해서는, 워드라인(WL1)에 로직 하이의 전압을 인가하여 메모리 셀 트랜지스터(MN11)를 턴 온 시키고, 비트라인(BL1)과 소스 라인(SL) 사이에 라이트 전류를 인가할 수 있다. STT-MRAM의 리드 동작을 하기 위해서는, 워드라인(WL1)에 로직 하이의 전압을 인가하여 메모리 셀 트랜지스터(MN11)를 턴 온 시키고, 비트라인(BL1)으로부터 소스 라인(SL) 방향으로 리드 전류를 인가하여, 리드전류에 대한 MTJ 소자의 저항 값에 따라 메모리 셀에 저장된 데이터를 판별할 수 있다.
도 5 및 도 6은 기입된 데이터에 따른 MTJ 소자의 자화 방향을 나타내는 도면이다.
MTJ 소자의 저항 값은 자유층(FL)의 자화 방향에 따라 달라진다. MTJ 소자에 리드 전류(I)를 흘리면 MTJ 소자의 저항 값에 따른 데이터 전압이 출력된다. 리드 전류(I)의 세기는 라이트 전류의 세기보다 매우 작기 때문에, 상기 리드 전류(I)에 의해 자유 층(FL)의 자화 방향이 변화되지 않는다.
도 5를 참조하면, 상기 MTJ 소자에서 상기 자유층(FL)의 자화 방향과 고정층(PL)의 자화 방향이 평행(parallel)하게 배치된다. 이 때, 상기 MTJ 소자는 낮은 저항 값을 가진다. 이 경우 데이터 '0'을 독출할 수 있다.
도 6을 참조하면, 상기 MTJ 소자는 자유층(FL)의 저화 방향이 고정층(PL)의 저화 방향과 반 평행(anti-parallel)으로 배치된다. 이 때, 상기 MTJ 소자는 높은 저항 값을 가진다. 이 경우 데이터 '1'을 독출할 수 있다.
도 5 및 도 6에서 MTJ 소자의 자유층(FL)과 고정층(PL)을 수평 자기 소자로 도시하였으나, 다른 실시예에서 자유층(FL)과 고정층(PL)은 수직 자기 소자를 이용할 수도 있다.
도 7은 MTJ소자의 라이트 동작을 나타내는 도면이다.
도 7을 참조하면, MTJ 소자를 흐르는 라이트 전류(WC1, WC2)의 방향에 따라 자유층(FL)의 자화 방향이 결정될 수 있다. 예컨대, 제1 라이트 전류(WC1)을 인가하면, 고정층(PL)과 동일한 스핀 방향을 갖는 자유 전자들이 자유층(FL)에 토크(torque)를 인가한다. 이로 인해, 자유층(FL)은 고정층(PL)과 평행(Parallel)하게 자화된다. 제2 라이트 전류(WC2)를 인가하면, 고정층(PL)과 반대의 스핀을 갖는 전자들이 자유층(FL)으로 되돌아와 토크를 인가한다. 이로 인해, 자유층(FL)은 고정층(PL)과 반 평행(Anti Parallel)하게 자화된다. 즉, MTJ 소자에서 자유층(FL)의 자화 방향은 스핀 전달 토크(STT, Spin transfer torque)에 의해 변할 수 있다.
도 8 내지 도 12는 도 2의 메모리 셀 어레이에 포함된 MTJ 소자의 실시예를 나타내는 도면들이다.
도 8 및 도 9는 STT-MRAM에서 자화 방향이 수평인 MTJ 소자의 일 실시 예들을 나타내는 도면이다. 자화 방향이 수평인 MTJ 소자는 전류의 이동 방향과 자화 용이 축(easy axis)이 실질적으로 수직한 경우이다.
도 8을 참조하면, MTJ 소자는 자유층(FL), 터널 배리어층(BL), 고정층(PL) 및 반강자성층(AFL)을 포함할 수 있다.
자유층(FL)은 변화 가능한 자화 방향을 갖는 물질을 포함할 수 있다. 자유층(FL)의 자화 방향은 메모리 셀의 외부 및/또는 내부에서 제공되는 전기적/자기적 요인에 의해 변경될 수 있다. 자유층(FL)은 코발트(Co), 철(Fe) 및 니켈(Ni) 중 적어도 하나를 포함하는 강자성 물질을 포함할 수 있다. 예를 들어, 자유층(24)은 FeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다.
터널배리어층(BL)은 스핀 확산 길이(Spin Diffusion Distance) 보다 얇은 두께를 가질 수 있다. 터널배리어층(BL)은 비자성 물질을 포함할 수 있다. 일 예로 터널배리어층(BL)은 마그네슘(Mg), 티타늄(Ti), 알루미늄(Al), 마그네슘-아연(MgZn) 및 마그네슘-붕소(MgB)의 산화물, 그리고 티타늄(Ti) 및 바나듐(V)의 질화물 중 선택된 적어도 하나를 포함할 수 있다.
고정층(PL)은 반강자성층(AFL)에 의해 고정된 자화 방향을 가질 수 있다. 또한, 고정층(PL)은 강자성 물질(ferromagnetic material)을 포함할 수 있다. 예를 들어, 고정층(PL)은 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다.
반강자성층(anti-Ferromagnetic layer, AFL)은 반강자성 물질(anti-Ferromagnetic material)을 포함할 수 있다. 예를 들어, 반강자성층(AFL)은 PtMn, IrMn, MnO, MnS, MnTe, MnF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr에서 선택된 적어도 하나를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, MTJ 소자의 자유층과 고정층은 각각 강자성체로 형성되므로 강자성체의 에지(edge)에는 표류 자기장(stray field)이 발생할 수 있다. 표류 자기장은 자기 저항을 낮아지게 하거나 자유 층의 저항 자력을 증가시킬 수 있으며, 스위칭 특성에 영향을 미쳐 비대칭적인 스위칭을 형성할 수 있다. 따라서, MTJ 소자 내의 강자성체에서 발생되는 표류 자기장을 감소시키거나 제어시키는 구조가 필요할 수 있다.
도 9를 참조하면, MTJ 소자의 고정층(PL)은 합성 반 강자성체(Synthetic Anti Ferromagnetic, SAF)로 제공된다. 고정층(PL)은 제 1 강자성층(11), 결합층(12), 제 2 강자성층(13)을 포함한다. 제 1 및 제 2 강자성층은 각각 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다. 이 때, 제 1 강자성층(11)의 자화 방향과 제 2 강자성층(13)의 자화 방향은 서로 다른 방향을 가지며, 각각의 자화 방향은 고정된다. 상기 결합층(12)은 루테늄(Ru)을 포함할 수 있다.
도 10은 STT-MRAM에서 MTJ 소자의 다른 실시예를 나타내는 도면이다. 자화 방향이 수직인 MTJ 소자는 전류의 이동 방향과 자화 용이축(easy axis)이 실질적으로 평행하다. 도 10을 참조하면, MTJ 소자는 자유층(FL), 고정층(PL) 및 터널배리어층(BL)을 포함한다.
자유층(FL)의 자화 방향과 고정층(PL)의 자화 방향이 평행(Parallel) 하면 저항 값이 작아지고, 자유층(FL)의 자화 방향과 고정층(PL)의 자화 방향이 반 평행(Anti-Parallel)하면 저항 값이 커진다. 상기 저항 값에 따라 데이터가 저장 될 수 있다.
자화 방향이 수직인 MTJ 소자를 구현하기 위해서 자유층(FL)과 고정층(PL)은 자기 이방성 에너지가 큰 물질로 구성되는 것이 바람직하다. 자기 이방성 에너지가 큰 물질로는, 비정질계 희토류 원소 합금, (Co/Pt)n 이나 (Fe/Pt)n과 같은 다층박막, 그리고 L10 결정 구조의 규칙격자 물질이 있다. 예를 들어, 자유층(FL)은 규칙 합금(ordered alloy)일 수 있으며, 철(Fe), 코발트(Co), 니켈(Ni), 팔라듐(Pa), 및 백금(Pt) 중 적어도 어느 하나를 포함할 수 있다. 예를 들어 자유 층(FL)은 Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, 및 Co-Ni-Pt 합금 중 적어도 어느 하나를 포함할 수 있다. 상기 합금들은, 예를 들어 화학 정량적인 표현으로, Fe50Pt50, Fe50Pd50, Co50Pd50, Co50Pt50, Fe30Ni20Pt50, Co30Fe20Pt50, 또는 Co30Ni20Pt50 일 수 있다.
고정층(PL)은 규칙합금(ordered alloy)일 수 있으며, 철(Fe), 코발트(Co), 니켈(Ni), 팔라듐(Pa), 및 백금(Pt) 중 적어도 어느 하나를 포함할 수 있다. 예를 들어 고정층(PL)은 Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, 및 Co-Ni-Pt 합금 중 적어도 어느 하나를 포함할 수 있다. 상기 합금들은, 예를 들어 화학 정량적인 표현으로, Fe50Pt50, Fe50Pd50, Co50Pd50, Co50Pt50, Fe30Ni20Pt50, Co30Fe20Pt50, 또는 Co30Ni20Pt50 일 수 있다.
도 11 및 도 12는 STT-MRAM에서 MTJ 소자의 다른 실시 예로서 듀얼 MTJ 소자를 나타내는 도면이다. 듀얼 MTJ 소자는 자유층을 기준으로 양 끝 단에 터널배리어층과 고정층이 각각 배치되는 구조를 가진다.
도 11을 참조하면, 수평 자기를 형성하는 듀얼 MTJ 소자는 제 1 고정층(PL2), 제 1 터널배리어층(BL2), 자유층(FL), 제 2 터널배리어층(BL1) 및 제 2 고정층(PL1)을 포함할 수 있다. 각각을 구성하는 물질은 상술된 도 8의 자유층(FL), 터널배리어층(BL) 및 고정층(PL)과 같거나 유사하다.
이 때, 제 1 고정층(PL2)의 자화 방향과 제 2 고정층(PL1)의 자화 방향이 반대 방향으로 고정되면, 실질적으로 제 1 및 제 2 고정 층에 의한 자기력이 상쇄되는 효과를 가진다. 따라서, 듀얼 MTJ 소자는 일반 MTJ 소자보다 더 적은 전류를 이용하여 라이트 동작을 할 수 있다.
또한, 제 2 터널배리어층(BL1)으로 인해 듀얼 MTJ 소자는 리드 동작 시에 더 높은 저항을 제공하므로, 명확한 데이터 값을 얻을 수 있도록 하는 장점이 있다.
도 12를 참조하면, 수직 자기를 형성하는 듀얼 MTJ 소자는 제 1 고정층(PL2), 제 1 터널배리어층(BL2), 자유층(FL), 제 2 터널배리어층(BL1) 및 제 2 고정층(PL1)을 포함한다. 각각을 구성하는 물질은 상술된 도 10의 자유 층(FL), 터널배리어층(BL) 및 고정층(PL)과 각각 같거나 유사하다.
이 때, 제 1 고정층(PL2)의 자화 방향과 제 2 고정층(PL1)의 자화 방향은 반대 방향으로 고정되면, 실질적으로 제 1 및 제 2 고정 층에 의한 자기력이 상쇄되는 효과를 가진다. 따라서, 듀얼 MTJ 소자는 일반 MTJ 소자보다 더 적은 전류를 이용하여 라이트 동작을 할 수 있다.
도 13은 본 발명의 실시예에 따른 자기저항 메모리 장치를 구성하는 반도체 메모리 칩의 배치 도면이다.
도 13을 참조하면, 반도체 메모리 칩(1300)은 4개의 메모리 뱅크(Bank A 내지 Bank D)(1310)를 포함할 수 있다. 각 뱅크들에는 다수의 STT-MRAM 셀을 포함하는 다수의 서브 셀 블록이 배치될 수 있다. 각 뱅크마다 로우 디코더(1320) 와 칼럼 디코더(1330)가 인접하게 배치된다. 또한, 반도체 메모리 칩(1300)의 가장자리와 가운데 위치한 주변(peripheral) 영역에 외부와 통신하는 데 이용하기 위한 패드들(PAD)이 배치될 수 있다. 또한, 반도체 메모리 칩(1300)의 가운데 위치한 주변(peripheral) 영역에 소스라인 전압 발생기(1341, 1342)가 배치될 수 있다. 로우 디코더, 컬럼 디코더, 소스라인 전압 발생기 등은 주변 회로를 이룬다.
도 13의 실시예에는 2 개의 소스라인 전압 발생기(1341, 1342)가 도시되어 있지만, 소스라인 전압 발생기는 메모리 뱅크들마다 독립적으로 소스라인 구동전압을 공급하도록 메모리 뱅크의 수만큼 소스라인 전압 발생기를 구비할 수도 있다. 또한, 반도체 메모리 칩(1300)은 반도체 메모리 칩(1300)의 주변 영역에 하나의 소스라인 전압 발생기를 구비하여 하나의 소스라인 전압 발생기가 반도체 메모리 칩(1300)의 모든 메모리 뱅크들에 소스라인 구동전압을 공급하도록 할 수도 있다.
로우 디코더(1320)는 반도체 메모리 칩의 단방향으로로 배치하고, 칼럼 디코더(1330)는 반도체 메모리 칩의 장방향으로 배치할 수 있다. 더불어, 이웃하는 두 뱅크(Bank)에 각각 할당된 로우 디코더들(1320)은 서로 근접하게 배치되어 컨트롤 라인(미도시)을 공유할 수 있도록 할 수 있다.
실시예에 따라서는, 반도체 메모리 칩의 메모리 뱅크의 개수는 4개뿐만 아니라 8개 또는 그 이상이 될 수 있다.
도 14는 도 13에 나타난 메모리 뱅크의 배치 도면이다.
도 14를 참조하면, 메모리 뱅크(1310)에는 제1 방향으로 I개, 제1 방향과 직교하는 제2 방향으로 J개의 서브 셀 블록(SCB)이 배치될 수 있다. 서브 셀 블록에는 다수의 비트라인과, 다수의 워드라인과, 비트라인과 워드라인이 교차하는 지점에 위치하는 다수의 STT-MRAM 셀이 배치될 수 있다.
제1 방향으로 상기 서브 셀 블록 사이에 I+1개의 서브 워드 라인 드라이버 영역(SWD)이 배치될 수 있다. 서브 워드 라인 드라이버 영역에는, 서브 워드 라인 드라이버들이 배치될 수 있다.
제2 방향으로 상기 서브 셀 블록 사이에 J+1개의 비트라인 센스앰프 영역(BLSA)이 배치될 수 있다. 상기 비트라인 센스앰프 영역(BLSA)에는, 메모리 셀에 저장된 데이터를 감지하기 위한 센스 앰프들이 배치될 수 있다.
도 15는 도 14에 나타난 서브 셀 블록의 배치 도면이다.
도 15를 참조하면, 서브 셀 블록(SCB)은 제1 방향으로 연장되도록 배치되는 M개의 워드 라인(WL1~WLM)) 각각에 연결되는 N개의 메모리 셀(1501)과, 제1 방향과 직교하는 제2 방향으로 연장되도록 배치되는 N개의 비트 라인(BL1~BLN) 각각에 연결되는 M개의 메모리 셀(1501)로 구성될 수 있다.
메모리 셀(1501)은 STT-MRAM 셀(1501)일 수 있다.
도 16은 본 발명의 실시예에 따른 워드 라인과 로컬 워드 라인과 글로벌 워드 라인 간의 배치 도면이다.
도 16을 참조하면, 워드 라인(WL)과 평행한 방향으로 로컬 워드 라인(LWL)이 배치될 수 있다.
로컬 워드 라인(LWL)은 서브 워드 라인 드라이버 영역(SWD)의 서브 워드 라인 드라이버(1610)와 서브 셀 블록(SCB)의 워드 라인(WL)을 연결한다.
하나의 서브 셀 블록(SCB)에 배치되는 N개의 워드 라인 중 N/2개는 서브 셀 블록(SCB)의 워드라인 방향 일측에 배치된 서브 워드 라인 드라이버 영역(SWD)의 서브 워드 라인 드라이버와 연결된 N/2개의 로컬 워드 라인(LWL)과 각각 연결되고, N개의 워드 라인 중 나머지 N/2 개는 서브 셀 블록(SCB)의 워드라인 방향 타측에 배치된 서브 워드 라인 드라이버 영역(SWD)의 서브 워드 라인 드라이버에 연결된 N/2개의 로컬 워드 라인(LWL)과 각각 연결된다. 이를 단위 워드라인 연결구조라 칭할 수 있다.
단위 워드라인 연결구조에는 N 개의 로컬 워드 라인이 서브 셀 블록의 워드라인 방향 일측에 N/2개가, 서브 셀 블록의 워드라인 방향 타측에 N/2개가 배치될 수 있다.
단위 워드라인 연결구조의 N개의 워드 라인(WL)은 서브 셀 블록(SCB)의 워드 라인 방향 양 측에 배치된 로컬 워드 라인(LWL)에 지그재그 방식으로 연결된다. 예를 들면, 홀수 번째 워드 라인은 일측의 로컬 워드 라인과 연결되고, 짝수 번째 워드 라인은 타측의 로컬 워드 라인과 연결될 수 있다.
하나의 서브 셀 블록(SCB)에 배치되는 N개의 워드 라인에 대응되는 로컬 워드 라인(LWL)은 A비트로 이루어지는 어드레스를 이용하여 매칭될 수 있고, N=2A의 관계에 있을 수 있다.
글로벌 워드라인(GWL)은 로우 디코더와 연결될 수 있다.
워드 라인(WL) 및 로컬 워드 라인(LWL)이 배치된 층과 다른 층에 글로벌 워드 라인(GWL)이 배치될 수 있다.
하나의 글로벌 워드 라인(GWL)은 워드 라인과 평행한 방향으로 배치되고, 단위 워드라인 연결구조의 로컬 워드 라인과 1: N(=2A) 방식으로 서브워드라인 드라이버(1610)를 통해 연결될 수 있다.
도 17은 본 발명의 일 실시예에 따른 비트라인 연결 제어부의 배치 도면이다.
도 17을 참조하면, 하나의 칼럼 선택 라인(CSL0_PT1)으로 서브 셀 블록(1700)의 8개의 비트 라인(BL<0>~BL<7>)을 대응하는 로컬 입출력 라인(LIO0_PT1~LIO7_PT1)과 연결하는 것을 제어하거나, 다른 하나의 칼럼 선택 라인(CSL0_PT2)으로 서브 셀 블록(1700)의 8개의 비트 라인(BL<0>~BL<7>)을 대응하는 로컬 입출력 라인(LIO0_PT2~LIO7_PT2)과 연결하는 것을 제어할 수 있다.
제1 비트 라인(BL<0>)은 비트라인이 연장되는 방향으로 메모리 셀 블록(1700)의 외측 일측에 배치된 제1 비트라인 연결 제어부(1701)에 의해 로컬 입출력 라인과 연결되는 것이 제어되고, 제2 비트 라인(BL<1>)은 비트라인이 연장되는 방향으로 메모리 셀 블록(1700)의 외측 타측에 배치된 제2 비트라인 연결 제어부(1702)에 의해 로컬 입출력 라인과 연결되는 것이 제어된다.
제3 비트 라인(BL<2>)은 비트라인이 연장되는 방향으로 메모리 셀 블록(1700)의 외측 일측에 배치된 제3 비트라인 연결 제어부(1703)에 의해 로컬 입출력 라인과 연결되는 것이 제어되고, 제4 비트 라인(BL<3>)은 비트라인이 연장되는 방향으로 메모리 셀 블록(1700)의 외측 타측에 배치된 제4 비트라인 연결 제어부(1704)에 의해 로컬 입출력 라인과 연결되는 것이 제어된다.
제5 비트 라인(BL<4>)은 비트라인이 연장되는 방향으로 메모리 셀 블록(1700)의 외측 일측에 배치된 제5 비트라인 연결 제어부(1705)에 의해 로컬 입출력 라인과 연결되는 것이 제어되고, 제6 비트 라인(BL<5>)은 비트라인이 연장되는 방향으로 메모리 셀 블록(1700)의 외측 타측에 배치된 제6 비트라인 연결 제어부(1706)에 의해 로컬 입출력 라인과 연결되는 것이 제어된다.
제7 비트 라인(BL<6>)은 비트라인이 연장되는 방향으로 메모리 셀 블록(1700)의 외측 일측에 배치된 제7 비트라인 연결 제어부(1707)에 의해 로컬 입출력 라인과 연결되는 것이 제어되고, 제8 비트 라인(BL<7>)은 비트라인이 연장되는 방향으로 메모리 셀 블록(1700)의 외측 타측에 배치된 제8 비트라인 연결 제어부(1708)에 의해 로컬 입출력 라인과 연결되는 것이 제어된다.
도 18은 본 발명의 일 실시예에 따른 비트라인 연결 제어부의 배치 도면이다.
도 18을 참조하면, 하나의 칼럼 선택 라인(CSL0_PT1)으로 서브 셀 블록(1800)의 8개의 비트 라인(BL<0>~BL<7>)을 대응하는 로컬 입출력 라인(LIO0_PT1~LIO7_PT1)과 연결하는 것을 제어하거나, 다른 하나의 칼럼 선택 라인(CSL0_PT2)으로 서브 셀 블록(1800)의 8개의 비트 라인(BL<0>~BL<7>)을 대응하는 로컬 입출력 라인(LIO0_PT2~LIO7_PT2)과 연결하는 것을 제어할 수 있다.
비트라인이 연장되는 방향으로 메모리 셀 블록(1800)의 외측 일측에, 제1 비트라인 제어부(1801) 및 제3 비트라인 제어부(1803)가 나란히 2단 구조로, 제7 비트라인 제어부(1807) 및 제5 비트라인 제어부(1805)가 나란히 2단 구조로 각각 배치될 수 있다.
또한, 비트라인이 연장되는 방향으로 메모리 셀 블록(1800)의 외측 타측에 제2 비트라인 제어부(1802) 및 제4 비트라인 제어부(1804)가 나란히 2단 구조로, 제8 비트라인 제어부(1808) 및 제6 비트라인 제어부(1806)가 나란히 2단 구조로 각각 배치될 수 있다.
제1 비트 라인(BL<0>)은 비트라인이 연장되는 방향으로 메모리 셀 블록(1800)의 외측 일측에 배치된 제1 비트라인 연결 제어부(1801)에 의해 로컬 입출력 라인과 연결되는 것이 제어되고, 제2 비트 라인(BL<1>)은 비트라인이 연장되는 방향으로 메모리 셀 블록(1800)의 외측 타측에 배치된 제2 비트라인 연결 제어부(1802)에 의해 로컬 입출력 라인과 연결되는 것이 제어된다.
제3 비트 라인(BL<2>)은 제1 비트라인 연결 제어부(1801)가 배치되는 방향으로 제1 비트라인 연결 제어부(1801)보다 더 외측에 배치된 제3 비트라인 연결 제어부(1803)에 의해 로컬 입출력 라인과 연결되는 것이 제어되고, 제4 비트 라인(BL<3>)은 제2 비트라인 연결 제어부(1802)가 배치되는 방향으로 제2 비트라인 연결 제어부(1802)보다 더 외측으로 배치된 제4 비트라인 연결 제어부(1804)에 의해 로컬 입출력 라인과 연결되는 것이 제어된다.
제7 비트 라인(BL<6>)은 비트라인이 연장되는 방향으로 메모리 셀 블록(1800)의 외측 일측에 배치된 제7 비트라인 연결 제어부(1807)에 의해 로컬 입출력 라인과 연결되는 것이 제어되고, 제8 비트 라인(BL<7>)은 비트라인이 연장되는 방향으로 메모리 셀 블록(1800)의 외측 타측에 배치된 제8 비트 라인 연결 제어부(1808)에 의해 로컬 입출력 라인과 연결되는 것이 제어된다.
제5 비트 라인(BL<4>)은 제7 비트라인 연결 제어부(1807)가 배치되는 방향으로 제7 비트라인 연결 제어부(1807)보다 더 외측에 배치된 제5 비트라인 연결 제어부(1805)에 의해 로컬 입출력 라인과 연결되는 것이 제어되고, 제6 비트 라인(BL<5>)은 제8 비트라인 연결 제어부(1808)가 배치되는 방향으로 제8 비트라인 연결 제어부(1808)보다 더 외측으로 배치된 제6 비트라인 연결 제어부(1806)에 의해 로컬 입출력 라인과 연결되는 것이 제어된다.
도 19는 본 발명의 일 실시예에 따른 비트라인 연결 제어부의 배치 도면이다.
도 19를 참조하면, 하나의 칼럼 선택 라인(CSL0_PT1)으로 서브 셀 블록(1900)의 8개의 비트 라인(BL<0>~BL<7>)을 대응하는 로컬 입출력 라인(LIO0_PT1~LIO7_PT1)과 연결하는 것을 제어하거나, 다른 하나의 칼럼 선택 라인(CSL0_PT2)으로 서브 셀 블록(1900)의 8개의 비트 라인(BL<0>~BL<7>)을 대응하는 로컬 입출력 라인(LIO0_PT2~LIO7_PT2)과 연결하는 것을 제어할 수 있다.
비트라인이 연장되는 방향으로 메모리 셀 블록(1900)의 외측 일측에 제1 비트라인 연결 제어부(1901), 제7 비트라인 연결 제어부(1907), 제3 비트라인 연결 제어부(1903) 및 제5 비트라인 연결 제어부(1905)가 나란히 4단 구조로 배치될 수 있다.
또한, 비트라인이 연장되는 방향으로 메모리 셀 블록(1900)의 외측 타측에 제2 비트라인 연결 제어부(1902), 제8 비트라인 연결 제어부(1908), 제4 비트라인 연결 제어부(1904) 및 제6 비트라인 연결 제어부(1906)가 나란히 4단 구조로 배치될 수 있다.
제1 비트라인(BL<0>)는 비트라인이 연장되는 방향으로 메모리 셀 블록(1900)의 외측 일측에 배치된 제1 비트라인 연결 제어부(1901)에 의해 로컬 입출력 라인과 연결되는 것이 제어되고, 제7 비트라인(BL<6>)은 제1 비트라인 연결 제어부(1901)보다 더 외측에 배치된 제7 비트라인 연결 제어부(1907)에 의해 로컬 입출력 라인과 연결되는 것이 제어되고, 제3 비트라인(BL<2>)은 제7 비트라인 연결 제어부(1907)보다 더 외측에 배치된 제3 비트라인 연결 제어부(1903)에 의해 로컬 입출력 라인과 연결되는 것이 제어되고, 제5 비트라인(BL<4>)는 제3 비트라인 연결 제어부(1903)보다 더 외측에 배치된 제5 비트라인 연결 제어부(1905)에 의해 로컬 입출력 라인과 연결되는 것이 제어될 수 있다.
또한, 제2 비트라인(BL<1>)는 비트라인이 연장되는 방향으로 메모리 셀 블록(1900)의 외측 타측에 배치된 제2 비트라인 연결 제어부(1902)에 의해 로컬 입출력 라인과 연결되는 것이 제어되고, 제8 비트라인(BL<7>)은 제2 비트라인 연결 제어부(1902)보다 더 외측에 배치된 제8 비트라인 연결 제어부(1908)에 의해 로컬 입출력 라인과 연결되는 것이 제어되고, 제4 비트라인(BL<3>)은 제8 비트라인 연결 제어부(1908)보다 더 외측에 배치된 제4 비트라인 연결 제어부(1904)에 의해 로컬 입출력 라인과 연결되는 것이 제어되고, 제6 비트라인(BL<5>)은 제4 비트라인 연결 제어부(1904)보다 더 외측에 배치된 제6 비트라인 연결 제어부(1906)에 의해 로컬 입출력 라인과 연결되는 것이 제어될 수 있다.
도 20은 본 발명의 일 실시예에 따른 비트라인 연결 제어부의 회로도이다.
도 20을 참조하면, 비트라인(BL)은 제1 칼럼선택라인 트랜지스터(2001) 및 제2 칼럼선택라인 트랜지스터(2002)의 하나의 소스/드레인 단자에 연결될 수 있다.
제1 칼럼선택라인 트랜지스터(2001)의 게이트 단자는 제1 포트와 연계된 제1 칼럼선택라인(CSL_PT1)에 연결되고, 제1 칼럼선택라인 트랜지스터(2001)의 다른 하나의 소스/드레인 단자는 제1 포트와 연계된 제1 로컬 입출력 라인(LIO_PT1)에 연결될 수 있다. 제1 칼럼선택라인 트랜지스터(2001)는 NMOS 트랜지스터일 수 있다.
제1 칼럼선택라인(CSL_PT1)에 하이 레벨의 전압이 인가되면 제1 칼럼선택라인 트랜지스터(2001)가 턴온되고, 비트라인(BL)과 제1 로컬 입출력 라인(LIO_PT1)은 전기적으로 연결될 수 있다.
비트라인(BL) 및 제1 로컬 입출력 라인(LIO_PT1)을 통해 리드된 데이터는 제1 포트를 통해 메모리 장치 외부로 전달될 수 있다.
제2 칼럼선택라인 트랜지스터(2002)의 게이트 단자는 제2 포트와 연계된 제2 칼럼선택라인(CSL_PT2)에 연결되고, 제2 칼럼선택라인 트랜지스터(2002)의 다른 하나의 소스/드레인 단자는 제2 포트와 연계된 제2 로컬 입출력 라인(LIO_PT2)에 연결될 수 있다. 제2 칼럼선택라인 트랜지스터(2002)는 NMOS 트랜지스터일 수 있다.
제2 칼럼선택라인(CSL_PT2)에 하이 레벨의 전압이 인가되면 제2 칼럼선택라인 트랜지스터(2002)가 턴온되고, 비트라인(BL)과 제2 로컬 입출력 라인(LIO_PT2)은 전기적으로 연결될 수 있다.
비트라인(BL) 및 제2 로컬 입출력 라인(LIO_PT2)을 통해 리드된 데이터는 제2 포트를 통해 메모리 장치 외부로 전달될 수 있다.
도 21은 본 발명의 일 실시예에 따른 비트라인 연결 제어부의 회로도이다.
도 21을 참조하면, 비트라인(BL)은 제1 도전형 제1 칼럼선택라인 트랜지스터(2101) 및 제2 도전형 제1 칼럼선택라인 트랜지스터(2102)의 하나의 소스/드레인 단자에 연결될 수 있고, 또한, 비트라인(BL)은 제1 도전형 제2 칼럼선택라인 트랜지스터(2103) 및 제2 도전형 제2 칼럼선택라인 트랜지스터(2104)의 하나의 소스/드레인 단자에 연결될 수 있다.
제1 도전형 제1 칼럼선택라인 트랜지스터(2101)의 게이트 단자는 제1 포트와 연계된 제1 칼럼선택라인(CSL_PT1)에 연결될 수 있고, 제1 도전형 제1 칼럼선택라인 트랜지스터(2101)의 다른 하나의 소스/드레인 단자는 제1 포트와 연계된 제1 로컬 입출력 라인(LIO_PT1)에 연결될 수 있다. 제1 도전형 제1 칼럼선택라인 트랜지스터(2101)는 NMOS 트랜지스터일 수 있다.
제2 도전형 제1 칼럼선택라인 트랜지스터(2102)의 게이트 단자는 제1 포트와 연계된 제1 상보칼럼선택라인(CSLB_PT1)에 연결될 수 있고, 제2 도전형 제1 칼럼선택라인 트랜지스터(2102)의 다른 하나의 소스/드레인 단자는 제1 포트와 연계된 제1 로컬 입출력 라인(LIO_PT1)에 연결될 수 있다. 제2 도전형 제1 칼럼선택라인 트랜지스터(2102)는 PMOS 트랜지스터일 수 있다.
제1 도전형 제1 칼럼선택라인 트랜지스터(2101)와 제2 도전형 제1 칼럼선택라인 트랜지스터(2102)는 제1 CMOS 전달 게이트로서 기능할 수 있다.
제1 포트와 연계된 제1 칼럼선택라인(CSL_PT1)에 하이 레벨의 전압이 인가되고, 제1 포트와 연계된 제1 상보칼럼선택라인(CSLB_PT1)에 로우 레벨의 전압이 인가되면 제1 CMOS 전달 게이트가 턴온되고, 비트라인(BL)과 제1 로컬 입출력 라인(LIO_PT1)은 전기적으로 연결될 수 있고, 비트라인의 전압레벨이 풀(full) 레벨로 제1 로컬 입출력 라인(LIO_PT1)에 전달될 수 있다.
비트라인(BL) 및 제1 로컬 입출력 라인(LIO_PT1)을 통해 리드된 데이터는 제1 포트를 통해 메모리 장치 외부로 전달될 수 있다.
제1 도전형 제2 칼럼선택라인 트랜지스터(2103)의 게이트 단자는 제2 포트와 연계된 제2 칼럼선택라인(CSL_PT2)에 연결될 수 있고, 제1 도전형 제2 칼럼선택라인 트랜지스터(2103)의 다른 하나의 소스/드레인 단자는 제2 포트와 연계된 제2 로컬 입출력 라인(LIO_PT2)에 연결될 수 있다. 제1 도전형 제2 칼럼선택라인 트랜지스터(2103)는 NMOS 트랜지스터일 수 있다.
제2 도전형 제2 칼럼선택라인 트랜지스터(2104)의 게이트 단자는 제2 포트와 연계된 제2 상보칼럼선택라인(CSLB_PT2)에 연결될 수 있고, 제2 도전형 제2 칼럼선택라인 트랜지스터(2104)의 다른 하나의 소스/드레인 단자는 제2 포트와 연계된 제2 로컬 입출력 라인(LIO_PT2)에 연결될 수 있다. 제2 도전형 제2 칼럼선택라인 트랜지스터(2104)는 PMOS 트랜지스터일 수 있다.
제1 도전형 제2 칼럼선택라인 트랜지스터(2103)와 제2 도전형 제2 칼럼선택라인 트랜지스터(2104)는 제2 CMOS 전달 게이트로서 기능할 수 있다.
제2 포트와 연계된 제2 칼럼선택라인(CSL_PT2)에 하이 레벨의 전압이 인가되고, 제2 포트와 연계된 제2 상보칼럼선택라인(CSLB_PT2)에 로우 레벨의 전압이 인가되면 제2 CMOS 전달 게이트가 턴온되고, 비트라인(BL)과 제2 로컬 입출력 라인(LIO_PT2)은 전기적으로 연결될 수 있고, 비트라인의 전압레벨이 풀(full) 레벨로 제2 로컬 입출력 라인(LIO_PT1)에 전달될 수 있다.
비트라인(BL) 및 제2 로컬 입출력 라인(LIO_PT2)을 통해 리드된 데이터는 제2 포트를 통해 메모리 장치 외부로 전달될 수 있다.
도 22는 본 발명의 실시예에 따른 비트라인 연결 제어부의 회로도이다.
도 22를 참조하면, 비트라인(BL)은 제1 도전형 제1 칼럼선택라인 트랜지스터(2201) 및 제2 도전형 제1 칼럼선택라인 트랜지스터(2202)의 하나의 소스/드레인 단자에 연결될 수 있고, 또한, 비트라인(BL)은 제1 도전형 제2 칼럼선택라인 트랜지스터(2203) 및 제2 도전형 제2 칼럼선택라인 트랜지스터(2204)의 하나의 소스/드레인 단자에 연결될 수 있다.
제1 도전형 제1 칼럼선택라인 트랜지스터(2201)의 게이트 단자 및 제1 인버터(2205)의 입력단은 제1 포트와 연계된 제1 칼럼선택라인(CSL_PT1)에 연결될 수 있고, 제1 도전형 제1 칼럼선택라인 트랜지스터(2201)의 다른 하나의 소스/드레인 단자는 제1 포트와 연계된 제1 로컬 입출력 라인(LIO_PT1)에 연결될 수 있다. 제1 도전형 제1 칼럼선택라인 트랜지스터(2201)는 NMOS 트랜지스터일 수 있다.
제2 도전형 제1 칼럼선택라인 트랜지스터(2202)의 게이트 단자는 제1 인버터(2205)의 출력단에 연결될 수 있고, 제2 도전형 제1 칼럼선택라인 트랜지스터(2202)의 다른 하나의 소스/드레인 단자는 제1 포트와 연계된 제1 로컬 입출력 라인(LIO_PT1)에 연결될 수 있다. 제2 도전형 제1 칼럼선택라인 트랜지스터(2202)는 PMOS 트랜지스터일 수 있다.
제1 도전형 제1 칼럼선택라인 트랜지스터(2201)와 제2 도전형 제1 칼럼선택라인 트랜지스터(2202)는 제1 CMOS 전달 게이트로서 기능할 수 있다.
제1 포트와 연계된 제1 칼럼선택라인(CSL_PT1)에 하이 레벨의 전압이 인가되면 제1 CMOS 전달 게이트가 턴온되고, 비트라인(BL)과 제1 로컬 입출력 라인(LIO_PT1)은 전기적으로 연결될 수 있고, 비트라인의 전압레벨이 풀(full) 레벨로 제1 로컬 입출력 라인(LIO_PT1)에 전달될 수 있다.
비트라인(BL) 및 제1 로컬 입출력 라인(LIO_PT1)을 통해 리드된 데이터는 제1 포트를 통해 메모리 장치 외부로 전달될 수 있다.
제1 도전형 제2 칼럼선택라인 트랜지스터(2203)의 게이트 단자 및 제2 인버터(2206)의 입력단은 제2 포트와 연계된 제2 칼럼선택라인(CSL_PT2)에 연결될 수 있고, 제1 도전형 제2 칼럼선택라인 트랜지스터(2203)의 다른 하나의 소스/드레인 단자는 제2 포트와 연계된 제2 로컬 입출력 라인(LIO_PT2)에 연결될 수 있다. 제1 도전형 제2 칼럼선택라인 트랜지스터(2203)는 NMOS 트랜지스터일 수 있다.
제2 도전형 제2 칼럼선택라인 트랜지스터(2204)의 게이트 단자는 제2 인버터(2206)의 출력단에 연결될 수 있고, 제2 도전형 제2 칼럼선택라인 트랜지스터(2204)의 다른 하나의 소스/드레인 단자는 제2 포트와 연계된 제2 로컬 입출력 라인(LIO_PT2)에 연결될 수 있다. 제2 도전형 제2 칼럼선택라인 트랜지스터(2204)는 PMOS 트랜지스터일 수 있다.
제1 도전형 제2 칼럼선택라인 트랜지스터(2203)와 제2 도전형 제2 칼럼선택라인 트랜지스터(2204)는 제2 CMOS 전달 게이트로서 기능할 수 있다.
제2 포트와 연계된 제2 칼럼선택라인(CSL_PT2)에 하이 레벨의 전압이 인가되면 제2 CMOS 전달 게이트가 턴온되고, 비트라인(BL)과 제2 로컬 입출력 라인(LIO_PT2)은 전기적으로 연결될 수 있고, 비트라인의 전압레벨이 풀(full) 레벨로 제2 로컬 입출력 라인(LIO_PT2)에 전달될 수 있다.
비트라인(BL) 및 제2 로컬 입출력 라인(LIO_PT2)을 통해 리드된 데이터는 제2 포트를 통해 메모리 장치 외부로 전달될 수 있다.
도 23은 도 20의 비트라인 연결 제어부를 2단으로 배치한 도면이다.
도 23을 참조하면, 비트라인이 연장되는 방향으로 제1 열에, 제1 비트라인(BL<0>)에 연결되는 제1 칼럼선택라인 트랜지스터(2311), 제1 비트라인(BL<0>)에 연결되는 제2 칼럼선택라인 트랜지스터(2312), 제3 비트라인(BL<2>)에 연결되는 제1 칼럼선택라인 트랜지스터(2313) 및 제3 비트라인(BL<2>)에 연결되는 제2 칼럼선택라인 트랜지스터(2314)가 차례로 나란히 배치될 수 있다.
제1 비트라인에 연결되는 제1 칼럼선택라인 트랜지스터(2311)와 제2 칼럼선택라인 트랜지스터(2312)는 제1 비트라인 연결 제어부(2310)를 형성한다.
제3 비트라인에 연결되는 제1 칼럼선택라인 트랜지스터(2313)와 제2 칼럼선택라인 트랜지스터(2314)는 제3 비트라인 연결 제어부(2330)를 형성한다.
비트라인이 연장되는 방향으로 제2 열에, 제7 비트라인(BL<6>)에 연결되는 제1 칼럼선택라인 트랜지스터(2315), 제7 비트라인(BL<6>)에 연결되는 제2 칼럼선택라인 트랜지스터(2316), 제5 비트라인(BL<4>)에 연결되는 제1 칼럼선택라인 트랜지스터(2317) 및 제5 비트라인(BL<4>)에 연결되는 제2 칼럼선택라인 트랜지스터(2318)가 차례로 나란히 배치될 수 있다.
제5 비트라인에 연결되는 제1 칼럼선택라인 트랜지스터(2317)와 제2 칼럼선택라인 트랜지스터(2318)는 제5 비트라인 연결 제어부(2350)를 형성한다.
제7 비트라인에 연결되는 제1 칼럼선택라인 트랜지스터(2315)와 제2 칼럼선택라인 트랜지스터(2316)는 제7 비트라인 연결 제어부(2370)를 형성한다.
도면에 도시되지 않았지만, 제 2 비트라인(BL<1>), 제4 비트라인(BL<3>), 제6 비트라인(BL<5>), 제8 비트라인(BL<7>)에 대한 비트라인 연결 제어부의 2단 배치 구조는 서브 셀 블록(SCB)의 반대쪽에 대칭적으로 유사하게 형성될 수 있다.
도면에 도시되지 않았지만 서브 셀 블록의 나머지 비트라인에 대하여도 8개의 비트라인을 하나의 단위로 하여 비트라인 연결 제어부를 2단으로 유사하게 형성할 수 있다.
도 24는 도 20의 비트라인 연결 제어부를 4단으로 배치한 도면이다.
도 24를 참조하면, 비트라인이 연장되는 방향으로 제1 비트라인(BL<0>)에 연결되는 제1 칼럼선택라인 트랜지스터(2411), 제1 비트라인(BL<0>)에 연결되는 제2 칼럼선택라인 트랜지스터(2412), 제7 비트라인(BL<6>)에 연결되는 제1 칼럼선택라인 트랜지스터(2413), 제7 비트라인(BL<6>)에 연결되는 제2 칼럼선택라인 트랜지스터(2414), 제3 비트라인(BL<2>)에 연결되는 제1 칼럼선택라인 트랜지스터(2415), 제3 비트라인(BL<2>)에 연결되는 제2 칼럼선택라인 트랜지스터(2416), 제5 비트라인(BL<4>)에 연결되는 제1 칼럼선택라인 트랜지스터(2417) 및 제5 비트라인(BL<4>)에 연결되는 제2 칼럼선택라인 트랜지스터(2418)가 차례로 나란히 배치될 수 있다.
제1 비트라인(BL<0>)에 연결되는 제1 칼럼선택라인 트랜지스터(2411)와 제2 칼럼선택라인 트랜지스터(2412)는 제1 비트라인 연결 제어부(2410)를 형성한다.
제3 비트라인(BL<2>)에 연결되는 제1 칼럼선택라인 트랜지스터(2415)와 제2 칼럼선택라인 트랜지스터(2416)는 제3 비트라인 제어부(2430)를 형성한다.
제5 비트라인(BL<4>)에 연결되는 제1 칼럼선택라인 트랜지스터(2417)와 제2 칼럼선택라인 트랜지스터(2418)는 제5 비트라인 제어부(2450)를 형성한다.
제7 비트라인(BL<6>)에 연결되는 제1 칼럼선택라인 트랜지스터(2413)와 제2 칼럼선택라인 트랜지스터(2414)는 제7 비트라인 제어부(2470)를 형성한다.
도면에 도시되지 않았지만, 제 2 비트라인(BL<1>), 제4 비트라인(BL<3>), 제6 비트라인(BL<5>), 제8 비트라인(BL<7>)에 대한 비트라인 연결 제어부의 4단 배치 구조는 서브 셀 블록의 반대쪽에 대칭적으로 유사하게 형성될 수 있다.
도면에 도시되지 않았지만 서브 셀 블록의 나머지 비트라인에 대하여도 8개의 비트라인을 하나의 단위로 하여 비트라인 연결 제어부를 4단으로 유사하게 형성할 수 있다.
도 25는 도 21의 비트라인 연결 제어부를 2단으로 배치한 도면이다.
도 25를 참조하면, 비트라인이 연장되는 방향으로 제1 열에, 제1 비트라인(BL<0>)에 연결되는 제1 도전형 제1 칼럼선택라인 트랜지스터(2511), 제1 비트라인(BL<0>)에 연결되는 제2 도전형 제1 칼럼선택라인 트랜지스터(2512), 제1 비트라인(BL<0>)에 연결되는 제1 도전형 제2 칼럼선택라인 트랜지스터(2513), 제1 비트라인(BL<0>)에 연결되는 제2 도전형 제2 칼럼선택라인 트랜지스터(2514), 제3 비트라인(BL<2>)에 연결되는 제1 도전형 제1 칼럼선택라인 트랜지스터(2515), 제3 비트라인(BL<2>)에 연결되는 제2 도전형 제1 칼럼선택라인 트랜지스터(2516), 제3 비트라인(BL<2>)에 연결되는 제1 도전형 제2 칼럼선택라인 트랜지스터(2517), 제3 비트라인(BL<2>)에 연결되는 제2 도전형 제2 칼럼선택라인 트랜지스터(2518)가 차례로 나란히 배치될 수 있다.
제1 비트라인(BL<0>)에 연결되는 4개의 트랜지스터(2511, 2512, 2513, 2514)는 제1 비트라인 제어부(2510)를 형성한다.
제3 비트라인(BL<2>)에 연결되는 4개의 트랜지스터(2515, 2516, 2517, 2518)은 제3 비트라인 제어부(2530)를 형성한다.
또한, 비트라인이 연장되는 방향으로 제2 열에, 제7 비트라인(BL<6>)에 연결되는 제1 도전형 제1 칼럼선택라인 트랜지스터(2521), 제7 비트라인(BL<6>)에 연결되는 제2 도전형 제1 칼럼선택라인 트랜지스터(2522), 제7 비트라인(BL<6>)에 연결되는 제1 도전형 제2 칼럼선택라인 트랜지스터(2523), 제7 비트라인(BL<6>)에 연결되는 제2 도전형 제2 칼럼선택라인 트랜지스터(2524), 제5 비트라인(BL<4>)에 연결되는 제1 도전형 제1 칼럼선택라인 트랜지스터(2525), 제5 비트라인(BL<4>)에 연결되는 제2 도전형 제1 칼럼선택라인 트랜지스터(2526), 제5 비트라인(BL<4>)에 연결되는 제1 도전형 제2 칼럼선택라인 트랜지스터(2527), 제5 비트라인(BL<6>)에 연결되는 제2 도전형 제2 칼럼선택라인 트랜지스터(2528)가 차례로 나란히 배치될 수 있다.
제5 비트라인(BL<4>)에 연결되는 4개의 트랜지스터(2525, 2526, 2527, 2528)는 제5 비트라인 제어부(2550)를 형성한다.
제7 비트라인(BL<6>)에 연결되는 4개의 트랜지스터(2521, 2522, 2523, 2524)는 제7 비트라인 제어부(2570)를 형성한다.
도면에 도시되지 않았지만, 제 2 비트라인(BL<1>), 제4 비트라인(BL<3>), 제6 비트라인(BL<5>), 제8 비트라인(BL<7>)에 대한 비트라인 연결 제어부의 2단 배치 구조는 서브 셀 블록의 반대쪽에 대칭적으로 유사하게 형성될 수 있다.
도면에 도시되지 않았지만 서브 셀 블록의 나머지 비트라인에 대하여도 8개의 비트라인을 하나의 단위로 하여 비트라인 연결 제어부를 2단으로 유사하게 형성할 수 있다.
도 26은 도 22의 비트라인 연결 제어부를 2단으로 배치한 도면이다.
도 26을 참조하면, 칼럼선택라인 트랜지스터의 배치는 도 25에서 설명한 바와 동일하므로 자세한 설명은 생략하기로 한다.
추가로, 칼럼선택라인 트랜지스터가 배치되는 1열과 2열 사이에, 제1 도전형 트랜지스터와 제2 도전형 트랜지스터 사이에 4 개의 인버터 영역(2691, 2692, 2693, 2694)이 배치될 수 있다.
제1 인버터 영역(2691)에는, 제1 비트라인 제어부의, 제1 도전형 제1 칼럼선택라인 트랜지스터(2511)의 게이트와 제2 도전형 제1 칼럼선택라인 트랜지스터(2512)의 게이트를 연결하는 인버터와, 제7 비트라인 제어부의, 제1 도전형 제1 칼럼선택라인 트랜지스터(2521)의 게이트와 제2 도전형 제1 칼럼선택라인 트랜지스터(2522)의 게이트를 연결하는 인버터가 배치될 수 있다.
제2 인버터 영역(2692)에는, 제1 비트라인 제어부의, 제1 도전형 제2 칼럼선택라인 트랜지스터(2513)의 게이트와 제2 도전형 제2 칼럼선택라인 트랜지스터(2514)의 게이트를 연결하는 인버터와, 제7 비트라인 제어부의, 제1 도전형 제2 칼럼선택라인 트랜지스터(2523)의 게이트와 제2 도전형 제2 칼럼선택라인 트랜지스터(2524)의 게이트를 연결하는 인버터가 배치될 수 있다.
제3 인버터 영역(2693)에는, 제3 비트라인 제어부의, 제1 도전형 제1 칼럼선택라인 트랜지스터(2515)의 게이트와 제2 도전형 제1 칼럼선택라인 트랜지스터(2516)의 게이트를 연결하는 인버터와, 제5 비트라인 제어부의, 제1 도전형 제1 칼럼선택라인 트랜지스터(2525)의 게이트와 제2 도전형 제1 칼럼선택라인 트랜지스터(2526)의 게이트를 연결하는 인버터가 배치될 수 있다.
제4 인버터 영역(2694)에는, 제3 비트라인 제어부의, 제1 도전형 제2 칼럼선택라인 트랜지스터(2517)의 게이트와 제2 도전형 제2 칼럼선택라인 트랜지스터(2518)의 게이트를 연결하는 인버터와, 제5 비트라인 제어부의, 제1 도전형 제2 칼럼선택라인 트랜지스터(2527)의 게이트와 제2 도전형 제2 칼럼선택라인 트랜지스터(2528)의 게이트를 연결하는 인버터가 배치될 수 있다.
도면에 도시되지 않았지만, 제 2 비트라인(BL<1>), 제4 비트라인(BL<3>), 제6 비트라인(BL<5>), 제8 비트라인(BL<7>)에 대한 비트라인 연결 제어부의 2단 배치 구조는 서브 셀 블록의 반대쪽에 대칭적으로 유사하게 형성될 수 있다.
도면에 도시되지 않았지만 서브 셀 블록의 나머지 비트라인에 대하여도 8개의 비트라인을 하나의 단위로 하여 비트라인 연결 제어부를 2단으로 유사하게 형성할 수 있다.
본 발명의 실시예에 따라 비트라인 연결 제어부를 2단 또는 4단 등으로 배치함으로써 비트라인 간의 피치가 작아지는 것에 효율적으로 대응할 수 있다.
도 27은 본 발명의 일 실시예에 따른 비트라인 센스앰프 영역에서의 트랜지스터 배치를 설명하기 위한 도면이다.
도 27을 참조하면, 비트라인 방향으로 메모리 셀 블록(MCB, 2710) 사이에는 비트라인 센스앰프 영역(BLSA, 2720)이 배치될 수 있다.
비트라인 센스앰프 영역(BLSA, 2720)에는, NMOS 트랜지스터들이 배치되는 N영역(NR_BL)(2731, 2732)), PMOS 트랜지스터들이 배치되는 P영역(PR_ BL)(2741, 2742)을 포함하는 도전형 트랜지스터 영역이 비트라인 방향(Dir_BL)으로 길게 형성될 수 있고, 각 도전형 트랜지스터 영역은 워드라인 방향(Dir_WL)으로 도전형이 다르게 교대로 형성될 수 있다. 실시예에 따라서는 P영역은 한 편에, N영역은 다른 한 편에 구분하여 배치할 수도 있다.
각각의 N영역(2731, 2732)에는, 다수의 NMOS 트랜지스터들(2731-1, 2731-2, 2731-3, 2732-1, 2732-2, 2732-3)이 비트라인 방향으로 일렬로 배치될 수 있다.
각각의 P영역(2741, 2742)에는, 다수의 PMOS 트랜지스터들(2741-1, 2741-2, 2741-3, 2742-1, 2742-2, 2742-3)이 비트라인 방향으로 일렬로 배치될 수 있다.
도 28은 도 27에 나타난 트랜지스터의 배치에 대한 부분확대도이다.
도 28을 참조하면, 도 28은 도 27의 A부분을 확대한 것으로서, 각각의 NMOS 트랜지스터(2731-1, 2731-2, 2732-1, 2732-2)는 일정 크기의 액티브 영역을 워드라인 방향으로 가로지르는 게이트라인(NG)과, 액티브 영역이 상기 게이트 라인(NG)에 의해 분할되는 도전형 영역들(NR1, NR2)을 구비한다. 이들 도전형 영역들(NR1, NR2)은 소스/드레인 영역을 나타낸다. 각 NMOS 트랜지스터의 채널방향은 비트라인 방향으로 형성된다.
각각의 PMOS 트랜지스터(2741-1, 2741-2, 2742-1, 2742-2)는 일정 크기의 액티브 영역을 워드라인 방향으로 가로지르는 게이트라인(PG)과, 액티브 영역이 상기 게이트 라인(PG)에 의해 분할되는 도전형 영역들(PR1, PR2)을 구비한다. 이들 도전형 영역들(PR1, PR2)은 소스/드레인 영역을 나타낸다. 각 PMOS 트랜지스터의 채널방향은 비트라인 방향으로 형성된다.
도 29는 본 발명의 일 실시예에 따른 비트라인 센스앰프 영역에서의 트랜지스터 배치를 설명하기 위한 도면이다.
도 29을 참조하면, 비트라인 방향으로 메모리 셀 블록(MCB, 2910) 사이에는 비트라인 센스앰프 영역(BLSA, 2920)이 배치될 수 있다.
비트라인 센스앰프 영역(BLSA)에는, 워드라인 방향(Dir_WL)으로 길게 형성되고 NMOS 트랜지스터들이 배치되는 N영역(NR_WL)(2931, 2933) 및 PMOS 트랜지스터들이 배치되는 P영역(PR_WL)(2932, 2934)이 배치될 수 있다. 또한, 비트라인 방향(Dir_BL)으로 길게 형성되고, NMOS 트랜지스터들이 배치되는 N영역(NR_BL)(2941, 2943) 및 PMOS 트랜지스터들이 배치되는 P영역(PR_BL)(2942, 2944)이 배치될 수 있다.
워드라인 방향으로 길게 형성된 N영역(NR_WL)(2931, 2933)에는 다수의 NMOS 트랜지스터(2931-1, 2933-1)가 워드라인 방향으로 일렬로 배치될 수 있고, 워드라인 방향으로 길게 형성된 P영역(PR_WL)(2932, 2934)에는 다수의 PMOS 트랜지스터(2932-1, 2934-1)가 워드라인 방향으로 일렬로 배치될 수 있다.
워드라인 방향으로 길게 형성된 N영역 및 P영역에 배치된 각 트랜지스터(2931-1, 2933-1, 2932-1, 2934-1)는 일정 크기의 액티브 영역을 비트라인 방향으로 가로지르는 게이트라인(NG, PG)과, 액티브 영역이 상기 게이트 라인(NG, PG)에 의해 분할되는 도전형 영역들(NR1, NR2, PR1, PR2)을 구비한다. 이들 도전형 영역들(NR1, NR2, PR1, PR2)은 소스/드레인 영역을 나타낸다. 각 트랜지스터의 채널방향은 워드라인 방향으로 형성될 수 있다.
비트라인 방향으로 길게 형성된 N영역(NR_BL)(2941, 2943)에는 다수의 NMOS 트랜지스터(2941-1, 2943-1)가 비트라인 방향으로 일렬로 배치될 수 있고, 비트라인 방향으로 길게 형성된 P영역(PR_BL)(2942, 2944)에는 다수의 PMOS 트랜지스터(2942-1, 2944-1)가 비트라인 방향으로 일렬로 배치될 수 있다.
비트라인 방향으로 길게 형성된 N영역 및 P영역에 배치된 각 트랜지스터(2941-1, 2942-1, 2943-1, 2944-1)는 일정 크기의 액티브 영역을 워드라인 방향으로 가로지르는 게이트라인(NG, PG)과, 액티브 영역이 상기 게이트 라인(NG, PG)에 의해 분할되는 도전형 영역들(NR1, NR2, PR1, PR2)을 구비한다. 이들 도전형 영역들(NR1, NR2, PR1, PR2)은 소스/드레인 영역을 나타낸다. 각 트랜지스터의 채널방향은 비트라인 방향으로 형성될 수 있다.
도 29의 실시예에서는 워드라인 방향으로 길게 형성되는 제1 방향 도전형 트랜지스터 영역들 사이에 비트라인 방향으로 길게 형성되는 제2 방향 도전형 트랜지스터 영역을 배치하는 것이 설명되고 있으나, 실시예에 따라서는 비트라인 센스앰프 영역의 한 편에 제1 방향 도전형 트랜지스터 영역을 배치하고 비트라인 센스앰프 영역의 다른 한 편에 제2 방향 도전형 트랜지스터 영역을 배치할 수 있다.
본 발명의 실시예에 따라 비트라인 센스앰프 영역에, 도전형 트랜지스터 영역(P영역, N영역)을 비트라인 방향으로 길게 형성하거나, 도전형 트랜지스터 영역(P영역, N영역)을 일부는 비트라인 방향으로 길게 형성하고 일부는 워드라인 방향으로 길게 형성함으로써, 동일 공간에 더 많은 수의 트랜지스터를 다양하게 배치할 수 있다.
도 30은 본 발명의 일 실시예에 따른 자기저항 메모리 장치의 트랜지스터 웰 구조를 설명하기 위한 도면이다.
도 30을 참조하면, 트랜지스터 웰 구조는, P형 기판(P_sub)에 형성되는 메모리 셀 영역, 분리 영역, 코어회로 영역, 주변회로 영역을 포함할 수 있다.
메모리 셀 영역, 분리 영역, 코어회로 영역은 P형 기판의 일부 영역에 형성된 딥 n웰(deep n_well) 위에 형성되고, 주변회로 영역은 P형 기판에 형성될 수 있다.
메모리 셀 영역에는 메모리 셀 트랜지스터가 형성되고, 코어회로 영역에는 센스앰프 트랜지스터, 서브워드라인 드라이버 트랜지스터 등의 코어회로 트랜지스터가 형성되고, 주변회로 영역에는 디코더 트랜지스터 등의 주변회로 트랜지스터가 형성될 수 있다.
메모리 셀 트랜지스터는 NMOS 트랜지스터로 이루어질 수 있다. 메모리 셀 트랜지스터는, p웰(3012)과, p웰(3012)에 형성되고 소스와 드레인이 되는 n+ 영역(3014)과, 게이트(3016)와, p웰(3012)에 형성되고 제1 벌크전압 단자 (VBB_CELL)가 접속되는 p+ 영역(3018)으로 이루어질 수 있다.
코어회로 영역은, 메모리 셀 영역 측에 형성되는 내측 코어회로 영역과 주변회로 영역 측에 형성되는 외측 코어회로 영역으로 이루어질 수 있다.
내측 코어회로 영역에는 내측 코어 트랜지스터가 형성될 수 있고, 외측 코어회로 영역에는 외측 코어 트랜지스터가 형성될 수 있다.
내측 코어 트랜지스터는 NMOS 트랜지스터일 수 있고, p웰(3022)과, p웰(3022)에 형성되고 소스와 드레인이 되는 n+ 영역(3024)과, 게이트(3026)와, p웰(3022)에 형성되고 제2 벌크 전압 단자(VBB)가 접속되는 p+ 영역(3028)으로 이루어질 수 있다. 내측 코어 트랜지스터는 메모리 셀 영역의 양 측에 각각 인접하게 형성될 수 있다.
외측 코어 트랜지스터는 PMOS 트랜지스터일 수 있고, n웰(3032)과, n웰(3032)에 형성되고 소스와 드레인이 되는 p+ 영역(3034)과, 게이트(3036)와, n웰(3032)에 형성되고 제3 벌크 전압 단자(VPP)가 접속되는 n+ 영역(3038)으로 이루어질 수 있다.
내측 코어회로 영역과 메모리 셀 영역 사이에는 n웰(3042)로 형성된 분리 영역이 형성되어 내측 코어 트랜지스터의 p웰과 메모리 셀 트랜지스터의 p웰은 전기적으로 분리된다.
분리 영역의 n웰(3042)에는 제3 벌크 전압 단자(VPP)가 접속되는 n+ 영역(3044)이 형성될 수 있다.
주변회로 트랜지스터는, P 기판(P_sub)에 형성되고 소스와 드레인이 되는 n+ 영역(3054)과, 게이트(3056)와, P 기판(P_sub)에 형성되고 제4 벌크 전압 단자(VSS)가 접속되는 p+ 영역(3058)으로 이루어질 수 있다.
도 31은 본 발명의 일 실시예에 따른 자기저항 메모리 장치의 트랜지스터 웰 구조를 설명하기 위한 도면이다.
도 31을 참조하면, 트랜지스터 웰 구조는, P형 기판(P_sub)에 형성되는 메모리 셀 영역, 제1 분리 영역, 제2 분리 영역, 코어 회로 영역, 주변 회로 영역을 포함할 수 있다.
메모리 셀 영역, 제1 분리 영역, 제2 분리 영역, 코어회로 영역은 P형 기판의 일부 영역에 형성된 딥 n웰(deep n_well) 위에 형성되고, 주변회로 영역은 P형 기판에 형성될 수 있다.
메모리 셀 영역에는 메모리 셀 트랜지스터가 형성되고, 코어회로 영역에는 센스앰프 트랜지스터, 서브워드라인 드라이버 트랜지스터 등의 코어회로 트랜지스터가 형성되고, 주변회로 영역에는 디코더 트랜지스터 등의 주변회로 트랜지스터가 형성될 수 있다.
메모리 셀 트랜지스터는 NMOS 트랜지스터로 이루어질 수 있다. 메모리 셀 트랜지스터는, p웰(3112)과, p웰(3112)에 형성되고 소스와 드레인이 되는 n+ 영역(3114)과, 게이트(3116)와, p웰(3112)에 형성되고 제1 벌크 전압 단자 (VBB_CELL)가 접속되는 p+ 영역(3118)으로 이루어질 수 있다.
코어회로 영역은, 메모리 셀 영역 측에 형성되는 내측 코어회로 영역과 주변회로 영역 측에 형성되는 외측 코어회로 영역으로 이루어질 수 있다.
내측 코어회로 영역에는 내측 코어 트랜지스터가 형성될 수 있고, 외측 코어회로 영역에는 외측 코어 트랜지스터가 형성될 수 있다.
내측 코어 트랜지스터는 NMOS 트랜지스터인 제1 도전형 내측 코어 트랜지스터와 PMOS 트랜지스터인 제2 도전형 내측 코어 트랜지스터로 이루어질 수 있다.
제1 도전형 내측 코어 트랜지스터는, p웰(3122)과, p웰(3122)에 형성되고 소스와 드레인이 되는 n+ 영역(3124)과, 게이트(3126)와, p웰(3122)에 형성되고 제2 벌크 전압 단자(VBB)가 접속되는 p+ 영역(3128)으로 이루어질 수 있다. 제1 도전형 내측 코어 트랜지스터는 메모리 셀 영역의 일측에 인접하게 형성될 수 있다.
제2 도전형 내측 코어 트랜지스터는, n웰(3132)과, n웰(3132)에 형성되고 소스와 드레인이 되는 p+ 영역(3134)과, 게이트(3136)와, n웰(3132)에 형성되고 제3 벌크 전압 단자(VPP)가 접속되는 n+ 영역(3138)으로 이루어질 수 있다. 제2 도전형 내측 코어 트랜지스터는 메모리 셀 영역의 타측에 인접하게 형성될 수 있다.
제1 도전형 내측 코어 트랜지스터가 형성되는 내측 코어회로 영역과 메모리 셀 영역 사이에는 n웰(3142)로 형성된 제1 분리 영역이 형성되어 제1 도전형 내측 코어 트랜지스터의 p웰과 메모리 셀 트랜지스터의 p웰은 전기적으로 분리된다.
제1 분리 영역의 n웰(3142)에는 제3 벌크 전압 단자(VPP)가 접속되는 n+ 영역(3144)이 형성될 수 있다.
외측 코어 트랜지스터는 NMOS 트랜지스터인 제1 도전형 외측 코어 트랜지스터와 PMOS 트랜지스터인 제2 도전형 외측 코어 트랜지스터로 이루어질 수 있다.
제1 도전형 외측 코어 트랜지스터는, 제2 도전형 내측 코어 트랜지스터와 주변 회로 트랜지스터 사이에 형성될 수 있고, p웰(3152)과, p웰(3152)에 형성되고 소스와 드레인이 되는 n+ 영역(3154)과, 게이트(3156)와, p웰(3152)에 형성되고 제2 벌크 전압 단자(VBB)가 접속되는 p+ 영역(3158)으로 이루어질 수 있다.
제2 도전형 외측 코어 트랜지스터는, 제1 도전형 내측 코어 트랜지스터와 주변 회로 트랜지스터 사이에 형성될 수 있고, n웰(3162)과, n웰(3162)에 형성되고 소스와 드레인이 되는 p+ 영역(3164)과, 게이트(3166)와, n웰(3162)에 형성되고 제3 벌크 전압 단자(VPP)가 접속되는 n+ 영역(3168)으로 이루어질 수 있다.
제1 도전형 외측 코어 트랜지스터가 형성되는 외측 코어회로 영역과 주변 회로 영역 사이에는 n웰(3172)로 형성된 제2 분리 영역이 형성되어 제1 도전형 외측 코어 트랜지스터의 p웰과 주변 회로 트랜지스터가 형성되는 P 기판은 전기적으로 분리된다.
제2 분리 영역의 n웰(3172)에는 제3 벌크 전압 단자(VPP)가 접속되는 n+ 영역(3174)이 형성될 수 있다.
주변 회로 트랜지스터는, P 기판(P_sub)에 형성되고 소스와 드레인이 되는 n+ 영역(3184)과, 게이트(3186)와, P 기판(P_sub)에 형성되고 제4 벌크 전압 단자(VSS)가 접속되는 p+ 영역(3188)으로 이루어질 수 있다.
도 32은 본 발명의 일 실시예에 따른 자기저항 메모리 장치의 트랜지스터 웰 구조를 설명하기 위한 도면이다.
도 32를 참조하면, 트랜지스터 웰 구조는, P형 기판(P_sub)에 형성되는 메모리 셀 영역, 분리 영역, 코어회로 영역, 주변회로 영역을 포함할 수 있다.
메모리 셀 영역, 분리 영역, 코어회로 영역은 P형 기판의 일부 영역에 형성된 딥 n웰(deep n_well) 위에 형성되고, 주변회로 영역은 P형 기판에 형성될 수 있다.
메모리 셀 영역에는 메모리 셀 트랜지스터가 형성되고, 코어회로 영역에는 센스앰프 트랜지스터, 서브워드라인 드라이버 트랜지스터 등의 코어회로 트랜지스터가 형성되고, 주변회로 영역에는 디코더 트랜지스터 등의 주변회로 트랜지스터가 형성될 수 있다.
메모리 셀 트랜지스터는 NMOS 트랜지스터로 이루어질 수 있다. 메모리 셀 트랜지스터는, p웰(3212)과, p웰(3212)에 형성되고 소스와 드레인이 되는 n+ 영역(3214)과, 게이트(3216)와, p웰(3212)에 형성되고 제1 벌크 전압 단자 (VBB_CELL)가 접속되는 p+ 영역(3218)으로 이루어질 수 있다.
코어회로 영역은, 메모리 셀 영역 측에 형성되는 내측 코어회로 영역과 주변회로 영역 측에 형성되는 외측 코어회로 영역으로 이루어질 수 있다.
내측 코어회로 영역에는 내측 코어 트랜지스터가 형성될 수 있고, 외측 코어회로 영역에는 외측 코어 트랜지스터가 형성될 수 있다.
내측 코어 트랜지스터는 PMOS 트랜지스터일 수 있고, n웰(3222)과, n웰(3222)에 형성되고 소스와 드레인이 되는 p+ 영역(3224)과, 게이트(3226)와, n웰(3222)에 형성되고 제3 벌크 전압 단자(VPP)가 접속되는 n+ 영역(3228)으로 이루어질 수 있다. 내측 코어 트랜지스터는 메모리 셀 영역의 양 측에 각각 인접하게 형성될 수 있다.
외측 코어 트랜지스터는 NMOS 트랜지스터일 수 있고, p웰(3232)과, p웰(3232)에 형성되고 소스와 드레인이 되는 n+ 영역(3234)과, 게이트(3236)와, p웰(3232)에 형성되고 제2 벌크 전압 단자(VBB)가 접속되는 p+ 영역(3238)으로 이루어질 수 있다.
외측 코어회로 영역과 주변 회로 영역 사이에는 n웰(3242)로 형성된 분리 영역이 형성되어 외측 코어 트랜지스터의 p웰과 주변 회로 트랜지스터가 형성되는 P기판은 전기적으로 분리된다.
분리 영역의 n웰(3242)에는 제3 벌크 전압 단자(VPP)가 접속되는 n+ 영역(3244)이 형성될 수 있다.
주변 회로 트랜지스터는, P 기판(P_sub)에 형성되고 소스와 드레인이 되는 n+ 영역(3254)과, 게이트(3256)와, P 기판(P_sub)에 형성되고 제4 벌크 전압 단자(VSS)가 접속되는 p+ 영역(3258)으로 이루어질 수 있다.
본 발명의 실시예에 의하면, 메모리 셀 트랜지스터의 벌크 전압과 내측 코어 트랜지스터의 벌크 전압을 다른 레벨로 인가할 수 있게 됨에 따라 메모리 셀 트랜지스터의 동작 특성과 내측 코어 트랜지스터의 동작 특성을 분리하여 조절할 수 있어 메모리 장치의 동작 특성을 최적화할 수 있다.
도 33은 본 발명의 실시예에 따른 자기저항 메모리 장치를 포함하는 메모리 모듈을 나타내는 도면이다.
도 33을 참조하면, 메모리 모듈(3300)은 인쇄회로기판(3310), 복수의 MRAM 메모리 칩(3320) 및 커넥터(3330)를 포함한다. 복수의 MRAM 메모리 칩들(3320)은 인쇄 회로 기판(3310)의 상면과 하면에 결합될 수 있다. 커넥터(3330)는 도전선들(미도시)을 통해 복수의 MRAM 메모리 칩들(3320)과 전기적으로 연결된다. 또한, 커넥터(3330)는 외부 호스트의 슬롯에 연결될 수 있다.
도 34는 본 발명의 실시예에 따른 자기저항 메모리 장치를 포함하는 메모리 모듈을 나타내는 도면이다.
도 34를 참조하면, 메모리 모듈(3400)은 인쇄회로기판(3410), 복수의 MRAM 메모리 칩(3420), 커넥터(3430) 및 복수의 버퍼들(3440)을 포함한다. 복수의 버퍼들(3440)은 각각 MRAM 메모리 칩(3420)과 커넥터(3430) 사이에 배치될 수 있다.
MRAM 메모리 칩들(3420)과 버퍼들(3440)은 인쇄 회로 기판(3410)의 상면 및 하면에 배치될 수 있다. 인쇄 회로 기판(3410)의 상면 및 하면에 형성되는 메모리 칩들(3420)과 버퍼들(3440)은 복수의 비아(via) 홀들을 통해 연결될 수 있다.
도 35는 본 발명의 실시예에 따른 자기저항 메모리 장치를 포함하는 메모리 모듈을 나타내는 도면이다.
도 35를 참조하면, 메모리 모듈(3500)은 인쇄회로기판(3510), 복수의 MRAM 메모리 칩(3520), 커넥터(3530), 복수의 버퍼들(3540) 및 컨트롤러(3550)를 포함한다.
MRAM 메모리 칩들(3520)과 버퍼들(3540)은 인쇄 회로 기판(3510)의 상면 및 하면에 배치될 수 있다. 인쇄 회로 기판(3510)의 상면 및 하면에 형성되는 MRAM 메모리 칩들(3520)과 버퍼들(3540)은 복수의 비아 홀들을 통해 연결될 수 있다.
콘트롤러(3550)는 MRAM 메모리 칩들(3520)을 제어하여 데이터를 해당 메모리 칩에 리드하거나 라이트할 수 있다.
도 36은 복수의 반도체 레이어를 구비하는 적층 구조의 반도체 장치를 도시한 개략도이다. 도 33 내지 도 35의 모듈구조에서 각각의 메모리 칩은 각각 복수의 반도체 레이어(LA1~LAn)를 구비할 수 있다.
적층 구조의 반도체 장치(3600)에서 적층 구조의 복수의 반도체 레이어들(LA1~LAn)은 관통 전극(Through Silicon Via; TSV, 3620)을 통해 상호 연결될 수 있다. 각 반도체 레이어들은 STT-MRAM 셀을 포함하는 메모리 셀 어레이들(3610)을 포함할 수 있다.
도 37은 본 발명의 실시예에 따른 자기저항 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 블록도이다.
도 37을 참조하면, 메모리 시스템(3700)은 메모리 컨트롤러(3710) 및 자기저항 메모리 장치(3720)를 포함한다.
메모리 컨트롤러(3710)는 어드레스 신호(ADD) 및 커맨드(CMD)를 발생시키고 버스들을 통해서 자기저항 메모리 장치(3720)에 제공한다. 데이터(DQ)는 버스를 통해서 메모리 컨트롤러(3710)에서 자기저항 메모리 장치(3720)로 전송되거나, 버스를 통해서 자기저항 메모리 장치(3720)에서 메모리 컨트롤러(3710)로 전송된다.
자기저항 메모리 장치(3720)는 본 발명의 실시예에 따른 자기저항 메모리 장치일 수 있으며, 소스라인 전압 발생기를 포함할 수 있다.
도 38은 본 발명의 실시예에 따른 자기저항 메모리 장치 및 광 연결장치를 포함하는 메모리 시스템의 일 예를 나타내는 블록도이다.
도 38을 참조하면, 메모리 시스템(3800)은 컨트롤러(3820), 자기저항 메모리 장치(3830) 및 컨트롤러(3820)와 자기저항 메모리 장치(3830)를 인터커넥션하는 다수의 광 연결장치(Optical Link; 3810a 및 3810b)를 포함한다. 컨트롤러(3820)는 컨트롤 유닛(3821). 제 1 송신부(3822), 제 1 수신부(3823)를 포함한다. 컨트롤 유닛(3821)은 제어 신호(SN1)를 제 1 송신부(3822)로 전송한다.
제 1 송신부(3822)는 제 1 광 변조기(3822_1)를 포함할 수 있으며, 제 1 광 변조기(3822-1)는 전기 신호인 제어 신호(SN1)를 제 1 광 송신 신호(OTP1)로 변환하여 광 연결장치(3810a)로 전송한다.
제 1 수신부(3823)는 제 1 광 복조기(3823_1)를 포함할 수 있으며, 제 1 광 복조기(3823_1)는 광 연결장치(3810b)로부터 수신된 제 2 광 수신 신호(OPT2')를 전기 신호인 데이터 신호(SN2)로 변환하여 컨트롤 유닛(3821)으로 전송한다.
자기저항 메모리 장치(3830)는 제 2 수신부(3831), 메모리 셀 어레이(3832) 및 제 2 송신부(3833)를 포함한다. 제 2 수신부(3831)은 제 2광 복조기(3833_1)를 포함할 수 있으며, 제 2 광 복조기(3831_1)는 광 연결장치(3810a)로부터의 제 1 광 수신 신호(OPT1')를 전기 신호인 제어신호(SN1)로 변환하여 메모리 셀 어레이(3832)으로 전송한다.
메모리 셀 어레이(3832)에서는 제어신호(SN1)의 제어에 따라 데이터를 라이트하거나 메모리 셀 어레이(3832)로부터 출력된 데이터 신호(SN2)를 제 2 송신부(3833)으로 전송한다.
제 2 송신부(3833)는 제 2 광 변조기(3833_1)를 포함할 수 있으며, 제 2 광 변조기(3833_1)는 전기 신호인 데이터 신호(SN2)를 제 2 광 데이터 신호(OPT2)로 변환하여 광 연결장치(3810b)로 전송한다.
도 39는 본 발명의 실시예에 따른 자기저항 메모리 장치를 포함하는 정보처리 시스템의 일 예를 나타내는 블록도이다.
도 39를 참조하면, 모바일 기기나 데스크 톱 컴퓨터 등의 컴퓨터 시스템(3900)에 자기저항 메모리 장치가 장착될 수 있다. 컴퓨터 시스템(3900)은 시스템 버스(3960)에 전기적으로 연결되는 자기저항 메모리 시스템(3910), 모뎀(3920), 중앙 처리장치(3950), RAM(3940) 및 유저 인터페이스(3930)를 구비할 수 있다.
자기저항 메모리 시스템(3910)은 메모리 컨트롤러(3911)와 자기저항 메모리 장치(3912)를 포함할 수 있다. 자기저항 메모리 장치(3912)에는 중앙 처리 장치(3950)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다.
자기저항 메모리 장치(3912)나 RAM(3940) 중 적어도 하나는 자기저항 메모리 셀을 포함하는 반도체 메모리 장치가 적용될 수 있다. 즉, 컴퓨터 시스템(3900)에 요구되는 대용량의 데이터를 저장하기 위한 자기저항 메모리 장치(3912)나, 시스템 데이터 등의 빠른 액세스를 요하는 데이터를 저장하는 RAM(3940) 등에 STT-MRAM셀을 포함하는 반도체 메모리 장치가 적용될 수 있다. 도 39에는 도시되지 않았으나, 정보 처리 시스템(3900)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 40은 본 발명의 실시예에 따른 자기저항 메모리 장치를 포함하는 정보처리 시스템의 일 예를 나타내는 블록도이다.
도 40을 참조하면, 모바일 기기나 데스크 톱 컴퓨터 등의 컴퓨터 시스템(4000)에 STT-MRAM셀을 포함하는 자기저항 메모리 장치(4010)가 장착될 수 있다. 컴퓨터 시스템(4000)은 시스템 버스(4060)에 전기적으로 연결되는 자기저항 메모리 장치(4010), 중앙 처리장치(4050) 및 유저 인터페이스(4030)를 구비할 수 있다.
자기저항 메모리 장치(4010)은 DRAM의 저비용 및 고 용량, SRAM의 동작 속도, 플래시 메모리의 불휘발성 특성을 모두 갖는 차세대 메모리이다. 따라서 기존 시스템에서 처리 속도가 빠른 캐시 메모리, RAM 등과 대용량 데이터를 저장하기 위한 스토리지를 따로 두었는데 반해, 본 발명의 실시 예에 따른 자기저항 메모리 장치 하나로 전술한 메모리들을 모두 대체할 수 있을 것이다. 즉, 자기저항 메모리 장치를 포함하는 시스템에서 대용량의 데이터를 빠르게 저장할 수 있어, 컴퓨터 시스템 구조가 전보다 간단해질 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 통상의 기술자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변형시킬 수 있음을 이해할 수 있을 것이다.
본 발명은 반도체 장치, 특히 자기저항 메모리 장치 및 이를 포함하는 메모리 시스템에 적용이 가능하다.
100: 자기저항 메모리 장치
1300: 반도체 메모리 칩 1310: 메모리 뱅크
1700, 1800, 1900: 서브 셀 블록
1701 ~ 1708, 1801 ~ 1808, 1901 ~1908: 비트라인 연결 제어부
2311 ~ 2318, 2411 ~ 2418, 2511 ~ 2518, 2521 ~ 2528: 칼럼선택라인 트랜지스터
2731, 2732, 2941, 2943: 비트라인 방향 N영역
2741, 2742, 2942, 2944: 비트라인 방향 P영역
2931, 2933: 워드라인 방향 N영역
2932, 2934: 워드라인 방향 P영역
3042, 3142, 3172, 3242: 분리 영역의 n 웰
3300, 3400, 3500: 메모리 모듈
3600: 적층 반도체 장치 3700, 3800: 메모리 시스템
3900, 4000: 정보처리 시스템

Claims (20)

  1. 워드라인 구동신호 및 칼럼선택신호에 응답하여 선택되는 스핀 트랜스퍼 토크 자기저항 램(STT-MRAM) 셀을 다수 개 포함하는 적어도 하나의 메모리 뱅크; 및
    로우 어드레스를 디코딩하여 상기 워드라인 구동신호를 발생하는 적어도 하나의 로우 디코더, 및 칼럼 어드레스를 디코딩하여 특정 비트라인을 선택하는 상기 칼럼선택신호를 발생하는 적어도 하나의 칼럼 디코더를 포함하는 주변 영역을 포함하고,
    상기 적어도 하나의 메모리 뱅크는,
    다수의 비트라인과, 다수의 워드라인과, 상기 다수의 비트라인과 상기 다수의 워드라인의 교차점 부근에 배치되는 다수의 상기 STT-MRAM 셀을 포함하는 다수의 서브 셀 블록;
    비트라인 방향으로 상기 서브 셀 블록 사이에 형성되고, 상기 STT-MRAM 셀에 저장된 데이터를 증폭하는 센스앰프가 배치되는 다수의 비트라인 센스앰프 영역; 및
    워드라인 방향으로 상기 서브 셀 블록 사이에 형성되고, 워드라인을 구동하는 서브 워드라인 드라이버가 배치되는 다수의 서브 워드라인 드라이버 영역을 포함하고,
    상기 서브 셀 블록의 다수의 비트라인 중 N개의 비트라인은 대응하는 적어도 두 개의 칼럼선택라인의 제어신호에 따라 각 칼럼선택라인에 대응하는 로컬입출력라인에 전기적으로 연결되는 반도체 메모리 장치.
    여기서, N은 2이상의 정수이다.
  2. 제 1 항에 있어서,
    상기 다수의 서브 셀 블록 중 제1 서브 셀 블록의 워드라인 중 홀수 번 째 워드라인은, 상기 제1 서브 셀 블록의 한 편의 서브 워드라인 드라이버 영역에 배치된 제1 서브 워드라인 드라이버에 연결된 로컬워드라인에 각각 대응되게 연결되고,
    상기 제1 서브 셀 블록의 워드라인 중 짝수 번 째 워드라인은, 상기 제1 서브 셀 블록의 다른 한 편의 서브 워드라인 드라이버 영역에 배치된 제2 서브 워드라인 드라이버에 연결된 로컬워드라인에 각각 대응되게 연결되는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제1 서브 워드라인 드라이버 측으로 상기 제1 서브 셀 블록에 인접한 제2 서브 셀 블록의 워드라인 중 홀수 번 째 워드라인은, 상기 제1 서브 워드라인 드라이버에 연결된 로컬워드라인에 각각 대응되게 연결되고,
    상기 제2 서브 워드라인 드라이버 측으로 상기 제1 서브 셀 블록에 인접한 제3 서브 셀 블록의 워드라인 중 짝수 번 째 워드라인은, 상기 제2 서브 워드라인 드라이버에 연결된 로컬워드라인에 각각 대응되게 연결되는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    워드라인 방향으로 일렬로 배치된 다수의 제1 열 서브 셀 블록 위로 하나의 글로벌 워드라인이 배치되고,
    상기 하나의 글로벌 워드라인은 상기 다수의 제1 열 서브 셀 블록에 연계된 다수의 제1 열 서브 워드라인 드라이버를 통해 로컬워드라인과 연결되고,
    상기 로컬워드라인은 서브 셀 블록의 워드라인에 연결되는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 다수의 제1 열 서브 워드라인 드라이버 중 제1 서브 워드라인 드라이버는, 상기 제1 서브 워드라인 드라이버 양 측에 배치된 서브 셀 블록의 워드라인 중 홀수 번 째 워드라인과 연결되는 로컬워드라인에 연결되는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 다수의 제1 열 서브 워드라인 드라이버 중 상기 제1 서브 워드라인 드라이버에 인접한 제2 서브 워드라인 드라이버는, 상기 제2 서브 워드라인 드라이버 양 측에 배치된 서브 셀 블록의 워드라인 중 짝수 번 째 워드라인과 연결되는 로컬워드라인에 연결되는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    비트라인 방향으로 상기 서브 셀 블록의 양 측에, 상기 서브 셀 블록의 비트라인과 각각의 비트라인에 대응하는 로컬입출력라인을 전기적으로 연결하는 것을 제어하는 비트라인 연결 제어부가 각각의 비트라인과 대응되게 배치되는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 서브 셀 블록의 다수의 비트라인은 연이은 N 개의 비트라인을 단위로 하여 단위칼럼선택라인의 제어신호에 따라 비트라인과 비트라인에 대응하는 로컬입출력라인과의 전기적 연결이 제어되고,
    상기 N 개의 비트라인 중 홀수 번 째 비트라인에 연결되는 비트라인 연결 제어부는, 상기 서브 셀 블록의 일 측에 배치되고,
    상기 N 개의 비트라인 중 짝수 번 째 비트라인에 연결되는 비트라인 연결 제어부는, 상기 서브 셀 블록의 다른 일 측에 배치되는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 단위칼럼선택라인은 제1 칼럼선택라인과 제2 칼럼선택라인을 포함하고,
    상기 비트라인에 대응하는 로컬입출력라인은 제1 로컬입출력라인과 제2 로컬입출력라인을 포함하고,
    상기 비트라인 연결 제어부는,
    상기 제1 칼럼선택라인의 제어신호에 따라 비트라인을 제1 로컬입출력라인과 전기적으로 연결하고,
    상기 제2 칼럼선택라인의 제어신호에 따라 비트라인을 제2 로컬입출력라인과 전기적으로 연결하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 N 개의 비트라인 중 홀수 번 째 비트라인에 연결되는 비트라인 연결 제어부는, 상기 서브 셀 블록의 일 측에 2M 단의 형태로 배치되고,
    상기 N 개의 비트라인 중 짝수 번 째 비트라인에 연결되는 비트라인 연결 제어부는, 상기 서브 셀 블록의 다른 일 측에 2M 단의 형태로 배치되는 반도체 메모리 장치.
    여기서, M은 1보다 크거나 같은 정수이다.
  11. 제 10 항에 있어서,
    상기 비트라인 연결 제어부는,
    대응하는 비트라인에 하나의 소스/드레인 단자가 연결되고, 상기 제1 칼럼선택라인에 게이트 단자가 연결되고, 상기 제1 로컬입출력라인에 다른 하나의 소스/드레인 단자가 연결되는 제1 칼럼선택라인 트랜지스터; 및
    상기 대응하는 비트라인에 하나의 소스/드레인 단자가 연결되고, 상기 제2 칼럼선택라인에 게이트 단자가 연결되고, 상기 제2 로컬입출력라인에 다른 하나의 소스/드레인 단자가 연결되는 제2 칼럼선택라인 트랜지스터를 포함하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 N이 8이고, 상기 M이 1인 경우에, 홀수 번째 비트라인에 연결되는 비트라인 연결 제어부의 배치구조는,
    비트라인 방향으로, 첫 번째 홀수 번 비트라인에 연결되는 상기 제1 칼럼선택라인 트랜지스터, 첫 번째 홀수 번 비트라인에 연결되는 상기 제2 칼럼선택라인 트랜지스터, 두 번째 홀수 번 비트라인에 연결되는 상기 제1 칼럼선택라인 트랜지스터, 두 번째 홀수 번 비트라인에 연결되는 상기 제2 칼럼선택라인 트랜지스터가 순서대로 제1 열에 배치되고,
    비트라인 방향으로, 네 번째 홀수 번 비트라인에 연결되는 상기 제1 칼럼선택라인 트랜지스터, 네 번째 홀수 번 비트라인에 연결되는 상기 제2 칼럼선택라인 트랜지스터, 세 번째 홀수 번 비트라인에 연결되는 상기 제1 칼럼선택라인 트랜지스터, 세 번째 홀수 번 비트라인에 연결되는 상기 제2 칼럼선택라인 트랜지스터가 순서대로 제2 열에 배치되는 반도체 메모리 장치.
  13. 제 11 항에 있어서,
    상기 N이 8이고, 상기 M이 2인 경우에, 홀수 번째 비트라인에 연결되는 비트라인 연결 제어부의 배치구조는,
    비트라인 방향으로, 첫 번째 홀수 번 비트라인에 연결되는 상기 제1 칼럼선택라인 트랜지스터, 첫 번째 홀수 번 비트라인에 연결되는 상기 제2 칼럼선택라인 트랜지스터, 네 번째 홀수 번 비트라인에 연결되는 상기 제1 칼럼선택라인 트랜지스터, 네 번째 홀수 번 비트라인에 연결되는 상기 제2 칼럼선택라인 트랜지스터, 두 번째 홀수 번 비트라인에 연결되는 상기 제1 칼럼선택라인 트랜지스터, 두 번째 홀수 번 비트라인에 연결되는 상기 제2 칼럼선택라인 트랜지스터, 세 번째 홀수 번 비트라인에 연결되는 상기 제1 칼럼선택라인 트랜지스터, 세 번째 홀수 번 비트라인에 연결되는 상기 제2 칼럼선택라인 트랜지스터가 일렬로 순서대로 배치되는 반도체 메모리 장치.
  14. 제 10 항에 있어서,
    상기 비트라인 연결 제어부는,
    대응하는 비트라인에 하나의 소스/드레인 단자가 연결되고, 상기 제1 칼럼선택라인에 게이트 단자가 연결되고, 상기 제1 로컬입출력라인에 다른 하나의 소스/드레인 단자가 연결되는 제1 도전형 제1 칼럼선택라인 트랜지스터;
    상기 대응하는 비트라인에 하나의 소스/드레인 단자가 연결되고, 제1 상보칼럼선택라인에 게이트 단자가 연결되고, 상기 제1 로컬입출력라인에 다른 하나의 소스/드레인 단자가 연결되는 제2 도전형 제1 칼럼선택라인 트랜지스터;
    상기 대응하는 비트라인에 하나의 소스/드레인 단자가 연결되고, 상기 제2 칼럼선택라인에 게이트 단자가 연결되고, 상기 제2 로컬입출력라인에 다른 하나의 소스/드레인 단자가 연결되는 제1 도전형 제2 칼럼선택라인 트랜지스터; 및
    상기 대응하는 비트라인에 하나의 소스/드레인 단자가 연결되고, 제2 상보칼럼선택라인에 게이트 단자가 연결되고, 상기 제2 로컬입출력라인에 다른 하나의 소스/드레인 단자가 연결되는 제2 도전형 제2 칼럼선택라인 트랜지스터를 포함하는 반도체 메모리 장치.
  15. 제 10 항에 있어서,
    상기 비트라인 연결 제어부는,
    대응하는 비트라인에 하나의 소스/드레인 단자가 연결되고, 상기 제1 칼럼선택라인에 게이트 단자가 연결되고, 상기 제1 로컬입출력라인에 다른 하나의 소스/드레인 단자가 연결되는 제1 도전형 제1 칼럼선택라인 트랜지스터;
    상기 제1 칼럼선택라인에 입력단이 연결되는 제1 인버터;
    상기 대응하는 비트라인에 하나의 소스/드레인 단자가 연결되고, 상기 제1 인버터의 출력단에 게이트 단자가 연결되고, 상기 제1 로컬입출력라인에 다른 하나의 소스/드레인 단자가 연결되는 제2 도전형 제1 칼럼선택라인 트랜지스터;
    상기 대응하는 비트라인에 하나의 소스/드레인 단자가 연결되고, 상기 제2 칼럼선택라인에 게이트 단자가 연결되고, 상기 제2 로컬입출력라인에 다른 하나의 소스/드레인 단자가 연결되는 제1 도전형 제2 칼럼선택라인 트랜지스터;
    상기 제2 칼럼선택라인에 입력단이 연결되는 제2 인버터; 및
    상기 대응하는 비트라인에 하나의 소스/드레인 단자가 연결되고, 상기 제2 인버터의 출력단에 게이트 단자가 연결되고, 상기 제2 로컬입출력라인에 다른 하나의 소스/드레인 단자가 연결되는 제2 도전형 제2 칼럼선택라인 트랜지스터를 포함하는 반도체 메모리 장치.
  16. 제 1 항에 있어서,
    비트라인 센스앰프 영역은,
    비트라인 방향으로 다수의 PMOS 트랜지스터가 일렬로 배치되는 하나 이상의 제1 P 영역; 및
    비트라인 방향으로 다수의 NMOS 트랜지스터가 일렬로 배치되는 하나 이상의 제1 N 영역을 포함하는 반도체 메모리 장치.
  17. 제 1 항에 있어서,
    상기 반도체 메모리 장치의 트랜지스터 웰 구조는,
    메모리 셀 트랜지스터가 형성되는 메모리 셀 영역;
    상기 메모리 셀 영역의 양측에 형성되고, 상기 메모리 셀 영역 측에 형성되는 내측 코어회로 트랜지스터와 주변회로 영역 측에 형성되는 외측 코어회로 트랜지스터가 형성되는 코어회로 영역; 및
    상기 코어회로 영역 외측에 형성되고, 주변회로 트랜지스터가 형성되는 주변회로 영역을 포함하고,
    상기 메모리 셀 트랜지스터의 웰과 상기 내측 코어회로 트랜지스터의 웰은 서로 분리되는 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 메모리 셀 트랜지스터의 웰은 제1 형 웰이고,
    상기 내측 코어회로 트랜지스터의 웰은 제1 형 웰이고,
    상기 메모리 셀 트랜지스터의 웰과 상기 내측 코어회로 트랜지스터의 웰 사이에 상기 제1 형 웰과 다른 제2 형 웰이 형성되고,
    상기 외측 코어회로 트랜지스터의 웰은 상기 제2 형 웰인 반도체 메모리 장치.
  19. 제 18 항에 있어서,
    상기 제1 형 웰은 p 웰이고, 상기 제2 형 웰은 n 웰이고,
    상기 메모리 셀 트랜지스터의 웰에는 제1 벌크 전압 단자와 접속되는 p+ 영역이 형성되고,
    상기 내측 코어회로 트랜지스터의 웰에는 제2 벌크 전압 단자와 접속되는 p+ 영역이 형성되고,
    상기 외측 코어회로 트랜지스터의 웰에는 제3 벌크 전압 단자와 접속되는 n+ 영역이 형성되는 반도체 메모리 장치.
  20. 제 1 항에 있어서,
    상기 복수의 STT-MRAM 셀 각각은,
    워드라인에 연결된 게이트, 소스라인에 연결된 소스를 갖는 메모리 셀 트랜지스터; 및
    상기 메모리 셀 트랜지스터의 드레인에 연결된 고정 층, 상기 고정층 위에 적층된 터널 배리어 층, 및 상기 터널 배리어 층 위에 적층되고 상기 비트라인에 연결된 자유 층을 포함하는 마그네틱 터널 정션(MTJ) 소자를 포함하는 자기저항 메모리 장치.
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TW102125322A TW201409466A (zh) 2012-08-17 2013-07-16 磁阻性記憶體元件之架構
JP2013152664A JP2014038686A (ja) 2012-08-17 2013-07-23 磁気抵抗メモリ装置の配置構造
DE102013108516.4A DE102013108516A1 (de) 2012-08-17 2013-08-07 Architektur einer magnetoresistiven Speichervorrichtung
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10978390B2 (en) 2015-11-30 2021-04-13 SK Hynix Inc. Electronic device including switching element and semiconductor memory
KR20220026246A (ko) * 2020-08-25 2022-03-04 한양대학교 산학협력단 효율적인 레이아웃을 위한 구조를 갖는 3차원 플래시 메모리

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8730719B1 (en) * 2010-12-03 2014-05-20 Iii Holdings 1, Llc MRAM with metal gate write conductors
US9165649B2 (en) * 2013-12-20 2015-10-20 Sandisk Technologies Inc. Systems and methods of shaping data
US9401361B2 (en) * 2014-02-12 2016-07-26 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement having first semiconductor device over first shallow well having first conductivity type and second semiconductor device over second shallow well having second conductivity type and formation thereof
KR102157359B1 (ko) * 2014-12-16 2020-09-17 삼성전자 주식회사 칼럼 디코더를 포함하는 저항성 메모리 장치 및 그 동작방법
WO2016114718A1 (en) * 2015-01-15 2016-07-21 Agency for Science,Technology and Research Memory device and method for operating thereof
KR20170045553A (ko) * 2015-10-19 2017-04-27 에스케이하이닉스 주식회사 재배선 라인을 구비하는 반도체 장치
KR20170045806A (ko) * 2015-10-20 2017-04-28 삼성전자주식회사 반도체 메모리 장치 및 이의 동작 방법
US9496036B1 (en) * 2015-11-30 2016-11-15 Winbond Electronics Corp. Writing method for resistive memory cell and resistive memory
US9715916B1 (en) * 2016-03-24 2017-07-25 Intel Corporation Supply-switched dual cell memory bitcell
CN111149166B (zh) * 2017-07-30 2024-01-09 纽罗布拉德有限公司 基于存储器的分布式处理器架构
CN109817253B (zh) * 2017-11-21 2020-11-03 上海磁宇信息科技有限公司 一种控制体电位的mram芯片
CN109873008A (zh) * 2017-12-01 2019-06-11 上海磁宇信息科技有限公司 一种使用深n阱隔离的mram芯片
US11145378B2 (en) * 2019-02-19 2021-10-12 Texas Instruments Incorporated Methods and apparatus to improve performance while reading a one-time programmable memory
CN109994137A (zh) * 2019-03-20 2019-07-09 浙江大学 一种单管单阻随机存储器阵列的快速写入方法
CN113330566B (zh) 2019-03-29 2024-10-15 汉阳大学校产学协力团 基于铁电材料的三维快闪存储器及其制造
US11081192B2 (en) 2019-10-30 2021-08-03 SanDiskTechnologies LLC Memory plane structure for ultra-low read latency applications in non-volatile memories
CN112992213B (zh) * 2019-12-16 2023-09-22 上海磁宇信息科技有限公司 存储器的列译码器
WO2022019522A1 (ko) * 2020-07-24 2022-01-27 한양대학교 산학협력단 집적도를 개선한 3차원 플래시 메모리
KR20220145470A (ko) * 2021-04-21 2022-10-31 삼성전자주식회사 메모리 장치 및 그의 동작 방법
US12106804B2 (en) 2022-10-11 2024-10-01 Globalfoundries U.S. Inc. Partitioned memory architecture with dual resistor memory elements for in-memory serial processing
US20240119974A1 (en) * 2022-10-11 2024-04-11 Globalfoundries U.S. Inc. Calibration methods and structures for partitioned memory architecture with single resistor or dual resistor memory elements
CN115394331B (zh) * 2022-10-31 2023-03-24 杭州领开半导体技术有限公司 组对结构非易失性存储器的局部位线选择电路及操作方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2717740B2 (ja) * 1991-08-30 1998-02-25 三菱電機株式会社 半導体集積回路装置
JPH09288614A (ja) * 1996-04-22 1997-11-04 Mitsubishi Electric Corp 半導体集積回路装置、半導体記憶装置およびそのための制御回路
JPH10199262A (ja) 1997-01-06 1998-07-31 Sony Corp センスアンプ回路
JP2000068486A (ja) 1998-08-26 2000-03-03 Toshiba Corp 不揮発性半導体メモリ
US6490217B1 (en) 2001-05-23 2002-12-03 International Business Machines Corporation Select line architecture for magnetic random access memories
JP2003158204A (ja) 2001-11-22 2003-05-30 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法
US6909628B2 (en) 2003-02-13 2005-06-21 Taiwan Semiconductor Manufacturing Company, Ltd. High density magnetic RAM and array architecture using a one transistor, one diode, and one MTJ cell
KR100542710B1 (ko) 2003-10-02 2006-01-11 주식회사 하이닉스반도체 차동 증폭기 및 이를 채용한 비트라인 센스 증폭기
US7283384B1 (en) 2004-03-24 2007-10-16 Silicon Magnetic Systems Magnetic memory array architecture
US7613868B2 (en) 2004-06-09 2009-11-03 Headway Technologies, Inc. Method and system for optimizing the number of word line segments in a segmented MRAM array
KR101024148B1 (ko) 2004-10-14 2011-03-22 주식회사 하이닉스반도체 반도체 메모리 소자
JP4160550B2 (ja) 2004-10-29 2008-10-01 株式会社東芝 不揮発性半導体記憶装置
US20070076500A1 (en) 2005-09-28 2007-04-05 Hynix Semiconductor Inc. Semiconductor memory device
JP5076361B2 (ja) 2006-05-18 2012-11-21 株式会社日立製作所 半導体装置
KR100752669B1 (ko) 2006-08-22 2007-08-29 삼성전자주식회사 오픈 비트 라인 구조를 가지는 반도체 메모리 장치의 비트라인 센스 앰프
JP4428384B2 (ja) 2006-12-25 2010-03-10 エルピーダメモリ株式会社 半導体記憶装置
KR100813628B1 (ko) 2007-01-08 2008-03-14 삼성전자주식회사 타이밍에 따라서 래치 타입이 변하는 데이터 버스 감지증폭기를 포함하는 반도체 메모리 장치 및 그것의 데이터감지 방법
KR100855572B1 (ko) 2007-04-04 2008-09-01 삼성전자주식회사 반도체 메모리 장치에서의 비트라인 센스앰프의레이아웃구조
JP2010027143A (ja) 2008-07-18 2010-02-04 Toshiba Corp 半導体記憶装置
JP2010040123A (ja) 2008-08-06 2010-02-18 Renesas Technology Corp 半導体装置
JP2011003830A (ja) 2009-06-22 2011-01-06 Renesas Electronics Corp 半導体装置
KR101610829B1 (ko) 2009-12-15 2016-04-11 삼성전자주식회사 트리플 웰 구조를 가지는 플래시 메모리 소자

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10978390B2 (en) 2015-11-30 2021-04-13 SK Hynix Inc. Electronic device including switching element and semiconductor memory
KR20220026246A (ko) * 2020-08-25 2022-03-04 한양대학교 산학협력단 효율적인 레이아웃을 위한 구조를 갖는 3차원 플래시 메모리

Also Published As

Publication number Publication date
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TW201409466A (zh) 2014-03-01
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US9047966B2 (en) 2015-06-02
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