JP2011003830A - 半導体装置 - Google Patents

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Abstract

【課題】ソフトエラー耐性に優れた、微細構造を有する半導体装置を提供すること。
【解決手段】本発明は、複数のトランジスタを含むメモリセル領域Ｃｅｌｌとメモリセル領域Ｃｅｌｌに隣接して配置されたコア領域Ｃｏｒｅとを備える。メモリセル領域Ｃｅｌｌ及びコア領域Ｃｏｒｅは、基板１と、基板１上に形成されたｐ型ウェル領域２及びｎ型ウェル領域３を備える。また、メモリセル領域Ｃｅｌｌは、基板１とｐ型ウェル領域２及びｎ型ウェル領域３の下に形成されたｐ型深ウェル領域５ａを備える。ｐ型深ウェル領域５ａは、少なくともｐ型ウェル領域２と接している。
【選択図】図１

Description

本発明は半導体装置に関し、特にソフトエラー耐性に優れる半導体装置に関する。
ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタによりメモリセルを構成する半導体装置として、例えばＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が利用されている。このＳＲＡＭにおいては、自然放射線に起因するラッチアップやソフトエラーが発生することが知られている。
ラッチアップを防止するための構造が、例えば、特許文献１に開示されている。特許文献１では、ｐ型ウェル領域とｎ型ウェル領域を上層と下層からなる２層構造としている。その下層において、ｐ型ウェル領域とｎ型ウェル領域を離間することで、リーク電流を低減してラッチアップを防止している。
また、ソフトエラー耐性を向上させるための構造が、特許文献２〜６に開示されている。特許文献２では通常のウェル領域の一部の下部に深ウェル領域を設けて、放射線入射によるＭＯＳトランジスタの空乏層の変化を抑制し、ソフトエラー耐性を向上させる構造が提案されている。
特許文献３では、通常のウェル領域の下部に、当該ウェル領域とは離隔している埋め込み領域を設けている。この埋め込み領域により、放射線入射で発生した少数キャリアがメモリセルに侵入することを防止して、ソフトエラー耐性を向上させることができる。
特許文献４では、通常のウェル領域の一部の下部に、高濃度の不純物濃度を有する領域や、埋め込み層を設ける構造が提案されている。不純物濃度の変化による接合容量の増加や、埋め込み層により放射線入射で生じた電流が回路に流れ込むことを抑制して、ソフトエラー耐性を向上させることができる。
特許文献５では、メモリセル領域におけるウェル領域を、その周辺領域におけるウェル領域よりも浅く形成している。これにより、メモリセル領域におけるウェル領域に、放射線入射により発生した電荷が収集され難くなり、ソフトエラー耐性が向上する。
特許文献６では、半導体基板上に、半導体基板と異なる導電型を有する埋め込み層を形成することで、入射したα線の走行を制限し、ソフトエラー耐性を向上させることができるとしている。
特許文献６にかかる半導体装置の構成について説明する。図５は、特許文献６にかかる半導体装置の構成を模式的に示す断面図である。この半導体装置は、図５に示すように、有効メモリセル領域１００、周辺回路領域２００及びダミーセル領域３００に区分される。
この半導体装置は、ｐ型のシリコン基板４０上に、ｐ型ウェル領域４２、ｎ型ウェル領域４６が形成されている、有効メモリセル領域１００及びダミーセル領域３００においては、ｐ型ウェル領域とシリコン基板４０との間に、ｎ型埋め込み層５０が形成されている。また、ｐ型ウェル領域４２及び型ウェル領域４６の上には、素子分離領域１８が形成されている。また、ｐ型ウェル領域４２、ｎ型ウェル領域４６及び素子分離領域１８上には、ゲート層１６が形成されている。
次に、この半導体装置でソフトエラーが発生するメカニズムについて説明する。一般に、ＣＭＯＳトランジスタ集積素子におけるソフトエラーを考慮すると、ＮＭＯＳ（Ｎ−ｃｈａｎｎｅｌ Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのハイレベルの保持ノードが自然放射線の影響を受けやすい。これは、電子の移動度が高いことと、ＰＭＯＳ（Ｐ−ｃｈａｎｎｅｌ Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタがハイレベルを保つための電流駆動能力が小さいことが理由である。図６Ａ〜Ｃはこの半導体装置において、ｐ型ウェル領域４２に形成されたＮＭＯＳトランジスタの構成を模式的に示す断面図である。図６Ａに示すように、このＮＭＯＳトランジスタは、シリコン基板４０上に、ｎ型埋め込み層５０とｐ型ウェル領域４２が順に形成されている。
ｐ型ウェル領域４２上には、ゲート絶縁膜６３を介して、ゲート層１６が形成されている。ｐ型ウェル領域４２の表層部には、グランド電位ＧＮＤと接続されたソース電極６１と、ハイレベル電位ＨＩＧＨに接続されたドレイン電極６２が形成されている。また、ｐ型ウェル領域４２の一部には、隣接するトランジスタを分離するための素子分離領域１８が形成されている。
このＮＭＯＳトランジスタに、例えば上方からα線が入射すると、図６Ａに示すように、α線の軌跡に沿って電子と正孔が対生成される。
また、生成された電子の一部は、図６Ｂに示すように、ｎ型埋め込み層５０に流れるので、ハイレベル電位ＨＩＧＨを保持しているノードに流れ込む電子は減ることとなる。このため、ｎ型埋め込み層を形成した半導体装置は、一般に、ソフトエラー耐性が向上する。
特開２０００−１６４８１９号公報 特開２００６−５９８８０号公報 特開平６−２７５７９６号公報 特開２００５−１６６７２３号公報 特開平６−３１０６８３号公報 特開２００３−２１８３２３号公報
ところが、発明者らは、６５ｎｍノード以降の微細な構造の半導体装置に対して、特許文献６で開示されているように、ｐ型のシリコン基板上にｎ型埋め込み層を形成しても、ソフトエラー耐性を向上させることはできず、却ってソフトエラー耐性が低下する場合があることを見出した。以下で、そのメカニズムについて説明する。
この半導体装置では、電子が流れ出した後に残存した正孔は、図６Ｃに示すように、ｐ型ウェル領域２に閉じ込められる。
また、このＮＭＯＳトランジスタは、６５ｎｍノード以降の微細構造を有しているため、チャネル長が短く、ソースとドレインとの間の寄生バイポーラ効果による影響が大きい。よって、ｐ型ウェル領域４２に閉じ込められた正孔は、ソースとゲートとの間の寄生バイポーラ効果を増幅する。
そのため、ソースからドレインを経由して、ハイレベル電位ＨＩＧＨを保持しているノードに電子が流れ込み、ソフトエラー耐性が低下してしまうと考えられる。
さらにまた、６５ｎｍノード以降の微細な構造のＣＭＯＳトランジスタを利用した半導体装置においては、特許文献１で開示されている構造では、ｐ型ウェル領域とｎ型ウェル領域を離間して形成することは困難である。また、特許文献２〜５で開示されている構造を作製するには、精密な位置合わせが必要な工程を要する。さらに、特許文献５で開示されている構造では、深さの異なるウェル領域を形成するので、深さが異なるウェルごとに製造工程を追加しなければならない。そのため、これらの構造は作製工程が複雑であり、コスト増加に帰結する。
従って、これらの構造を適用することにより、６５ｎｍノード以降の微細構造を有する半導体装置のソフトエラー耐性を向上させることは、技術面及びコスト面の観点から困難である。
本発明の一態様である半導体装置は、複数のトランジスタを含むメモリセル領域と、前記メモリセル領域に隣接して配置されたコア領域とを少なくとも備え、前記メモリセル領域及び前記コア領域は、半導体基板と、前記半導体基板上に形成されたｎ型ウェル領域及び第１のｐ型ウェル領域とを少なくとも備え、前記メモリセル領域は、前記半導体基板と前記ｎ型ウェル領域及び前記第１のｐ型ウェル領域との間に形成された第２のｐ型ウェル領域を少なくとも備え、前記第２のｐ型ウェル領域は、少なくとも前記第１のｐ型ウェル領域と接しているものである。
本発明は、第２のｐ型ウェル領域により、メモリセル領域内のＮＭＯＳトランジスタが形成される第１のｐ型ウェル領域が接続されている。これにより、自然放射線の入射による、第１のｐ型ウェル領域の電位変動を緩和してラッチアップの発生を防止できる。さらに、発生した正孔の閉じ込め緩和により、ＮＭＯＳトランジスタのソースとドレインとの間の寄生バイポーラ効果の増幅を抑制し、ソフトエラー耐性を向上させることができる。
本発明によれば、ソフトエラー耐性に優れた、微細構造を有する半導体装置を提供することができる。
実施の形態１にかかる半導体装置の構成を模式的に示す断面図である。 実施の形態１にかかる半導体装置の製造工程を模式的に示す断面図である。 実施の形態１にかかる半導体装置の製造工程を模式的に示す断面図である。 実施の形態１にかかる半導体装置の製造工程を模式的に示す断面図である。 実施の形態１にかかる半導体装置におけるＮＭＯＳトラジスタの構成を模式的に示す断面図である。 実施の形態１にかかる半導体装置におけるＮＭＯＳトラジスタの構成を模式的に示す断面図である。 実施の形態２にかかる半導体装置の構成を模式的に示す断面図である。 特許文献６にかかる半導体装置の構成を模式的に示す断面図である。 特許文献６にかかる半導体装置におけるＮＭＯＳトラジスタの構成を模式的に示す断面図である。 特許文献６にかかる半導体装置におけるＮＭＯＳトラジスタの構成を模式的に示す断面図である。 特許文献６にかかる半導体装置におけるＮＭＯＳトラジスタの構成を模式的に示す断面図である。
以下、図面を参照して本発明の実施の形態について説明する。
実施の形態１
まず、実施の形態１にかかる半導体装置について説明する。図１は、この半導体装置の構成を模式的に示す断面図である。この半導体装置は、図１に示すように、例えばｐ型シリコンからなる基板１上に、シリコンからなるｐ型ウェル領域２とｎ型ウェル領域３が交互に設けられている。ｐ型ウェル領域２及びｎ型ウェル領域３には、素子を分離するための素子分離４が形成されている。なお、図示しないが、素子分離４で区切られたｐ型ウェル領域２上には電極等が設けられ、Ｎｃｈトランジスタが形成されている。また、ｎ型ウェル領域３上には、Ｐｃｈトランジスタが形成されている。
また、この半導体装置は、メモリセル領域Ｃｅｌｌとコア領域Ｃｏｒｅとに区分される。メモリセル領域には、例えば、高密度に集積されたＣＭＯＳトランジスタにより構成されるメモリセルが配置される。また、コア領域には、例えば、ＳｏＣ（Ｓｙｓｔｅｍ−ｏｎ−ａ−ｃｈｉｐ）における論理回路やアナログコア領域などが配置される。
メモリセル領域Ｃｅｌｌにおいては、ｐ型ウェル領域２及びｎ型ウェル領域３と基板１との間に、ｐ型ウェル領域２と接して、ｐ型深ウェル領域５ａが形成されている。
なお、図１ではｎ型ウェル領域３とｐ型深ウェル領域５ａとは接しているが、ｎ型ウェル領域３とｐ型深ウェル領域５ａとは、接しない構成としても構わない。
また、ｐ型深ウェル領域５ａは基板１に比べて、電気抵抗が小さい。
ここで、ｐ型深ウェル領域５ａの深さを、ｐ型ウェル領域２及びｎ型ウェル領域３の表面から、ｐ型深ウェル領域５ａの上面までの距離とする。本実施の形態におけるｐ型深ウェル領域５ａの深さは、例えば、１．０μｍである。なお、ｐ型深ウェル領域５ａは、ｐ型ウェル領域２及びｎ型ウェル領域３を用いて作製されるトランジスタの特性が低下しない程度の深さで形成することが望ましい。
次に、この半導体装置の製造方法について説明する。図２Ａ〜Ｃは、この半導体装置の製造工程を模式的に示す断面である。まず、図２Ａに示すように、フォトリソグラフィにより、基板１上にレジスト６を形成する。レジスト６は、メモリセル領域Ｃｅｌｌに開口を有し、コア領域Ｃｏｒｅを覆っている。このレジスト６をマスクとして、例えばホウ素をイオン注入し、メモリセル領域Ｃｅｌｌにおいて、基板１の主面から所定の深さの部分に、ｐ型深ウェル領域５ａを形成する。その後、レジスト６を除去する。
次に、図２Ｂに示すように、フォトリソグラフィにより、レジスト７を形成する。続いて、レジスト７をマスクとして、例えばホウ素をイオン注入し、ｐ型ウェル領域２を形成する。その後、レジスト７を除去する。
次に、図２Ｃに示すように、フォトリソグラフィにより、ｐ型ウェル領域２上にレジスト８を形成する。続いて、レジスト８をマスクとして、例えばリンをイオン注入し、ｎ型ウェル領域３を形成する。その後、レジスト８を除去する。
次に、例えば誘電体からなる素子分離４を形成し、図１に示す構成を有する半導体装置を作製する。なお、図示しないが、この後、ｐ型ウェル領域２及びｎ型ウェル領域３上に、電極等を形成して、トランジスタ構造を形成する。
次に、この半導体装置におけるソフトエラー耐性について説明する。図３Ａ及びＢは、この半導体装置のメモリセル領域Ｃｅｌｌに形成されたＮＭＯＳトランジスタの構成を模式的に示す断面図である。図３Ａに示すように、このＮＭＯＳトランジスタは、基板１上に、ｐ型深ウェル領域５ａとｐ型ウェル領域２が順に形成されている。
ｐ型ウェル領域２上には、ゲート絶縁膜１１を介して、ゲート電極１２が形成されている。ｐ型ウェル領域２の表層部には、グランド電位ＧＮＤと接続されたソース電極９と、ハイレベル電位ＨＩＧＨに接続されたドレイン電極１０が形成されている。なお、ソース電極９及びドレイン電極１０は、ｎ＋型の導電型を有し、例えば、リンをイオン注入することにより形成される。また、ｐ型ウェル領域２の一部には、隣接するトランジスタを分離するための素子分離４が形成されている。
また、このＮＭＯＳトランジスタは、例えば６５ｎｍノード以降のデザインルールで設計されており、チャネル長が短い。そのため、ソースとドレインとの間の寄生バイポーラ効果の影響が大きい。このＮＭＯＳトランジスタに、例えば上方からα線が入射すると、図３Ａに示すように、α線の軌跡に沿って電子と正孔が対生成される。
ところが、このＮＭＯＳトランジスタにはｐ型深ウェル領域５ａが形成されているため、生成された正孔は、図３Ｂに示すように、ｐ型ウェル領域２及びｐ型深ウェル領域５ａに分散する。そのため、寄生バイポーラトランジスタによるバイポーラ効果の増幅を抑制することができる。よって、ソースからドレインへ流入する電子は低減され、ソフトエラー耐性を向上させることができる。
すなわち、６５ｎｍノード以降の微細構造を有する半導体装置に本構成を適用することにより、ソフトエラー耐性の向上を実現できる。これは、ｎ型深ウェル領域やｎ型埋め込み層を形成することによっては実現できない、本発明の顕著な効果であると言える。
また、この半導体装置では、ｐ型深ウェル領域５ａは複数のｐ型ウェル領域２と接して形成されているので、いずれかのｐ型ウェル領域２に放射線が入射して、電位変動が発生しても、ｐ型深ウェル領域５ａを通じてその電位変動は緩和されるので、ラッチアップ及びソフトエラーの発生を抑制することができる。
加えて、ｐ型深ウェル領域５ａは、基板１よりも電気抵抗が小さい。そのため、自然放射線の入射により発生した電荷を効率的に分散させることができ、ソフトエラー耐性を向上させることができる。
さらに、基板１はｐ型深ウェル領域５ａよりも電気抵抗が大きいので、コア領域Ｃｏｒｅで発生するノイズは基板１で阻止される。すなわち、コア領域Ｃｏｒｅで発生するノイズが、基板１を介して、コア領域Ｃｏｒｅ内の別の回路領域や、メモリセル領域Ｃｅｌｌに伝搬することを抑制できる。従って、本構成によれば、特に低抵抗の基板を用いる場合と比べて、基板ノイズ抑制に優れた半導体装置を得ることができる。
従って、ラッチアップ及びソフトエラー発生の抑制と、基板ノイズ抑制の観点から、ｐ型深ウェル領域５ａは、メモリセル領域Ｃｅｌｌを覆うように形成することが望ましい。
さらにまた、上述の製造方法によれば、ｐ型深ウェル領域５ａを形成する工程を、１工程を追加するのみで、この半導体装置を作製できる。また、ｐ型深ウェル領域５ａはメモリセル領域Ｃｅｌｌにおける複数のｐ型ウェル領域２と接して形成されるので、大きな面積を有する。よって、イオン注入時のマスクとなるレジスト６を作製する際の位置合わせ及び寸法制御に要求される精度を緩和することができる。従って、安価なプロセス技術及び製造装置を適用でき、コスト低減に効果的である。
実施の形態２
本実施の形態にかかる半導体装置は、図１に半導体装置において、ｐ型深ウェル領域を設ける位置を変更したものである。図４は、本実施の形態にかかる半導体装置の構成を模式的に示す断面図である。この半導体装置では、図４に示すように、ｐ型深ウェル領域５ｂが、基板１の底面まで形成されている。また、図示していないが、基板１は、さらに別の基板上に形成された半導体層としてもよい。その他の構成は、図１と同様であるので説明を省略する。
この半導体装置の製造方法について説明する。この半導体装置は、基板１の領域とｐ型深ウェル領域５ｂとを、例えばエピタキシャル成長させることにより別々の工程で形成する。その他の製造工程については、実施の形態１と同様であるので、説明を省略する。
さらに、上述の製造工程による加工を行った後に、基板１の下側からｐ型深ウェル領域５ｂが露出するまで薄層化を行ってもよい。
本実施の形態にかかる半導体装置においては、ｐ型深ウェル領域５ｂをイオン注入で形成する場合に比べてより深くまで形成できるので、シート抵抗を小さくすることができる。そのため放射線の入射によるｐ型ウェル領域２の電位変動がより効率的に緩和される。従って、本構成によれば、さらにソフトエラー耐性を向上させることができる。
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、ｎ型ウェル領域を形成するためにイオン注入される不純物はリンに限られず、例えばヒ素などの他の不純物を用いてもよい。
１ 基板
２ ｐ型ウェル領域
３ ｎ型ウェル領域
４ 素子分離
５ａ、５ｂ ｐ型深ウェル領域
６、７、８ レジスト
９ ソース電極
１０ ドレイン電極
１１ ゲート絶縁膜
１２ ゲート電極
１６ ゲート層
１８ 素子分離領域
４０ シリコン基板
４２ ｐ型ウェル領域
４６ ｎ型ウェル領域
５０ ｎ型埋め込み層
６１ ソース電極
６２ ドレイン電極
６３ ゲート絶縁膜
１００ 有効メモリセル領域
２００ 周辺回路領域
３００ ダミーセル領域
Ｃｅｌｌ メモリセル領域
Ｃｏｒｅ コア領域
ＧＮＤ グランド電位
ＨＩＧＨ ハイレベル電位

Claims (8)

  1. 複数のトランジスタを含むメモリセル領域と、
    前記メモリセル領域に隣接して配置されたコア領域とを少なくとも備え、
    前記メモリセル領域及び前記コア領域は、
    半導体基板と、
    前記半導体基板上に形成されたｎ型ウェル領域及び第１のｐ型ウェル領域とを少なくとも備え、
    前記メモリセル領域は、
    前記半導体基板と前記ｎ型ウェル領域及び前記第１のｐ型ウェル領域との間に形成された第２のｐ型ウェル領域を少なくとも備え、
    前記第２のｐ型ウェル領域は、少なくとも前記第１のｐ型ウェル領域と接している半導体装置。
  2. 前記半導体基板と、前記ｎ型ウェル領域及び前記第１のｐ型ウェル領域と、の間に形成された半導体層を更に備え、
    前記第２のｐ型ウェル領域は、前記半導体層を貫通して形成されていることを特徴とする、
    請求項１に記載の半導体装置。
  3. 前記第２のｐ型ウェル領域は前記半導体層よりも電気抵抗が小さいことを特徴とする、
    請求項２に記載の半導体装置。
  4. 前記半導体層はｐ型の導電性を有することを特徴とする、
    請求項２又は３に記載の半導体装置。
  5. 前記第２のｐ型ウェル領域は前記半導体基板よりも電気抵抗が小さいことを特徴とする、
    請求項１乃至４のいずれか一項に記載の半導体装置。
  6. 前記半導体基板はｐ型の導電性を有することを特徴とする、
    請求項１乃至５のいずれか一項に記載の半導体装置。
  7. 前記第２のｐ型ウェル領域は前記ｎ型ウェル領域と接していることを特徴とする、
    請求項１乃至６のいずれか一項に記載の半導体装置。
  8. 前記半導体基板はシリコンからなることを特徴とする、
    請求項１乃至７のいずれか一項に記載の半導体装置。
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