JP4609907B2 - 半導体集積回路 - Google Patents
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Description
また、ラッチアップ以外の問題にも、電荷収集拡散層を設けるだけではMISFETのソース拡散層から基板電位/ウエル電位拡散層が遠く離れることでMISFETの動作が不安定になる可能性がある。本発明ではソース拡散層近傍またはソース拡散層に接触するように基板電位/ウエル電位拡散層を設けるのでこのような問題は起きない。
以下に、図面を参照して本発明を実施するための形態について説明を行う。以下の実施形態においては、本発明の構成をMISFET(Metal−Insulator−Semiconductor Field Effect Transistors:)に適用する場合を例示して説明を行っていく。
以下に、本願発明の半導体集積回路1の第2実施形態について説明を行う。第2実施形態の半導体集積回路1は、4本のゲート電極5を有するトランジスタ2を備えている。図5は、第2実施形態の半導体集積回路1に備えられるトランジスタ2の構成を例示する平面図である。第2実施形態のトランジスタ2は、交互に配置されたソース拡散層3とドレイン拡散層4とを含み、そのソース拡散層3とドレイン拡散層4に挟まれたゲート電極5を備えている。ドレイン拡散層4は、ゲート電極5の下のチャネル領域を介して、ソース拡散層3に隣り合っている。そのソース拡散層3は、第4電荷収集拡散層14を介して第1電荷収集拡散層11に接続され、第5電荷収集拡散層15を介して第2電荷収集拡散層12に接続されている。
以下に、本願発明の第3実施形態について説明を行う。本願発明は、より微細化されたトランジスタ2に適用可能である。したがって、第3実施形態では、より微細化されたトランジスタ2に本願発明を対応させた場合の構成・動作について説明を行う。図9は、第3実施形態のトランジスタ2の構成を例示する平面図である。第3実施形態のトランジスタ2は、第2実施形態にトランジスタ2には、それら自身の電気的特性を可能な限り同じ特性とするために、ゲート電極や拡散層の加工均一性の確保や素子分離絶縁膜から拡散層への応力均一性の確保などから、ダミーゲート電極23とダミーソース拡散層24とを備えている。この、ダミーゲート電極とダミーソース拡散層とは、それらがMISFETとして動作しないように、例えばNMISFET領域であれば、そのダミーゲート電極とダミーソース拡散層とは接地電位にしておく。また、その第3実施形態のトランジスタ2の周囲には、第1電荷収集拡散層11と、第2電荷収集拡散層12と、拡散層21と、拡散層22とを備えている。
以下に、本願発明の第4実施形態について説明を行う。図11は、第4実施形態の半導体集積回路1の構成を例示する平面図である。第4実施形態の半導体集積回路1は、トランジスタ2の周囲に、第1電荷収集拡散層11と第2電荷収集拡散層12とを備えている。その第1電荷収集拡散層11と第2電荷収集拡散層12は、ゲート幅方向に直角な方向に延伸している。また、第4実施形態の半導体集積回路1は、トランジスタ2の周囲に第1ラッチアップ抑制拡散層16と第2ラッチアップ抑制拡散層17とを備えている。その第1ラッチアップ抑制拡散層16と第2ラッチアップ抑制拡散層17とは、ダミーソース拡散層24(またはソース拡散層3)と異なる導電型の拡散層で構成されている。
以下に、本発明の第5実施形態について説明を行う。図13は、第5実施形態の半導体集積回路1の構成を例示する平面図である。第5実施形態の半導体集積回路1は、第1ラッチアップ抑制拡散層16と第2ラッチアップ抑制拡散層17に加え、更に第3ラッチアップ抑制拡散層25と第4ラッチアップ抑制拡散層26とを含んでいる。換言すると、第5実施形態の半導体集積回路1は、トランジスタ2の周囲に、P型拡散層領域を多く配置している。図14は、図13のA−A’断面の模式図である。第5実施形態では、第4実施形態と同様に、第1ラッチアップ抑制拡散層16は、素子分離絶縁膜6を介してダミーソース拡散層24の隣に構成されている。また、第2ラッチアップ抑制拡散層17は、素子分離絶縁膜6を介してダミーソース拡散層24の隣に構成されている。
以下に、本発明の第6実施形態について説明を行う。第6実施形態では、半導体集積回路1が、PN分離面に対して、ゲート電極が平行に配置されているMISFETを備えている場合を例示する。図15は、第6実施形態の半導体集積回路1の構成を例示する平面図である。機能回路ブロックのレイアウトによっては、PN分離面に対して、MISFETのゲート電極を平行に配置したレイアウトを行うことがある。
以下に、本発明の第7実施形態について説明を行う。第7実施形態の半導体集積回路1は、多段積みにしたレイアウトのMISFETを含んでいる。図16は、本発明の第7実施形態の構成を例示する平面図である。図16を参照すると、第7実施形態の半導体集積回路1は、隣接するMISFETの拡散層同士を近づけて互いの拡散層に電荷を分配するような構成を備えている。なお、第7実施形態において、隣接するMISFETのドレインは、異なる電圧であることが好ましい。また、隣接するMISFETは、独立した回路であることが好ましい。
以下に、本発明の第8実施形態について説明を行う。図17は、第8実施形態の半導体集積回路1の構成を例示する平面図である。第8実施形態の半導体集積回路1において、隣接するMISFETを、同じ回路節点であるか否かに依存することなく、構成することができる。なお、上述の実施形態では、MISFETの拡散層レイアウトが2段の場合を例示したが、3段以上の場合でも同様な考えで実現できる。
以下に、本発明の第9実施形態について説明を行う。図18は、第9実施形態を説明するためのラッチ回路の回路図である。図18において、情報保持(情報記憶)ノードは、2つ(N1とN2)あり、どちらもCMOSインバータ回路のフリップフロップと、CMOSトランスファ回路からなる。このため、どちらのノードにおいても、2つのNMOSFET(NMISFET)と、2つのPMOSFET(PMISFET)の拡散層が各々存在する。
2…トランジスタ
3…ソース拡散層
4…ドレイン拡散層
5…ゲート電極
6…素子分離絶縁膜
7…ゲート絶縁膜
8…P型基板
9…Nウエル
11…第1電荷収集拡散層
12…第2電荷収集拡散層
13…第3電荷収集拡散層
14…第4電荷収集拡散層
15…第5電荷収集拡散層
16…第1ラッチアップ抑制拡散層
17…第2ラッチアップ抑制拡散層
21…拡散層
22…拡散層
23…ダミーゲート電極
24…ダミーソース拡散層
25…第3ラッチアップ抑制拡散層
26…第4ラッチアップ抑制拡散層
31…第1電荷収集拡散層
32…第2電荷収集拡散層
33…第1ラッチアップ抑制拡散層
34…第2ラッチアップ抑制拡散層
35…第3電荷収集拡散層
36…CMISFET
37…NMISFET
38…PMISFET
41…第1電荷収集拡散層
42…第2電荷収集拡散層
43…第3電荷収集拡散層
44…第4電荷収集拡散層
45…第5電荷収集拡散層
46…第1ラッチアップ抑制拡散層
47…第2ラッチアップ抑制拡散層
L…ゲート長
W…ゲート幅
Claims (5)
- 第一導電型のドレイン拡散層とソース拡散層、およびゲート電極、前記第一導電型と反対導電型の第二導電型の基板/ウエルからなるMISFETにおいて、
前記ドレイン拡散層の周囲少なくとも2辺の素子分離面に対向する位置に、前記第一導電型と同導電型の第一の拡散層を、素子分離絶縁膜を介して所定間隔で2箇所以上設け、前記ソース拡散層近傍またはソース拡散層に接触するように、前記第二導電型の第二の拡散層を設け、
前記第一の拡散層のうち、少なくとも2箇所の拡散層は、間に前記ドレイン拡散層を挟んで互いに平行配置され、
前記2箇所の拡散層のうち、1箇所または2箇所の拡散層は、チャネル位置を越えて前記ソース拡散層方向にチャネルに平行する方向に延伸配置され、さらにチャネル方向に垂直方向に延伸配置され
前記チャネル方向に垂直方向に延伸配置された拡散層は、前記ソース拡散層に接触するように配置されていることを特徴とする
半導体集積回路装置。 - 請求項1に記載の半導体集積回路装置において、
前記2辺は、前記ゲート電極と直交する方向であることを特徴とする
半導体集積回路装置。 - 請求項1に記載の半導体集積回路装置において、
前記第二導電型の第二の拡散層は、基板電位/ウエル電位であることを特徴とする
半導体集積回路装置。 - 請求項3に記載の半導体集積回路装置において、
前記第二の拡散層は、前記ゲート電極と平行する方向に設けられていることを特徴とする
半導体集積回路装置。 - 請求項1に記載の半導体集積回路において、
前記MISFETは、
ドレイン拡散層と、ソース拡散層と、ダミーゲート電極と、ダミー拡散層と
を有し、
少なくとも一箇所は、前記ソース拡散層−前記ダミーゲート電極−前記ダミー拡散層の順に並んでいることを特徴とする
半導体集積回路装置。
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