JPS62276852A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS62276852A JPS62276852A JP61119758A JP11975886A JPS62276852A JP S62276852 A JPS62276852 A JP S62276852A JP 61119758 A JP61119758 A JP 61119758A JP 11975886 A JP11975886 A JP 11975886A JP S62276852 A JPS62276852 A JP S62276852A
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 238000009792 diffusion process Methods 0.000 claims abstract description 23
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 8
- 229910052782 aluminium Inorganic materials 0.000 description 8
- 239000000758 substrate Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 239000011295 pitch Substances 0.000 description 4
- 238000003491 array Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
この発明は、半導体集積回路装置、特に設計の自由度を
高くしてより一層の高集積化高性能化を図るとともにラ
ッチア・ツブ耐量の向上を図ったＣＭＯＳマスタスライ
ス方式の半導体集積回路装置に関するものである。
高くしてより一層の高集積化高性能化を図るとともにラ
ッチア・ツブ耐量の向上を図ったＣＭＯＳマスタスライ
ス方式の半導体集積回路装置に関するものである。
第５図は例えば特開昭６０−７４６４７号公報に示され
た従来の基本セルを示し、図において、２日はゲート電
極、２９はｐ゛型ソース・ドレイン領域、３０はｎ＋型
基板コンタクト拡散領域、３１はｐ。
た従来の基本セルを示し、図において、２日はゲート電
極、２９はｐ゛型ソース・ドレイン領域、３０はｎ＋型
基板コンタクト拡散領域、３１はｐ。
型ウェルコンタクト拡散領域、３２はｎ゛型ソース・ド
レイン領域、３３はｐ型ＭＯＳトランジスタ、３４はｎ
型ＭＯＳトランジスタであり、３５はこれら２８〜３４
で構成された基本セルである。
レイン領域、３３はｐ型ＭＯＳトランジスタ、３４はｎ
型ＭＯＳトランジスタであり、３５はこれら２８〜３４
で構成された基本セルである。
このような従来の基本セルでは、基板用コンタクト拡散
領域３０及びウェル用コンタクト拡散領域３１を、一対
になっているｐ型ＭＯＳトランジスタ３３とｎ型ＭＯＳ
トランジスタ３４との間に配置して基板電位、ウェル電
位を十分とるとともに、ｎ型ＭＯＳトランジスタ３３と
ｎ型ＭＯＳトランジスタ３４の間で発生するラフチアツ
ブ現象に対する耐量を向上させており、またｎ型ＭＯＳ
トランジスタとｎ型ＭＯ３＋−ランジスタのゲート電極
を共通接続することによって基本セルのサイズを小さく
し、集積度を高めていた。
領域３０及びウェル用コンタクト拡散領域３１を、一対
になっているｐ型ＭＯＳトランジスタ３３とｎ型ＭＯＳ
トランジスタ３４との間に配置して基板電位、ウェル電
位を十分とるとともに、ｎ型ＭＯＳトランジスタ３３と
ｎ型ＭＯＳトランジスタ３４の間で発生するラフチアツ
ブ現象に対する耐量を向上させており、またｎ型ＭＯＳ
トランジスタとｎ型ＭＯ３＋−ランジスタのゲート電極
を共通接続することによって基本セルのサイズを小さく
し、集積度を高めていた。
従って、基本セルを規則正しく配列したゲートアレイで
は、各基本セル列間の距離は十分においているので上述
のように、異なる導電型ＭＯＳトランジスタ相互間に基
板用コンタクト拡散領域３０及びウェル用コンタクト拡
散領域３１を設けた基本セルで問題なかった。
は、各基本セル列間の距離は十分においているので上述
のように、異なる導電型ＭＯＳトランジスタ相互間に基
板用コンタクト拡散領域３０及びウェル用コンタクト拡
散領域３１を設けた基本セルで問題なかった。
従来のゲートアレイにおける基本セルは以上のように構
成されているので、ゲート数が少なくて配線帯の幅が狭
いゲートアレイ、敷き詰め方式ゲートアレイなどのよう
に基本セル列間の距離が短かくなった場合、２つの基本
セル列の内、どちらか一方の列のｐ型ＭＯＳトランジス
タと他方の列のｎ型ＭＯＳトランジスタとでできるＣＭ
Ｏ３構造では、該２つのトランジスタ間に基板コンタク
ト２ ウェルコンタクト領域がないので、この場所でラ
ッチアップ現象が起こる可能性があり、また、敷き詰め
方式ゲートアレイでは、基本セルの長手方向の幅ごとに
配線チャネル領域を変化させていかなければならないと
いう問題点があった。
成されているので、ゲート数が少なくて配線帯の幅が狭
いゲートアレイ、敷き詰め方式ゲートアレイなどのよう
に基本セル列間の距離が短かくなった場合、２つの基本
セル列の内、どちらか一方の列のｐ型ＭＯＳトランジス
タと他方の列のｎ型ＭＯＳトランジスタとでできるＣＭ
Ｏ３構造では、該２つのトランジスタ間に基板コンタク
ト２ ウェルコンタクト領域がないので、この場所でラ
ッチアップ現象が起こる可能性があり、また、敷き詰め
方式ゲートアレイでは、基本セルの長手方向の幅ごとに
配線チャネル領域を変化させていかなければならないと
いう問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、敷き詰め方式ゲートアレイにおいて、配線チ
ャネルの幅を細かく可変できこれにより集積度を向上で
き、かつラッチアップ現象に対する耐性を向上できる半
導体集積回路装置を得ることを目的とする。
たもので、敷き詰め方式ゲートアレイにおいて、配線チ
ャネルの幅を細かく可変できこれにより集積度を向上で
き、かつラッチアップ現象に対する耐性を向上できる半
導体集積回路装置を得ることを目的とする。
この発明に係る半導体集積回路装置は、基本セル内の各
トランジスタのソース・ドレイン領域の両側に、該ソー
ス・ドレインと反対の導電型拡散領域（拡散カラーバン
ド）を設け、かつそれぞれの導電形のトランジスタのゲ
ート電極用コンタクト領域を、上記拡散カラーバンド領
域に対してソース・ドレイン側及びその反対側にそれぞ
れ設け、さらに上記それぞれのｉｔ形のトランジスタの
形状を、そのトランジスタのソースあるいはドレイン領
域の中心線に対して線対称となるようにしたものである
。
トランジスタのソース・ドレイン領域の両側に、該ソー
ス・ドレインと反対の導電型拡散領域（拡散カラーバン
ド）を設け、かつそれぞれの導電形のトランジスタのゲ
ート電極用コンタクト領域を、上記拡散カラーバンド領
域に対してソース・ドレイン側及びその反対側にそれぞ
れ設け、さらに上記それぞれのｉｔ形のトランジスタの
形状を、そのトランジスタのソースあるいはドレイン領
域の中心線に対して線対称となるようにしたものである
。
この発明においては、拡散カラーバンド領域をトランジ
スタのソース及びドレイン領域の両側にもうけたから、
敷き詰め方式ゲートアレイなどのように基本セル列間の
間隔が狭くなっても隣接する基本セル列のトランジスタ
間でラッチアンプ現象が起こるのを抑えることができる
。またそれぞれの導電形のトランジスタのゲート電極用
コンタクトｅＭ域を、上記拡散カラーバンド領域に対し
てソース・ドレイン側及びその反対側にそれぞれ設けた
から、それぞれのゲートコンタクト領域からゲートとの
接続ができ、配線本数を少なくできる。
スタのソース及びドレイン領域の両側にもうけたから、
敷き詰め方式ゲートアレイなどのように基本セル列間の
間隔が狭くなっても隣接する基本セル列のトランジスタ
間でラッチアンプ現象が起こるのを抑えることができる
。またそれぞれの導電形のトランジスタのゲート電極用
コンタクトｅＭ域を、上記拡散カラーバンド領域に対し
てソース・ドレイン側及びその反対側にそれぞれ設けた
から、それぞれのゲートコンタクト領域からゲートとの
接続ができ、配線本数を少なくできる。
また、トランジスタの形状を線対称としたから、敷き詰
め方式ゲートアレイにおいて配線トラック本数を可変で
きる最小の数が各トランジスタの長手方向の幅より決ま
る配線ピンチ数となり、配線トラックの本数を細か（可
変できる。
め方式ゲートアレイにおいて配線トラック本数を可変で
きる最小の数が各トランジスタの長手方向の幅より決ま
る配線ピンチ数となり、配線トラックの本数を細か（可
変できる。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例による半導体集積回路装置の
基本セル構成を示し、図において、ｌａ。
基本セル構成を示し、図において、ｌａ。
ｌｂ、ｌｃ、ｌｄはｎ型ＭＯＳトランジスタのゲートコ
ンタクト領域、２ａ、２ｂはｐ“ソース・ドレイン領域
３の両側に設けられたｎ゛拡散カラーバンド領域（ｎ”
拡散コンタクト領域）、４ａ。
ンタクト領域、２ａ、２ｂはｐ“ソース・ドレイン領域
３の両側に設けられたｎ゛拡散カラーバンド領域（ｎ”
拡散コンタクト領域）、４ａ。
４ｂ、４ｃ、４ｄはｎ型ＭＯＳトランジスタのゲートコ
ンタクト右頁域、５ａ、５ｂはｎ゛ソースドレイン領域
６の両側に設けられたｐ゛拡散カラーバンド頭域（ｐ”
拡散コンタクト領域）、７は前記１から６で構成される
基本セルである。ここで、上記ゲートコンタクトｌａ、
ｌｂ及びｌｃ。
ンタクト右頁域、５ａ、５ｂはｎ゛ソースドレイン領域
６の両側に設けられたｐ゛拡散カラーバンド頭域（ｐ”
拡散コンタクト領域）、７は前記１から６で構成される
基本セルである。ここで、上記ゲートコンタクトｌａ、
ｌｂ及びｌｃ。
１ｄはそれぞれカラーバンド領域２ａ及び２ｂの両側に
設けられ、上記ゲートコンタクｔ−４ａ、 ４ｂ及び
４ｃ、４ｄはそれぞれカラーバンド領域５ａ及び５ｂの
両側に設けられている。また領域１ａとｌｄ、ｌｂとｌ
ｃ、２ａと２ｂはソース・ドレイン領域３の中心を通る
基本セル列方向の軸に対して、また領域４ａと４ｂ、４
ｂと４ｃ、５ａ。
設けられ、上記ゲートコンタクｔ−４ａ、 ４ｂ及び
４ｃ、４ｄはそれぞれカラーバンド領域５ａ及び５ｂの
両側に設けられている。また領域１ａとｌｄ、ｌｂとｌ
ｃ、２ａと２ｂはソース・ドレイン領域３の中心を通る
基本セル列方向の軸に対して、また領域４ａと４ｂ、４
ｂと４ｃ、５ａ。
５ｂはソース・ドレイン領域６の中心を通る軸に対して
線対称となっている。
線対称となっている。
第２図は本実施例の基本セルを使用した２人力ＮＡＮＤ
ゲートセルの構成を示し、図において、８はコンタクト
、９は第１アルミ配線による電源（■。）配線、１０は
第１アルミ配線によるＧＮＤ配線、１１は第１アルミ配
線層９と第２アルミ配線層（信号配線）１２とを結合す
るスルーホールである。
ゲートセルの構成を示し、図において、８はコンタクト
、９は第１アルミ配線による電源（■。）配線、１０は
第１アルミ配線によるＧＮＤ配線、１１は第１アルミ配
線層９と第２アルミ配線層（信号配線）１２とを結合す
るスルーホールである。
第３図は本実施例の基本セルを敷き詰めたゲートアレイ
のマクロセルの配置を示し、図中１３は第２図で示した
マクロセル（２人力ＮＡＮＤゲートセル）、１４は基本
セル列方向を軸として上記マクロセル１３を反転させた
マクロセル、１６は別のマクロセル１５を反転させたマ
クロセル、１７．１９は配線帯、１８．２０はマクロセ
ルが配置される領域である。
のマクロセルの配置を示し、図中１３は第２図で示した
マクロセル（２人力ＮＡＮＤゲートセル）、１４は基本
セル列方向を軸として上記マクロセル１３を反転させた
マクロセル、１６は別のマクロセル１５を反転させたマ
クロセル、１７．１９は配線帯、１８．２０はマクロセ
ルが配置される領域である。
次に作用効果について説明する。
ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタとか
らなるＣＭＯ５回路において、対になっている両トラン
ジスタ間に基板コンタクト拡散領域３０やウェルコンタ
クト拡散領域３１を設けることによってラッチアップ耐
量は向上するが、それらの領域が１つの基本セル内のｐ
型ＭＯ３ｔ−ランジスタとｎ型ＭＯＳトランジスタとの
、間だけにしかなければ、敷き詰め方式ゲートアレイな
どのように基本セル列間の間隔が狭い場合、隣接する一
方の基本セル列内のｐ型ＭＯＳトランジスタと他方の基
本セル列内のｎ型ＭＯＳｆ−ランジスタとの間で、つま
りこれらの両トランジスタからなる０Ｍ０３回路でラン
チアップ現象が起こる。また、敷き詰め方式の場合、配
線領域はいくつかの基本セル列を割り当てるのだが、そ
の配線本数は従来の基本セル３５だとそのセルの長手方
向の幅で決まる配線ピッチ数でしか可変できない。
らなるＣＭＯ５回路において、対になっている両トラン
ジスタ間に基板コンタクト拡散領域３０やウェルコンタ
クト拡散領域３１を設けることによってラッチアップ耐
量は向上するが、それらの領域が１つの基本セル内のｐ
型ＭＯ３ｔ−ランジスタとｎ型ＭＯＳトランジスタとの
、間だけにしかなければ、敷き詰め方式ゲートアレイな
どのように基本セル列間の間隔が狭い場合、隣接する一
方の基本セル列内のｐ型ＭＯＳトランジスタと他方の基
本セル列内のｎ型ＭＯＳｆ−ランジスタとの間で、つま
りこれらの両トランジスタからなる０Ｍ０３回路でラン
チアップ現象が起こる。また、敷き詰め方式の場合、配
線領域はいくつかの基本セル列を割り当てるのだが、そ
の配線本数は従来の基本セル３５だとそのセルの長手方
向の幅で決まる配線ピッチ数でしか可変できない。
そこでこの発明の実施例の基本セルフではｐ型。
ｎ型ＭＯＳトランジスタの形状がソース・ドレイン３領
域及び６の中心を通る基本セル列方向の軸に対してそれ
ぞれ線対称となるようゲートコンタクト配置領域、拡散
カラーバンド領域を配設したのでラッチアンプ現象の発
生を抑え、配線トラックの本数を細かく変えることがで
きる。
域及び６の中心を通る基本セル列方向の軸に対してそれ
ぞれ線対称となるようゲートコンタクト配置領域、拡散
カラーバンド領域を配設したのでラッチアンプ現象の発
生を抑え、配線トラックの本数を細かく変えることがで
きる。
例えば第２図に示すように基本セル列上で２人力ＮＡＮ
Ｄを構成した場合、各トランジスタの両側に配設された
ｎ゛型カラーバンド領域２ａ、２ｂとｐ゛型拡散カラー
バンド領域５ａ、５ｂの電位はそれぞれ電源ライン９．
ＧｎＤライン１０から十分にとることができ、ランチア
ンプ現象に対する耐量は向上する。また拡散カラーバン
ド２ａ。
Ｄを構成した場合、各トランジスタの両側に配設された
ｎ゛型カラーバンド領域２ａ、２ｂとｐ゛型拡散カラー
バンド領域５ａ、５ｂの電位はそれぞれ電源ライン９．
ＧｎＤライン１０から十分にとることができ、ランチア
ンプ現象に対する耐量は向上する。また拡散カラーバン
ド２ａ。
２ｂ、５ａ、５ｂの両側にそれぞれゲートコンタクト配
置領域１ａとｌｂ、ｌｃとｌｄ、４ａと４ｂ、４Ｃと４
ｄを配置しであるので第３図のマクロセルではその中の
配線を行なう際、使用する第２のアルミ配線が少なくて
すむ。また、基本セル内のトランジスタの形状が線対称
になっているので、第３図に示すマクロセル１３．１５
を基本セル列方向を軸として反転させたセル１４．１６
はマクロセル１３．１５が配置されであるゲート領域１
８から１個のＭＯＳトランジスタの長手方向の幅分だけ
離れたゲーｈ ６Ｎ域２０に配置することができ、つま
り配線トラック幅をトランジスタの長手方向の幅の整数
倍で可変することが出来る。
置領域１ａとｌｂ、ｌｃとｌｄ、４ａと４ｂ、４Ｃと４
ｄを配置しであるので第３図のマクロセルではその中の
配線を行なう際、使用する第２のアルミ配線が少なくて
すむ。また、基本セル内のトランジスタの形状が線対称
になっているので、第３図に示すマクロセル１３．１５
を基本セル列方向を軸として反転させたセル１４．１６
はマクロセル１３．１５が配置されであるゲート領域１
８から１個のＭＯＳトランジスタの長手方向の幅分だけ
離れたゲーｈ ６Ｎ域２０に配置することができ、つま
り配線トラック幅をトランジスタの長手方向の幅の整数
倍で可変することが出来る。
この場合領域１９は配線帯になる。例えばｐ型ＭＯＳト
ランジスタとｎ型ＭＯＳトランジスタの大きさが同じで
あれば基本セルの長手方向の幅の１７２のピッチで配線
トランク幅を可変することができるので、敷き詰め方式
ゲートアレイの場合、効率の良いレイアウトが可能とな
る。
ランジスタとｎ型ＭＯＳトランジスタの大きさが同じで
あれば基本セルの長手方向の幅の１７２のピッチで配線
トランク幅を可変することができるので、敷き詰め方式
ゲートアレイの場合、効率の良いレイアウトが可能とな
る。
なお、上記実施例では基本セルフは、１個のｐ型ＭＯＳ
トランジスタと１個のｎ型ＭＯＳトランジスタのペアで
構成されていたが、これは第４図に示すように２個以上
のｐ型ＭＯ５）ランジスタよい。
トランジスタと１個のｎ型ＭＯＳトランジスタのペアで
構成されていたが、これは第４図に示すように２個以上
のｐ型ＭＯ５）ランジスタよい。
第４図はこの発明の他の実施例を示す基本セルの構成を
示し、図中、２１ａ、２１ｂ、２１ｃ。
示し、図中、２１ａ、２１ｂ、２１ｃ。
２１ｄはｐ型ＭＯＳトランジスタのゲートコンタクト配
置領域、２２ａ、２２ｂはｎ゛型拡散カラーバンド領域
、２３はｐ゛型ソース・ドレイン領域、２４ａ、２４ｂ
、２４ｃ、２４ｄはｎ型ＭＯＳトランジスタのゲートコ
ンタクト配置領域２５ａ、２５ｂはｐ＋型拡散カラーバ
ンド領域、２６はｎ゛型ソース・ドレイン領域、２７は
２１〜２６で構成される基本セルである。
置領域、２２ａ、２２ｂはｎ゛型拡散カラーバンド領域
、２３はｐ゛型ソース・ドレイン領域、２４ａ、２４ｂ
、２４ｃ、２４ｄはｎ型ＭＯＳトランジスタのゲートコ
ンタクト配置領域２５ａ、２５ｂはｐ＋型拡散カラーバ
ンド領域、２６はｎ゛型ソース・ドレイン領域、２７は
２１〜２６で構成される基本セルである。
以上のように、この発明にかかる半導体集櫃回路装置よ
れば、基本セルを構成するトランジスタのソース・ドレ
イン領域の両側に拡散カラーバンドを、該拡散カラーバ
ンドの両側にゲートコンタクト配置領域を設け、さらに
トランジスタの形状を基本セル列方向に対して線対称な
形状としたので、特に基本セルをすき間なく敷き詰めた
ゲートアレイの場合、ラッチアップの耐量を高めること
ができ、また配線トラック本数を基本セル内のトランジ
スタの長手方向の幅に相当する配線ピッチ数で可変でき
、配線数を極力少なくして効率の良いレイアウトができ
る。
れば、基本セルを構成するトランジスタのソース・ドレ
イン領域の両側に拡散カラーバンドを、該拡散カラーバ
ンドの両側にゲートコンタクト配置領域を設け、さらに
トランジスタの形状を基本セル列方向に対して線対称な
形状としたので、特に基本セルをすき間なく敷き詰めた
ゲートアレイの場合、ラッチアップの耐量を高めること
ができ、また配線トラック本数を基本セル内のトランジ
スタの長手方向の幅に相当する配線ピッチ数で可変でき
、配線数を極力少なくして効率の良いレイアウトができ
る。
第１図はこの発明の一実施例によく基本セルの構成図、
第２図はこの発明による基本セルを使用した２人力ＮＡ
ＮＤゲートセルの構成図、第３図はこの発明の基本セル
を敷き詰めたゲートアレイの場合のマクロセルの配置図
、第４図はこの発明の他の実施例を示す基本セルの構成
図、第５図は従来の基本セルの構成図である。 図において、１ ａ〜１ ｄ、 ２１ ａ 〜２１
ｄはｐ型ＭＯＳトランジスタのゲートコンタクト配置領
域、２ａ、２ｂ、２２ａ、２２ｂはｎ゛型拡散カラーバ
ンド領域、３．２３はｐ°型ソース・ドレイン領域、４
ａ〜４ｄ、２４ａ 〜２４ｄはｎ型ＭＯＳトランジスタ
のゲートコンタクト配置領域、５ａ、５ｂ、２５ａ、２
５ｂはｐ０型拡散カラーバンドｊＩ域、６．２６はｎ＋
型ソース・ドレイン領域、７，２７は基本セル、８はコ
ンタクト、９は第１アルミ配線による電源パターン、１
０は第１アルミ配線によるＧＮＤパターン、１１はスル
ーホール、１２は第２アルミ配線による信号線、１３〜
１６はマクロセル領域、１７．１９は配線帯、１８．２
０はマクロセルが配置される領域である。 なお図中同一符号は同−又は相当部分を示す。
第２図はこの発明による基本セルを使用した２人力ＮＡ
ＮＤゲートセルの構成図、第３図はこの発明の基本セル
を敷き詰めたゲートアレイの場合のマクロセルの配置図
、第４図はこの発明の他の実施例を示す基本セルの構成
図、第５図は従来の基本セルの構成図である。 図において、１ ａ〜１ ｄ、 ２１ ａ 〜２１
ｄはｐ型ＭＯＳトランジスタのゲートコンタクト配置領
域、２ａ、２ｂ、２２ａ、２２ｂはｎ゛型拡散カラーバ
ンド領域、３．２３はｐ°型ソース・ドレイン領域、４
ａ〜４ｄ、２４ａ 〜２４ｄはｎ型ＭＯＳトランジスタ
のゲートコンタクト配置領域、５ａ、５ｂ、２５ａ、２
５ｂはｐ０型拡散カラーバンドｊＩ域、６．２６はｎ＋
型ソース・ドレイン領域、７，２７は基本セル、８はコ
ンタクト、９は第１アルミ配線による電源パターン、１
０は第１アルミ配線によるＧＮＤパターン、１１はスル
ーホール、１２は第２アルミ配線による信号線、１３〜
１６はマクロセル領域、１７．１９は配線帯、１８．２
０はマクロセルが配置される領域である。 なお図中同一符号は同−又は相当部分を示す。
Claims (2)
- （１）複数個の第１導電型ＭＯＳトランジスタと第２導
電型ＭＯＳトランジスタとからなる基本セルを複数個規
則的に配列してなるマスタスライス方式の半導体集積回
路装置において、 上記基本セルの第１、第２導電型ＭＯＳトランジスタの
ソース・ドレイン領域の両側に設けられた第２、第１導
電型拡散コンタクト領域と、該第２、第１拡散コンタク
ト領域の両側に設けられた上記第１、第２導電型ＭＯＳ
トランジスタのゲート電極用コンタクト領域とを備えた
ことを特徴とする半導体集積回路装置。 - （２）上記基本セルの第１及び第２導電型ＭＯＳトラン
ジスタは、その形状がそれぞれのトランジスタのソース
・ドレイン領域の中心を通る基本セル列方向の軸に対し
て線対称となっていることを特徴とする特許請求の範囲
第１項記載の半導体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61119758A JPS62276852A (ja) | 1986-05-23 | 1986-05-23 | 半導体集積回路装置 |
| US07/024,010 US4825273A (en) | 1986-05-23 | 1987-03-10 | Semiconductor integrated circuit device |
| DE19873714598 DE3714598A1 (de) | 1986-05-23 | 1987-04-29 | Integrierte halbleiterschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61119758A JPS62276852A (ja) | 1986-05-23 | 1986-05-23 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62276852A true JPS62276852A (ja) | 1987-12-01 |
| JPH0558582B2 JPH0558582B2 (ja) | 1993-08-26 |
Family
ID=14769439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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