JP2800244B2 - ゲートアレイの基本セル - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 この発明は、マスタ・スライス方式を適用して製造さ
れるゲートアレイの基本セルに関する。

〔従来技術〕

従来のゲートアレイとしては、例えば第４図に示すご
ときものがある（例えば、特開昭57−100746号に記
載）。

ゲートアレイICとは、第４図に示すごとく、一つの半
導体チップ１中に複数のトランジスタや抵抗から成る基
本セル４を予め大量に形成したゲートアレイを作製して
おき、必要品種に応じて配線マスクを作製し、これを用
いてトランジスタや抵抗間を接続する加工を施して所望
の動作をするICを完成させるものである。

基本セル４は一方向に規則正しく基本セル列として複
数列並べられており、基本セル列間は配線領域としてい
る。

第５図は、従来の基本セルの構成を示す平面図であ
る。

第５図において、５および６はポリシリコンのゲート
電極、7_Pはｐ形拡散領域、7_Nはｎ形拡散領域、８はｐ形
ウェル領域であり、P₁とP₂の２個のｐ形トランジスタお
よびN₁とN₂の２個のｎ形トランジスタがそれぞれ形成さ
れている。また、91,91′〜96、96′はそれぞれソース
またはドレインのコンタクトである。

第６図は上記の基本セルの等価回路図であり、第５図
と同符号は同一物を示す。

第６図から判るように、上記の基本セルは、４つのト
ランジスタで構成され、各コンタクトをアルミ配線で接
続することにより、所望の回路を形成することが出来る
様になっている。

上記のごとき基本セルにおいては、汎用性を高めるた
めに、あらゆる回路構成に対応することが出来る様にす
るため、そのトランジスタパターンとして、ゲート電極
５、６およびソース・ドレイン領域がストレートな形状
を採用しており、コンタクト91〜96の配設位置に自由度
をもたせている。

そのため、基本セルの幅W₁は、少なくともコンタクト
３個とゲート電極２本が形成出来る寸法で制限されるこ
とになる。

第７図は、上記のごとき基本セルを複数個使用して構
成したマクロセルのロジック回路の一例を示す図であ
り、第８図は第７図のロジック回路を実現したマクロセ
ルのパターン図である。

上記のロジック回路は、２つの基本セルを用いて構成
し、各コンタクトをアルミ配線10で結線することによっ
て構成されている。

なお、基本セルの各トランジスタ（P₁、P₂、N₁、N₂）
の幅は、高速動作を確保するため、或る程度広く設計さ
れており（例えば、設計における寸法規定の２μルール
では、W/L＝40μ/2μ程度）、マクロセル内の配線スペ
ースは充分な余裕が設けられている。

〔発明が解決しようとする課題〕

上記のように、従来の基本セルにおいては、基本セル
の幅Ｗ、すなわち基本セル列の並び方向の寸法（ゲート
電極の長さ方向と直角の方向）が、少なくともコンタク
ト３個とゲート電極２本が形成出来るだけの寸法ルール
によって制限される構成となっていたため、基本セルの
サイズを小型化することが困難であり、そのためゲート
アレイICのチップサイズの小型化や高集積化およびコス
トダウンが困難である、という問題点があった。

本発明は、上記のごとき従来技術の問題を解決するた
めになされたものであり、ゲートアレイICのチップサイ
ズの小型化や高集積化が可能であり、かつそれによって
コストダウンも可能なゲートアレイの基本セルを提供す
ることを目的とする。

〔課題を解決するための手段〕

上記の目的を達成するため、本発明においては、特許
請求の範囲に記載するように構成している。

すなわち、本発明は、ゲート電極を屈曲して凸部を設
け、それぞれのソース・ドレインのコンタクトをゲート
電極の長さ方向（基本セルの幅方向と直角方向）に配列
するように構成することにより、基本セルの幅Ｗを従来
よりもコンタクト２個の形成寸法分だけ縮めることが出
来るようにしたものであり、かつ、第１のゲート電極の
凸部の内側にソース（またはドレイン）のコンタクト領
域を設け、第１のゲート電極の凸部の外側であって凸部
の各側辺に対して上記コンタクト領域と対向する位置に
ドレイン（またはソース）のコンタクト領域を設け、第
１のゲート電極の凸部の頂辺をフィールド絶縁膜上に形
成し、第１のゲート電極の凸部の側辺の長さは、第２の
ゲート電極の凸部の頂辺の長さよりも短く形成すること
により、基本セルの幅を広げることなしに、チャネル幅
の小さな２個のトランジスタと、チャネル幅の大きな１
個のトランジスタとを形成したものである。

〔実施例〕

第１図は、本発明の一実施例の平面図であり、第２図
はその等価回路である。

第１図において、7_Pはｐ形拡散領域、7_Nはｎ形拡散領
域、８はｐ形ウェル領域である。また、51および61はポ
リシリコンのゲート電極であり、101〜108はそれぞれソ
ース又はドレインのコンタクトである。

ゲート電極51および61は、図示のごとく、直線状では
なく、途中が屈曲して各々２個の凸部を有した形状をし
ている。そしてゲート電極61の凸部はゲート電極51の凸
部の内側に一部が入る位置に形成されている。

また、上記の各ゲート電極の凸部の内側および外側に
はソース領域またはドレイン領域が設けられ、それらの
コンタクト101〜108が形成されている。そしてゲート電
極51の凸部の内側にはコンタクト103と107が、外側には
コンタクト101、102、105および106が形成され、それら
はゲート電極の長さ方向に配列されている。また、ゲー
ト電極61の凸部には、その内側にのみコンタクト104お
よび108が形成されている。

また、ゲート電極51の一部がフィールド酸化膜上に出
ているため、この基本セルにおいては、ｐ形トランジス
タがP₁₁、P₁₂およびP₂₁の３個、ｎ形トランジスタが
N₁₁、N₁₂およびN₂₁の３個と合計６個のトランジスタが
形成されており、等価回路は第２図に示すようになる。
第２図において、破線で示した部分を接続すれば、ｐ形
トランジスタP₁₁とP₁₂とが並列接続、ｎ形トランジスタ
N₁₁とN₁₂とが並列接続され、前記第６図に示した従来の
等価回路と同一になる。また、上記のようにゲート電極
51の凸部の頂辺（図で水平の部分）はフィールド酸化膜
上に形成されており、かつ凸部の側辺（P₁₁、P₁₂の符号
を付した部分）を挟んで対向する位置にコンタクト10
1、102、103が形成され、それぞれ上記側辺をゲートと
する２個のトランジスタP₁₁、P₁₂が形成されている。さ
らにゲート電極61の凸部の内側にコンタクト104が形成
され、それとコンタクト103との間にゲート電極61の凸
部の頂辺をゲートとするトランジスタP₂₁が形成されて
いる。なお、上記の説明はｐ型領域についてのみ示した
が、ｎ型領域でも同様である。

なお、製造技術等、その他の点は従来と同様である。

次に作用を説明する。

第１図に示すごとく、本実施例においては、ゲート電
極51と61を屈曲させて、ソースおよびドレインのコンタ
クトの配設位置を、ゲート電極の長さ方向（基本セルの
長さ方向）に配列するように形成している。このため、
基本セルの幅W₂は、ゲート電極51および61の幅と、コン
タクト１個分の寸法およびソース・ドレイン幅のみで決
まるため、従来に比べてコンタクト領域２個分だけ短縮
することが出来、大幅に小型化することが可能となる。
例べば、３μルールの場合であれば、従来33μ程度必要
であった幅が本実施例によれば23μとなり、30％小型化
することが出来る。

なお、トランジスタサイズは従来と同等に保つことが
出来るので、ICの動作スピードの低下等の悪影響が生じ
るおそれはない。

第３図は、第１図の基本セルを用いて前記第７図のロ
ジック回路を実現したマクロセルのパターン例を示す図
である。

第３図から判るように、本実施例においては、汎用性
も損なわれることがない。

なお、本実施例においては、前記第２図の等価回路で
示したように、ゲート電極51で形成されているトランジ
スタが従来より１組多いため、マクロセル作成時に独立
して利用することも出来る。そのためゲート使用率の向
上を図ることも出来るという利点がある。

〔発明の効果〕

以上説明したきたように、この発明によれば、ゲート
電極を屈曲させて、ソースおよびドレインのコンタクト
の配設位置を基本セルの長さ方向に配列するように構成
したことにより、従来に比べ基本セルの幅を大幅に縮小
することが可能となり、そのためゲートアレイICの大幅
な小型化と高集積化が容易に実現出来る、という優れた
効果が得られる。また、本発明においては、サイズの異
なる２種のトランジスタを形成することが出来るので、
設計の自由度が向上すると共に、常に小さなサイズのト
ランジスタを複数接続して使用するよりも配線領域が減
少するので素子面積を増加させることが出来る、という
効果が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例の平面図、第２図は第１図の
等価回路図、第３図は第１図の基本セルを用いて構成し
たマクロセルの一実施例の平面図、第４図は従来のゲー
トアレイICの一例の平面図、第５図は従来の基本セルの
一例の平面図、第６図は第５図の等価回路図、第７図は
基本セルで構成するロジック回路の一例図、第８図は第
７図のロジック回路を構成したマクロセルの一例の平面
図である。 ＜符号の説明＞ 7_P……ｐ形拡散領域 7_N……ｎ形拡散領域 ８……ｐ形ウェル領域 10……アルミ配線 51、61……ポリシリコンのゲート電極 101〜108……ソースまたはドレインのコンタクト P₁₁、P₁₂、P₂₁……ｐ形トランジスタ N₁₁、N₁₂、N₂₁……ｎ形トランジスタ

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】第１のゲート電極と第２のゲート電極とが
   平行に配設され、ソース或いはドレインを共有する複数
   のトランジスタが形成されたｐ形トランジスタ領域と、
   トランジスタの極性以外は上記ｐ形トランジスタ領域と
   同じ構成のｎ形トランジスタ領域とを備えたゲートアレ
   イの基本セルにおいて、 上記ｐ形トランジスタ領域とｎ形トランジスタ領域との
   それぞれについて、 上記第１および第２のゲート電極の一部を平面上で屈曲
   させて凸部を形成し、かつ上記第２のゲート電極の凸部
   は上記第１のゲート電極の凸部の内側に一部が入る位置
   に形成し、 上記第１のゲート電極の凸部の内側にソースまたはドレ
   インのコンタクト領域を設け、 上記第１のゲート電極の凸部の外側であって凸部の各側
   辺に対して上記コンタクト領域と対向する位置にドレイ
   ンまたはソースのコンタクト領域を設け、 上記第１のゲート電極の凸部の頂辺をフィールド絶縁膜
   上に形成し、 上記第１のゲート電極の凸部の側辺の長さは、上記第２
   のゲート電極の凸部の頂辺の長さよりも短く形成し、 上記第２のゲート電極の凸部の内側にドレインまたはソ
   ースのコンタクト領域を形成することにより、 上記第２のゲート電極の凸部の頂辺をゲートとする１個
   のトランジスタと、上記第１のゲート電極の側辺をゲー
   トとする、上記トランジスタよりもチャネル幅の小さな
   ２個のトランジスタと、を形成したことを特徴とするゲ
   ートアレイの基本セル。