JPH036667B2 - - Google Patents
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- JPH036667B2 JPH036667B2 JP56104865A JP10486581A JPH036667B2 JP H036667 B2 JPH036667 B2 JP H036667B2 JP 56104865 A JP56104865 A JP 56104865A JP 10486581 A JP10486581 A JP 10486581A JP H036667 B2 JPH036667 B2 JP H036667B2
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- Japan
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- channel mos
- cmos
- wiring
- basic cell
- lsi
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- 239000002184 metal Substances 0.000 claims description 14
- 238000000926 separation method Methods 0.000 claims description 2
- 238000009792 diffusion process Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 239000000470 constituent Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
本発明は、少量多品種のカスタムLSIの製造に
適したCOMSマスタ・スライスLSIに関するもの
である。 従来のこの種のCMOSマスタ・スライスLSIの
基本ゲートとしては、例えば、図１に示すように
２入力NANDゲートまたは２入力NORゲートが
構成可能な２入力ゲートを図２の１に示すように
１次元に配列し、そのセル列間に配線のためのチ
ヤネル領域を固定的に設けるレイアウト構成が多
く用いられて来た。ここで、ａはp+拡散層、ｂ
はn+拡散層、ｃは固定チヤネル領域、ｄは１次
元ゲートアレイ、ｅは２次元ゲートアレイ、ｆは
ポリシリコン配線（又はゲート）、ｇはバツクゲ
ート、ｉは電源配線（第１金属配線）である。そ
のため、予め設けたチヤネル領域のトラツク数を
越える配線を引く必要が一部の箇所で生じた場合
には配線不能となり、実効的な搭載ゲート数が少
なくなる主な原因となつた。また、このような従
来の固定チヤネル方式のマスタ・スライスでは、
セル列の形状が１次元のセルに固定されており、
セル列形状の柔軟性に乏しく、さらにRAM、
ROM等のメモリ回路の構成には著しく不向きで
ある欠点があつた。 本発明は、これらの欠点を除去するために、
CMOSの基本構成要素となるｐチヤネルMOSと
ｎチヤネルMOSとからなるペアトランジスタを
LSIチツプ上の所望領域に２次元的に敷きつめる
レイアウト構成としたCMOSマスタ・スライス
LSIを提供するものである。 以下図面により本発明を詳細に説明する。 図２の２は本発明の実施例に用いる専用のチヤ
ネル領域を設けないでゲートを敷きつめるレイア
ウト構成の一例である。敷きつめられたゲートの
金属配線の結線を適当に変更することによつて、
望みの論理を実現する。配線が密となる部分は配
線専用のチヤネル領域とし、チヤネル領域直下の
MOSトランジスタは使用しない。表１にこのよ
うなゲート敷きつめ形のマスタ・スライスLSIを
従来の固定チヤネル形マスタ・スライスLSIと比
較した結果を示す。
適したCOMSマスタ・スライスLSIに関するもの
である。 従来のこの種のCMOSマスタ・スライスLSIの
基本ゲートとしては、例えば、図１に示すように
２入力NANDゲートまたは２入力NORゲートが
構成可能な２入力ゲートを図２の１に示すように
１次元に配列し、そのセル列間に配線のためのチ
ヤネル領域を固定的に設けるレイアウト構成が多
く用いられて来た。ここで、ａはp+拡散層、ｂ
はn+拡散層、ｃは固定チヤネル領域、ｄは１次
元ゲートアレイ、ｅは２次元ゲートアレイ、ｆは
ポリシリコン配線（又はゲート）、ｇはバツクゲ
ート、ｉは電源配線（第１金属配線）である。そ
のため、予め設けたチヤネル領域のトラツク数を
越える配線を引く必要が一部の箇所で生じた場合
には配線不能となり、実効的な搭載ゲート数が少
なくなる主な原因となつた。また、このような従
来の固定チヤネル方式のマスタ・スライスでは、
セル列の形状が１次元のセルに固定されており、
セル列形状の柔軟性に乏しく、さらにRAM、
ROM等のメモリ回路の構成には著しく不向きで
ある欠点があつた。 本発明は、これらの欠点を除去するために、
CMOSの基本構成要素となるｐチヤネルMOSと
ｎチヤネルMOSとからなるペアトランジスタを
LSIチツプ上の所望領域に２次元的に敷きつめる
レイアウト構成としたCMOSマスタ・スライス
LSIを提供するものである。 以下図面により本発明を詳細に説明する。 図２の２は本発明の実施例に用いる専用のチヤ
ネル領域を設けないでゲートを敷きつめるレイア
ウト構成の一例である。敷きつめられたゲートの
金属配線の結線を適当に変更することによつて、
望みの論理を実現する。配線が密となる部分は配
線専用のチヤネル領域とし、チヤネル領域直下の
MOSトランジスタは使用しない。表１にこのよ
うなゲート敷きつめ形のマスタ・スライスLSIを
従来の固定チヤネル形マスタ・スライスLSIと比
較した結果を示す。
【表】
表１において、×は「不可」の状態、△は「可
能の場合がある」状態、○は「可」の状態を示
す。よつて、総合評価としては２のゲートを敷き
つめた場合の方が秀れている。また、敷きつめ形
ではチヤネル領域を走る配線の多少によつて、チ
ヤネル領域の幅が増減できるので常に100％配線
が可能で、かつチヤネル領域の幅を最適に設定で
き、実効の搭載ゲート数を増やすことができる。
また、本発明の実施例では基本ゲートがLSIチツ
プの所望領域内に一面に敷きつめられているの
で、RAM、ROM等のメモリ回路を構成するこ
とも比較的容易となる利点がある。 図３は配線のノード数に反比例の傾向を示す２
入力ゲート換算の構成論理セルの平均ゲート数と
実効の搭載ゲート数の関係を示したものである。
実線で示す固定チヤネル形はチヤネル領域のトラ
ツク数が３０，３５，４０である，，のい
ずれの場合も、それぞれの実効の搭載ゲート数は
一定であるが、点線で示す敷きつめ形では配線の
ノード数によつて、実効の搭載ゲート数が変化す
る。なお、斜線部分は配線不能領域である。 図４は本発明の実施例である敷きつめ形に適し
たゲートが共通なペアトランジスタの基本セルを
示したものである。ここで、ａはMOSトランジ
スタのソースあるいはドレインとなるp+の拡散
層、ｂはn+の拡散層、ｆはマスタ・マスクに属
するポリシリコンの配線及びゲート、ｇは基板及
びｐ−ウエルをそれぞれVDD，VSSの電源電圧に
接続するためのバツクゲート、ｈは第二金属で配
線されたVDD及びVSSの電源配線である。なお、
図中、第一金属はまだ配線されていない。p+、
n+の各拡散層ａ，ｂ間を分離する絶縁層（拡散
層以外の部分）は基本セルの配列方向と約45゜ず
れた斜め方向に配置されている。そのため、拡散
層間の分離幅を広くとれ、かつ素子面積の低減を
はかることができる。また、VDD及びVSSの電源
配線ｈを第二金属で縦方向に配線してあるので、
上下左右に隣接する基本セル間を第一金属配線ｊ
で電源配線ｈに制約されることなく、独立に、か
つ自由に接続することができる。なお、隣接して
いない基本セルやセル列が異なる基本セル間の接
続は、任意に設定されたチヤネル領域上で第一金
属ｊ及び第二金属線ｈを用いて接続される。 また、左右に隣接するトランジスタは常にｐチ
ヤネルMOSあるいはｎチヤネルMOSと異なる極
性の伝導体MOSトランジスタが位置するように
配置されており、CMOSの転送ゲート（TG）が
容易に構成できる。 図４中で太い破線で囲んだ部分はペアトランジ
スタ４個を含むパタン上のリピート単位であり、
図５は上記太い破線内の等価回路を示したもので
ある。CRはチヤネル領域、ARはアクテイブ領
域である。 図６は第一金属配線ｊの接続を完了して
CMOSのインバータを構成した例である。図７
はCMOSの２入力NANDゲートを構成した例で
ある。 図８の１，２はそれぞれ図６，７のCMOS回
路図であり、図中の数字はいずれも入出力端子の
番号である。 図９は最も一般的なCMOSのＤ−Ｆ／Ｆの構
成例である。本発明によればこのように転送ゲー
ト（TG）が多く含まれている回路を高密度に構
成できる。図９のパタン図に対応する図１０は図
９のＤ−Ｆ／ＦのCMOS回路図である。 以上、説明したように、本発明を実施した
CMOSマスタ・スライスLSIは100％配線が常に
可能で、かつ実効の搭載ゲート数の増大を図るこ
とができる。さらに、一般のランダム論理回路と
ともにRAM、ROM等のメモリ回路を高密度に
搭載することが可能である。そのため、ICメモ
リ部を含む広範囲な論理回路の１チツプ化を実現
でき、かつ、LSI製造のスループツト時間が短い
というマスタ・スライスLSIの利点を有す。 本発明を実施したCMOSマスタ・スライスLSI
は幅広い汎用性を有し、構成上の柔軟性が高いカ
スタムLSIを手軽に実現できる。
能の場合がある」状態、○は「可」の状態を示
す。よつて、総合評価としては２のゲートを敷き
つめた場合の方が秀れている。また、敷きつめ形
ではチヤネル領域を走る配線の多少によつて、チ
ヤネル領域の幅が増減できるので常に100％配線
が可能で、かつチヤネル領域の幅を最適に設定で
き、実効の搭載ゲート数を増やすことができる。
また、本発明の実施例では基本ゲートがLSIチツ
プの所望領域内に一面に敷きつめられているの
で、RAM、ROM等のメモリ回路を構成するこ
とも比較的容易となる利点がある。 図３は配線のノード数に反比例の傾向を示す２
入力ゲート換算の構成論理セルの平均ゲート数と
実効の搭載ゲート数の関係を示したものである。
実線で示す固定チヤネル形はチヤネル領域のトラ
ツク数が３０，３５，４０である，，のい
ずれの場合も、それぞれの実効の搭載ゲート数は
一定であるが、点線で示す敷きつめ形では配線の
ノード数によつて、実効の搭載ゲート数が変化す
る。なお、斜線部分は配線不能領域である。 図４は本発明の実施例である敷きつめ形に適し
たゲートが共通なペアトランジスタの基本セルを
示したものである。ここで、ａはMOSトランジ
スタのソースあるいはドレインとなるp+の拡散
層、ｂはn+の拡散層、ｆはマスタ・マスクに属
するポリシリコンの配線及びゲート、ｇは基板及
びｐ−ウエルをそれぞれVDD，VSSの電源電圧に
接続するためのバツクゲート、ｈは第二金属で配
線されたVDD及びVSSの電源配線である。なお、
図中、第一金属はまだ配線されていない。p+、
n+の各拡散層ａ，ｂ間を分離する絶縁層（拡散
層以外の部分）は基本セルの配列方向と約45゜ず
れた斜め方向に配置されている。そのため、拡散
層間の分離幅を広くとれ、かつ素子面積の低減を
はかることができる。また、VDD及びVSSの電源
配線ｈを第二金属で縦方向に配線してあるので、
上下左右に隣接する基本セル間を第一金属配線ｊ
で電源配線ｈに制約されることなく、独立に、か
つ自由に接続することができる。なお、隣接して
いない基本セルやセル列が異なる基本セル間の接
続は、任意に設定されたチヤネル領域上で第一金
属ｊ及び第二金属線ｈを用いて接続される。 また、左右に隣接するトランジスタは常にｐチ
ヤネルMOSあるいはｎチヤネルMOSと異なる極
性の伝導体MOSトランジスタが位置するように
配置されており、CMOSの転送ゲート（TG）が
容易に構成できる。 図４中で太い破線で囲んだ部分はペアトランジ
スタ４個を含むパタン上のリピート単位であり、
図５は上記太い破線内の等価回路を示したもので
ある。CRはチヤネル領域、ARはアクテイブ領
域である。 図６は第一金属配線ｊの接続を完了して
CMOSのインバータを構成した例である。図７
はCMOSの２入力NANDゲートを構成した例で
ある。 図８の１，２はそれぞれ図６，７のCMOS回
路図であり、図中の数字はいずれも入出力端子の
番号である。 図９は最も一般的なCMOSのＤ−Ｆ／Ｆの構
成例である。本発明によればこのように転送ゲー
ト（TG）が多く含まれている回路を高密度に構
成できる。図９のパタン図に対応する図１０は図
９のＤ−Ｆ／ＦのCMOS回路図である。 以上、説明したように、本発明を実施した
CMOSマスタ・スライスLSIは100％配線が常に
可能で、かつ実効の搭載ゲート数の増大を図るこ
とができる。さらに、一般のランダム論理回路と
ともにRAM、ROM等のメモリ回路を高密度に
搭載することが可能である。そのため、ICメモ
リ部を含む広範囲な論理回路の１チツプ化を実現
でき、かつ、LSI製造のスループツト時間が短い
というマスタ・スライスLSIの利点を有す。 本発明を実施したCMOSマスタ・スライスLSI
は幅広い汎用性を有し、構成上の柔軟性が高いカ
スタムLSIを手軽に実現できる。
図１は従来よく用いられたCMOS2入力ゲート
の基本セルの例を示す平面図、図２１，２はマス
タ・スライスLSIのレイアウト構成例として従来
の固定チヤネル形と本発明の実施例のゲート敷き
つめ形を示す平面図、図３はCMOSマスタ・ス
ライスLSIの実効の搭載ゲート数と構成論理セル
の平均ゲート数の関係を示す特性図、図４は本発
明の実施例である基本セルのパタン形状を示す平
面図、図５は図４の基本セルの等価回路図、図６
は本発明によるCMOSインバータの構成例を示
す平面図、図７は本発明によるCMOS2入力
NANDゲートの構成例を示す平面図、図８は図
７に示すインバータと２入力NANDのCMOS回
路図、図９は本発明によるCMOSのＤ−Ｆ／Ｆ
の構成例を示す平面図、図１０は図９のＤ−Ｆ／
ＦのCMOS回路図である。 ａ……p+拡散層、ｂ……n+拡散層、ｃ……固
定チヤネル領域、ｄ……１次元ゲートアレイ、ｅ
……２次元ゲートアレイ、ｆ……ポリシリコン配
線（又はゲート）、ｇ……バツクゲート、ｈ……
電源配線（第二金属配線）、ｉ……電源配線（第
一金属配線）、ｊ……第一金属配線、ｋ……スル
ーホール、ｌ……コンタクトホール。
の基本セルの例を示す平面図、図２１，２はマス
タ・スライスLSIのレイアウト構成例として従来
の固定チヤネル形と本発明の実施例のゲート敷き
つめ形を示す平面図、図３はCMOSマスタ・ス
ライスLSIの実効の搭載ゲート数と構成論理セル
の平均ゲート数の関係を示す特性図、図４は本発
明の実施例である基本セルのパタン形状を示す平
面図、図５は図４の基本セルの等価回路図、図６
は本発明によるCMOSインバータの構成例を示
す平面図、図７は本発明によるCMOS2入力
NANDゲートの構成例を示す平面図、図８は図
７に示すインバータと２入力NANDのCMOS回
路図、図９は本発明によるCMOSのＤ−Ｆ／Ｆ
の構成例を示す平面図、図１０は図９のＤ−Ｆ／
ＦのCMOS回路図である。 ａ……p+拡散層、ｂ……n+拡散層、ｃ……固
定チヤネル領域、ｄ……１次元ゲートアレイ、ｅ
……２次元ゲートアレイ、ｆ……ポリシリコン配
線（又はゲート）、ｇ……バツクゲート、ｈ……
電源配線（第二金属配線）、ｉ……電源配線（第
一金属配線）、ｊ……第一金属配線、ｋ……スル
ーホール、ｌ……コンタクトホール。
Claims (1)
- 【特許請求の範囲】 １ CMOSマスタ・スライスLSIを構成する最小
単位の基本セルとしてゲートが共通な１個のｐチ
ヤネルMOSと１個のｎチヤネルMOSからなるペ
アトランジスタを用い、該基本セルの多数個を
LSIチツプ上の所望領域に一面に敷きつめたもの
をマスタ・マスクとして使用するとともに、前記
基本セルの具体的レイアウトとして右左に隣接す
る基本セルにおけるペアトランジスタのｐチヤネ
ルMOSとｎチヤネルMOSの配置が左右に隣接す
るｐとｎの極性が常に相異なるように前記ペアト
ランジスタを配置したことを特徴とするCMOS
マスタ・スライスLSI。 ２ 前記基本セルを構成するペアトランジスタの
ｐチヤンネルMOSとｎチヤネルMOSの分離帯を
基本セルの配列方向に対して約45゜ずれた斜め方
向に配置したパタン形状をとることを特徴とする
特許請求の範囲第１項記載のCMOSマスタ・ス
ライスLSI。 ３ 前記基本セルに接続する電源配線を第２金属
配線で行い、前記基本セル内の配線を第１金属配
線で互いに独立に配線することを特徴とする特許
請求の範囲第１項記載のCMOSマスタ・スライ
スLSI。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56104865A JPS586157A (ja) | 1981-07-03 | 1981-07-03 | Ｃｍｏｓマスタ・スライスｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56104865A JPS586157A (ja) | 1981-07-03 | 1981-07-03 | Ｃｍｏｓマスタ・スライスｌｓｉ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS586157A JPS586157A (ja) | 1983-01-13 |
| JPH036667B2 true JPH036667B2 (ja) | 1991-01-30 |
Family
ID=14392126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56104865A Granted JPS586157A (ja) | 1981-07-03 | 1981-07-03 | Ｃｍｏｓマスタ・スライスｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS586157A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58119647A (ja) * | 1982-01-09 | 1983-07-16 | Ricoh Co Ltd | Ｌｓｉマスタスライスチツプ |
| JPS58142545A (ja) * | 1982-02-18 | 1983-08-24 | Mitsubishi Electric Corp | マスタスライス方式ゲ−トアレイ形半導体集積回路装置 |
| JPS59232442A (ja) * | 1983-06-16 | 1984-12-27 | Toshiba Corp | 半導体集積回路 |
| DE3332965A1 (de) * | 1983-09-13 | 1985-03-28 | Kernforschungszentrum Karlsruhe Gmbh, 7500 Karlsruhe | Festkoerperdosimeter |
| JPS614987A (ja) * | 1984-06-20 | 1986-01-10 | Toshiba Glass Co Ltd | 螢光ガラス線量計 |
| JPS614988A (ja) * | 1984-06-20 | 1986-01-10 | Toshiba Glass Co Ltd | 螢光ガラス線量計 |
| JP2677272B2 (ja) * | 1988-09-01 | 1997-11-17 | 富士通株式会社 | 半導体集積回路装置 |
| JPH0528056U (ja) * | 1991-09-13 | 1993-04-09 | ソニー株式会社 | 半導体装置 |
-
1981
- 1981-07-03 JP JP56104865A patent/JPS586157A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS586157A (ja) | 1983-01-13 |
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