JPH04251976A - ゲートアレイ構造 - Google Patents

ゲートアレイ構造

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JPH04251976A
JPH04251976A JP3245863A JP24586391A JPH04251976A JP H04251976 A JPH04251976 A JP H04251976A JP 3245863 A JP3245863 A JP 3245863A JP 24586391 A JP24586391 A JP 24586391A JP H04251976 A JPH04251976 A JP H04251976A
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JP
Japan
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gate electrode
basic cell
pair
legs
gate
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JP3245863A
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English (en)
Inventor
Katakotan Medei
メディ　カタコタン
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Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Publication date
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays

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  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ゲートアレイ構造に関
する、特に、２層配線プロセスのＣＭＯＳゲートアレイ
構造に関する。この構造では、直線でセル間を配線でき
、ほとんどの回路でセル間の配線を単一層で実現でき、
別の配線のための領域を必要としないものである。
【０００２】
【従来の技術】二層金属配線ＣＭＯＳゲートアレイの中
核は、多数のゲートアレイ基本セルがアレイ状に配置さ
れている。ゲートアレイ基本セルは、一般に２つ以上の
、ｎチャンネルとｐチャンネルトランジスタの対から成
っている。ゲートアレイマクロセルは、第一層配線（Ｍ
１）または第二層配線（Ｍ２）を使用し、１つ以上の基
本セルのトランジスタを接続して構成される。これらの
金属配線層は、配線方向が決まっており、例えば、Ｍ１
は垂直方向にのみ配置され、Ｍ２は水平方向にのみ配置
される。また、その逆も同様である。
【０００３】ゲートアレイの回路デザインは、マクロセ
ルを自動的に配置し、２つの金属配線層を使用して、そ
れらマクロセル間を相互接続することによって実現され
る。従来のゲートアレイでは、マクロセルを形成するた
めのＭ１とＭ２の量は、一般に、基本セルの全領域を完
全にカバーするようにされていた。それ故に、金属配線
経路の領域がなかった。その結果として、金属配線経路
領域を確保するために、１つの方法として、隣り合った
基本セル間の基本セルのない領域を確保することであっ
た。この空き領域は、この技術分野においては、配線領
域または配線チャンネルと称されており、そのようなチ
ャンネルで構成されるゲートアレイを、一般に、チャン
ネルゲートアレイと称している。その他の方法は、アレ
イ全体を基本セルで満たすことであるが、基本セルの行
と列のどちらか一方を、配線経路のために空けなければ
ならない。そのような図が、ＵＳＰ４８８４１１８に記
載されている。さらに、ＵＳＰ４６８２２０１にも、ゲ
ートアレイ基本セルの対のコンプリメンタリトランジス
タの横方向シフトが、ドレイン、ソース配線を直線配線
で接続するのに適していることが、その特許の第５図に
記載されている。しかしながら、多くの場合、コンプリ
メンタリトランジスタ対の横方向シフトは、各基本セル
で対のコンプリメンタリトランジスタのロスを生じる結
果となった。この事は、ＵＳＰ４６８２２０１の第５図
の回路において、接続マクロセルのｐ領域が極端に右に
、ｎ領域が極端に左になっているので接続されないで残
っており、使用できる位置に配置されていないことで記
載されている。それ故、アレイ中のこれらの領域は、特
に対のコンプリメンタリトランジスタを利用する回路デ
ザインの場合において無駄になってしまう。
【０００４】２つ以上の、ｎチャンネルとｐチャンネル
トランジスタの対からなるゲートアレイ基本セルの例を
、図１に示す。図１は、２つのトランジスタ対からなる
４つの典型的ゲートアレイ基本セルの物理的レイアウト
を示している。図中のｐチャンネルトランジスタ（１０
）のソース、ドレインは、ｐ１、ｐ２、ｐ３で示され、
ｎチャンネルトランジスタ（１２）のソース、ドレイン
は、ｎ１、ｎ２、ｎ３で示されている。４つのトランジ
スタ（１０）と（１２）のためのゲート電極が、ポリシ
リコンライン（１４）と（１６）である。垂直及び水平
に金属配線をするために配線トラックを形成することを
考えたとき、ｐチャンネルトランジスタ（１０）、ｎチ
ャンネルトランジスタ（１２）のすべてのソース、ドレ
インとゲートを横切ってセル間を直線的に相互接続する
ことは明らかに不可能である。例えば、図１では、ｐ１
、ｐ３領域とｎ３領域とを接続するには、一つの直線配
線だけを使用するのでは不可能である。その結果、２つ
の違った金属配線層が必要である。
【０００５】図２には、従来からゲートアレイマクロセ
ルによく使用されるＣＭＯＳのトランスミッションゲー
トの回路図を示す。この回路において、Ａ，Ｂは、入力
信号で、ＣＭＯＳトランジスタのトランスミッションゲ
ート（１６）、（１８）に入力されている。ゲート（１
６）、（１８）の出力は、出力端子Ｚに接続される。Ｃ
Ｋ、ＣＫ’は、制御信号、又はクロック信号の入力端子
で、伝送ゲート（１６）、（１８）からなる対のコンプ
リメンタリトランジスタのゲートを駆動し、さらに、入
力信号Ａ、Ｂのどちらか一方を、出力端子Ｚに伝送する
かを決定する。図３は、図１の従来の基本セルを用いて
図２の回路をレイアウトした例である。この回路の相互
接続をする為には、金属配線の方向を変えなければなら
ないので、異なる２つの層の配線が必要になる。もし、
異なる層の配線を使わなければ、配線はこの基本セルか
らはみ出してしまい、隣接するセルの配線をショートし
てしまう可能性があり実現できない。このように、図３
は、従来のゲートアレイにおいて、この回路を形成する
ための配線の複雑性を記載している。この例では、第１
の金属配線層（Ｍ１）の方向が水平方向であり、第２の
金属配線層（Ｍ２）の方向が垂直方向である。図３から
分かるように、図１の基本セルの全領域は、実質的にセ
ル内配線で占められてしまう。
【０００６】
【発明が解決しようとする課題】本発明の目的は、新し
い基本セルのレイアウトを供給することであり、ゲート
アレイ基本セルの接続に使用される金属配線を実質的に
簡略化するものである。さらに、相互接続配線の方向を
単一層配線の方向と一致させる。さらに、ゲートアレイ
マクロセルを作成する金属配線量を最少化するものであ
る。さらに、配線経路指定に対するゲートアレイマクロ
セルの配線性を最大化するものである。さらに、従来の
ゲートアレイセル構造に使用されていた隣り合ったマク
ロセル領域での配線経路指定チャンネルを分ける必要性
を除外したものである。さらに、従来の基本セル構造以
上に高使用率を供給するものである。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、ｐ，ｎの２種類の拡散領域に配置され
たコンプリメンタリトランジスタの対配置を各々持つ２
次元アレイ基本セルからなり、前記拡散領域に関して形
成された各基本セルの一対のゲート電極構造が、複数の
分岐足をもち、一方のゲート電極構造の分岐足は、他の
ゲート電極構造の分岐足で選択的に差し込まれ、前記ゲ
ート電極構造の両方から空間的に配置された分岐足の少
なくとも一対は、前記拡散領域を横方向に横切るように
形成されることを特徴し、さらに、前記ゲート電極構造
の両方から空間的に配置された分岐足の一対は、前記基
本セルの前記ｐ，ｎの２種類の拡散領域の間に形成され
ることを特徴とすることによる。
【０００８】また、ゲートアレイ中に作られ、基本セル
中の複数の行、又は列からなるＶＬＳＩ回路を有し、前
記各基本セルは、隣り合って配置され導電型の異なる拡
散領域中に形成されたコンプリメンタリＭＯＳ型トラン
ジスタの対配置をもち、前記基本セルのゲート電極構造
は、各々複数の平行に配置された足をもった一対の櫛型
ゲート電極からなり、前記ゲート電極の一対は、向かい
合わされて、お互いにそれらの足を選択的に差し込まれ
た状態で前記各基本セルの上に形成され、選択的に差し
込まれた足の少なくとも一対は、前記各基本セルの拡散
領域を横切って形成され、前記基本セルを横切って形成
される金属配線は、前記差し込まれた足の方向とは直角
方向関係にあり、前記コンプリメンタリＭＯＳ型トラン
ジスタと前記回路を形成するために必要な前記電極足と
を接続することを特徴とし、さらに、前記ゲート電極構
造の両方から空間的に配置された分岐足の一対は、前記
基本セルの前記導電型の異なる拡散領域の間に形成され
ることを特徴とすることによる。
【０００９】また、整列した行と列において配置された
複数の基本セルからなり、前記各基本セルは、ソース・
ドレイン領域として定める空間的相対位置にある導電型
の異なる拡散領域からなるコンプリメンタリトランジス
タの対配置と前記拡散領域の上に形成されるゲート電極
領域とをもち、１つの基本セル中のどの１つのソース・
ドレイン、ゲート電極領域が、同じ基本セル中の他のソ
ース・ドレイン、ゲート電極領域、あるいは、同じ列中
のどの基本セル中のソース・ドレイン、ゲート電極領域
に直線配線のみで接続していることを特徴とし、さらに
、前記ゲート電極は、お互いに向かい合わされて形成さ
れた一対の櫛型ゲート電極からなり、空間的に平行に配
置された複数の足をもち、それらの足は、お互いに選択
的に差し込まれた状態であり、選択的に差し込まれた足
の少なくとも一対は、前記直線配線に対して直角に前記
各基本セル拡散領域を横切って形成されたことを特徴と
することによる
【００１０】
【実施例】以下、実施例に基づいて本発明を説明する。 図４は、本発明による新しいゲートアレイ基本セル構造
の物理的レイアウトである。図４には、ｐ＋拡散領域（
２０）とｎ＋拡散領域（２２）からなる１つのゲートア
レイ基本セルを示している。例として、ｎシリコン基板
のｐウェル領域（２１）の中に形成されたｎ＋拡散領域
（２２）中のｎ１、ｎ２、ｎ３の領域とｐ＋拡散領域（
２０）中のｐ１、ｐ２、及びｐ３とを経由して２つ以上
のｐチャンネルとｎチャンネルトランジスタの対が形成
される。従来の構造に比べて本発明の構造においては、
拡散領域（２０）と（２２）が、わずかに水平方向、又
は行方向に広くなっており、さらに、ポリシリコンのゲ
ート電極（２４）と（２６）は、垂直方向、又は列方向
に形成されるのではなく、むしろ、拡散領域（２０）と
（２２）を横切るように、その構造を行方向に水平に拡
げている。もっと重要なのは、それぞれのゲート電極構
造が、２４Ａ、２４Ｂ、及び２４Ｃと２６Ａ、２６Ｂ、
及び２６Ｃのような多数の分岐足をもっており、さらに
、ゲート電極（２４）の多数の分岐足、２４Ａ、２４Ｂ
、及び２４Ｃが、ゲート電極（２６）の多数の分岐足２
６Ａ、２６Ｂ、及び２６Ｃによってはさまれていること
である。その結果、ゲート電極（２４）、（２６）のそ
れぞれの足２４Ａ、２６Ａを配置した少なくとも一対は
、平行であり、１つの拡散領域（２０）を縦方向に互い
違いになるように形成される。同様に、ゲート電極（２
４）、（２６）のそれぞれの足２４Ｂ、２６Ｂを配置し
た少なくとも一対は、平行であり、もう１つの拡散領域
（２２）を縦方向で互い違いになるように形成される。 ゲート電極（２４）、（２６）の中央の足２４Ｃ、２６
Ｃは、基本セルの拡散領域（２０）と（２２）の間に空
間的に配置される。足２４Ｃ、２６Ｃは、金属配線がポ
リシリコンゲート電極（２４）、（２６）に接続される
領域である。
【００１１】このように、ゲート電極（２４）と（２６
）は、お互いに水平方向に差し込まれ平行な多数の分岐
足２４Ａ−Ｃ、２６Ａ−Ｃを持つ櫛形電極からなる。 さらに、ｐ拡散領域（２０）とｎ拡散領域（２２）のそ
れぞれを横切るように、それぞれ反対の方向に走るゲー
ト電極対の２４Ａ、２６Ａと２４Ｂ、２６Ｂを形成する
。言い替えれば、櫛形電極（２４）と（２６）は、お互
いに差し込まれた足で、お互いに向かい合わされた配置
をされている。それ故、個々のゲート対２４Ａ、２６Ａ
と２４Ｂ、２６Ｂは、ｐ１、ｐ２、ｐ３で示されたソー
ス、ドレインからなるｐチャンネルトランジスタを構成
し、ｎ１、ｎ２、ｎ３で示されたソース、ドレインから
なるｎチャンネルトランジスタを構成する。
【００１２】図４のゲートアレイ基本セルは、電源（Ｖ
ＤＤ）とグランド、又はレファレンスライン（ＶＳＳ）
に対して水平に走っている第二層配線（Ｍ２）と、ラッ
チアップを排除するためのセルアイソレーションと同様
にうまく、基板と電気的接続をとる個々のｐ＋拡散領域
２８、２８Ａ、２８Ｂとｎ＋拡散領域３０、３０Ａ、３
０Ｂとで完成されている。
【００１３】図４の一番下にある垂直ライン群３２と右
端の水平ライン群３３は、ゲートアレイ基本セルに関連
した直角方向に形成される配線トラックを表している。 本発明の基本セル構造は、比較的に従来構造よりもわず
かに大きくなっているが、回路を形成するための第一及
び第二層配線が、より少なくなっているので、より高い
使用率をもっている。ライン３２や３３で示されるよう
な配線及びセル間接続のための配線トラックの選択の自
由度は従来より著しく大きい。
【００１４】本発明による重要な特徴は、配線を、どの
３２のトラックに沿って形成してもよいし、１つの金属
配線方向だけで、ほとんど、どの回路や構成のタイプに
も適応して配線ができる。ソース、ドレインやゲート領
域がお互いに平行に走っているので、直線的に基本セル
のポリシリコンゲート電極２４、２６の足や、全てのｐ
、ｎタイプのソース、ドレイン領域であるｐ１、ｐ２、
ｐ３とｎ１、ｎ２、ｎ３を横切って接続することができ
る。 その結果として、ゲートアレイ中のｐ，ｎの２種類の拡
散領域の一直線化した列にあるソース、ドレインやポリ
シリコンゲートは、直線配線を使用して、同じ列の他の
ソース、ドレインやポリシリコンゲートに接続される。 例えば、従来例の図１では、ｐ１、ｐ３とｎ３の領域の
接続として示されている。図４においてのこれらの同じ
領域ｐ１、ｐ３とｎ３の接続は、３２トラックの内の１
つに沿って直線ラインで達成されている。それ故、図４
中のセル配置やインターリーブポリシリコンゲート電極
構造は、配線方法を最適化したゲートアレイマクロセル
を形成するための配線パターンにおいて、必要セルを簡
略化し、削減するものである。一方、より小さい型板サ
イズ、縮小した配線サイズ、長さや回路駆動スピードの
増加に伴う容量の縮小のために、コストを引き下げるも
のである。
【００１５】図４に示されたインターリーブゲート電極
２４、２６は、本発明の基本原理を示している１つの構
成例であるにすぎない。他にも例として、ゲート電極２
４、２６のそれぞれ反対方向に走る個々の対の分岐足の
幅をより広くする、また、ｐ＋とｎ＋拡散領域を横切る
足を追加する等がある。また、たとえ、その構造が水平
方向に走るゲート電極構造で、配線が垂直に走っていた
としても、これらの方向が９０゜回転されることで実現
できることは明白である。
【００１６】図５は、図２に示された回路に対する本発
明のゲートアレイ基本セルのレイアウト図である。配線
３４、３５、３６の第一層配線（Ｍ１）は、本発明のゲ
ートアレイ基本セルを使用した場合の配線パターンの簡
略性を示している。このように、金属配線の方向変換の
必要性はない。また、基本セルの隣り合った行と列にお
いて配線経路チャンネルを分ける必要性を除外するため
に、他の３２トラックを経由してセル間の配線をする重
要な空間が残っている。また、全ての第二層配線（Ｍ２
）、トラック３３は、オープンであり、ＶＤＤとＶＳＳ
に取られるライン以外は、配線に利用可能である。この
ように、実質的に全てのセル配線は、第一層配線（Ｍ１
）で達成できる。第二層配線（Ｍ２）は、その直角方向
で、電源ＶＤＤやグランド、又はレファレンスＶＳＳに
対して適応する、より厚く大きいピッチのものになる。 トランジスタ対の同じ直線配線は、多くの他のゲートア
レイに適応できる。図５は、本発明の１つの実施例を示
したにすぎない。
【００１７】図６は、図５の基本セルの電気等価回路図
であり、ゲート電極構造２４、２６に関連した拡散領域
ｐ１、ｐ３とｎ１、ｎ３及び２つの対のコンプリメンタ
リトランジスタに一致している。
【００１８】以上ように、本発明は、いくつかの特別な
実施例を記述しているので、もっと多くの他の手段、変
更やバリエーションが、この技術分野において前述の記
述を考慮すればできるということは、明白である。この
ように本発明は、上述の他の手段、変更、応用やバリエ
ーションを含むものである。
【００１９】
【発明の効果】以上のように、本発明に対して集積スケ
ール０．８マイクロメートルのデザインルールを採用し
て図４及び図５に示すようなゲートアレイ構造を使用し
た結果、以下のような効果が得られた。
【００２０】■本発明の構造は、簡略化された配線パタ
ーンが単一方向で配線を達成するために走っているので
、ゲートアレイマクロセルを作るのに要求される金属配
線の量を最少化することができる。配線が１つの方向に
走るように全てデザインされているので、ゲートアレイ
中での配線パターンは、金属配線方向の変換なしで、よ
り間略化される。ゲート電極構造を配線するためのＭ１
における単一方向の配線経路は、Ｍ１配線方向の変換な
しで異種のトランジスタやトランジスタ対を形成するた
めに、同じ、又は違う基本セルの違う位置に拡散された
ソース、ドレイン領域を接続するのにほとんど制限はな
い。しかしながら、上述のことは、金属配線方向の変換
において制限があるということを意味しているのではな
い。特に、例として、配線方向の変換は、Ｍ２を経由し
て達成される。
【００２１】■本発明の構造は、両方の金属層を経由し
て配線経路指定するためのゲートアレイマクロセルの配
線性を最大化する。これは、基本セル中の配線数は最少
化されているので、ゲートアレイ中のマクロセル間接続
や配線のための基本セル中の平行配線トラック数が増加
するためである。このように、ゲートアレイ基本セル内
で配線経路指定の可能性が大きくなる事により、自動配
線プログラムや配線作業を簡略化することができる。
【００２２】■本発明の構造は、水平及び垂直方向の両
方において配線プロセスの実質的バランスを与えている
。このことは、ゲートアレイ中の潜在的な配線トラック
数がほぼ等しいことを意味している。この配線トラック
数は、セル配線や電源、グランド配線後で自動配線処理
の前におけるものである。このバランスは、電源分布が
主にＭ２を使用しているのとセル配線が主にＭ１を使用
しているからである。
【００２３】■本発明の構造は、隣り合ったゲートアレ
イ基本セルの配線経路指定チャンネルやチャンネル展開
の必要性を除外する。さらに、先のチャンネル領域を基
本セル使用のために利用できる。
【００２４】■本発明の構造は、ＶＬＳＩデバイスにお
いて高使用率を達成できるものである。従来のタイプで
は、チップの５０％の領域を使用できたが、本発明の構
造では、９０％を超える使用が可能になる。もちろん、
使用率は、コンプリメンタリトランジスタ対の使用によ
る。反対に、トランジスタ対を使用しない回路であると
、結果として使用率は、高くならない。
【００２５】■本発明の構造は、ゲートアレイ中の使用
ゲートについての領域を引き下げる。一方、基本セルサ
イズは、従来のゲートアレイセルサイズよりも大きくな
っているので、より高い使用率が、インターリーブゲー
ト電極構造と簡略化された配線パターンによって達成さ
れる。その結果として、使用ゲートについての領域を正
味縮小できる。
【００２６】■本発明の構造は、チップサイズを縮小す
るので、それに伴うコストパフォーマンスの引き下げが
できる。コストパフォーマンスの引き下げは、金属線の
長さに伴う回路デザイン手段のための、より小さいチッ
プサイズによってもたらされる。このことは、より小さ
い回路デザインにおいて、容量の削減と回路駆動スピー
ドの増加を生む効果を有する。
【図面の簡単な説明】
【図１】　　典型的ゲートアレイ基本セルの従来のレイ
アウト図。
【図２】　　ＣＭＯＳゲート対から成るトランジスタ回
路の回路図。
【図３】　　図２に示された回路に対応する従来のレイ
アウト図。
【図４】　　本発明のゲートアレイ基本セルのレイアウ
ト図。
【図５】　　図２に示された回路に対応する本発明のゲ
ートアレイ基本セルのレイアウト図。
【図６】　　図５の基本セルの電気等価回路図。
【符号の説明】 Ａ，Ｂ　　・・・・・・入力信号 Ｚ　　・・・・・・出力信号 ＣＫ，ＣＫ’　　・・・・・・制御信号、又はクロック
信号入力端子 １０　　・・・・・・ｐチャンネルトランジスタ１２　
　・・・・・・ｎチャンネルトランジスタ１４，１６　
　・・・・・・ポリシリコンライン１６，１８　　・・
・・・・トランスミッションゲート２０　　・・・・・
・ｐ＋拡散領域 ２１　　・・・・・・ｐウェル ２２　　・・・・・・ｎ＋拡散領域 ２４，２６　　・・・・・・ポリシリコンゲート電極構
造２４Ａ，２４Ｂ， ２４Ｃ，２６Ａ，

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】ｐ，ｎの２種類の拡散領域に配置されたコ
    ンプリメンタリトランジスタの対配置を各々持つ２次元
    アレイ基本セルからなり、前記拡散領域に関して形成さ
    れた各基本セルの一対のゲート電極構造が、複数の分岐
    足をもち、一方のゲート電極構造の分岐足は、他のゲー
    ト電極構造の分岐足で選択的に差し込まれ、前記ゲート
    電極構造の両方から空間的に配置された分岐足の少なく
    とも一対は、前記拡散領域を横方向に横切るように形成
    されることを特徴とするゲートアレイ構造。
  2. 【請求項２】前記ゲート電極構造の両方から空間的に配
    置された分岐足の一対は、前記基本セルの前記ｐ，ｎの
    ２種類の拡散領域の間に形成されることを特徴とする請
    求項１記載のゲートアレイ構造。
  3. 【請求項３】ゲートアレイ中に作られ、基本セル中の複
    数の行、又は列からなるＶＬＳＩ回路を有し、前記各基
    本セルは、隣り合って配置され導電型の異なる拡散領域
    中に形成されたコンプリメンタリＭＯＳ型トランジスタ
    の対配置をもち、前記基本セルのゲート電極構造は、各
    々複数の平行に配置された足をもった一対の櫛型ゲート
    電極からなり、前記ゲート電極の一対は、向かい合わさ
    れて、お互いにそれらの足を選択的に差し込まれた状態
    で前記各基本セルの上に形成され、選択的に差し込まれ
    た足の少なくとも一対は、前記各基本セルの拡散領域を
    横切って形成され、前記基本セルを横切って形成される
    金属配線は、前記差し込まれた足の方向とは直角方向関
    係にあり、前記コンプリメンタリＭＯＳ型トランジスタ
    と前記回路を形成するために必要な前記電極足とを接続
    することを特徴とするゲートアレイ構造。
  4. 【請求項４】前記ゲート電極構造の両方から空間的に配
    置された分岐足の一対は、前記基本セルの前記導電型の
    異なる拡散領域の間に形成されることを特徴とする請求
    項３記載のゲートアレイ構造。
  5. 【請求項５】整列した行と列において配置された複数の
    基本セルからなり、前記各基本セルは、ソース・ドレイ
    ン領域として定める空間的相対位置にある導電型の異な
    る拡散領域からなるコンプリメンタリトランジスタの対
    配置と前記拡散領域の上に形成されるゲート電極領域と
    をもち、１つの基本セル中のどの１つのソース・ドレイ
    ン、ゲート電極領域が、同じ基本セル中の他のソース・
    ドレイン、ゲート電極領域、あるいは、同じ列中のどの
    基本セル中のソース・ドレイン、ゲート電極領域に直線
    配線のみで接続していることを特徴とするゲートアレイ
    構造。
  6. 【請求項６】前記ゲート電極は、お互いに向かい合わさ
    れて形成された一対の櫛型ゲート電極からなり、空間的
    に平行に配置された複数の足をもち、それらの足は、お
    互いに選択的に差し込まれた状態であり、選択的に差し
    込まれた足の少なくとも一対は、前記直線配線に対して
    直角に前記各基本セル拡散領域を横切って形成されたこ
    とを特徴とする請求項５記載のゲートアレイ構造。
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