JP2004538618A - 集積回路 - Google Patents

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Abstract

【課題】半導体層を介したトランジスタ間の漏れ電流の発生を抑制する集積回路を提供する。
【解決手段】集積回路（１）は、通常パターン成形されていない半導体層（５）を介して隣り合うトランジスタ（１０、２０）の間に生じる漏れ電流を抑止する。第１の層（３）内で、回路（１０）は、半導体層（５）と接触している電気伝導性配線路（４）を含み、その配線路（４）のいくつかは、ソースおよびドレイン電極（１４、１５、２４、２５）として使用され、フォーク状のインターディジタル構造であるのが好ましい。漏れ電流の抑止は、異なるトランジスタ（１０、２０）の隣り合う電極（１４、２４）を同じ電圧にし、さらに、それらの隣り合う電極（１４、２４）の間に他の電気伝導性配線路が存在しないようにすることで達成される。入力信号または出力信号を伝える相互接続線（３９）は、できるだけ第２の層（７）内に位置しており、その第２の層（７）は電気伝導性配線路（８）を含み、半導体層（５）と接触していない。本発明の集積回路（１）はＮＡＮＤ構造のアレイを含むのに非常に適している。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、電気絶縁表面を有する基板を備える集積回路に関し、その表面には、
絶縁層と、
少なくとも実質的にパターン成形されていない半導体層と、
電極および他の電気導体のパターンを含む第１のパターン成形された層と、
電気導体のパターンを含み、かつ、第１のパターン成形された層および半導体層から絶縁層によって分離されている第２のパターン成形された層とが存在し、
第１のパターン成形された層が、半導体層と接触し、さらに、第１のトランジスタおよび第２のトランジスタを含み、前記のトランジスタ各々が第１の電極および第２の電極を有し、これらの電極のうち少なくとも第１の電極が、少なくとも実質的に平行ないくつかの電気伝導性配線路を含む。
【０００２】
【従来の技術】
このような集積回路は、ＩＣとも呼ばれ、Ｄ．Ｍ．ｄｅ Ｌｅｅｕｗ ｅｔ ａｌ．，ＩＥＤＭ ９７，３３１〜３３６から知られている。この集積回路は、高分子材料で製造され、２入力ＮＡＮＤゲートおよびインバータ内に電界効果トランジスタの組合せを含む。パターン成形された層は、ポリアニリンで製造され、電気絶縁性部分と電気伝導性部分を有する。第１の電極はソース電極であり、第２の電極はドレイン電極であり、または、その逆である。第１の電極および第２の電極はインターディジタル構造を形成している。すなわち、各々の電極の平行な配線路は、２個のフォークの歯のように、他方の平行な配線路の横に並んでいる。
【０００３】
【発明が解決しようとする課題】
この回路の欠点は、パターン成形されていない半導体層を介してトランジスタ間に漏れ電流が生じることである。この漏れ電流によって、トランジスタの独立動作が妨げられ、したがって、回路の入力信号と出力信号の干渉が生じる。
【０００４】
本発明の目的は、半導体層を介したトランジスタ間の漏れ電流の発生を抑制した、最初に述べたような集積回路を提供することである。
【０００５】
【課題を解決するための手段】
本発明によれば、この目的は、第１のトランジスタの第１の電極および第２のトランジスタの第１の電極が両方ともソースおよびドレイン電極の同じ機能を行うことで達成される。
【０００６】
この回路は、第１のパターン成形された層内の、第１のトランジスタの第１の電極および第２のトランジスタの第１の電極に動作条件の同じ電位を与える手段を含み、さらに、第１のトランジスタと第２のトランジスタとの間の第１のパターン成形された層は、動作条件で第１のトランジスタの第１の電極の電位以外の電位を持つ電気導体から遊離している。
【０００７】
互いに隣り合って位置する２個のトランジスタの第１の電極が同じ電位にあるので、例えば第１のトランジスタの、第１の電極から第１のトランジスタの外の電気導体に電荷を移動させるための駆動力は、存在しない。これにより、半導体層を介した漏れ電流が抑止される。本発明にかかる回路の利点は、半導体層をパターン成形する必要がないということである。余分なリソグラフィパターン成形のステップを省略することは、製造コストの節約になる。
【０００８】
上記のトランジスタが異なる機能ブロックの部分である場合、第１のトランジスタと第２のトランジスタとの間の漏れ電流を低減することは特に重要である。このようなブロックは、例えばＮＡＮＤブロックかＮＯＲブロックであり、または異なるメモリユニットに関係するブロックである。隣り合うブロックを機能的に関係付ける必要がないことは、集積回路設計の通常の慣例である。したがって、第１のブロック内の第１のトランジスタから第２のブロック内の第２のトランジスタへの漏れ電流によって（従来技術による集積回路内で）、第２のブロックの出力に雑音が導入される。この雑音は、ブロック自体の信号には全く無関係であり、おそらく集積回路の誤動作の重要な原因となる。本発明の集積回路では、上記漏れ電流（したがって、上記雑音）が抑止され、信号体雑音比が実質的に改善される。
【０００９】
トランジスタの例は、電界効果トランジスタおよびバイポーラトランジスタである。電界効果トランジスタは、ＴＦＴと呼ばれる薄膜の形およびＭＩＳＦＥＴと呼ばれる導体−絶縁体−半導体構造の形で構成される可能性がある。トランジスタは、スイッチとして、およびメモリ要素内の構成要素として使用される可能性がある。
【００１０】
使用される基板材料は、例えば、シリコン、石英、ガラス、セラミック材料、またはポリイミドのような高分子である可能性がある。基板材料はポリイミドであることが好ましい。パターン成形された層は、有機高分子材料で構成されることが好ましいが、主構成要素としてか、または、有機高分子材料上の薄膜の形かのいずれかで、金、銀、またはドープドシリコンのような金属または無機導体を含む可能性もある。半導体層は、例えば、ドープドシリコン、または半導体として適している有機材料で構成される。半導体層の厚さは、約５ｎｍから数マイクロメートルである。絶縁層は、例えば、ＳｉＯ２、Ｓｉ３Ｎ４、ポリビニルフェノール、ポリビニルアルコール、またはシアノエチルプランのような材料で構成される。
【００１１】
本発明にかかるＩＣの一実施態様では、上記手段は、第１のトランジスタの第１の電極と第２のトランジスタの第１の電極とを相互に接続する、第１のパターン成形された層内の電気導体である。このような電気導体は相互接続線である。相互接続線は、トランジスタ内の複数の第１の電極を互いに接続する可能性がある。さらに、相互接続線は、同時に、いわゆる電源電圧を加える電源線である可能性がある。代替の手段は、追加のパターン成形された層内の上記第１の電極間の相互接続線で形成される。ここで、この相互接続線は、第１のパターン成形された層と接触しているが、半導体層と接触していない。そのような相互接続線は、また、別個に設けられる可能性がある。
【００１２】
他の実施態様は、第１のトランジスタの第１の電極および第２の電極がインターディジタル構造を形成し、互いに対を形成し、この対がいくつかの少なくとも実質的に平行な電気伝導性配線路を有し、さらに、インターディジタル対の２つの一番外側の配線路が、第１の電極に属することを特徴とする。第１のトランジスタおよび第２のトランジスタが独立であることが望ましく、かつこれらのトランジスタの第１の電極を相互に接続するために、第２の電極は第２のトランジスタ内の電極に接続されていない。電位差が生じないようにするために、したがって漏れ電流が生じないようにするために、第２の電極は第２のトランジスタ内の電極から仕切られる。この仕切りは、第１の電極の伝導性配線路によって行われる。ここで、この伝導性配線路はインターディジタル電極対の外側にある。外側は、その電極の対のどの電極も別の電気導体に接続されていない、パターン成形された層内の側、という意味である。第１および第２のトランジスタの第１の電極内の隣り合う一番外側の配線路を、１つの配線路に一体化することができる。一番外側の配線路は、分岐されるか、または分割されている可能性がある。
【００１３】
この回路の特定の実施態様では、第１の電極が、少なくとも３つの配線路を有し、これらのうちの２つの一番外側の配線路が最も長い。延長された形によって、第２の電極の一番外側の配線路および隣接するトランジスタからこれに接続される他の電気導体を最適に仕切ることができる。
【００１４】
本発明にかかるＩＣのさらに他の実施態様では、第１の電極を相互に接続する導体が第１の電源線であり、
第１のトランジスタおよび第２のトランジスタが第１のＮＡＮＤ機能ブロックの部分を形成し、このＮＡＮＤ機能ブロックがさらに第３のトランジスタを含み、
ＮＡＮＤ機能ブロックが、第１のパターン成形された層内に第３のトランジスタのソースおよびドレイン電極のインターディジタル対を含み、このインターディジタル対の第１の電極が第２の電源線に接続され、その結果、ＮＡＮＤ機能ブロックが第１のパターン成形された層内に存在する限りで、この機能ブロックは第１の電源線と第２の電源線との間にあり、さらに、第２の電源線が第３のトランジスタの第１の電極と第２のＮＡＮＤ機能ブロックの第１の電極を相互に接続する。ＮＡＮＤ機能ブロックの動作は、半導体製造の当業者には公知である。２つの電源線の一方がゼロよりも大きな電源電圧を有し、他方の電源線は接地されている。この実施態様のＩＣが持つ利点は、ＮＡＮＤ機能ブロックを、簡単なやり方で１列のＮＡＮＤ機能ブロックに収納できることである。そのような列はデータ記憶用メモリでの使用に非常に適している。
【００１５】
本発明にかかるＩＣのさらに他の実施態様では、入力信号および出力信号のグループから選ばれた信号を第１のトランジスタに伝達する電気導体が、第２のパターン成形された層内に存在する。そのような機能を持った導体は、信号線として当業者には公知である。少なくとも１つの信号線が各トランジスタに対して存在している。第２のパターン成形された層は、少なくとも実質的にパターン成形されていない半導体層と接触しないので、この実施態様で、半導体層を介して信号線から他の電気導体に流れる漏れ電流はない。ＮＡＮＤ機能ブロックがＩＣ内に存在する場合に、ＩＣの信号線がＮＡＮＤ機能ブロックの領域の第２のパターン成形された層内に存在すると有利である。したがって、第１のパターン成形された層の部分は２つのトランジスタ間の電気導体から遊離している。入力信号または出力信号をトランジスタに伝送する信号線が全て第２のパターン成形された層内にある場合、これらの信号線のうち少なくとも１つを、第１のパターン成形された層内の電気導体に接続することが必要である。ビアまたは縦方向相互接続領域により、そのような接続を行う。最小の接触抵抗を得るために、ＩＣは底面ゲート構造にすると好都合である。この構造では、第２のパターン成形された層は、最初に基板、次に絶縁体、次に第２のパターン成形された層、最後に半導体層にある。
【００１６】
本発明にかかるＩＣの他の実施態様では、電源線の１つと接触している補助導体が、第１のパターン成形された層内の第１の電気導体と第２の電気導体との間にあり、第１と第２の電気導体がトランジスタの外に位置している。補助導体は、漏れ電流トラップとして作用する。通常、漏れ電流は、パターン成形されていない半導体層を介して第１の電気導体と第２の電気導体との間で生じる可能性があり、これは、制御されない状態で導体内の信号の伝送に影響を及ぼす可能性がある。本発明にかかるＩＣのこの実施態様では、これとは対照的に、発生する２つの漏れ電流のいずれもが、一定電源電圧を有する電源線に枝分かれする。２つの漏れ電流、すなわち、第１の導体と補助導体との間の１つの漏れ電流および第２の導体と補助導体との間のもう１つの漏れ電流は、このようにして制御された状態で上記の信号伝送に影響を及ぼすか、または、全く影響を与えない。第１および第２の導体は、例えば、いくつかのトランジスタの入力信号および供給信号を結合する信号線である。これらの導体は、トランジスタから遊離した電源線の側に存在することが好ましい。
【００１７】
本発明にかかるＩＣのさらに他の実施態様では、少なくとも１つのパターン成形された層が、起伏構造を持つように構成されている。この実施態様により、この層の絶縁部分を介したパターン成形された層内の導体間の漏れ電流が抑止される。両方のパターン成形された層が起伏構造で構成されることが好ましい。高分子材料の起伏構造は、本質的に、ＷＯ−Ａ９９／１０９３９から公知である。高分子材料としてポリアニリンの起伏構造が使用される時、ポリアニリンを秒の時間だけドープすることで、起伏構造の導電率は大きくなる。構造内のパターンは、電気導体および幅が１０μｍより狭い凹部を含むことが好ましい。このような微小寸法によって、トランジスタの特性が向上する。特に、オン／オフの比に関して向上する。
【００１８】
本発明にかかるＩＣの一実施態様において、半導体層は、主に有機材料で構成される。本発明にかかるＩＣの他の実施態様では、少なくとも１つのパターン成形された層が、主に有機高分子材料で構成される。高分子材料で製造された集積回路は、特に、安価であるという利点がある。さらに、回路は、基板材料に依存して高い適応性を有する。
【００１９】
半導体材料に使用することができる有機材料の例には、ポリチニレンビニレン、ポリチオフェン、ポリフェニレンビニレン、ポリフラニレンビニレン、ポリピロール、ポリフェニレン、ポリアセチレン、ポリフラン、およびポリアニリンがある。これらの高分子材料の置換型変形体もまた使用される可能性がある。置換基の例には、アルキレンディオキシ基のような環状構造を有するアルキル基およびアルコキシ基がある。そのようなグループは、好ましくは、Ｃ１〜Ｃ１０のアルキル、アルコキシ、またはアルキレンである。
【００２０】
様々な高分子材料のドープされた態様が電気伝導性材料として公知である。そのような材料の例は、ポリアニリン、ポリイミド、ポリチオフェン、ポリピロール、ポリ（ｐフェニレンサルファイド）およびこれらの共重合体である。使用される可能性のある他の材料は、これらの材料の置換型変形体である。置換基の例には、アルキル基、アルコキシ基、およびアルキルアルコキシ基がある。例は、特に、ポリ３アルキルチオフェン、ポリ３、４ディアルコキシチオフェン、ポリ３、４アルキルチオフェン、およびポリ３、４アルキレンディオキシチオフェンであり、さらにＵＳ−Ａ４，９５９，４３０およびＥＰ−Ａ６２８５６０から知られるような環状置換基を有する他のポリチオフェンである。そのような置換基は、好ましくは、Ｃ１〜Ｃ１０のアルキル、アルコキシ、またはアルキレンディオキシである。
【００２１】
本発明にかかる集積回路のこれらおよび他の態様は、図面を参照して以下においてより詳細に説明する。
【００２２】
【発明の実施形態】
実施形態１
図１は、本発明にかかる集積回路１の特徴部分の概略の断面図である。この特徴部分は、２個のトランジスタ１０および２０を含み、この場合、のトランジスタはＭＩＳＦＥＴ型の電界効果トランジスタである。回路１は、電気絶縁表面を有する基板２を含む。この表面に、電気導体４を有する第１のパターン成形された層３、パターン成形されていない半導体層５、絶縁層６、および第２のパターン成形された層７が存在する。この層７は、ゲート電極１８および２８を構成する電気導体８、および第１のトランジスタ１０および第２のトランジスタ２０の付随する信号線１９および２９を含む。電気導体４は、とりわけ、第１のトランジスタ１０の第１の電極１４および第２の電極１５として、さらに第２のトランジスタ２０の第１の電極２４および第２の電極２５として使用される。電極１４と２４の間に流れる可能性のある漏れ電流は、これらの電極が同じ電位に設定されることで阻止される。これを実現する手段は、第１の電極１４および２４を相互に接続する電気導体で形成される。そのような接続は第１の電源線９１であることが好ましい。
【００２３】
図２は、本発明にかかるＩＣの第１の実施形態の一部の平面図であり、その等価回路図を図３に示す。基板、絶縁層、半導体層、および可能な保護層は透明であると想定している。図２ａは、図２の第１のパターン成形された層を別個に示す。図２ｂは、図２の第２のパターン成形された層を別個に示す。
【００２４】
図２は、電源線９１と９２の間に位置するＮＡＮＤ機能ブロック５１を示す。ＮＡＮＤ機能ブロック５１は、３個のトランジスタ１０、２０、および３０を含む。各々のトランジスタは、１９、２９および３９でそれぞれ参照される信号線を備える。信号線３９は、ビア（縦方向の相互接続領域）４２を介しても制御される。
【００２５】
図２ａは、第１のトランジスタ１０の一組１３のソースおよびドレイン電極１４、１５を示す。これらの電極１４、１５はインターディジタル構造になっている。トランジスタ２０および３０もまた各々、電極２４、２５と３４、３５で構成されるそのような電極の組２３、３３を含む。電極１４および２４は、電源線９１に接続され、実質的に平行な電気伝導性配線路６１、６２と６３、６４を含む。電極３４は電源線９２に接続されている。電極１５、２５および３５は、相互に接続されている。これらの電極１５、２５、および３５は、ビア４２を介して図２ｂに示す信号線３９に接続されている。この信号線はＮＡＮＤ機能ブロック５１の出力信号を伝える。
【００２６】
図２ｂは、さらに、信号線１９と２９、およびゲート電極１８、２８、および３８を示す。ビア４２の位置もまた示す。信号線１９、２９各々はＮＡＮＤ機能ブロック５１の入力信号を伝える。基本的に、信号は２値であるとする。すなわち、ＨＩＧＨ（または、１）およびＬＯＷ（または、０）である。
【００２７】
ＮＡＮＤ機能ブロック５１は、通常、一連の独立したＮＡＮＤ機能ブロックの中の第１のブロックにすぎない。一番外側の伝導性配線路６１、６４およびトランジスタ３０の一番外側の伝導性配線路は、上述の独立したＮＡＮＤ機能ブロック内の伝導性配線路間の半導体層を介した漏れ電流を阻止する機能を有する。
【００２８】
実施形態２
図４は、本発明にかかるＩＣの第２の実施形態１０１の一部の平面図である。この図は、５個のトランジスタ１１０、１２０、１３０、１６０、および１７０を示し、それぞれ、信号線１１９、１２９、１３９、１６９および１７９を有する。ビア１４２はその接続を行う。上述のトランジスタは、電源線１９１と１９２の間に位置している。これらの導体と信号線の間のいくつかの電気導体１８１、１８２、１８３、１８４、１８５、および１８６並びにビア１４３もまた示す。基板、絶縁層、半導体層、および可能な保護層は、透明であると想定している。第１の導体１８１および第２の導体１８２は両方とも第１のパターン成形された層内にあり、パターン成形されない半導体層と接触している。補助導体１８３は、第２のトランジスタ１２０と第４のトランジスタ１６０の間の第２のパターン成形された層内にある。導体１８３は、ビア１４４を介して電源線１９１と接続される。導体１８３は漏れ電流トラップとして作用して、信号線１３９とトランジスタ１６０の間、および信号線１３９と１６９の間の漏れ電流を阻止する。一方の信号線１３９および他方のトランジスタ１６０と信号線１６９は、集積回路１内の機能的に独立している異なる機能ブロックの部分である。補助導体１８３は２個の電源線１９１、１９２の１つと接触している。この実施形態では第１の電源線１９１と接触している。
【００２９】
図５は、本発明にかかる集積回路の第２の実施形態１０１の、図４の線Ｖ−Ｖでの概略の断面図である。第１のパターン成形された層は、ここで起伏構造を与えられ、基板１０２の上に形成されている。電気導体１０４は、凹部１４４で互いに分離されている。半導体層１０５は、凹部１４４のために平面でない。したがって、絶縁層は、平坦化表面１４６を有する絶縁層１０６として形成される。電気導体１０８は平坦化表面１４６に存在する。
【００３０】
実施形態３
図６は、本発明にかかる集積回路の第３の実施形態２０１の一部の平面図である。基板、絶縁層、半導体層、および保護層は透明であると想定する。図に斜線でハッチングして示した第１のパターン成形された層は、第１および第２のトランジスタ２１０、２２０を含み、その各々はインターディジタル電極対２１３、２２３を有し、その組はそれぞれ電極２１４、２１５、および２２４、２２５を含む。第１の電極２１４は、配線路２６１、２６２、２６３および２６４を含む。第２の電極２１５は、配線路２７１、２７２および２７３を含む。配線路２６１および２６４はインターディジタル電極対２１３の一番外側の配線路である。第１のトランジスタ２１０の第１の電極２１４は、相互接続線２９１で、第２のトランジスタ２２０の第１の電極２２４に接続されている。第２の電極２１５および２２５は、それぞれ、第１の電極２１４および２２４の一番外側の配線路２６４および２８１で互いに仕切られている。第２のパターン成形された層は、第１のトランジスタ２１０の電極２１８および信号線２１７および２１９を含む。信号線２１９は、入力信号を第１のトランジスタ２１０に伝える。第２の信号線２１７は第１のトランジスタ２１０からの出力信号を伝える。この信号線２１７は、ビア（縦方向の相互接続領域）２４２により、第１のパターン成形された層内で第１のトランジスタ２１０の第２の電極２１５に接続されている。第２のパターン成形された層は、さらに、第２のトランジスタ２２０の電極２２８および信号線２２７および２２９を含む。
【００３１】
図７は、本発明にかかる集積回路の第３の実施形態２０１の一部の、線ＶＩＩ−ＶＩＩでの概略の断面図を示す。この底面ゲート構造において、第２のパターン成形された層は、基板２０２と絶縁層２０６の間にある。回路２０１内の第２のパターン成形された層は、電気導体２０８を有する起伏構造で作られている。起伏構造２０４を有する第１のパターン成形された層は、電極２１４および２２４を含み、平坦化表面２４６を有する絶縁層２０６の上にある。この構造の層は、非平面半導体層２０５で覆われ、その上に保護層２０９が存在する。保護層２０９は、機械的な損傷、光入射、および／または半導体層への酸素の拡散に対してＩＣを保護する。電極２２８に入力信号を伝える相互接続線２２９は、また、第２のパターン成形された層内に存在する。
【図面の簡単な説明】
【図１】
本発明にかかるＩＣの第１の実施形態の特徴部分の概略の断面図である。
【図２】
本発明にかかるＩＣの第１の実施形態のＮＡＮＤ機能ブロックの平面図である。
【図２ａ】
第１のパターン成形された層だけを示す図２の平面図である。
【図２ｂ】
第２のパターン成形された層だけを示す図２の平面図である。
【図３】
本発明にかかるＩＣの第１の実施形態のＮＡＮＤ機能ブロックの回路図である。
【図４】
本発明にかかるＩＣの第２の実施形態の一部の平面図である。
【図５】
本発明にかかるＩＣの第２の実施形態の、図４の線Ｖ−Ｖでの概略の断面図である。
【図６】
本発明にかかるＩＣの第３の実施形態の一部の平面図である。
【図７】
本発明にかかるＩＣの第３の実施形態の、図６の線ＶＩＩ−ＶＩＩでの概略の断面図である。
【符号の説明】
１，１０１，２０１ 集積回路
２ 基板
３ 第１のパターン成形された層
４ 電気導体
５ パターン成形されていない半導体層
６ 絶縁層６
７ 第２のパターン成形された層
８ 電気導体
１０，２１０ 第１のトランジスタ
１４，２４，２１４ 第１の電極
１５，２５，２１５ 第２の電極
１９ 信号線
２０ 第２のトランジスタ
３０ トランジスタ
３３ 電極の組
３４，３５ 電極
５１ ＮＡＮＤ機能ブロック
６１〜６４ 伝導性配線路
９１，９２ 電源線
１８１〜１８６ 電気導体
２１３ インターディジタル電極対
２６１〜２６４，２７１〜２７３ 配線路
２９１ 相互接続線

Claims (10)

  1. 電気絶縁表面を有する基板を備える集積回路であって、その基板表面に、
    絶縁層と、
    少なくとも実質的にパターン成形されていない半導体層と、
    電気導体のパターンを含む第１のパターン成形された層と、
    電気導体のパターンを含み、かつ前記第１のパターン成形された層および前記半導体層から前記絶縁層で分離されている第２のパターン成形された層とが存在し、
    前記第１のパターン成形された層が、前記半導体層と接触し、さらに第１のトランジスタおよび第２のトランジスタを含み、前記第１および第２のトランジスタ各々が第１の電極および第２の電極を有し、これらの電極のうちの少なくとも前記第１の電極が、少なくとも実質的に平行ないくつかの電気伝導性配線路を含み、
    前記第１のトランジスタの前記第１の電極および前記第２のトランジスタの前記第１の電極が両方とも、ソースおよびドレイン電極の同じ機能を行うこと、
    前記回路が、前記第１のパターン成形された層内の前記第１のトランジスタの前記第１の電極および前記第２のトランジスタの前記第１の電極に、動作条件の同じ電位を与える手段を含むこと、および、
    前記第１のトランジスタと前記第２のトランジスタとの間の前記第１のパターン成形された層が、動作条件で、前記第１のトランジスタの前記第１の電極の電位以外の電位を持つ電気導体から遊離していることを特徴とする集積回路。
  2. 前記手段は、前記第１のパターン成形された層内の電気導体を含み、この導体は、前記第１のトランジスタおよび前記第２のトランジスタの前記第１の電極を相互に接続することを特徴とする、請求項１に記載の集積回路。
  3. 前記第１のトランジスタの前記第１の電極および前記第２の電極がインターディジタル構造に形成され、互いに対を形成し、この対がいくつかの少なくとも実質的に平行な電気伝導性配線路を有し、さらに、
    前記インターディジタル対の２つの一番外側の配線路が、前記第１の電極に属することを特徴とする、請求項２に記載の集積回路。
  4. 前記第１の電極は、少なくとも３つの配線路を有し、これらのうちの２つの一番外側の配線路が最も長いことを特徴とする、請求項３に記載の集積回路。
  5. 前記第１の電極を相互に接続する前記導体は、第１の電源線であり、
    前記第１のトランジスタおよび前記第２のトランジスタは、第１のＮＡＮＤ機能ブロックの部分を形成し、このＮＡＮＤ機能ブロックは、さらに第３のトランジスタを含み、
    前記ＮＡＮＤ機能ブロックは、前記第１のパターン成形された層内に前記第３のトランジスタのソースおよびドレイン電極のインターディジタル対を含み、このインターディジタル対の第１の電極が第２の電源線に接続され、その結果、前記ＮＡＮＤ機能ブロックが前記第１のパターン成形された層内に存在する限りで、この機能ブロックが前記第１の電源線と前記第２の電源線との間にあり、さらに、
    前記第２の電源線は、前記第３のトランジスタの前記第１の電極と第２のＮＡＮＤ機能ブロックの第１の電極とを相互に接続する、ことを特徴とする請求項２に記載の集積回路。
  6. 入力信号および出力信号のグループから選ばれた信号を前記第１のトランジスタに伝達する前記電気導体が、前記第２のパターン成形された層内に存在することを特徴とする、請求項１に記載の集積回路。
  7. 前記電源線の１つと接触する補助導体は、前記第１のパターン成形された層内の第１の電気導体と第２の電気導体との間にあり、前記第１と第２の電気導体がトランジスタの外に位置することを特徴とする、請求項１に記載の集積回路。
  8. 少なくとも１つのパターン成形された層は、起伏構造を持つように構成されていることを特徴とする、請求項１に記載の集積回路。
  9. 前記半導体層は、主に有機材料を含むことを特徴とする、請求項１に記載の集積回路。
  10. 少なくとも１つのパターン成形された層は、主に有機高分子材料を含むことを特徴とする、請求項１に記載の集積回路。
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