JPH05283695A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPH05283695A JPH05283695A JP4110682A JP11068292A JPH05283695A JP H05283695 A JPH05283695 A JP H05283695A JP 4110682 A JP4110682 A JP 4110682A JP 11068292 A JP11068292 A JP 11068292A JP H05283695 A JPH05283695 A JP H05283695A
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- gate electrode
- gate
- thin film
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Abstract
(57)【要約】
【目的】 薄膜トランジスタの特性が製造プロセス変動
より受ける影響を小さくし、歩留りの向上，品毎のばら
つきを抑え、品質向上をねらう。 【構成】 ゲート電極をゲート配線から引き出して構成
するもの、もしくはゲート配線自体をゲート電極として
使うものにかかわらず、ゲート電極１に直交し、かつゲ
ート電極１からはみ出したソース電極３を配置し、その
左右にチャネルをはさんでソース電極３と同一層でゲー
ト電極１に直交し、かつゲート電極１からはみ出したド
レイン電極２を配置した構造の薄膜トランジスタとする
ことにより、ゲート電極１に対してソース電極３，ドレ
イン電極２が限度内でいかにずれても、特性には影響が
現れず、かつ、ＴＦＴとして動作が保証されるため、歩
留りが向上し、さらに品物毎のばらつきも抑えられる。
より受ける影響を小さくし、歩留りの向上，品毎のばら
つきを抑え、品質向上をねらう。 【構成】 ゲート電極をゲート配線から引き出して構成
するもの、もしくはゲート配線自体をゲート電極として
使うものにかかわらず、ゲート電極１に直交し、かつゲ
ート電極１からはみ出したソース電極３を配置し、その
左右にチャネルをはさんでソース電極３と同一層でゲー
ト電極１に直交し、かつゲート電極１からはみ出したド
レイン電極２を配置した構造の薄膜トランジスタとする
ことにより、ゲート電極１に対してソース電極３，ドレ
イン電極２が限度内でいかにずれても、特性には影響が
現れず、かつ、ＴＦＴとして動作が保証されるため、歩
留りが向上し、さらに品物毎のばらつきも抑えられる。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタ、特
に電極間容量が製造プロセスに対し安定となる薄膜トラ
ンジスタの構造に関する。
に電極間容量が製造プロセスに対し安定となる薄膜トラ
ンジスタの構造に関する。
【０００２】
【従来の技術】従来の薄膜トランジスタ（以下、ＴＦＴ
という）の構造は図４に示すように、ゲート電極１上に
ゲート絶縁膜（図示しない），半導体層４を設け、ドレ
イン電極２，ソース電極３をそれぞれゲート電極１に対
して平行な方向に、かつ、それぞれａ，ｃの重なりを持
つように形成していた。この構造は、特にゲート電極１
をゲート配線５から引き出すものに限らず、図５のよう
にゲート電極をゲート配線と共用し、これに平行してド
レイン電極２，ソース電極３を設ける場合もある。
という）の構造は図４に示すように、ゲート電極１上に
ゲート絶縁膜（図示しない），半導体層４を設け、ドレ
イン電極２，ソース電極３をそれぞれゲート電極１に対
して平行な方向に、かつ、それぞれａ，ｃの重なりを持
つように形成していた。この構造は、特にゲート電極１
をゲート配線５から引き出すものに限らず、図５のよう
にゲート電極をゲート配線と共用し、これに平行してド
レイン電極２，ソース電極３を設ける場合もある。
【０００３】
【発明が解決しようとする課題】従来のＴＦＴの構造で
は、製造プロセスの変動により、ＴＦＴ特性が影響を受
け易いといった問題がある。例えば、図４の例では、ド
レイン電極２，ソース電極３の形成時、ｘ方向に重ね合
わせがずれた場合、ゲート電極１，ソース電極３の間の
重なり容量Ｃｇｓ（斜線部の容量）が変化する。これ
は、ゲート・ソース間の容量の変動−フィードスルーオ
フセットの変動となって現れる。また、ゲート電極の幅
ｄがオーバーエッチ等により細くなった場合、ゲート・
ドレイン間の重なりａ，ゲート・ソース間の重なりｃが
小さくなり、ｘ方向のずれに対する余裕が減少し、小さ
なずれに対してもＴＦＴ動作を維持できなくなる可能性
があり、しかもこれを回避するためにゲート電極幅ｄを
大きくした場合は、ゲート・ソース間の容量が増加し、
フィードスルーが増加するといった問題がある。
は、製造プロセスの変動により、ＴＦＴ特性が影響を受
け易いといった問題がある。例えば、図４の例では、ド
レイン電極２，ソース電極３の形成時、ｘ方向に重ね合
わせがずれた場合、ゲート電極１，ソース電極３の間の
重なり容量Ｃｇｓ（斜線部の容量）が変化する。これ
は、ゲート・ソース間の容量の変動−フィードスルーオ
フセットの変動となって現れる。また、ゲート電極の幅
ｄがオーバーエッチ等により細くなった場合、ゲート・
ドレイン間の重なりａ，ゲート・ソース間の重なりｃが
小さくなり、ｘ方向のずれに対する余裕が減少し、小さ
なずれに対してもＴＦＴ動作を維持できなくなる可能性
があり、しかもこれを回避するためにゲート電極幅ｄを
大きくした場合は、ゲート・ソース間の容量が増加し、
フィードスルーが増加するといった問題がある。
【０００４】また、一つのデバイスにおいて、継ぎ露光
を行う場合では、露光箇所によるずれ方の違いによっ
て、デバイス中の特性の不均一が発生する恐れがある。
を行う場合では、露光箇所によるずれ方の違いによっ
て、デバイス中の特性の不均一が発生する恐れがある。
【０００５】図４の例では、ｘ方向がｙ方向に変わった
だけで、図５の例と同様である。
だけで、図５の例と同様である。
【０００６】本発明の目的は、前記課題を解決した薄膜
トランジスタを提供することにある。
トランジスタを提供することにある。
【０００７】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る薄膜トランジスタは、ソース電極と、
ドレイン電極と、ゲート電極とを有するＭＩＳ型薄膜ト
ランジスタであって、ソース電極は、ゲート電極に対し
直交し、かつゲート電極からはみ出して長く配置された
ものであり、ドレイン電極は、ソース電極の両側にソー
ス電極と同層でゲート電極と直交し、かつゲート電極か
らはみ出して長く配置されたものである。
め、本発明に係る薄膜トランジスタは、ソース電極と、
ドレイン電極と、ゲート電極とを有するＭＩＳ型薄膜ト
ランジスタであって、ソース電極は、ゲート電極に対し
直交し、かつゲート電極からはみ出して長く配置された
ものであり、ドレイン電極は、ソース電極の両側にソー
ス電極と同層でゲート電極と直交し、かつゲート電極か
らはみ出して長く配置されたものである。
【０００８】また、本発明に係る薄膜トランジスタは、
ドレイン電極と、ソース電極と、ゲート電極とを有する
ＭＩＳ型薄膜トランジスタであって、ドレイン電極は、
ゲート電極に直交し、かつゲート電極からはみ出して長
く配置されたものであり、ソース電極は、ドレイン電極
の両側にドレイン電極と同層でゲート電極と直交し、か
つゲート電極からはみ出して長く配置されたものであ
る。
ドレイン電極と、ソース電極と、ゲート電極とを有する
ＭＩＳ型薄膜トランジスタであって、ドレイン電極は、
ゲート電極に直交し、かつゲート電極からはみ出して長
く配置されたものであり、ソース電極は、ドレイン電極
の両側にドレイン電極と同層でゲート電極と直交し、か
つゲート電極からはみ出して長く配置されたものであ
る。
【０００９】また、本発明に係る薄膜トランジスタは、
ソース電極と、ドレイン電極と、ゲート電極とを有する
ＭＩＳ型薄膜トランジスタであって、ソース電極及びド
レイン電極は、ゲート電極に直交し、かつゲート電極か
らはみ出して長く配置され、さらに交互に配置されたも
のである。
ソース電極と、ドレイン電極と、ゲート電極とを有する
ＭＩＳ型薄膜トランジスタであって、ソース電極及びド
レイン電極は、ゲート電極に直交し、かつゲート電極か
らはみ出して長く配置され、さらに交互に配置されたも
のである。
【００１０】
【作用】ゲート電極と、ドレイン電極，ソース電極を直
交するように配置し、ゲート電極−ソース電極間の重な
り領域の面積及びゲート電極−ドレイン電極の重なり領
域の面積が一定となるようにすることにより、フィード
スルーオフセットが変動しないようにする。
交するように配置し、ゲート電極−ソース電極間の重な
り領域の面積及びゲート電極−ドレイン電極の重なり領
域の面積が一定となるようにすることにより、フィード
スルーオフセットが変動しないようにする。
【００１１】
【実施例】以下、本発明の実施例を図により説明する。
【００１２】（実施例１）図１は、本発明の実施例１を
示す平面図である。
示す平面図である。
【００１３】図１において、１はゲート電極、２はドレ
イン電極、３はソース電極、４は半導体層を示す。
イン電極、３はソース電極、４は半導体層を示す。
【００１４】本実施例は、ゲート電極１とゲート配線５
を共用したＭＩＳ型薄膜トランジスタである。本実施例
では、ゲート電極１の形成後、絶縁層（図示しない）付
けを行いゲート電極１上に半導体層を形成する。
を共用したＭＩＳ型薄膜トランジスタである。本実施例
では、ゲート電極１の形成後、絶縁層（図示しない）付
けを行いゲート電極１上に半導体層を形成する。
【００１５】ソース電極３は、ゲート電極１と直交し、
かつゲート電極１からはみ出して長く配置して形成す
る。さらにドレイン電極２はソース電極３と同層でゲー
ト電極１と直交し、かつゲート電極１からはみ出して長
く配置して形成する。
かつゲート電極１からはみ出して長く配置して形成す
る。さらにドレイン電極２はソース電極３と同層でゲー
ト電極１と直交し、かつゲート電極１からはみ出して長
く配置して形成する。
【００１６】また、ａはゲート電極−ドレイン電極重な
り幅、ｂはチャネル長、ｃはゲート電極−ソース電極重
なり幅、ｄはゲート電極幅、ｅは半導体層幅、ｆ，ｇは
チャネル非形成領域、ｈはドレイン電極重ね合わせマー
ジン、ｉはソース電極重ね合わせマージンを示す。
り幅、ｂはチャネル長、ｃはゲート電極−ソース電極重
なり幅、ｄはゲート電極幅、ｅは半導体層幅、ｆ，ｇは
チャネル非形成領域、ｈはドレイン電極重ね合わせマー
ジン、ｉはソース電極重ね合わせマージンを示す。
【００１７】本発明では、特にｆとｇの範囲にチャネル
を設けず、これにより、フィードスルーに影響を与えな
いで重ね合わせマージンを得ている。
を設けず、これにより、フィードスルーに影響を与えな
いで重ね合わせマージンを得ている。
【００１８】（実施例２）図２は、本発明の実施例２を
示す平面図である。
示す平面図である。
【００１９】図２において、１はゲート電極，２はドレ
イン電極，３はソース電極，４は半導体層，５はゲート
配線を示す。本実施例は、ゲート電極１とゲート配線５
を共用した型のものである。ドレイン電極２は、ゲート
電極１に直交し、かつゲート電極１からはみ出して長く
配置して形成する。ソース電極３は、ドレイン電極２の
両側にドレイン電極２と同層でゲート電極１と直交し、
かつゲート電極１からはみ出して長く配置して形成す
る。
イン電極，３はソース電極，４は半導体層，５はゲート
配線を示す。本実施例は、ゲート電極１とゲート配線５
を共用した型のものである。ドレイン電極２は、ゲート
電極１に直交し、かつゲート電極１からはみ出して長く
配置して形成する。ソース電極３は、ドレイン電極２の
両側にドレイン電極２と同層でゲート電極１と直交し、
かつゲート電極１からはみ出して長く配置して形成す
る。
【００２０】（実施例３）図３は、本発明の実施例３を
示す平面図である。
示す平面図である。
【００２１】図３において、１はゲート電極、２はドレ
イン電極、３はソース電極、４は半導体層を示す。本実
施例では、ゲート電極１を基準として、ソース電極３と
ドレイン電極２がゲート電極１に直交し、かつゲート電
極１からはみ出して長く配置し、かつソース電極３とド
レイン電極２を交互に配置したもので、ゲート電極１を
ゲート配線５と分けており、１組のＴＦＴで２つのソー
ス電極、３つのドレイン電極、４つのチャネルを形成し
ている。
イン電極、３はソース電極、４は半導体層を示す。本実
施例では、ゲート電極１を基準として、ソース電極３と
ドレイン電極２がゲート電極１に直交し、かつゲート電
極１からはみ出して長く配置し、かつソース電極３とド
レイン電極２を交互に配置したもので、ゲート電極１を
ゲート配線５と分けており、１組のＴＦＴで２つのソー
ス電極、３つのドレイン電極、４つのチャネルを形成し
ている。
【００２２】
【発明の効果】以上説明したように、本発明の薄膜トラ
ンジスタでは、ゲート電極に対して直交し、かつゲート
電極からはみ出す長いソース電極及びドレイン電極を有
することにより、ゲート電極−ソース電極間の重なり面
積（図１中の斜線部）及びゲート電極−ドレイン電極間
の重なり面積（図１中斜線部）が各電極の重ね合わせに
よらず、一定となり、フィードスルーオフセットは一定
となる。このことより、例えば大面積のデバイスを形成
する時に分割露光を行う場合に、露光位置毎に重ね合わ
せのずれ方が異なったとしても、デバイス全体のフィー
ドスルーオフセットは一定にすることができる。
ンジスタでは、ゲート電極に対して直交し、かつゲート
電極からはみ出す長いソース電極及びドレイン電極を有
することにより、ゲート電極−ソース電極間の重なり面
積（図１中の斜線部）及びゲート電極−ドレイン電極間
の重なり面積（図１中斜線部）が各電極の重ね合わせに
よらず、一定となり、フィードスルーオフセットは一定
となる。このことより、例えば大面積のデバイスを形成
する時に分割露光を行う場合に、露光位置毎に重ね合わ
せのずれ方が異なったとしても、デバイス全体のフィー
ドスルーオフセットは一定にすることができる。
【００２３】また、この構造にすることにより、ゲート
電極とソース電極が重なること、及びゲート電極とソー
ス電極が重なることが保証されるため、オーバーエッチ
ング等により電極が多少細くなってもオフセットゲート
とならず、所望の薄膜トランジスタが確実に形成される
ため、歩留りを向上できる。
電極とソース電極が重なること、及びゲート電極とソー
ス電極が重なることが保証されるため、オーバーエッチ
ング等により電極が多少細くなってもオフセットゲート
とならず、所望の薄膜トランジスタが確実に形成される
ため、歩留りを向上できる。
【図１】本発明の実施例１を示す平面図である。
【図２】本発明の実施例２を示す平面図である。
【図３】本発明の実施例３を示す平面図である。
【図４】従来例を示す平面図である。
【図５】従来例を示す平面図である。
１ ゲート電極 ２ ドレイン電極 ３ ソース電極 ４ 半導体層 ５ ゲート配線 ａ ゲート電極−ドレイン電極重なり幅 ｂ チャネル長 ｃ ゲート電極−ソース電極重なり幅 ｄ ゲート電極幅 ｅ 半導体層幅 ｆ，ｇ チャネル非形成領域 ｈ ドレイン電極重ね合わせマージン ｉ ソース電極重ね合わせマージン
Claims (3)
- 【請求項１】 ソース電極と、ドレイン電極と、ゲート
電極とを有するＭＩＳ型薄膜トランジスタであって、 ソース電極は、ゲート電極に対し直交し、かつゲート電
極からはみ出して長く配置されたものであり、 ドレイン電極は、ソース電極の両側にソース電極と同層
でゲート電極と直交し、かつゲート電極からはみ出して
長く配置されたものであることを特徴とする薄膜トラン
ジスタ。 - 【請求項２】 ドレイン電極と、ソース電極と、ゲート
電極とを有するＭＩＳ型薄膜トランジスタであって、 ドレイン電極は、ゲート電極に直交し、かつゲート電極
からはみ出して長く配置されたものであり、 ソース電極は、ドレイン電極の両側にドレイン電極と同
層でゲート電極と直交し、かつゲート電極からはみ出し
て長く配置されたものであることを特徴とする薄膜トラ
ンジスタ。 - 【請求項３】 ソース電極と、ドレイン電極と、ゲート
電極とを有するＭＩＳ型薄膜トランジスタであって、 ソース電極及びドレイン電極は、ゲート電極に直交し、
かつゲート電極からはみ出して長く配置され、さらに交
互に配置されたものであることを特徴とする薄膜トラン
ジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4110682A JPH05283695A (ja) | 1992-04-03 | 1992-04-03 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4110682A JPH05283695A (ja) | 1992-04-03 | 1992-04-03 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05283695A true JPH05283695A (ja) | 1993-10-29 |
Family
ID=14541783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4110682A Pending JPH05283695A (ja) | 1992-04-03 | 1992-04-03 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05283695A (ja) |
Cited By (18)
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