JP2010114171A

JP2010114171A - 半導体装置

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Publication number: JP2010114171A
Application number: JP2008283861A
Authority: JP
Inventors: Takeo Shiba; 健夫芝; Masahiro Kawasaki; 昌宏川崎; Masashige Fujimori; 正成藤森
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2008-11-05
Filing date: 2008-11-05
Publication date: 2010-05-20

Abstract

【課題】ソース電極及びドレイン電極よりも低精度の製造方法でゲート電極と半導体層を形成し、それらの位置ズレが発生した場合でも、半導体装置の安定な特性を維持しつつ、歩留まりを向上させる構造を提供するものである。
【解決手段】塗布法、滴下法、印刷法で、ＴＦＴのゲート電極と、ソース電極及びドレイン電極と、半導体層のパターニングを行う。この際、櫛歯状ドレイン電極と櫛歯状ソース電極とは嵌めあわされ、さらに、ソース電極及びドレイン電極の櫛背部と間隔を空けてゲート電極及び半導体層を配置し、このゲート電極と半導体層は、前記櫛歯の延伸方向（チャネル幅の方向）で幅が異なり、一方が他方を内包するように配置しておくことで、位置ズレマージンが高まる。
【選択図】図１

Description

本願発明は、薄膜トランジスタ（Thin Film Transistor；以下、ＴＦＴと称する）を備える半導体装置に関する。

トップゲート型のＴＦＴの半導体を有機半導体で構成し、その有機半導体を印刷法で形成した半導体装置の例が特許文献１に開示されている。この特許文献１の図９を参酌すると、第１の方向に突き出たｎ（ｎ＝４）本の櫛歯部を有する櫛状のドレイン電極と、第１の方向に突き出たｎ+１（ｎ＝4）本の櫛歯部を有する櫛状のソース電極とが交互に（ソース電極の櫛歯が最外に位置するように）、嵌め合わされている。なお、本明細書で、櫛状とは、第１の方向に突き出た部分（櫛背部）から、第２の方向に突き出た突出部（櫛歯部）を有する形状のことを言うものとし、必ずしも複数の突出部を備えた構造だけでなく、１つの突出部も含むものである。

特表2005-531134号公報

特許文献１のゲート電極は、ソース電極の櫛背部とドレイン電極の櫛背部の両方に重なる位置まで延在している。

この構造では、有機半導体の印刷による位置ズレが発生した場合、チャネル幅が短くなったり、また、櫛背部との重なり面積の増大による容量増加が生じたりして、歩留まりを下げる可能性がある。

つまり、本願発明の目的は、ゲート電極及び半導体層の位置ズレマージンを確保し、半導体装置の安定な特性を維持しつつ、歩留まりを向上させる半導体装置を提供することにある。

本出願に含まれる主要な構成を述べると、次の通りである。

第１の方向に突き出たｎ(ｎは１以上の整数）本の櫛歯部を有する櫛状のドレイン電極と、第１の方向に突き出たｎ＋１本の櫛歯部を有する櫛状のソース電極と、前記第１の方向と直交する第２の方向に伸びるゲート電極と、前記ソース電極及び前記ドレイン電極と、前記ゲート電極との間の層に配置されゲート絶縁膜と、前記ゲート電極と重なる位置に配置された半導体層とを備え、前記ドレイン電極の櫛歯が、前記ソース電極の櫛歯の間に嵌め合わされている有機半導体装置において、
前記半導体層と、前記ソース電極及びドレイン電極の櫛背部とは重ならず、それらの櫛歯部でのみ重なり、前記ゲート電極と、前記ソース電極及びドレイン電極の櫛背部とは重ならず、それらの櫛歯部でのみ重なり、前記第１の方向において、前記半導体層と前記ゲート電極の一方は他方よりも広く、他方が一方に内包されていることを特徴とする半導体装置。

本願発明は、ソース電極及びドレイン電極をホトリソグラフィ法や高精度印刷法により高精度にパターニングを行い、その一方で、ゲート絶縁膜、ゲート電極及び半導体層のパターニングは塗布材料を用いて低精度印刷技術で行うか、マスク蒸着法により行うプロセスを採用する場合に、特にメリットが発揮される。

本願発明では、半導体層とゲート電極を、櫛状ソース電極及び櫛状ドレイン電極のそれぞれの櫛背部とは重ねず、それらの櫛歯部でのみ重ねるように形成し、半導体層とゲート電極の一方は他方よりも広く、他方が一方に内包されるようにするので、低精度に印刷される半導体層とゲート電極との位置ズレが発生してもＴＦＴを形成する位置が変化するだけなので、ＴＦＴ特性がほとんど変化せず、高い歩留まりを維持できる。また、櫛状ソース電極の櫛背部及び櫛状ドレイン電極の櫛背部と半導体層及びゲート電極とを重ねないので、重畳領域で生じる寄生容量が発生せず、ＴＦＴ特性が変化しない。さらに、ソース電極の櫛歯とドレイン電極の櫛歯の嵌め合わせ順序として、最も外側にソース電極を配置しているので、この構成によっても寄生容量が低減する。

なお、このＴＦＴの構造としては、ＴＦＴ用の基板を基準として、ゲート電極が半導体層より下にあるボトムゲート構造と、ゲート電極が半導体層より上にあるトップゲート構造のいずれでも適用できる。また、ＮＡＮＤ回路、ＮＯＲ回路、インバータ回路のようにソースとドレインの役割が決まっているような論理回路においては、好適である。

ボトムゲート構造とトップゲート構造における半導体装置の製造方法の要旨は、次の通りである。
（１）ボトムゲート構造の場合は、ゲート電極を低精度印刷装置でパターニングし、ソース電極及びドレイン電極を、ホトリソグラフィもしくは高精度印刷装置で、ゲート電極に合わせて微細加工し、半導体層を低精度印刷装置で、ソース電極及びドレイン電極に合わせてパターニングする。
（２）トップゲート構造の場合は、ソース電極及びドレイン電極を、ホトリソグラフィもしくは高精度印刷装置で微細加工し、半導体層を低精度印刷装置で、ソース電極及びドレイン電極に合わせてパターニングし、ゲート電極を低精度印刷装置で、ソース電極及びドレイン電極に合わせてパターニングする。

本願発明によれば、ゲート電極及び半導体層の位置ズレマージンを確保し、半導体装置の安定な特性を維持しつつ、歩留まりを向上させる半導体装置を提供することができる。

以下、実施例を説明する。

第１の実施例は、ボトムゲート構造およびトップゲート構造の基本ＴＦＴを形成する例である。本例では、ゲート電極、ゲート絶縁膜、ソース電極、ドレイン電極、半導体層を、塗布または滴下または印刷製法により加工する。この時、ソース電極及びドレイン電極と半導体層及びゲート電極との重なりを、最小限にする平面形状にするので、ソース電極及びドレイン電極とゲート電極間の寄生容量を最小限にすることが可能になる。

具体的には、ソース電極とドレイン電極とを櫛状にし、ソース電極の櫛歯本数を１本多くして、ソース電極でドレイン電極が挟まれるように、ソース電極とドレイン電極の櫛歯を嵌め合わすように配置する。そして、これらのソースドレイン電極と直交するようにゲート電極を配置する。さらに、半導体層及びゲート電極は、櫛状ソース電極及び櫛状ドレイン電極の櫛背部とは重ならず、それらの櫛歯部でのみ重なり、櫛歯が伸びているチャネル幅方向において、半導体層とゲート電極の一方は他方よりも広く、他方が一方に内包されるようにする。

フレキシブル電子機器装置のNOR、NAND、インバータなどの論理回路や、表示装置の画素アレイの周辺回路などにおいて、本実施例のＴＦＴを用いることにより、ＴＦＴのゲート電極とソース電極及びドレイン電極の重なり容量、およびチャネルのゲート容量を最小にすることができる。これらの構成にしたことにより、低精度の塗布または滴下または印刷製法でゲート電極や半導体層を形成しても、ゲート電極及び半導体層の位置ズレマージンが確保されているので、半導体装置の安定な特性を維持しつつ、歩留まりを向上させる半導体装置を提供することができる。

[薄膜トランジスタ装置の例と基本的な製造工程]
図１〜図９を用いて、本願発明の第１の実施例を説明する。本実施例は、フレキシブル電子機器装置に内蔵されたNORやNANDの論理回路や、表示装置のＴＦＴ画素アレイ周辺回路を構成する基本ＴＦＴの例である。

先ず、基本的な製造工程を説明する。

図１〜図３は、ＴＦＴの平面図である。図４〜図６は、ボトムゲート構造のＴＦＴの製造工程順に、図１のＡＡ’断面および図２のＢＢ’断面の断面構造を示したものである。

図７〜図９は、トップゲート構造のＴＦＴの製造工程順に、図１のＡＡ’断面および図２のＢＢ’断面の断面構造を示したものである。

図１〜図３のゲート電極１が、図４〜図６のゲート電極１０１と、図７〜図９のゲート電極１１１に対応し、同様に図１〜図３のソース電極２及びドレイン電極３が、図４〜図６の１０２，１０３と、図７〜図９の１１２，１１３に、図１〜図３の半導体層４が、図４〜図６の１０４と、図７〜図９の１１４に対応する。このＴＦＴは、例えば、塗布印刷法を用い、全てのプロセス温度を２００℃以下にすることにより、耐熱性の低い薄型フレキシブル基板上に直接ＴＦＴを形成することができる。

先ず、ボトムゲート構造ＴＦＴの製造工程を説明する。図４に示すように、薄いプラスチック、金属薄膜、紙、布などの薄型フレキシブル基板１００の上に、印刷製法によりゲート電極１０１を設けた後に、例えば塗布型ＳｉＯ_２膜や有機高分子絶縁膜のような、塗布型のゲート絶縁膜１０７を塗布する。この時、ゲート電極１０１は低精度の印刷装置によりパターニングするため、最小電極幅が図１の場合２０μｍ、図２の場合５０μｍとした。

次に、図５に示すように、例えばAuやAgやCuのような金属インクを用いて、例えば反転オフセット印刷のような、高精度の印刷パターニング技術により、ソース電極１０２及びドレイン電極１０３を選択的に塗布する。この時、ソース電極１０２及びドレイン電極１０３のそれぞれの幅と間隔は、本実施例では４μｍとしたが、それ以下でもかまわない。また、例えば、マスクを必要としないダイレクト露光装置を用いたホトリソグラフィ技術により、高精度に、ソース電極及びドレイン電極をパターニングすることも可能である。

次に、図６に示すように、印刷製法により、例えば塗布型低分子有機半導体膜１０４を選択的に塗布する。この時、有機半導体膜１０４は低精度の印刷装置によりパターニングしたため、最小幅が図１の場合５０μｍ、図２の場合２０μｍである。

なお、半導体層としては、有機半導体以外に、塗布型酸化物半導体、塗布型Ｓｉ半導体などでも可能である。また半導体層のパターニングの方法としては、塗布法や滴下法により半導体膜を形成した後に、パターニングすることや、マスク蒸着により選択的に半導体膜を形成することも可能である。こうして、ボトムゲート構造ＴＦＴの主要な部分を形成する。

次に、トップゲート構造ＴＦＴの製造工程を説明するが、ソース電極、ドレイン電極、半導体層、ゲート電極の平面レイアウトはボトムゲート構造のＴＦＴと変わらないので、省略する。まず、図７に示すように、薄いプラスチック、金属薄膜、紙、布などの薄型フレキシブル基板１１０の上に、例えばAuやAgやCuのような金属インクを用いて、例えば反転オフセット印刷のような、高精度の印刷パターニング技術により、ソース電極及びドレイン電極１１２および１１３を選択的に塗布する。この時、ソース電極及びドレイン電極のそれぞれの幅と間隔は、本実施例では４μｍとしたが、それ以下でも構わない。また、例えばマスクを必要としないダイレクト露光装置を用いたホトリソグラフィ技術により、ソース電極及びドレイン電極を高精度にパターニングすることも可能である。

次に、図８に示すように、印刷製法により、例えば、塗布型低分子有機半導体膜１１４を選択的に塗布する。この時、半導体層は低精度の印刷装置によりパターニングしたため、最小幅が図１の場合５０μm、図２の場合２０μmである。

ここで、半導体層としては、有機半導体以外に、塗布型酸化物半導体、塗布型Ｓｉ半導体などでも可能である。また半導体層のパターニングの方法としては、塗布法や滴下法により半導体膜を形成した後に、パターニングすることや、マスク蒸着により選択的に半導体膜を形成することも可能である。

次に図９に示すように、例えば塗布型ＳｉＯ_２膜や有機高分子絶縁膜のような、塗布型のゲート絶縁膜１１７を塗布した後に、印刷製法によりゲート電極１１１を設ける。この時、ゲート電極は低精度の印刷装置によりパターニングするため、最小電極幅が図１の場合２０μｍ、図２の場合５０μｍである。こうして、トップゲート構造ＴＦＴの主要な部分を形成する。

最後に、いずれのＴＦＴにおいても、保護膜を塗布、所望領域を選択的に開口後、印刷パターニング製法で配線層を形成し、基本ＴＦＴを完成する。この配線層により、ゲート電極とソース電極及びドレイン電極の接続や、その他回路形成に必要な電極間の接続を行う。こうして、ＴＦＴ回路により構成される薄膜トランジスタ装置の製造が可能になる。

この製造工程において、ボトムゲートＴＦＴのソース電極及びドレイン電極は、ゲート電極に合わせてパターニングし、半導体層は、ソース電極及びドレイン電極に合わせてパターニングする。トップゲートＴＦＴの半導体層およびゲート電極は、ソース電極及びドレイン電極に合わせてパターニングする。

図１に平面図を示す。これは図４から図６のプロセスで構成したボトムゲート型のＴＦＴの平面図である。ソース電極２は櫛状をしており、その櫛歯はｎ+１（ｎ＝1）の２本であり、ドレイン電極３も櫛状をしており、その櫛歯はｎ=1の１本であり、ソース電極１０２の櫛歯の間に全てのドレイン電極１０３の櫛歯が挿入されるように嵌め合わされた平面パターンとなっている。また、ゲート電極１０１がソース電極１０２とドレイン電極１０３の櫛歯を串刺しにする位置に、ソース電極１０２とドレイン電極１０３が配置されている。有機半導体膜１０４は最も外側のソース電極１０２の櫛歯よりも外側まで延在し、ソース電極１０２の櫛歯とドレイン電極１０３の櫛歯を覆うように配置されている。この有機半導体膜１０４とゲート電極１０１は一方（有機半導体膜１０４）が他方（ゲート電極１０１）に内包される平面パターンとなっている。

この例では、ソース電極２及びドレイン電極３の長手方向（櫛歯の突出方向）、すなわちチャネル幅方向に、ゲート電極１とソース電極２及びドレイン電極３が合わせズレを起こしても、ゲート電極１とソース電極２及びドレイン電極３の櫛背部（ソース配線５及びドレイン配線６）との間には隙間があるので、位置ズレがない場合と同じ特性（形状）のＴＦＴが構成され、寄生容量が増えない。

半導体層４が同方向に合わせズレを起しても、ソース電極２及びドレイン電極３の櫛背部（ソース配線５及びドレイン配線６）との間には隙間があるので、位置ズレがない場合と同じ特性（形状）のＴＦＴが構成され、寄生容量が増えない。

つまり、合わせ位置マージンが増加することで、合わせズレが起きても、ＴＦＴの位置は変化するが、特性が同じＴＦＴが構成され、寄生容量も増えないので、歩留まりは低下しない。

図２は、有機半導体膜１０４とゲート電極１０１との幅の関係が逆転し、内包関係が逆転したパターンである。

図３は、図１のＴＦＴにおいて、ソース電極２及びドレイン電極３を、複数本交互に配置した例である。図２のＴＦＴにおいても、同様にソース電極２及びドレイン電極３の櫛歯を複数本配置することができるが、ここでは図１のＴＦＴの応用例である。

本実施例で使用した薄型フレキシブル基板１００および１１０は、例えば、ポリエチレンテレフタレート、ポリエチレンナフタレート、ポリカーボネート、ポリイミド、ポリエーテルスルホンなどのプラスチック基板や、金属薄膜、紙、布が実施可能であるが、本実施例に限ったものではなく、印刷が可能なあらゆるものに、本実施例のＴＦＴを形成することができる。電極配線材料１０１、１０２、１０３、１１１、１１２、１１３としては、Ａｇインク、Ａｕインク、Ｃｕインクなどの金属インクや、PEDOT（ポリエチレンダイオキシチオフェン）のような導電性有機材料、透明電極材料などが可能である。塗布型ゲート絶縁膜１０７および１１７としては、塗布型ＳｉＯ_２膜、有機高分子絶縁膜、塗布型高誘電率金属酸化膜などが可能である。塗布型半導体材料１０４および１１４としては、ペンタセン、その誘導体、トリイソプロピルシリルエチニルペンタセン、トリエチルシリルエチニルアントラダイチオフェン、テトラベンゾポルフィリンなどのような低分子有機材料、P3HT（ポリ３ヘキシルチオフェン）、F8T2（フルオレンチオフェン共重合体）などのような高分子有機材料が可能である。更には、塗布形成できる、例えば塗布型Ｓｉや、塗布型酸化物半導体などでも可能である。

その電極や半導体層の製法としては、例えばインクジェット法、オフセット印刷法、グラビア印刷法、電子写真法、ディスペンサ法などの通常の印刷製法や、他にはメッキ法、マスク蒸着法などが可能である。

第２の実施例は、第１の実施例の基本ＴＦＴを集積した、フレキシブルな多機能集積回路装置の例である。集積回路以外にも、表示装置や電池を具備し、ＲＦ−ＩＤ（Radio Frequency IDentification；無線認識装置）と呼ばれる機能や、演算機能や、表示機能をあわせ持つ。この装置は、薄型軽量で曲がっても壊れない電子カードや、商品などに貼り付けられる電子ラベルなどに応用される。

図１０は、本実施例の各機能を、ブロック図で示した平面図である。各機能は、薄膜フレキシブル基板７０上に設けられており、例えば電子カードに応用される例では、膜厚が１ｍｍ前後のフレキシブル基板を用い、品物に貼り付ける電子ラベルの例では、膜厚が0.１ｍｍ前後のフレキシブル基板を用いる。搭載機能としては、アンテナと容量よりなる共振回路７１、ダイオードと容量よりなる整流・平滑回路７２、ＴＦＴとダイオードと容量よりなる変調回路７３、デジタル回路７４、電池７５、表示装置７６などである。デジタル回路７４には、リング発振器、コード発生器、メモリ、演算回路などが含まれる。電池７５は、薄型でフレキシブルな太陽電池や充電可能な２次電池などで構成される。表示装置７６は、薄型でフレキシブルなメモリ性反射表示装置や有機ＥＬ表示装置から成る。

これらの集積回路、および電池や表示装置などの機能装置を駆動する回路や配線は、実施例１で説明したＴＦＴ、それを構成する配線、ＴＦＴ容量、ＴＦＴダイオードなどで構成される。また、電池や表示装置などの機能装置は、塗布材料やラミネートフィルムで形成する。従って、本実施例の高機能フレキシブル集積回路装置は、フレキシブル基板上に、印刷製法やラミネートフィルムの貼り付けなどの製法により、簡便に低コストで形成可能である。また、このような製法により、本実施例のＴＦＴ集積回路とその他の機能を形成することにより、本装置を薄型軽量にしても、集積回路の性能を向上しつつ、曲げに対する信頼性が向上し、曲面を持った商品への貼り付けなども可能になる。

[ＴＦＴをリング発振器に用いた集積回路装置の例]
次に、デジタル回路７４を構成する、いくつかの回路実施例を説明する。図１１（ａ）および図１１（ｂ）は、リング発振器に実施例1の図1のＴＦＴを応用した例である。図１１（ａ）は、発振器を構成するインバータ２段分の平面図であり、図１１（ｂ）は、２段分を示した回路図である。本回路例では、ＴＦＴを構成する半導体層に、ｐ型チャネル用半導体材料と、ｎ型チャネル用半導体材料を用いて、ｐ型ＴＦＴ（図１１（ｂ）に記号ＰＴＦＴで示す）と、ｎ型ＴＦＴ（図１１（ｂ）に記号ＮＴＦＴで示す）より成る相補型インバータ回路を形成し、発振器を構成する。

ここで、図１１（ａ）のｐ型チャネル用半導体層１４としては、実施例１で説明した有機半導体材料が使用可能である。またｎ型チャネル用半導体層１７としては、塗布型酸化物半導体、アモルファスＳｉ、ヘキサデカフルオロ銅フタロシアニンやペリレンジイミド誘導体のようなｎ型有機半導体、などが使用可能である。ＴＦＴのゲート電極が１１であり、ソース電極が１２であり、ドレイン電極が１３である。ドレイン電極１３を接続するドレイン配線１６は、ＴＦＴの上部に設けた別配線１９により、次段のゲート電極に接続する。ｐ型ＴＦＴのソース電極１２は、ソース配線１５により接続し、電源線を構成する。ｎ型ＴＦＴのソース電極１２は、ソース配線１８により接続し、もう1本の電源線を構成する。

このようにして相補型インバータを多段接続し、発振器を構成する。この例では、ソース電極及びドレイン電極の役割が決まっており、ドレイン電極をソース電極が挟む構造にする。このように、塗布印刷の加工寸法精度や位置合せ精度を考慮した平面形状にしても、チャネル長が４μｍ程度、あるいはそれ以下の最小加工寸法であると同時に、ソースおよびドレイン電極と、ゲート電極の重なり容量を最小限にすることができるため、本発振器の発振周波数を大幅に向上できる。

[ＴＦＴを演算回路に用いた集積回路装置の例]
次に実施例1の図1のＴＦＴを、２入力NOR論理回路に応用した例を示す。図１２（ａ）は、NOR回路１段分の平面図であり、図１２（ｂ）は２段分を示した回路図である。本回路はｐ型ＴＦＴにより構成したが、ｎ型ＴＦＴで構成することも可能である。信号が入力するＴＦＴのゲート電極が２１、ソース電極が２２、ドレイン電極が２３であり、負荷ＴＦＴのゲート電極が２７、ソース電極が２８、ドレイン電極が２９である。ソース電極２２を接続するソース配線２５を、電源配線（記号ＧＲＤ）として使用し、ゲート電極２７およびソース電極２８を接続するソース配線３０を、電源配線（記号ＶＤＤ）として使用し、論理回路を構成する。出力(記号ＯＵＴ)の信号は、次段の入力に接続され、論理演算を行う。

この例では、ソース電極及びドレイン電極の役割が決まっており、ドレインをソースが挟む構造にする。このように、塗布印刷の加工寸法精度や位置合せ精度を考慮した平面形状にしても、チャネル長が４μｍ程度、あるいはそれ以下の最小加工寸法であると同時に、ソースおよびドレイン電極と、ゲート電極の重なり容量を最小限にすることができるため、高速で消費電力の少ない論理演算性能を、合わせて実現できる。

次に実施例1の図２のＴＦＴを、２入力NAND論理回路に応用した例を示す。図１３（ａ）は、NAND回路１段分の平面図であり、図１３（ｂ）は２段分を示した回路図である。本回路はｐ型ＴＦＴにより構成したが、ｎ型ＴＦＴで構成することも可能である。信号が入力するＴＦＴのゲート電極が３１、ソース電極が３２、ドレイン電極が３３であり、負荷ＴＦＴのゲート電極が３７、ソース電極が３８、ドレイン電極が３９である。ソース電極３２を接続するソース配線３５を、電源配線（記号ＧＲＤ）として使用し、ゲート電極３７およびソース電極３８を接続するソース配線４０を、電源配線（記号ＶＤＤ）として使用し、論理回路を構成する。出力(記号ＯＵＴ)の信号は、次段の入力に接続され、論理演算を行う。

この例では、ソース電極及びドレイン電極の役割が決まっており、ドレインをソースが挟む構造にする。このように、塗布印刷の加工寸法精度や位置合せ精度を考慮した平面形状にしても、チャネル長が４μｍ程度、あるいはそれ以下の最小加工寸法であると同時に、ソース電極およびドレイン電極と、ゲート電極の重なり容量を最小限にすることができるため、高速で消費電力の少ない論理演算性能を、合わせて実現できる。

これらの集積回路の実施例では、ＴＦＴのチャネル長を、例として４μｍ程度、あるいはそれ以下の最小加工寸法でパターニングし、ＴＦＴの電界効果移動度が１ｃｍ^２／Ｖｓ以上になる半導体材料を用い、ゲート寄生容量を最小にすることにより、例えば１入力の無負荷インバータ1段当たりの動作遅延時間に換算して１０ｎ秒前後以下にし、また例えば無負荷インバータを多段接続したリングオシレータの発振周波数を、約１ＭＨｚ前後以上で動作させることが可能である。また、マスクを用いないダイレクト露光などを用いて、ソース電極及びドレイン電極のパターニング寸法をさらに縮小してチャネル長を短縮したり、半導体材料として、例えば室温形成が可能なアモルファス酸化物半導体のように、電界効果移動度が１０ｃｍ^２／Ｖｓ以上の材料を用いて、本実施例以外のいろいろな回路にも応用することにより、より高速で多機能な回路動作を実現することも可能である。

第３の実施例は、第１の実施例の基本ＴＦＴを集積し、フレキシブル反射型表示装置の周辺回路に応用した例である。この装置は、薄型軽量で曲がっても壊れない電子カードや電子書籍、さらには、商品などに貼り付けられる電子ラベルや電子ペーパなどの表示機能に応用される。

図１４は、本実施例の各機能を、ブロック図で示した平面図である。各機能は、薄膜フレキシブル基板上に設けられており、例えば電子カードや電子書籍に応用される例では、フレキシブル基板に、膜厚が１ｍｍ前後の基板を用い、品物に貼り付ける電子ラベルや電子ペーパの例では、膜厚が0.１ｍｍ前後の基板を用いる。周辺搭載機能としては、走査回路８０を構成するアドデスレコーダ、シフトレジスタ、レベルシフタ、バッファ回路、信号回路８２を構成するアドデスレコーダ、シフトレジスタ、ラインメモリ、レベルシフタ、ＤＡ変換器、バッファ回路、表示制御回路８３などである。表示部８１は、薄型でフレキシブルなメモリ性反射表示装置や液晶反射表示装置から成る。

これらの周辺集積回路は、実施例１で説明したＴＦＴ、それを構成する配線、ＴＦＴ容量、ＴＦＴダイオードなどで構成される。また、表示部は、塗布材料やラミネートフィルムで形成する。従って、本実施例のフレキシブル反射型表示装置は、フレキシブル基板上に、印刷製法やラミネートフィルムの貼り付けなどの製法により、簡便に低コストで形成可能である。また、このような製法により、本実施例のＴＦＴ集積回路とその他の機能を形成することにより、本装置を薄型軽量にしても、集積回路の性能を向上しつつ、曲げに対する信頼性が向上し、曲面を持った商品への貼り付けや、電子書籍と呼ばれるような、紙のように曲げて読書やカラー写真の閲覧ができる、高性能で低消費電力な表示装置が可能になる。

[ＴＦＴをバッファ回路に用いた集積回路装置の例]
次に、画素アレイ周辺回路を構成する、いくつかの回路実施例を説明する。図１５は、バッファ回路に実施例1の図３のＴＦＴを応用した例であり、画素アレイ２列分の駆動バッファ回路の平面図である。信号が入力するゲート電極が４１、ソース電極が４２、ドレイン電極が４３である。ソース電極４２を接続するソース配線４５を、ＴＦＴの上部に設けた別配線４７に接続し、電源配線として使用し、ドレイン電極４３を接続するドレイン配線４６を、画素アレイ駆動ドレイン線として使用する。

この例では、ソース電極及びドレイン電極の役割が決まっており、駆動能力を増加するため、ソース電極及びドレイン電極４２および４３を複数本配置し、並びの両端をソース電極にする。このように、塗布印刷の加工寸法精度や位置合せ精度を考慮した平面形状にしても、チャネル長が４μｍ程度、あるいはそれ以下の最小加工寸法であると同時に、ソースおよびドレイン電極と、ゲート電極の重なり容量を最小限にすることができるため、高速で消費電力の少ない画素ドレイン線駆動を、合わせて実現できる。

[ＴＦＴをフリップフロップ回路に用いた集積回路装置の例]
次に実施例1の図１のＴＦＴを、ラインメモリ、ラッチ回路、シフトレジスタ、などに使用される基本的な回路である、フリップフロップ回路に応用した例を、図１６に示す。図１６は、フリップフロップ回路１段分の平面図であり、メモリやシフトレジスタには、本要素回路から構成される回路を、多段配置する。本回路はｐ型ＴＦＴもしくはｎ型ＴＦＴのどちらかで構成する例である。ゲート電極が５１、ソース電極が５２、ドレイン電極が５３、ソース電極５２を接続するソース配線が５５、ドレイン電極５３を接続し引き出すドレイン配線が５６である。上段のＴＦＴのゲート電極５１と、ドレイン電極５６を、ＴＦＴの上部に設けた別配線５７によりたすきがけに接続する。下段のＴＦＴは負荷ＴＦＴであり、ソース配線５５とゲート電極５１を、別配線５７により接続する。このようにして、フリップフロップ回路を構成する。

この例では、ソース電極及びドレイン電極の役割が決まっており、ドレイン電極５３をソース電極５２が挟む構造にする。このように、塗布印刷の加工寸法精度や位置合せ精度を考慮した平面形状にしても、チャネル長を４μｍ程度、あるいはそれ以下の最小加工寸法にするのと同時に、ソース電極およびドレイン電極と、ゲート電極の重なり容量を最小限にすることができるため、高速で消費電力の少ない回路動作を、合わせて実現できる。

以上に述べたような実施例においては、本願発明の主旨を損なわない範囲で、材料、パターニング寸法、仕様、製造条件、製造方法などいくつもの変更が可能である。またＴＦＴ構造も、これらの実施例に限ったものではない。例えば、大面積のセンサーアレイ駆動ＴＦＴ回路や、ガラス基板上の大画面アクティブマトリクス画像表示装置の駆動ＴＦＴ回路に、本願発明を実施することも可能である。また、これらの実施例ではＴＦＴの製造方法として、ほぼ全て塗布印刷法を例にとったが、これに限ったものではなく、例えばマスク蒸着やスパッタなどの真空成膜や、ホトリソグラフィ/エッチングなどのパターニング法を一部取り入れて組み合わせて、ＴＦＴや電極、配線を形成することでも、本願発明の効果を得られることは、いうまでもない。

以上、詳細に説明したが、本願発明によれば、特に、ＴＦＴ集積回路基板と、フレキシブルな多機能集積回路装置、フレキシブル表示装置、わけても薄型軽量性、耐衝撃性、フレキシブル性に優れ、製造の低コスト化が可能な薄膜トランジスタ集積回路基板、多機能集積回路装置、表示装置およびその製造方法を提供することが出来る。さらに、これらの電子装置の製造工程数を削減、製造装置の簡略化を行うことにより、製造コストを低減し、印刷による大量生産や大型化を容易にする。

第１の実施例である薄膜トランジスタ装置の平面図である。第１の実施例である薄膜トランジスタ装置の平面図である。第１の実施例である薄膜トランジスタ装置の平面図である。第１の実施例である薄膜トランジスタ装置の製造工程順に示した断面構造図である。第１の実施例である薄膜トランジスタ装置の製造工程順に示した断面構造図である。第１の実施例である薄膜トランジスタ装置の製造工程順に示した断面構造図である。第１の実施例である薄膜トランジスタ装置の別な製造工程を製造工程順に示した断面構造図である。第１の実施例である薄膜トランジスタ装置の別な製造工程を製造工程順に示した断面構造図である。第１の実施例である薄膜トランジスタ装置の変更された製造工程の工程順に示した断面構造図である。第２の実施例である多機能集積回路装置の全体平面図である。第２の実施例である多機能集積回路装置（発振器）構成するインバータ２段分の平面図である。第２の実施例である多機能集積回路装置（発振器）を構成するインバータ２段分を示した回路図である。第２の実施例である多機能集積回路装置（NOR回路１段分）の平面図である。第２の実施例である多機能集積回路装置（NOR回路２段分）の回路図である。第２の実施例である多機能集積回路装置（NAND回路）１段分の平面図である。第２の実施例である多機能集積回路装置（NAND回路）２段分の回路図である。第３の実施例である表示装置の平面図である。第３の実施例である表示装置の回路図である。第３の実施例である表示装置の回路図である。

符号の説明

１…ゲート電極、２…ソース電極、３…ドレイン電極、４…半導体層、５…ソース配線、６…ドレイン配線、１１…ゲート電極、１２…ソース電極、１３…ドレイン電極、１４…半導体層、１５…ソース配線、１６…ドレイン配線、１７…半導体層、１８…ソース配線、１９…配線、２１…ゲート電極、２２…ソース電極、２３…ドレイン電極、２４…半導体層、２５…ソース配線、２６…ドレイン配線、２７…ゲート電極、２８…ソース電極、２９…ドレイン電極、３０…ソース配線、３１…ゲート電極、３２…ソース電極、３３…ドレイン電極、３４…半導体層、３５…ソース配線、３６…ドレイン配線、３７…ゲート電極、３８…ソース電極、３９…ドレイン電極、４０…ソース配線、４１…ゲート電極、４２…ソース電極、４３…ドレイン電極、４４…半導体層、４５…ソース配線、４６…ドレイン配線、４７…配線、５１…ゲート電極、５２…ソース電極、５３…ドレイン電極、５４…半導体層、５５…ソース配線、５６…ドレイン配線、５７…配線、
７０…フレキシブル基板、７１…共振回路、７２…整流・平滑回路、７３…変調回路、７４…デジタル回路、７５…電池、７６…表示装置、
８０…走査回路、８１…表示部、８２…信号回路、８３…表示制御回路
１００…フレキシブル基板、１０１…ゲート電極、１０２、１０３…ソース電極及びドレイン電極、１０４…半導体層、１０７…ゲート絶縁膜、
１１０…フレキシブル基板、１１１…ゲート電極、１１２、１１３…ソース電極及びドレイン電極、１１４…半導体層、１１７…ゲート絶縁膜。

Claims

第１の方向に突き出たｎ(ｎは１以上の整数）本の櫛歯部を有する櫛状のドレイン電極と、
第１の方向に突き出たｎ＋１本の櫛歯部を有する櫛状のソース電極と、
前記第１の方向と直交する第２の方向に伸びるゲート電極と、
前記ソース電極及び前記ドレイン電極と、前記ゲート電極との間の層に配置されゲート絶縁膜と、
前記ゲート電極と重なる位置に配置された半導体層とを備え、
前記ドレイン電極の櫛歯が、前記ソース電極の櫛歯の間に嵌め合わされている半導体装置において、
前記半導体層と、前記ソース電極及びドレイン電極の櫛背部とは重ならず、それらの櫛歯部でのみ重なり、
前記ゲート電極と、前記ソース電極及びドレイン電極の櫛背部とは重ならず、それらの櫛歯部でのみ重なり、
前記第１の方向において、前記半導体層と前記ゲート電極の一方は他方よりも広く、他方が一方に内包されていることを特徴とする半導体装置。
請求項１において、
前記半導体層が、有機半導体、もしくは酸化物半導体、もしくはシリコン半導体であることを特徴とする有機半導体装置。