JPH0384963A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH0384963A JPH0384963A JP22030989A JP22030989A JPH0384963A JP H0384963 A JPH0384963 A JP H0384963A JP 22030989 A JP22030989 A JP 22030989A JP 22030989 A JP22030989 A JP 22030989A JP H0384963 A JPH0384963 A JP H0384963A
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は薄膜トランジスタに関するものである。
薄膜トランジスタとして、2つのゲート電極を備えて素
子サイズ(平面積)を大きくすることなく大きなオン電
流をとれるようにした薄膜トランジスタ(以下デュアル
ゲート薄膜トランジスタという)がある。
子サイズ(平面積)を大きくすることなく大きなオン電
流をとれるようにした薄膜トランジスタ(以下デュアル
ゲート薄膜トランジスタという)がある。
第3図は従来のデュアルゲート薄膜トランジスタの断面
を示したもので、このデュアルゲート薄膜トランジスタ
は、逆スタガー型薄膜トランジスタとコプラナー型薄膜
トランジスタとを組合わせた構成となっている。
を示したもので、このデュアルゲート薄膜トランジスタ
は、逆スタガー型薄膜トランジスタとコプラナー型薄膜
トランジスタとを組合わせた構成となっている。
このデュアルゲート薄膜トランジスタの構成を説明する
と、第3図において、図中1はガラス等からなる絶縁性
基板、G1は上記基板1上に形成された第1のゲート電
極、2は上記第1のゲート電極G1の上に基板1全面に
わたって形成された窒化シリコン(SIN)からなる第
1のゲート絶縁膜、3は上記第1のゲート絶縁膜2の上
に前記第1のゲート電極G1と対向させて形成された1
−a−8i(i型アモルファス・シリコン)からなるi
型半導体層、S、Dは上記i型半導体層3の上にn”−
a−Si(n型不純物をドープしたアモルファス・シリ
コン)からなるn型半導体層4を介して形成されたソー
ス、ドレイン電極であり、これらによって逆スタガー型
薄膜トランジスタが構成されている。また、5は上記ソ
ース、ドレイン電極S、Dおよびi型半導体層3のソー
スドレイン電極S、D間の部分の上に基板1全面にわた
って形成された窒化シリコンからなる第2のゲート絶縁
膜、G2は上記第2のゲート絶縁膜5の上に前記i型半
導体層3と対向させて形成された第2のゲート電極であ
り、この第2のゲート電極G2と第2のゲート絶縁膜5
と前記i型半導体層3およびソース、ドレイン電極S、
Dとによってコブラナー型薄膜トランジスタが構成され
ている。
と、第3図において、図中1はガラス等からなる絶縁性
基板、G1は上記基板1上に形成された第1のゲート電
極、2は上記第1のゲート電極G1の上に基板1全面に
わたって形成された窒化シリコン(SIN)からなる第
1のゲート絶縁膜、3は上記第1のゲート絶縁膜2の上
に前記第1のゲート電極G1と対向させて形成された1
−a−8i(i型アモルファス・シリコン)からなるi
型半導体層、S、Dは上記i型半導体層3の上にn”−
a−Si(n型不純物をドープしたアモルファス・シリ
コン)からなるn型半導体層4を介して形成されたソー
ス、ドレイン電極であり、これらによって逆スタガー型
薄膜トランジスタが構成されている。また、5は上記ソ
ース、ドレイン電極S、Dおよびi型半導体層3のソー
スドレイン電極S、D間の部分の上に基板1全面にわた
って形成された窒化シリコンからなる第2のゲート絶縁
膜、G2は上記第2のゲート絶縁膜5の上に前記i型半
導体層3と対向させて形成された第2のゲート電極であ
り、この第2のゲート電極G2と第2のゲート絶縁膜5
と前記i型半導体層3およびソース、ドレイン電極S、
Dとによってコブラナー型薄膜トランジスタが構成され
ている。
すなわち、このデュアルゲート薄膜トランジスタは、逆
スタガー型薄膜トランジスタの上に第2のゲート絶縁膜
5を介して第2のゲート電極G2を設けることにより、
逆スタガー型薄膜トランジスタの上にそのi型半導体層
3およびソース、ドレイン電極S、Dを共用するコプラ
ナー型薄膜トランジスタを形成したものである。
スタガー型薄膜トランジスタの上に第2のゲート絶縁膜
5を介して第2のゲート電極G2を設けることにより、
逆スタガー型薄膜トランジスタの上にそのi型半導体層
3およびソース、ドレイン電極S、Dを共用するコプラ
ナー型薄膜トランジスタを形成したものである。
このデュアルゲート薄膜トランジスタは、第1のゲート
電極G1にゲート電圧を印加するときに第2のゲート電
極G2にもゲート電圧(第1のゲート電極G1に印加す
るゲート電圧と同電圧でも異なる電圧でもよい)を印加
することにより、第2のゲート絶縁膜5とi型半導体層
3との界面にもチャンネルを形成してオン電流を稼ぐよ
うにしたもので、このデュアルゲート薄膜トランジスタ
によれば、通常の薄膜トランジスタに比べてオン電流を
大きくとることができる。
電極G1にゲート電圧を印加するときに第2のゲート電
極G2にもゲート電圧(第1のゲート電極G1に印加す
るゲート電圧と同電圧でも異なる電圧でもよい)を印加
することにより、第2のゲート絶縁膜5とi型半導体層
3との界面にもチャンネルを形成してオン電流を稼ぐよ
うにしたもので、このデュアルゲート薄膜トランジスタ
によれば、通常の薄膜トランジスタに比べてオン電流を
大きくとることができる。
しかしながら、上記従来のデュアルゲート薄膜トランジ
スタは、逆スタガー型薄膜トランジスタの上に直接節2
のゲート絶縁膜5を介して第2のゲート電極G2を設け
たものであるため、第2のゲート電極G2からi型半導
体層3に印加される電圧がi型半導体層3上のソース、
ドレイン電極S、Dで遮蔽される。また、i型半導体層
3の表面の酸化やソース、ドレイン電極S、Dをフォト
エツチング法により形成する際のi型半導体層3表面の
汚染およびエツチングダメージ等によって第2のゲート
絶縁H5とi型半導体層3との界面が良好な電流経路と
なりにくいために、第2のゲート電極G2へのゲート電
圧の印加によるオン電流の増加の度合が小さい。したが
って従来のデュアルゲート薄膜トランジスタでは、その
オン電流を十分大きくとることはできなかった。
スタは、逆スタガー型薄膜トランジスタの上に直接節2
のゲート絶縁膜5を介して第2のゲート電極G2を設け
たものであるため、第2のゲート電極G2からi型半導
体層3に印加される電圧がi型半導体層3上のソース、
ドレイン電極S、Dで遮蔽される。また、i型半導体層
3の表面の酸化やソース、ドレイン電極S、Dをフォト
エツチング法により形成する際のi型半導体層3表面の
汚染およびエツチングダメージ等によって第2のゲート
絶縁H5とi型半導体層3との界面が良好な電流経路と
なりにくいために、第2のゲート電極G2へのゲート電
圧の印加によるオン電流の増加の度合が小さい。したが
って従来のデュアルゲート薄膜トランジスタでは、その
オン電流を十分大きくとることはできなかった。
本発明は上記のような実情にかんがみてなされたもので
あって、その目的とするところは、十分大きなオン電流
を得ることができるデュアルゲート型の薄膜トランジス
タを提供することにある。
あって、その目的とするところは、十分大きなオン電流
を得ることができるデュアルゲート型の薄膜トランジス
タを提供することにある。
本発明の薄膜トランジスタは、第1のゲート電極と、こ
の第1のゲート電極の上に第1のゲート絶縁膜を介して
形成された第1のi型半導体層と、この第1のi型半導
体層の上に形成されたソース。
の第1のゲート電極の上に第1のゲート絶縁膜を介して
形成された第1のi型半導体層と、この第1のi型半導
体層の上に形成されたソース。
ドレイン電極と、前記ソース、ドレイン電極および前記
第1のi型半導体層のソース、ドレイン電極間の部分の
上に形成された第2のi型半導体層と、この第2のi型
半導体層の上に第2のゲート絶縁膜を介して形成された
第2のゲート電極とからなることを特徴とするものであ
る。
第1のi型半導体層のソース、ドレイン電極間の部分の
上に形成された第2のi型半導体層と、この第2のi型
半導体層の上に第2のゲート絶縁膜を介して形成された
第2のゲート電極とからなることを特徴とするものであ
る。
すなわち、本発明の薄膜トランジスタは、第1のゲート
電極をゲート電極とする第1の薄膜トランジスタのi型
半導体層(第1のi型半導体層)およびソース、ドレイ
ン電極の上に第2のi型半導体層を設け、この第2のi
型半導体層の上に第2のゲート絶縁膜を介して第2のゲ
ート電極を形成することによって、第1のゲート電極を
ゲート電極とする第1の薄膜トランジスタの上に、この
第1の薄膜トランジスタのi型半導体層(第1のi型半
導体層)とは別のi型半導体層(第2のi型半導体層)
をもち、ソース、ドレイン電極のみを前記第1の薄膜ト
ランジスタと共用する第2の薄膜トランジスタを形成し
たものであり、本発明のデュアルゲート薄膜トランジス
タによれば、第2の薄膜トランジスタのゲート電極($
2のゲート電極)に印加されるゲート電圧もソース、ド
レイン電極で遮蔽されることなく第2のi型半導体層に
印加されるし、また、第2の薄膜トランジスタのi型半
導体層(第2のi型半導体層)はソース、ドレイン電極
の形成後に形成されるものであるために、この第2のi
型半導体層とその上の第2のゲート絶縁膜とを連続して
堆積させてその界面に良好な電流経路を形成することが
できるから、十分大きなオン電流を得ることができる。
電極をゲート電極とする第1の薄膜トランジスタのi型
半導体層(第1のi型半導体層)およびソース、ドレイ
ン電極の上に第2のi型半導体層を設け、この第2のi
型半導体層の上に第2のゲート絶縁膜を介して第2のゲ
ート電極を形成することによって、第1のゲート電極を
ゲート電極とする第1の薄膜トランジスタの上に、この
第1の薄膜トランジスタのi型半導体層(第1のi型半
導体層)とは別のi型半導体層(第2のi型半導体層)
をもち、ソース、ドレイン電極のみを前記第1の薄膜ト
ランジスタと共用する第2の薄膜トランジスタを形成し
たものであり、本発明のデュアルゲート薄膜トランジス
タによれば、第2の薄膜トランジスタのゲート電極($
2のゲート電極)に印加されるゲート電圧もソース、ド
レイン電極で遮蔽されることなく第2のi型半導体層に
印加されるし、また、第2の薄膜トランジスタのi型半
導体層(第2のi型半導体層)はソース、ドレイン電極
の形成後に形成されるものであるために、この第2のi
型半導体層とその上の第2のゲート絶縁膜とを連続して
堆積させてその界面に良好な電流経路を形成することが
できるから、十分大きなオン電流を得ることができる。
以下、本発明の一実施例を第1図および第2図を参照し
て説明する。
て説明する。
第1図は本実施例のデュアルゲート薄膜トランジスタの
断面を示したもので、このデュアルゲート薄膜トランジ
スタは、基本的には、逆スタガー型薄膜トランジスタの
上にスタガー型薄膜トランジスタを形成した構成となっ
ている。
断面を示したもので、このデュアルゲート薄膜トランジ
スタは、基本的には、逆スタガー型薄膜トランジスタの
上にスタガー型薄膜トランジスタを形成した構成となっ
ている。
このデュアルゲート薄膜トランジスタの構成を説明する
と、第1図において、図中11はガラス等からなる絶縁
性基板、Gllは上記基板ll上に形成された第1のゲ
ート電極、12は上記第1のゲート電極Gllの上に基
板11全面にわたって形成された窒化シリコン(SIN
)からなる第1のゲート絶縁膜、13aは上記第1のゲ
ート絶縁膜12の上に前記第1のゲート電極Gllと対
向させて形成された1−a−3i(i型アモルファス・
シリコン)からなる第1のi型半導体層、S、 Dは上
記第1のi型半導体層13gの上にn+−a−Sl
(n型不純物をドープしたアモルファス・シリコン)か
らなるn型半導体層14aを介して形成されたソース、
ドレイン電極であり、これらによって第1の薄膜トラン
ジスタ(逆スタガー型薄膜トランジスタ)が構成されて
いる。
と、第1図において、図中11はガラス等からなる絶縁
性基板、Gllは上記基板ll上に形成された第1のゲ
ート電極、12は上記第1のゲート電極Gllの上に基
板11全面にわたって形成された窒化シリコン(SIN
)からなる第1のゲート絶縁膜、13aは上記第1のゲ
ート絶縁膜12の上に前記第1のゲート電極Gllと対
向させて形成された1−a−3i(i型アモルファス・
シリコン)からなる第1のi型半導体層、S、 Dは上
記第1のi型半導体層13gの上にn+−a−Sl
(n型不純物をドープしたアモルファス・シリコン)か
らなるn型半導体層14aを介して形成されたソース、
ドレイン電極であり、これらによって第1の薄膜トラン
ジスタ(逆スタガー型薄膜トランジスタ)が構成されて
いる。
また、13bは前記ソース、ドレイン電極S。
Dおよび前記第1のi型半導体層13aのソース。
ドレイン電極S、D間の部分の上に形成された1−a−
Siからなる第2のi型半導体層、G12は上記第2の
i型半導体層14bの上に窒化シリコンからなる第2の
ゲート絶縁膜15を介して形成された第2のゲート電極
であり、この第2のゲート電極G12と第2のゲート絶
縁膜15と第2のi型半導体層14bおよび前記第1の
薄膜トランジスタのソース、ドレイン電極S、Dとによ
って第2の薄膜トランジスタ(スタガー型薄膜トランジ
スタ)が構成されている。なお、上記ソース、ドレイン
電極S、Dの上には、n”−a−siからなるn型半導
体層14bが形成されており、上記第2のi型半導体層
14bはこのn型半導体層14bを介してソース、ドレ
イン電極S、Dと接続されている。また、16は上記第
1の薄膜トランジスタおよびその上の第2の薄膜トラン
ジスタを覆う保護絶縁膜である。
Siからなる第2のi型半導体層、G12は上記第2の
i型半導体層14bの上に窒化シリコンからなる第2の
ゲート絶縁膜15を介して形成された第2のゲート電極
であり、この第2のゲート電極G12と第2のゲート絶
縁膜15と第2のi型半導体層14bおよび前記第1の
薄膜トランジスタのソース、ドレイン電極S、Dとによ
って第2の薄膜トランジスタ(スタガー型薄膜トランジ
スタ)が構成されている。なお、上記ソース、ドレイン
電極S、Dの上には、n”−a−siからなるn型半導
体層14bが形成されており、上記第2のi型半導体層
14bはこのn型半導体層14bを介してソース、ドレ
イン電極S、Dと接続されている。また、16は上記第
1の薄膜トランジスタおよびその上の第2の薄膜トラン
ジスタを覆う保護絶縁膜である。
第2図は上記デュアルゲート薄膜トランジスタの製造方
法を示したもので、このデュアルゲート薄膜トランジス
タは次のような工程で製造することができる。
法を示したもので、このデュアルゲート薄膜トランジス
タは次のような工程で製造することができる。
まず、第2図(a)に示すように、基板ll上に第1の
ゲート電極Gllを形成した後、その上に基板11全面
にわたって第1のゲート絶縁膜12と第1のi型半導体
層13aとn型半導体層14aを連続して堆積させ、上
記0型半導体層14aと第1のi型半導体層13aとを
フォトエツチング法により第1の薄膜トランジスタの素
子形状にバターニングする。
ゲート電極Gllを形成した後、その上に基板11全面
にわたって第1のゲート絶縁膜12と第1のi型半導体
層13aとn型半導体層14aを連続して堆積させ、上
記0型半導体層14aと第1のi型半導体層13aとを
フォトエツチング法により第1の薄膜トランジスタの素
子形状にバターニングする。
次に、第2図(b)に示すように、上記基板11上にそ
の全面にわたって、ソース、ドレイン電極S、Dとなる
クロム(Cr )等の金属膜17とn型半導体層14b
を順次堆積させ、この後上記n型半導体層14bと金属
膜17およびその下のn型半導体層14aをフォトエツ
チング法により第2図(C)に示すようにソース、ドレ
イン電極S、Dの形状にバターニングして、ソース、ド
レイン電極S、D間の第1のi型半導体層13aを露出
させる。
の全面にわたって、ソース、ドレイン電極S、Dとなる
クロム(Cr )等の金属膜17とn型半導体層14b
を順次堆積させ、この後上記n型半導体層14bと金属
膜17およびその下のn型半導体層14aをフォトエツ
チング法により第2図(C)に示すようにソース、ドレ
イン電極S、Dの形状にバターニングして、ソース、ド
レイン電極S、D間の第1のi型半導体層13aを露出
させる。
次に、第2図(d)に示すように、前記ソース。
ドレイン電極S、Dおよび第1のi型半導体層13aの
露出部分(ソース、ドレイン電極S、 D間の部分)
の上に、基板11全面にわたって第2のi型半導体層1
3bと第2のゲート絶縁膜15とを連続して堆積させ、
この第2のゲート絶縁膜15と第2のi型半導体層13
bとをフォトエツチング法により第2図(e)に示すよ
うに第2の薄膜トランジスタの素子形状(この実施例で
は第1の薄膜トランジスタの素子形状と同一形状)にバ
ターニングする。
露出部分(ソース、ドレイン電極S、 D間の部分)
の上に、基板11全面にわたって第2のi型半導体層1
3bと第2のゲート絶縁膜15とを連続して堆積させ、
この第2のゲート絶縁膜15と第2のi型半導体層13
bとをフォトエツチング法により第2図(e)に示すよ
うに第2の薄膜トランジスタの素子形状(この実施例で
は第1の薄膜トランジスタの素子形状と同一形状)にバ
ターニングする。
次に、上記第2のi型半導体層13bの上にクロム等の
金属膜を堆積させ、この金属膜をパターニングして第2
図(f)に示すように第2のゲート電極G12を形成し
、この後その上に保護絶縁膜16を形成して第1図に示
したデュアルゲート薄膜トランジスタを完成する。
金属膜を堆積させ、この金属膜をパターニングして第2
図(f)に示すように第2のゲート電極G12を形成し
、この後その上に保護絶縁膜16を形成して第1図に示
したデュアルゲート薄膜トランジスタを完成する。
しかして、上記実施例のデュアルゲート薄膜トランジス
タにおいては、第1のゲート電極Gllをゲート電極と
する第1の薄膜トランジスタ(逆スタガー型薄膜トラン
ジスタ)のi型半導体層(第1のi型半導体層)13a
およびソース、ドレイン電極S、Dの上に第2のi型半
導体層13bを設け、この第2のi型半導体層13bの
上に第2のゲート絶縁膜15を介して第2のゲート電極
G12を形成することによって、第1のゲート電極Gl
lをゲート電極とする第1の薄膜トランジスタの上に、
この第1の薄膜トランジスタのi型半導体層(第1のi
型半導体層)13aとは別のi型半導体層(第2のi型
半導体層)13bをもち、ソース、ドレイン電極S、D
のみを前記第1の薄膜トランジスタと共用する第2の薄
膜トランジスタ(スタガー型薄膜トランジスタ)を形成
しているから、このデュアルゲート薄膜トランジスタに
よれば、第2の薄膜トランジスタのゲート電極(第2の
ゲート電極)G12に印加されるゲート電圧もソース、
ドレイン電極S、Dで遮蔽されることなく第2のi型半
導体層13bに印加される。
タにおいては、第1のゲート電極Gllをゲート電極と
する第1の薄膜トランジスタ(逆スタガー型薄膜トラン
ジスタ)のi型半導体層(第1のi型半導体層)13a
およびソース、ドレイン電極S、Dの上に第2のi型半
導体層13bを設け、この第2のi型半導体層13bの
上に第2のゲート絶縁膜15を介して第2のゲート電極
G12を形成することによって、第1のゲート電極Gl
lをゲート電極とする第1の薄膜トランジスタの上に、
この第1の薄膜トランジスタのi型半導体層(第1のi
型半導体層)13aとは別のi型半導体層(第2のi型
半導体層)13bをもち、ソース、ドレイン電極S、D
のみを前記第1の薄膜トランジスタと共用する第2の薄
膜トランジスタ(スタガー型薄膜トランジスタ)を形成
しているから、このデュアルゲート薄膜トランジスタに
よれば、第2の薄膜トランジスタのゲート電極(第2の
ゲート電極)G12に印加されるゲート電圧もソース、
ドレイン電極S、Dで遮蔽されることなく第2のi型半
導体層13bに印加される。
また、上記第2の薄膜トランジスタのi型半導体層(第
2のi型半導体層)13bは、ソース、ドレイン電極S
、Dの形成後に形成されるものであるために、この第2
のi型半導体層13bとその上の第2のゲート絶縁膜1
5とは前述した製造方法のように連続して堆積させるこ
とができ′、したがって上記第2のi型半導体層13b
と第2のゲート絶縁膜15との界面に良好な電流経路を
形成することができる。したがって上記実施例のデュア
ルゲート薄膜トランジスタによれば、十分太きなオン電
流を得ることができる。なお、この実施例のデュアルゲ
ート薄膜トランジスタのオン電流は通常の薄膜トランジ
スタ(逆スタガー型薄膜トランジスタ)の2倍近い値で
あり、これに対して従来のデュアルゲート薄膜トランジ
スタのオン電流は、通常の逆スタガー型薄膜トランジス
タの1.5倍程度である。
2のi型半導体層)13bは、ソース、ドレイン電極S
、Dの形成後に形成されるものであるために、この第2
のi型半導体層13bとその上の第2のゲート絶縁膜1
5とは前述した製造方法のように連続して堆積させるこ
とができ′、したがって上記第2のi型半導体層13b
と第2のゲート絶縁膜15との界面に良好な電流経路を
形成することができる。したがって上記実施例のデュア
ルゲート薄膜トランジスタによれば、十分太きなオン電
流を得ることができる。なお、この実施例のデュアルゲ
ート薄膜トランジスタのオン電流は通常の薄膜トランジ
スタ(逆スタガー型薄膜トランジスタ)の2倍近い値で
あり、これに対して従来のデュアルゲート薄膜トランジ
スタのオン電流は、通常の逆スタガー型薄膜トランジス
タの1.5倍程度である。
C発明の効果〕
本発明の薄膜トランジスタは、第1のゲート電極と、こ
の第1のゲート電極の上に第1のゲート絶縁膜を介して
形成された第1のi型半導体層と、この第1のi型半導
体層の上に形成されたソース。
の第1のゲート電極の上に第1のゲート絶縁膜を介して
形成された第1のi型半導体層と、この第1のi型半導
体層の上に形成されたソース。
ドレイン電極と、前記ソース、ドレイン電極および前記
第1のi型半導体層のソース、ドレイン電極間の部分の
上に形成された第2のi型半導体層と、この第2のi型
半導体層の上に第2のゲート絶縁膜を介して形成された
第2のゲート電極とからなるものであるから、十分大き
なオン電流を得ることができる。
第1のi型半導体層のソース、ドレイン電極間の部分の
上に形成された第2のi型半導体層と、この第2のi型
半導体層の上に第2のゲート絶縁膜を介して形成された
第2のゲート電極とからなるものであるから、十分大き
なオン電流を得ることができる。
第1図および第2図は本発明の一実施例を示す薄膜トラ
ンジスタの断面図およびその製造工程図、第3図は従来
の薄膜トランジスタの断面図である。 11・・・基板、Gll・・・第1のゲート電極、12
・・・第1のゲート絶縁膜、13a・・・第1のi型半
導体層、14a・・・n型半導体層、S・・・ソース電
極、D・・・ドレイン電極、14b・・・n型半導体層
、13b・・・第2のi型半導体層、15・・・第2の
ゲート絶縁膜、G12・・・第2のゲート電極、16・
・・保護絶縁膜。 出 願 人 カシオ計算機株式会社 第 2 図 第 図 第 図
ンジスタの断面図およびその製造工程図、第3図は従来
の薄膜トランジスタの断面図である。 11・・・基板、Gll・・・第1のゲート電極、12
・・・第1のゲート絶縁膜、13a・・・第1のi型半
導体層、14a・・・n型半導体層、S・・・ソース電
極、D・・・ドレイン電極、14b・・・n型半導体層
、13b・・・第2のi型半導体層、15・・・第2の
ゲート絶縁膜、G12・・・第2のゲート電極、16・
・・保護絶縁膜。 出 願 人 カシオ計算機株式会社 第 2 図 第 図 第 図
Claims (1)
- 第1のゲート電極と、この第1のゲート電極の上に第1
のゲート絶縁膜を介して形成された第1のi型半導体層
と、この第1のi型半導体層の上に形成されたソース、
ドレイン電極と、前記ソース、ドレイン電極および前記
第1の1型半導体層のソース、ドレイン電極間の部分の
上に形成された第2のi型半導体層と、この第2のi型
半導体層の上に第2のゲート絶縁膜を介して形成された
第2のゲート電極とからなることを特徴とする薄膜トラ
ンジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22030989A JPH0384963A (ja) | 1989-08-29 | 1989-08-29 | 薄膜トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22030989A JPH0384963A (ja) | 1989-08-29 | 1989-08-29 | 薄膜トランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0384963A true JPH0384963A (ja) | 1991-04-10 |
Family
ID=16749125
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22030989A Pending JPH0384963A (ja) | 1989-08-29 | 1989-08-29 | 薄膜トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0384963A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5793072A (en) * | 1996-02-28 | 1998-08-11 | International Business Machines Corporation | Non-photosensitive, vertically redundant 2-channel α-Si:H thin film transistor |
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JP2011217649A (ja) * | 2010-04-07 | 2011-11-04 | Yumiko Yoshii | 超小型犬用衣服 |
JP2015005738A (ja) * | 2013-05-20 | 2015-01-08 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法 |
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-
1989
- 1989-08-29 JP JP22030989A patent/JPH0384963A/ja active Pending
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
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