JPH0384963A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH0384963A JPH0384963A JP22030989A JP22030989A JPH0384963A JP H0384963 A JPH0384963 A JP H0384963A JP 22030989 A JP22030989 A JP 22030989A JP 22030989 A JP22030989 A JP 22030989A JP H0384963 A JPH0384963 A JP H0384963A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は薄膜トランジスタに関するものである。
薄膜トランジスタとして、２つのゲート電極を備えて素
子サイズ（平面積）を大きくすることなく大きなオン電
流をとれるようにした薄膜トランジスタ（以下デュアル
ゲート薄膜トランジスタという）がある。
子サイズ（平面積）を大きくすることなく大きなオン電
流をとれるようにした薄膜トランジスタ（以下デュアル
ゲート薄膜トランジスタという）がある。
第３図は従来のデュアルゲート薄膜トランジスタの断面
を示したもので、このデュアルゲート薄膜トランジスタ
は、逆スタガー型薄膜トランジスタとコプラナー型薄膜
トランジスタとを組合わせた構成となっている。
を示したもので、このデュアルゲート薄膜トランジスタ
は、逆スタガー型薄膜トランジスタとコプラナー型薄膜
トランジスタとを組合わせた構成となっている。
このデュアルゲート薄膜トランジスタの構成を説明する
と、第３図において、図中１はガラス等からなる絶縁性
基板、Ｇ１は上記基板１上に形成された第１のゲート電
極、２は上記第１のゲート電極Ｇ１の上に基板１全面に
わたって形成された窒化シリコン（ＳＩＮ）からなる第
１のゲート絶縁膜、３は上記第１のゲート絶縁膜２の上
に前記第１のゲート電極Ｇ１と対向させて形成された１
−ａ−８ｉ（ｉ型アモルファス・シリコン）からなるｉ
型半導体層、Ｓ、Ｄは上記ｉ型半導体層３の上にｎ”−
ａ−Ｓｉ（ｎ型不純物をドープしたアモルファス・シリ
コン）からなるｎ型半導体層４を介して形成されたソー
ス、ドレイン電極であり、これらによって逆スタガー型
薄膜トランジスタが構成されている。また、５は上記ソ
ース、ドレイン電極Ｓ、Ｄおよびｉ型半導体層３のソー
スドレイン電極Ｓ、Ｄ間の部分の上に基板１全面にわた
って形成された窒化シリコンからなる第２のゲート絶縁
膜、Ｇ２は上記第２のゲート絶縁膜５の上に前記ｉ型半
導体層３と対向させて形成された第２のゲート電極であ
り、この第２のゲート電極Ｇ２と第２のゲート絶縁膜５
と前記ｉ型半導体層３およびソース、ドレイン電極Ｓ、
Ｄとによってコブラナー型薄膜トランジスタが構成され
ている。
と、第３図において、図中１はガラス等からなる絶縁性
基板、Ｇ１は上記基板１上に形成された第１のゲート電
極、２は上記第１のゲート電極Ｇ１の上に基板１全面に
わたって形成された窒化シリコン（ＳＩＮ）からなる第
１のゲート絶縁膜、３は上記第１のゲート絶縁膜２の上
に前記第１のゲート電極Ｇ１と対向させて形成された１
−ａ−８ｉ（ｉ型アモルファス・シリコン）からなるｉ
型半導体層、Ｓ、Ｄは上記ｉ型半導体層３の上にｎ”−
ａ−Ｓｉ（ｎ型不純物をドープしたアモルファス・シリ
コン）からなるｎ型半導体層４を介して形成されたソー
ス、ドレイン電極であり、これらによって逆スタガー型
薄膜トランジスタが構成されている。また、５は上記ソ
ース、ドレイン電極Ｓ、Ｄおよびｉ型半導体層３のソー
スドレイン電極Ｓ、Ｄ間の部分の上に基板１全面にわた
って形成された窒化シリコンからなる第２のゲート絶縁
膜、Ｇ２は上記第２のゲート絶縁膜５の上に前記ｉ型半
導体層３と対向させて形成された第２のゲート電極であ
り、この第２のゲート電極Ｇ２と第２のゲート絶縁膜５
と前記ｉ型半導体層３およびソース、ドレイン電極Ｓ、
Ｄとによってコブラナー型薄膜トランジスタが構成され
ている。
すなわち、このデュアルゲート薄膜トランジスタは、逆
スタガー型薄膜トランジスタの上に第２のゲート絶縁膜
５を介して第２のゲート電極Ｇ２を設けることにより、
逆スタガー型薄膜トランジスタの上にそのｉ型半導体層
３およびソース、ドレイン電極Ｓ、Ｄを共用するコプラ
ナー型薄膜トランジスタを形成したものである。
スタガー型薄膜トランジスタの上に第２のゲート絶縁膜
５を介して第２のゲート電極Ｇ２を設けることにより、
逆スタガー型薄膜トランジスタの上にそのｉ型半導体層
３およびソース、ドレイン電極Ｓ、Ｄを共用するコプラ
ナー型薄膜トランジスタを形成したものである。
このデュアルゲート薄膜トランジスタは、第１のゲート
電極Ｇ１にゲート電圧を印加するときに第２のゲート電
極Ｇ２にもゲート電圧（第１のゲート電極Ｇ１に印加す
るゲート電圧と同電圧でも異なる電圧でもよい）を印加
することにより、第２のゲート絶縁膜５とｉ型半導体層
３との界面にもチャンネルを形成してオン電流を稼ぐよ
うにしたもので、このデュアルゲート薄膜トランジスタ
によれば、通常の薄膜トランジスタに比べてオン電流を
大きくとることができる。
電極Ｇ１にゲート電圧を印加するときに第２のゲート電
極Ｇ２にもゲート電圧（第１のゲート電極Ｇ１に印加す
るゲート電圧と同電圧でも異なる電圧でもよい）を印加
することにより、第２のゲート絶縁膜５とｉ型半導体層
３との界面にもチャンネルを形成してオン電流を稼ぐよ
うにしたもので、このデュアルゲート薄膜トランジスタ
によれば、通常の薄膜トランジスタに比べてオン電流を
大きくとることができる。
しかしながら、上記従来のデュアルゲート薄膜トランジ
スタは、逆スタガー型薄膜トランジスタの上に直接節２
のゲート絶縁膜５を介して第２のゲート電極Ｇ２を設け
たものであるため、第２のゲート電極Ｇ２からｉ型半導
体層３に印加される電圧がｉ型半導体層３上のソース、
ドレイン電極Ｓ、Ｄで遮蔽される。また、ｉ型半導体層
３の表面の酸化やソース、ドレイン電極Ｓ、Ｄをフォト
エツチング法により形成する際のｉ型半導体層３表面の
汚染およびエツチングダメージ等によって第２のゲート
絶縁Ｈ５とｉ型半導体層３との界面が良好な電流経路と
なりにくいために、第２のゲート電極Ｇ２へのゲート電
圧の印加によるオン電流の増加の度合が小さい。したが
って従来のデュアルゲート薄膜トランジスタでは、その
オン電流を十分大きくとることはできなかった。
スタは、逆スタガー型薄膜トランジスタの上に直接節２
のゲート絶縁膜５を介して第２のゲート電極Ｇ２を設け
たものであるため、第２のゲート電極Ｇ２からｉ型半導
体層３に印加される電圧がｉ型半導体層３上のソース、
ドレイン電極Ｓ、Ｄで遮蔽される。また、ｉ型半導体層
３の表面の酸化やソース、ドレイン電極Ｓ、Ｄをフォト
エツチング法により形成する際のｉ型半導体層３表面の
汚染およびエツチングダメージ等によって第２のゲート
絶縁Ｈ５とｉ型半導体層３との界面が良好な電流経路と
なりにくいために、第２のゲート電極Ｇ２へのゲート電
圧の印加によるオン電流の増加の度合が小さい。したが
って従来のデュアルゲート薄膜トランジスタでは、その
オン電流を十分大きくとることはできなかった。
本発明は上記のような実情にかんがみてなされたもので
あって、その目的とするところは、十分大きなオン電流
を得ることができるデュアルゲート型の薄膜トランジス
タを提供することにある。
あって、その目的とするところは、十分大きなオン電流
を得ることができるデュアルゲート型の薄膜トランジス
タを提供することにある。
本発明の薄膜トランジスタは、第１のゲート電極と、こ
の第１のゲート電極の上に第１のゲート絶縁膜を介して
形成された第１のｉ型半導体層と、この第１のｉ型半導
体層の上に形成されたソース。
の第１のゲート電極の上に第１のゲート絶縁膜を介して
形成された第１のｉ型半導体層と、この第１のｉ型半導
体層の上に形成されたソース。
ドレイン電極と、前記ソース、ドレイン電極および前記
第１のｉ型半導体層のソース、ドレイン電極間の部分の
上に形成された第２のｉ型半導体層と、この第２のｉ型
半導体層の上に第２のゲート絶縁膜を介して形成された
第２のゲート電極とからなることを特徴とするものであ
る。
第１のｉ型半導体層のソース、ドレイン電極間の部分の
上に形成された第２のｉ型半導体層と、この第２のｉ型
半導体層の上に第２のゲート絶縁膜を介して形成された
第２のゲート電極とからなることを特徴とするものであ
る。
すなわち、本発明の薄膜トランジスタは、第１のゲート
電極をゲート電極とする第１の薄膜トランジスタのｉ型
半導体層（第１のｉ型半導体層）およびソース、ドレイ
ン電極の上に第２のｉ型半導体層を設け、この第２のｉ
型半導体層の上に第２のゲート絶縁膜を介して第２のゲ
ート電極を形成することによって、第１のゲート電極を
ゲート電極とする第１の薄膜トランジスタの上に、この
第１の薄膜トランジスタのｉ型半導体層（第１のｉ型半
導体層）とは別のｉ型半導体層（第２のｉ型半導体層）
をもち、ソース、ドレイン電極のみを前記第１の薄膜ト
ランジスタと共用する第２の薄膜トランジスタを形成し
たものであり、本発明のデュアルゲート薄膜トランジス
タによれば、第２の薄膜トランジスタのゲート電極（＄
２のゲート電極）に印加されるゲート電圧もソース、ド
レイン電極で遮蔽されることなく第２のｉ型半導体層に
印加されるし、また、第２の薄膜トランジスタのｉ型半
導体層（第２のｉ型半導体層）はソース、ドレイン電極
の形成後に形成されるものであるために、この第２のｉ
型半導体層とその上の第２のゲート絶縁膜とを連続して
堆積させてその界面に良好な電流経路を形成することが
できるから、十分大きなオン電流を得ることができる。
電極をゲート電極とする第１の薄膜トランジスタのｉ型
半導体層（第１のｉ型半導体層）およびソース、ドレイ
ン電極の上に第２のｉ型半導体層を設け、この第２のｉ
型半導体層の上に第２のゲート絶縁膜を介して第２のゲ
ート電極を形成することによって、第１のゲート電極を
ゲート電極とする第１の薄膜トランジスタの上に、この
第１の薄膜トランジスタのｉ型半導体層（第１のｉ型半
導体層）とは別のｉ型半導体層（第２のｉ型半導体層）
をもち、ソース、ドレイン電極のみを前記第１の薄膜ト
ランジスタと共用する第２の薄膜トランジスタを形成し
たものであり、本発明のデュアルゲート薄膜トランジス
タによれば、第２の薄膜トランジスタのゲート電極（＄
２のゲート電極）に印加されるゲート電圧もソース、ド
レイン電極で遮蔽されることなく第２のｉ型半導体層に
印加されるし、また、第２の薄膜トランジスタのｉ型半
導体層（第２のｉ型半導体層）はソース、ドレイン電極
の形成後に形成されるものであるために、この第２のｉ
型半導体層とその上の第２のゲート絶縁膜とを連続して
堆積させてその界面に良好な電流経路を形成することが
できるから、十分大きなオン電流を得ることができる。
以下、本発明の一実施例を第１図および第２図を参照し
て説明する。
て説明する。
第１図は本実施例のデュアルゲート薄膜トランジスタの
断面を示したもので、このデュアルゲート薄膜トランジ
スタは、基本的には、逆スタガー型薄膜トランジスタの
上にスタガー型薄膜トランジスタを形成した構成となっ
ている。
断面を示したもので、このデュアルゲート薄膜トランジ
スタは、基本的には、逆スタガー型薄膜トランジスタの
上にスタガー型薄膜トランジスタを形成した構成となっ
ている。
このデュアルゲート薄膜トランジスタの構成を説明する
と、第１図において、図中１１はガラス等からなる絶縁
性基板、Ｇｌｌは上記基板ｌｌ上に形成された第１のゲ
ート電極、１２は上記第１のゲート電極Ｇｌｌの上に基
板１１全面にわたって形成された窒化シリコン（ＳＩＮ
）からなる第１のゲート絶縁膜、１３ａは上記第１のゲ
ート絶縁膜１２の上に前記第１のゲート電極Ｇｌｌと対
向させて形成された１−ａ−３ｉ（ｉ型アモルファス・
シリコン）からなる第１のｉ型半導体層、Ｓ、 Ｄは上
記第１のｉ型半導体層１３ｇの上にｎ＋−ａ−Ｓｌ
（ｎ型不純物をドープしたアモルファス・シリコン）か
らなるｎ型半導体層１４ａを介して形成されたソース、
ドレイン電極であり、これらによって第１の薄膜トラン
ジスタ（逆スタガー型薄膜トランジスタ）が構成されて
いる。
と、第１図において、図中１１はガラス等からなる絶縁
性基板、Ｇｌｌは上記基板ｌｌ上に形成された第１のゲ
ート電極、１２は上記第１のゲート電極Ｇｌｌの上に基
板１１全面にわたって形成された窒化シリコン（ＳＩＮ
）からなる第１のゲート絶縁膜、１３ａは上記第１のゲ
ート絶縁膜１２の上に前記第１のゲート電極Ｇｌｌと対
向させて形成された１−ａ−３ｉ（ｉ型アモルファス・
シリコン）からなる第１のｉ型半導体層、Ｓ、 Ｄは上
記第１のｉ型半導体層１３ｇの上にｎ＋−ａ−Ｓｌ
（ｎ型不純物をドープしたアモルファス・シリコン）か
らなるｎ型半導体層１４ａを介して形成されたソース、
ドレイン電極であり、これらによって第１の薄膜トラン
ジスタ（逆スタガー型薄膜トランジスタ）が構成されて
いる。
また、１３ｂは前記ソース、ドレイン電極Ｓ。
Ｄおよび前記第１のｉ型半導体層１３ａのソース。
ドレイン電極Ｓ、Ｄ間の部分の上に形成された１−ａ−
Ｓｉからなる第２のｉ型半導体層、Ｇ１２は上記第２の
ｉ型半導体層１４ｂの上に窒化シリコンからなる第２の
ゲート絶縁膜１５を介して形成された第２のゲート電極
であり、この第２のゲート電極Ｇ１２と第２のゲート絶
縁膜１５と第２のｉ型半導体層１４ｂおよび前記第１の
薄膜トランジスタのソース、ドレイン電極Ｓ、Ｄとによ
って第２の薄膜トランジスタ（スタガー型薄膜トランジ
スタ）が構成されている。なお、上記ソース、ドレイン
電極Ｓ、Ｄの上には、ｎ”−ａ−ｓｉからなるｎ型半導
体層１４ｂが形成されており、上記第２のｉ型半導体層
１４ｂはこのｎ型半導体層１４ｂを介してソース、ドレ
イン電極Ｓ、Ｄと接続されている。また、１６は上記第
１の薄膜トランジスタおよびその上の第２の薄膜トラン
ジスタを覆う保護絶縁膜である。
Ｓｉからなる第２のｉ型半導体層、Ｇ１２は上記第２の
ｉ型半導体層１４ｂの上に窒化シリコンからなる第２の
ゲート絶縁膜１５を介して形成された第２のゲート電極
であり、この第２のゲート電極Ｇ１２と第２のゲート絶
縁膜１５と第２のｉ型半導体層１４ｂおよび前記第１の
薄膜トランジスタのソース、ドレイン電極Ｓ、Ｄとによ
って第２の薄膜トランジスタ（スタガー型薄膜トランジ
スタ）が構成されている。なお、上記ソース、ドレイン
電極Ｓ、Ｄの上には、ｎ”−ａ−ｓｉからなるｎ型半導
体層１４ｂが形成されており、上記第２のｉ型半導体層
１４ｂはこのｎ型半導体層１４ｂを介してソース、ドレ
イン電極Ｓ、Ｄと接続されている。また、１６は上記第
１の薄膜トランジスタおよびその上の第２の薄膜トラン
ジスタを覆う保護絶縁膜である。
第２図は上記デュアルゲート薄膜トランジスタの製造方
法を示したもので、このデュアルゲート薄膜トランジス
タは次のような工程で製造することができる。
法を示したもので、このデュアルゲート薄膜トランジス
タは次のような工程で製造することができる。
まず、第２図（ａ）に示すように、基板ｌｌ上に第１の
ゲート電極Ｇｌｌを形成した後、その上に基板１１全面
にわたって第１のゲート絶縁膜１２と第１のｉ型半導体
層１３ａとｎ型半導体層１４ａを連続して堆積させ、上
記０型半導体層１４ａと第１のｉ型半導体層１３ａとを
フォトエツチング法により第１の薄膜トランジスタの素
子形状にバターニングする。
ゲート電極Ｇｌｌを形成した後、その上に基板１１全面
にわたって第１のゲート絶縁膜１２と第１のｉ型半導体
層１３ａとｎ型半導体層１４ａを連続して堆積させ、上
記０型半導体層１４ａと第１のｉ型半導体層１３ａとを
フォトエツチング法により第１の薄膜トランジスタの素
子形状にバターニングする。
次に、第２図（ｂ）に示すように、上記基板１１上にそ
の全面にわたって、ソース、ドレイン電極Ｓ、Ｄとなる
クロム（Ｃｒ ）等の金属膜１７とｎ型半導体層１４ｂ
を順次堆積させ、この後上記ｎ型半導体層１４ｂと金属
膜１７およびその下のｎ型半導体層１４ａをフォトエツ
チング法により第２図（Ｃ）に示すようにソース、ドレ
イン電極Ｓ、Ｄの形状にバターニングして、ソース、ド
レイン電極Ｓ、Ｄ間の第１のｉ型半導体層１３ａを露出
させる。
の全面にわたって、ソース、ドレイン電極Ｓ、Ｄとなる
クロム（Ｃｒ ）等の金属膜１７とｎ型半導体層１４ｂ
を順次堆積させ、この後上記ｎ型半導体層１４ｂと金属
膜１７およびその下のｎ型半導体層１４ａをフォトエツ
チング法により第２図（Ｃ）に示すようにソース、ドレ
イン電極Ｓ、Ｄの形状にバターニングして、ソース、ド
レイン電極Ｓ、Ｄ間の第１のｉ型半導体層１３ａを露出
させる。
次に、第２図（ｄ）に示すように、前記ソース。
ドレイン電極Ｓ、Ｄおよび第１のｉ型半導体層１３ａの
露出部分（ソース、ドレイン電極Ｓ、 Ｄ間の部分）
の上に、基板１１全面にわたって第２のｉ型半導体層１
３ｂと第２のゲート絶縁膜１５とを連続して堆積させ、
この第２のゲート絶縁膜１５と第２のｉ型半導体層１３
ｂとをフォトエツチング法により第２図（ｅ）に示すよ
うに第２の薄膜トランジスタの素子形状（この実施例で
は第１の薄膜トランジスタの素子形状と同一形状）にバ
ターニングする。
露出部分（ソース、ドレイン電極Ｓ、 Ｄ間の部分）
の上に、基板１１全面にわたって第２のｉ型半導体層１
３ｂと第２のゲート絶縁膜１５とを連続して堆積させ、
この第２のゲート絶縁膜１５と第２のｉ型半導体層１３
ｂとをフォトエツチング法により第２図（ｅ）に示すよ
うに第２の薄膜トランジスタの素子形状（この実施例で
は第１の薄膜トランジスタの素子形状と同一形状）にバ
ターニングする。
次に、上記第２のｉ型半導体層１３ｂの上にクロム等の
金属膜を堆積させ、この金属膜をパターニングして第２
図（ｆ）に示すように第２のゲート電極Ｇ１２を形成し
、この後その上に保護絶縁膜１６を形成して第１図に示
したデュアルゲート薄膜トランジスタを完成する。
金属膜を堆積させ、この金属膜をパターニングして第２
図（ｆ）に示すように第２のゲート電極Ｇ１２を形成し
、この後その上に保護絶縁膜１６を形成して第１図に示
したデュアルゲート薄膜トランジスタを完成する。
しかして、上記実施例のデュアルゲート薄膜トランジス
タにおいては、第１のゲート電極Ｇｌｌをゲート電極と
する第１の薄膜トランジスタ（逆スタガー型薄膜トラン
ジスタ）のｉ型半導体層（第１のｉ型半導体層）１３ａ
およびソース、ドレイン電極Ｓ、Ｄの上に第２のｉ型半
導体層１３ｂを設け、この第２のｉ型半導体層１３ｂの
上に第２のゲート絶縁膜１５を介して第２のゲート電極
Ｇ１２を形成することによって、第１のゲート電極Ｇｌ
ｌをゲート電極とする第１の薄膜トランジスタの上に、
この第１の薄膜トランジスタのｉ型半導体層（第１のｉ
型半導体層）１３ａとは別のｉ型半導体層（第２のｉ型
半導体層）１３ｂをもち、ソース、ドレイン電極Ｓ、Ｄ
のみを前記第１の薄膜トランジスタと共用する第２の薄
膜トランジスタ（スタガー型薄膜トランジスタ）を形成
しているから、このデュアルゲート薄膜トランジスタに
よれば、第２の薄膜トランジスタのゲート電極（第２の
ゲート電極）Ｇ１２に印加されるゲート電圧もソース、
ドレイン電極Ｓ、Ｄで遮蔽されることなく第２のｉ型半
導体層１３ｂに印加される。
タにおいては、第１のゲート電極Ｇｌｌをゲート電極と
する第１の薄膜トランジスタ（逆スタガー型薄膜トラン
ジスタ）のｉ型半導体層（第１のｉ型半導体層）１３ａ
およびソース、ドレイン電極Ｓ、Ｄの上に第２のｉ型半
導体層１３ｂを設け、この第２のｉ型半導体層１３ｂの
上に第２のゲート絶縁膜１５を介して第２のゲート電極
Ｇ１２を形成することによって、第１のゲート電極Ｇｌ
ｌをゲート電極とする第１の薄膜トランジスタの上に、
この第１の薄膜トランジスタのｉ型半導体層（第１のｉ
型半導体層）１３ａとは別のｉ型半導体層（第２のｉ型
半導体層）１３ｂをもち、ソース、ドレイン電極Ｓ、Ｄ
のみを前記第１の薄膜トランジスタと共用する第２の薄
膜トランジスタ（スタガー型薄膜トランジスタ）を形成
しているから、このデュアルゲート薄膜トランジスタに
よれば、第２の薄膜トランジスタのゲート電極（第２の
ゲート電極）Ｇ１２に印加されるゲート電圧もソース、
ドレイン電極Ｓ、Ｄで遮蔽されることなく第２のｉ型半
導体層１３ｂに印加される。
また、上記第２の薄膜トランジスタのｉ型半導体層（第
２のｉ型半導体層）１３ｂは、ソース、ドレイン電極Ｓ
、Ｄの形成後に形成されるものであるために、この第２
のｉ型半導体層１３ｂとその上の第２のゲート絶縁膜１
５とは前述した製造方法のように連続して堆積させるこ
とができ′、したがって上記第２のｉ型半導体層１３ｂ
と第２のゲート絶縁膜１５との界面に良好な電流経路を
形成することができる。したがって上記実施例のデュア
ルゲート薄膜トランジスタによれば、十分太きなオン電
流を得ることができる。なお、この実施例のデュアルゲ
ート薄膜トランジスタのオン電流は通常の薄膜トランジ
スタ（逆スタガー型薄膜トランジスタ）の２倍近い値で
あり、これに対して従来のデュアルゲート薄膜トランジ
スタのオン電流は、通常の逆スタガー型薄膜トランジス
タの１．５倍程度である。
２のｉ型半導体層）１３ｂは、ソース、ドレイン電極Ｓ
、Ｄの形成後に形成されるものであるために、この第２
のｉ型半導体層１３ｂとその上の第２のゲート絶縁膜１
５とは前述した製造方法のように連続して堆積させるこ
とができ′、したがって上記第２のｉ型半導体層１３ｂ
と第２のゲート絶縁膜１５との界面に良好な電流経路を
形成することができる。したがって上記実施例のデュア
ルゲート薄膜トランジスタによれば、十分太きなオン電
流を得ることができる。なお、この実施例のデュアルゲ
ート薄膜トランジスタのオン電流は通常の薄膜トランジ
スタ（逆スタガー型薄膜トランジスタ）の２倍近い値で
あり、これに対して従来のデュアルゲート薄膜トランジ
スタのオン電流は、通常の逆スタガー型薄膜トランジス
タの１．５倍程度である。
Ｃ発明の効果〕
本発明の薄膜トランジスタは、第１のゲート電極と、こ
の第１のゲート電極の上に第１のゲート絶縁膜を介して
形成された第１のｉ型半導体層と、この第１のｉ型半導
体層の上に形成されたソース。
の第１のゲート電極の上に第１のゲート絶縁膜を介して
形成された第１のｉ型半導体層と、この第１のｉ型半導
体層の上に形成されたソース。
ドレイン電極と、前記ソース、ドレイン電極および前記
第１のｉ型半導体層のソース、ドレイン電極間の部分の
上に形成された第２のｉ型半導体層と、この第２のｉ型
半導体層の上に第２のゲート絶縁膜を介して形成された
第２のゲート電極とからなるものであるから、十分大き
なオン電流を得ることができる。
第１のｉ型半導体層のソース、ドレイン電極間の部分の
上に形成された第２のｉ型半導体層と、この第２のｉ型
半導体層の上に第２のゲート絶縁膜を介して形成された
第２のゲート電極とからなるものであるから、十分大き
なオン電流を得ることができる。
第１図および第２図は本発明の一実施例を示す薄膜トラ
ンジスタの断面図およびその製造工程図、第３図は従来
の薄膜トランジスタの断面図である。 １１・・・基板、Ｇｌｌ・・・第１のゲート電極、１２
・・・第１のゲート絶縁膜、１３ａ・・・第１のｉ型半
導体層、１４ａ・・・ｎ型半導体層、Ｓ・・・ソース電
極、Ｄ・・・ドレイン電極、１４ｂ・・・ｎ型半導体層
、１３ｂ・・・第２のｉ型半導体層、１５・・・第２の
ゲート絶縁膜、Ｇ１２・・・第２のゲート電極、１６・
・・保護絶縁膜。 出 願 人 カシオ計算機株式会社 第 ２ 図 第 図 第 図
ンジスタの断面図およびその製造工程図、第３図は従来
の薄膜トランジスタの断面図である。 １１・・・基板、Ｇｌｌ・・・第１のゲート電極、１２
・・・第１のゲート絶縁膜、１３ａ・・・第１のｉ型半
導体層、１４ａ・・・ｎ型半導体層、Ｓ・・・ソース電
極、Ｄ・・・ドレイン電極、１４ｂ・・・ｎ型半導体層
、１３ｂ・・・第２のｉ型半導体層、１５・・・第２の
ゲート絶縁膜、Ｇ１２・・・第２のゲート電極、１６・
・・保護絶縁膜。 出 願 人 カシオ計算機株式会社 第 ２ 図 第 図 第 図
Claims (1)
- 第１のゲート電極と、この第１のゲート電極の上に第１
のゲート絶縁膜を介して形成された第１のｉ型半導体層
と、この第１のｉ型半導体層の上に形成されたソース、
ドレイン電極と、前記ソース、ドレイン電極および前記
第１の１型半導体層のソース、ドレイン電極間の部分の
上に形成された第２のｉ型半導体層と、この第２のｉ型
半導体層の上に第２のゲート絶縁膜を介して形成された
第２のゲート電極とからなることを特徴とする薄膜トラ
ンジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22030989A JPH0384963A (ja) | 1989-08-29 | 1989-08-29 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22030989A JPH0384963A (ja) | 1989-08-29 | 1989-08-29 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0384963A true JPH0384963A (ja) | 1991-04-10 |
Family
ID=16749125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22030989A Pending JPH0384963A (ja) | 1989-08-29 | 1989-08-29 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0384963A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5793072A (en) * | 1996-02-28 | 1998-08-11 | International Business Machines Corporation | Non-photosensitive, vertically redundant 2-channel α-Si:H thin film transistor |
| JP2004047566A (ja) * | 2002-07-09 | 2004-02-12 | Sharp Corp | 電界効果型トランジスタ、その製造方法及び画像表示装置 |
| JP2011217649A (ja) * | 2010-04-07 | 2011-11-04 | Yumiko Yoshii | 超小型犬用衣服 |
| JP2015005738A (ja) * | 2013-05-20 | 2015-01-08 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法 |
| CN104716091A (zh) * | 2013-12-13 | 2015-06-17 | 昆山国显光电有限公司 | 阵列基板的制备方法、阵列基板和有机发光显示器件 |
| JP2015188084A (ja) * | 2014-03-14 | 2015-10-29 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP2018157226A (ja) * | 2009-10-21 | 2018-10-04 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1989
- 1989-08-29 JP JP22030989A patent/JPH0384963A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5793072A (en) * | 1996-02-28 | 1998-08-11 | International Business Machines Corporation | Non-photosensitive, vertically redundant 2-channel α-Si:H thin film transistor |
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| US20190012960A1 (en) | 2009-10-21 | 2019-01-10 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device including display device |
| US10657882B2 (en) | 2009-10-21 | 2020-05-19 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device including display device |
| US11107396B2 (en) | 2009-10-21 | 2021-08-31 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device including thin film transistor including top-gate |
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| CN104716091B (zh) * | 2013-12-13 | 2018-07-24 | 昆山国显光电有限公司 | 阵列基板的制备方法、阵列基板和有机发光显示器件 |
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