KR940007456B1 - 박막트랜지스터 및 그 제조방법 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims description 24
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 239000004065 semiconductor Substances 0.000 claims abstract description 41
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 238000005530 etching Methods 0.000 claims abstract description 6
- 239000010410 layer Substances 0.000 claims description 73
- 239000010408 film Substances 0.000 claims description 37
- 230000001681 protective effect Effects 0.000 claims description 24
- 238000000034 method Methods 0.000 claims description 21
- 238000002161 passivation Methods 0.000 claims description 8
- 239000011521 glass Substances 0.000 claims description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 5
- 239000011241 protective layer Substances 0.000 claims description 3
- 150000004767 nitrides Chemical class 0.000 claims description 2
- 239000002184 metal Substances 0.000 abstract description 9
- 238000000059 patterning Methods 0.000 abstract description 6
- 238000000151 deposition Methods 0.000 abstract description 5
- 230000004888 barrier function Effects 0.000 abstract 2
- 238000001259 photo etching Methods 0.000 abstract 2
- 238000007493 shaping process Methods 0.000 abstract 2
- 239000011248 coating agent Substances 0.000 abstract 1
- 238000000576 coating method Methods 0.000 abstract 1
- 239000000463 material Substances 0.000 description 14
- 239000011159 matrix material Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 238000011109 contamination Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 229910004205 SiNX Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000007743 anodising Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 230000005693 optoelectronics Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
내용 없음.
Description
제 1 도는 종래 보호막을 구비한 박막트랜지스터의 간략한 레이아웃도.
제 2 도는 상기 제 1 도의 A-A'선을 잘라 본 단면도.
제3a도 내지 제3d도는 본 발명에 의한 박막트랜지스터의 제조방법의 일 실시에를 나타낸 공정순서도 각각에 대응하는 간략한 레이아웃도.
제4a도 내지 제4d도는 상기 제3a도 내지 제3d도의 A-A'선을 잘라 본 본 발명에 의한 박막트랜지스터의 제조방법의 일 실시예를 나타낸 공정순서도.
본 발명은 박막트랜지스터 및 그 제조방법에 관한 것으로, 특히 보호막을 구비한 박막트랜지스터 및 그 제조방법에 관한 것이다.
화상정보시대에서 정보전달을 위하여 인간대 기계의 인터페이스를 담당하는 디스플레이의 퍼스널화, 스페이스 절약화의 요구에 부응하여 지금까지의 거대한 CRT에 대신한 각종 평면 디스플레이가 개발되어 급속히 보급되고 있다. 그중에서도 액정디스플레이(LCD) 기술의 진전은 현저하여 이미 컬러화질에서는 CRT에 필적하거나 그 이상을 실현하기까지 되고 있다. 특히 액정기술과 반도체기술을 융합한 액티브 매트릭스형 LCD는 CRT와 경합하여 CRT를 능가할 디스플레이로 인식되어 이에 대한 왕성한 연구가 진행되고 있다. 액티브 매트릭스 구동방식은 매트릭스 형태로 배열된 각 화소에 비선형 특성을 갖춘 액티브소자를 부가함으로써 액정의 전기광학효과에 메모리기능을 구비한 것이다. 액티브소자로는 통상 박막트랜지스터가 이용된다. 이 액티브소자는 매트릭스의 화소선택용 어드레스 배선과 함께 수만개 내지 수백만개가 유리기판상에 집적화되어서 매트릭스 회로를 구성한다.
제 1 도는 종래 보호막을 구비한 박막트랜지스터의 간략한 레이아웃도를 나타낸 도면이고, 제 2 도는 상기 제 1 도의 A-A'선을 잘라 본 단면도이다.
제 1 도를 참조하면, 참조부호 P1은 트랜지스터의 게이트전극 패턴 형성을 위한 마스크패턴을, P3은 트랜지스터의 채널부로써 사용되는 반도체층의 패턴 형성을 위한 마스크패턴을, P4는 상기 반도체층을 보호하기 위하여 형성되는 보호막 패턴 형성을 위한 마스크패턴을, P6은 상기 게이트전극 패턴을 형성하기 위한 마스크패턴을 중심으로 대칭되게 형성되는 소오스/드레인전극 패턴 형성을 위한 마스크패턴을 각각 나타낸다. 또한, 참조부호 50은 상기 반도체층의 패턴 형성을 위한 마스크패턴(P3)과, 상기 게이트전극 패턴 형성을 위한 마스크패턴(P1)이 겹쳐지는 부분을 나타낸다.
상술한 바와 같은 마스크패턴들을 적용하여 종래 박막트랜지스터를 제조하면, 먼저 유리기판(10)상에 게이트전극용 금속을 증착하고, 이 증착된 금속층을 사진식각공정에 의해 패터닝함으로써(상기 제 1 도의 마스크패턴 P1을 적용함) 게이트전극(1)을 형성한다. 이어서, 상기 게이트전극이 형성되어 있는 유리기판 전면에 게이트절연막(2), 반도체층을 형성하기 위한 제 1 물질층 및 보호막을 형성하기 위한 제 2 물질층을 차례로 형성하고, 상기 제 2 물질층을 패터닝함으로써(상기 제 1 도의 마스크패턴 P4을 적용함) 보호막(4)을 형성한다. 계속해서 상기 보호막을 형성한 후 결과물 전면에, 상기 제 1 물질층에 불순물을 고농도로 도핑시킨 제 3 물질층을 증착하고, 상기 반도체층을 형성하기 위한 마스크패턴(상기 제 1 도에서 참조부호 P3)을 적용하여 상기 제1 및 제 3 물질층을 동시에 패터닝함으로써 상기 제 1 물질층을 이루어지는 반도체층(3) 및 상기 제 3 물질층으로 이루어지는 콘택트층(5)을 형성한다. 상기 반도체층(3) 및 콘택트층(5)의 형성후 결과물 전면에 금속층을 증착하고 패터닝함으로써(상기 제 1 도의 마스크패턴 P6을 적용함) 소오스/드레인전극(6a, 6b)을 형성하고, 상기 소오스/드레인전극과 접촉하는 부분 이외의 콘택트층은 식각해냄으로써, 제 2 도에 도시된 바와 같은, 보호막을 구비한 박막트랜지스터를 완성한다.
상술한 바와 같은 종래 박막트랜지스터의 제조방법에서, 상기 소오스/드레인전극과 접촉하는 부분 이외의 콘택트층의 식각공정은 통상적으로 건식식각공정(일반적으로 플라즈마식각)을 실시하게 되는데, 이때 상기 반도체층(3)의 패턴(상기 제 1 도의 참조부호 P3)이 상기 식각공정에 노출된다. 즉, 상기 보호막(4)의 패턴(상기 제1도의 참조부호 P4) 및 상기 소오스/드레인전극(6a, 6b)의 패턴(상기 제 1 도의 참조부호 P4) 및 상기 소오스/드레인전극(6a, 6b)의 패턴(상기 제 1 도의 참조부호 P6)으로 덮여진 부분을 제외하고는 상기 반도체층의 패턴(P3)이 상기 플라즈마식각에 노출됨으로써, 이 플라즈마에 의해 침해를 받을 가능성이 커지게 되는 문제점이 발생하게 된다.
특히, 상기 제 1 도에서 반도체층의 패턴(P3)과 게이트전극의 패턴(P1)이 겹쳐지는 부분, 즉 참조부호 50의 동그라미 부분에서, 상기 콘택트층의 일부(상기 소오스/드레인전극과 접촉하는 부분 이외의 콘택트층)를 식각할때 언더컷(undercut)되거나 과도식각되면, 상기 게이트전극 및 상기 소오스/드레인전극 사이의 절연성이 나빠지게 되어 상기 전극들간에 단락이 일어나는 문제가 발생하게 된다.
또한, 상기 콘택트층의 일부를 식각할때 언더컷되거나 과도식각될 경우, 상기 보호막의 측벽이 오염될 확률이 커지게 되어, 상기 소오스전극 및 드레인전극 사이의 측벽으로 누설전류가 증가될 수 있다.
따라서 본 발명의 목적은 상기한 바와 같은 문제점을 해결하기 위하여 반도체층의 패턴을 보호하도록 그 모양을 변형시킨 보호막 패턴을 구비하는 박막트랜지스터를 제공하는데 있다.
본 발명의 다른 목적은 상기한 구조의 박막트랜지스터를 효율적으로 제조할 수 있는 박막트랜지스터의 제조방법을 제공하는데 있다.
상기한 목적을 달성하기 위하여 본 발명은 게이트전극과, 상기 게이트전극을 가로지르는 소정영역에 게이트절연막을 개재해서 형성된 반도체층과, 상기 반도체층상에서 상기 게이트전극의 폭보다 좁게 형성된 보호막과, 상기 보호막상에서 소정간격을 유지하면서 서로 마주보는 일측 엣지들로부터 각기 반대방향으로 연장되고, 상기 보호막보다 짧은 폭을 가지는 소오스 및 드레인전극들을 구비한 박막트랜지스터에 있어서, 상기 보호막은, 상기 게이트전극의 엣지부분의 식각을 보호하기 위해, 상기 게이트전극의 엣지를 가로지르는 상기 소오스 및 드레인전극들의 길이방향의 엣지를 따라 소정길이로 연장된 것을 특징으로 한다.
상기 다른 목적을 달성하기 위하여 본 발명의 방법은, 유리기판상에 형성된 게이트전극과, 상기 게이트전극 상부에 절연막을 개재하여 형성된 반도체층과, 상기 반도체층상의 일부분에 형성된 보호막과, 상기 보호막을 중심으로 대칭되며 상기 반도체층과 연결되도록 형성된 콘택트층과, 상기 콘택트층상에 형성된 소오스/드레인전극을 구비하는 박막트랜지스터의 제조방법에 있어서, 상기 보호막은 상기 반도체층을 형성하기 위한 제 1 마스크패턴과 상기 소오스/드레인전극을 형성하기 위한 제 2 마스크패턴이 겹쳐지는 부분의 가장자리를 감싸도록 제 3 마스크패턴을 형성한후, 이 제 3 마스크패턴을 적용하여 형성되는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명을 설명하기로 한다.
제3a도 내지 제3d도는 본 발명에 의한 박막트랜지스터의 제조방법의 일 실시예를 나타낸 공정순서도 각각에 대응하는 간략한 레이아웃도이고, 제4a도 내지 제4d도는 상기 제3a도 내지 제3d도의 A-A'선을 잘라 본, 본 발명에 의한 박막트랜지스터의 제조방법의 일 실시예를 나타낸 공정순서도이다.
제4a도는 게이트전극(1) 및 게이트절연막(2)의 형성공정을 도시한 것으로, 먼저 유리기판(10)상에 게이트전극용 금속을 증착하고, 이 증착된 금속층을 제3a도에 도시된 바와 같은 게이트전극의 마스크패턴(P1)을 적용하여 패터닝함으로써 게이트전극(1)을 형성한다. 이어서, 결과물 전면에 게이트절연막(2)을 형성하되, 3,000Å 두께의 수소화된 비정질 질화실리콘(a-SiNx : H)으로 이루어진 제 1 게이트절연막과, 1,000Å 두께의 수소화된 비정질실리콘(a-Si : H)으로 이루어진 제 2 게이트절연막을 PECVD(Plasma Enhanced Chemical Vapor Deposition) 장치로 350℃, 250℃의 온도에서 각각 증착한다. 여기서, 상기 게이트절연막은 상기 게이트전극 표면을 일부 양극산화함으로써 형성할 수도 있다.
제4b도는 반도체층(3)의 형성공정을 도시한 것으로, 상기 제4a도 공정후, 먼저 결과물 전면에 반도체층을 형성하기 위한 제 1 물질, 예컨대 수소화된 비정질실리콘을 형성하고, 이 수소화된 비정질실리콘을 제3b도에 도시된 바와 같은 반도체층의 마스크패턴(P3)을 적용하여 패터닝함으로써 반도체층(3)을 형성한다.
제4c도는 보호막(4)의 형성공정을 도시한 것으로, 상기 제4b도 공정후 결과물 전면에 보호막 형성을 위한 제 2 물질, 예컨대 질화막, 혹은 산화막등의 절연막을 1,000Å 정도의 두께로 증착하고, 상기 제 2 물질을 제3c도에 도시된 바와 같은 보호막의 마스크패턴(P4)을 적용하여 패터닝함으로써 보호막(4)을 형성한다. 여기서, 상기 보호막의 마스크패턴(P4)은 제3c'도와 같이 만들 수도 있다
제4d는 콘택트층(5) 및 소오스/드레인전극(6a, 6b)의 형성공정을 도시한 것으로, 상기 보호막을 형성한 후 결과물 전면에, 상기 제 1 물질에 불순물을 고농도로 도핑시킨 제 3 물질을 증착하고, 상기 반도체층을 형성하기 위한 마스크패턴을 적용하여 상기 제 3 물질을 패터닝함으로써 콘택트층(5)을 형성한다. 이어서, 결과물 전면에 2,500Å 정도 두께의 금속층을 증착하고, 이 금속층을 제3d도에 도시된 바와 같은 소오스/드레인전극의 마스크패턴(P6)을 적용하여 패터닝함으로써 소오스/드레인전극(6a, 6b)을 형성하고, 상기 소오스/드레인전극과 접촉하는 부분 이외의 콘택트층은 식각해냄으로써 상기 보호막을 구비한 박막트랜지스터를 완성한다.
이상과 같이 본 발명에 의한 박막트랜지스터의 제조방법에서는, 트랜지스터의 채널부를 형성하는 반도체층을 보호하기 위한 보호막을, 상기 반도체층의 패턴 모두를 덮도록 형성함으로써 소오스/드레인전극과 접촉하는 부분 이외의 콘택트층을 식각해낼때 상기 반도체층의 패턴을 잘 보호할 수 있다. 따라서, 게이트전극과, 소오스/드레인전극간의 단락현상을 방지할 수 있다.
또한, 상기 반도체층의 패턴 모두를 덮도록 형성된 보호막에 의해 상기 반도체층의 측벽을 외부공정으로부터 격리시킴으로써, 상기 반도체층의 측벽의 오염을 근원적으로 막을 수 있다. 따라서, 상기 측벽오염에 의한 측벽으로의 누설전류를 막을 수 있다.
Claims (4)
- 유리기판상에 형성된 게이트전극; 상기 게이트전극 상부에 절연막을 개재하여 형성된 반도체층; 상기 반도체층상의 일부분에 형성된 보호막; 상기 보호막을 중심으로 대칭되며, 상기 반도체층과 연결되도록 형성된 콘택트층; 상기 콘택트층상에 형성된 소오스/드레인전극을 구비하는 박막트랜지스터의 제조방법에 있어서, 상기 보호막은, 상기 반도체층을 형성하기 위한 제 1 마스크패턴과 상기 소오스/드레인전극을 형성하기 위한 제 2 마스크패턴이 겹쳐지는 부분의 가장자리를 감싸도록 제 3 마스크패턴을 형성한 후, 이 제 3 마스크패턴을 적용하여 형성되는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 반도체층은 수소화된 비정질실리콘인 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 1 항, 혹은 제 2 항의 어느 한 항에 있어서, 상기 보호막은 질화막 혹은 산화막인 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 게이트전극; 상기 게이트전극을 가로지르는 소정영역에 게이트절연막을 개재해서 형성된 반도체층; 상기 반도체층상에서 상기 게이트전극의 폭보다 좁게 형성된 보호막; 상기 보호막상에서 소정간격을 유지하면서 서로 마주보는 일측 엣지들로부터 각기 반대방향으로 연장되고, 상기 보호막보다 짧은 폭을 가지는 소오스 및 드레인전극들을 구비한 박막트랜지스터에 있어서, 상기 보호막은, 상기 게이트전극의 엣지부분의 식각을 보호하기 위해, 상기 게이트전극의 엣지를 가로지르는 상기 소오스 및 드레인전극들의 길이방향의 엣지를 따라 소정길이로 연장된 것을 특징으로 하는 박막트랜지스터.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910019898A KR940007456B1 (ko) | 1991-11-09 | 1991-11-09 | 박막트랜지스터 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910019898A KR940007456B1 (ko) | 1991-11-09 | 1991-11-09 | 박막트랜지스터 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930011271A KR930011271A (ko) | 1993-06-24 |
| KR940007456B1 true KR940007456B1 (ko) | 1994-08-18 |
Family
ID=19322531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910019898A KR940007456B1 (ko) | 1991-11-09 | 1991-11-09 | 박막트랜지스터 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR940007456B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030017722A (ko) * | 2001-08-22 | 2003-03-04 | 이기영 | 도자기 조리용기의 제조방법 |
-
1991
- 1991-11-09 KR KR1019910019898A patent/KR940007456B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR930011271A (ko) | 1993-06-24 |
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| A201 | Request for examination | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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