KR100583311B1 - 액정표시패널 및 그 제조 방법 - Google Patents

액정표시패널 및 그 제조 방법 Download PDF

Info

Publication number
KR100583311B1
KR100583311B1 KR20030071360A KR20030071360A KR100583311B1 KR 100583311 B1 KR100583311 B1 KR 100583311B1 KR 20030071360 A KR20030071360 A KR 20030071360A KR 20030071360 A KR20030071360 A KR 20030071360A KR 100583311 B1 KR100583311 B1 KR 100583311B1
Authority
KR
South Korea
Prior art keywords
gate
formed
pad
data
line
Prior art date
Application number
KR20030071360A
Other languages
English (en)
Other versions
KR20050035643A (ko
Inventor
권오남
남승희
류순성
안병철
오재영
장윤경
조흥렬
Original Assignee
엘지.필립스 엘시디 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지.필립스 엘시디 주식회사 filed Critical 엘지.필립스 엘시디 주식회사
Priority to KR20030071360A priority Critical patent/KR100583311B1/ko
Publication of KR20050035643A publication Critical patent/KR20050035643A/ko
Application granted granted Critical
Publication of KR100583311B1 publication Critical patent/KR100583311B1/ko

Links

Images

Classifications

    • GPHYSICS
    • G02OPTICS
    • G02FDEVICES OR ARRANGEMENTS, THE OPTICAL OPERATION OF WHICH IS MODIFIED BY CHANGING THE OPTICAL PROPERTIES OF THE MEDIUM OF THE DEVICES OR ARRANGEMENTS FOR THE CONTROL OF THE INTENSITY, COLOUR, PHASE, POLARISATION OR DIRECTION OF LIGHT, e.g. SWITCHING, GATING, MODULATING OR DEMODULATING; TECHNIQUES OR PROCEDURES FOR THE OPERATION THEREOF; FREQUENCY-CHANGING; NON-LINEAR OPTICS; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating, or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating, or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating, or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333Constructional arrangements; Manufacturing methods
    • G02F1/1345Conductors connecting electrodes to cell terminals
    • G02F1/13458Terminal pads
    • GPHYSICS
    • G02OPTICS
    • G02FDEVICES OR ARRANGEMENTS, THE OPTICAL OPERATION OF WHICH IS MODIFIED BY CHANGING THE OPTICAL PROPERTIES OF THE MEDIUM OF THE DEVICES OR ARRANGEMENTS FOR THE CONTROL OF THE INTENSITY, COLOUR, PHASE, POLARISATION OR DIRECTION OF LIGHT, e.g. SWITCHING, GATING, MODULATING OR DEMODULATING; TECHNIQUES OR PROCEDURES FOR THE OPERATION THEREOF; FREQUENCY-CHANGING; NON-LINEAR OPTICS; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating, or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating, or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating, or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362Active matrix addressed cells
    • G02F1/136286Wiring, e.g. gate line, drain line
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259Multistep manufacturing methods
    • H01L27/1288Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors
    • GPHYSICS
    • G02OPTICS
    • G02FDEVICES OR ARRANGEMENTS, THE OPTICAL OPERATION OF WHICH IS MODIFIED BY CHANGING THE OPTICAL PROPERTIES OF THE MEDIUM OF THE DEVICES OR ARRANGEMENTS FOR THE CONTROL OF THE INTENSITY, COLOUR, PHASE, POLARISATION OR DIRECTION OF LIGHT, e.g. SWITCHING, GATING, MODULATING OR DEMODULATING; TECHNIQUES OR PROCEDURES FOR THE OPERATION THEREOF; FREQUENCY-CHANGING; NON-LINEAR OPTICS; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating, or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating, or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating, or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362Active matrix addressed cells
    • G02F2001/136231Active matrix addressed cells for reducing the number of lithographic steps
    • G02F2001/136236Active matrix addressed cells for reducing the number of lithographic steps using a gray or half tone lithographic process

Abstract

본 발명은 마스크 공정 수를 절감할 수 있는 액정표시패널 및 그 제조 방법에 관한 것이다.
본 발명에 따른 액정표시패널은 기판 상에 게이트 금속패턴 및 투명도전막의 이중층으로 형성되는 게이트 라인, 상기 게이트 라인과 게이트 절연패턴을 사이에 두고 교차하여 화소 영역을 결정하며 데이터 금속패턴 및 상기 투명도전막의 이중층으로 형성되는 데이터 라인, 상기 게이트 라인 및 데이터 라인의 교차부에 형성된 박막 트랜지스터, 상기 박막 트랜지스터를 보호하는 보호막, 상기 게이트 라인과 동일 기판 상에 동시에 형성되며 화소영역에 형성된 상기 투명도전막과 상기 박막트랜지스터의 드레인전극과 중첩되는 영역의 상기 투명도전막 상에 형성되는 게이트금속패턴을 포함하는 화소전극, 상기 게이트라인과 접속되며 게이트라인에 포함된 투명도전막으로 형성된 게이트패드, 상기 데이터라인과 접속되며 상기 투명도전막으로 형성된 데이터패드를 갖는 박막트랜지스터 어레이 기판과; 상기 박막트랜지스터 어레이 기판과 대향되어 합착되는 칼라필터 어레이 기판을 구비하며; 상기 보호막은 상기 칼라필터 어레이 기판과 중첩되는 영역에 형성되어 상기 게이트패드 및 데이터패드에 포함된 투명도전막을 노출시키는 것을 특징으로 한다.

Description

액정표시패널 및 그 제조 방법{LIQUID CRYSTAL DISPLAY PANEL AND FABRICATING METHOD THEREOF}

도 1은 종래 액정표시패널의 하부 어레이 기판을 나타내는 평면도이다.

도 2는 도 1에 도시된 하부 어레이 기판을 선"Ⅱ-Ⅱ'"를 따라 절단하여 도시한 단면도이다.

도 3a 내지 도 3d는 도 2에 도시된 하부 어레이 기판의 제조 방법 을 단계적으로 도시한 단면도들이다.

도 4는 본 발명의 제1 실시 예에 따른 액정표시패널의 하부 어레이 기판을 도시한 평면도이다.

도 5는 도 4에 도시된 하부 어레이 기판을 선"Ⅴ-Ⅴ'"을 따라 절단하여 도시한 단면도이다.

도 6a 및 도 6b는 도 4에 도시된 데이터라인 하부에 형성된 리던던시라인을 나타내는 평면도 및 단면도이다.

도 7a 및 도 7b는 본 발명의 제1 실시 예에 따른 하부 어레이 기판의 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도이다.

도 8a 및 도 8b는 본 발명의 제1 실시 예에 따른 하부 어레이 기판의 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도이다.

도 9a 및 도 9b는 본 발명의 제1 실시 예에 따른 하부 어레이 기판의 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도이다.

도 10a 내지 도 10e는 도 9a 및 도 9b에 도시된 제3 마스크 공정을 구체적으로 설명하기 위한 단면도이다.

도 11는 본 발명의 제2 실시 예에 따른 액정표시패널의 하부 어레이 기판을 도시한 평면도이다.

도 12는 도 12에 도시된 하부 어레이 기판을 선"ⅩⅡ-ⅩⅡ'"을 따라 절단하여 도시한 단면도이다.

도 13a 및 도 13b는 본 발명의 제2 실시 예에 따른 하부 어레이 기판의 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도이다.

도 14a 및 도 14b는 본 발명의 제2 실시 예에 따른 하부 어레이 기판의 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도이다.

도 15a 및 도 15b는 본 발명의 제2 실시 예에 따른 하부 어레이 기판의 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도이다.

도 16a 내지 도 16e는 도 15a 및 도 15b에 도시된 제3 마스크 공정을 구체적으로 설명하기 위한 단면도이다.

도 17은 본 발명의 제3 실시 예에 따른 액정표시패널의 하부 어레이 기판을 도시한 평면도이다.

도 18은 도 17에 도시된 하부 어레이 기판을 선"ⅩⅧ1-ⅩⅧ1'", "ⅩⅧ2-ⅩⅧ2'"을 따라 절단하여 도시한 단면도이다.

도 19는 본 발명의 제1 내지 제3 실시 예에 따른 하부 어레이 기판을 포함하는 액정표시패널을 나타내는 단면도이다.

도 20 내지 도 25는 도 19에 도시된 게이트패드 및 데이터패드에 포함된 투명도전막을 노출시키기 위한 패드 오픈 공정의 다양한 실시예를 나타내는 도면들이다.

도 26은 본 발명의 제1 내지 제3 실시 예에 따른 하부 어레이 기판을 포함하는 액정표시패널의 다른 형태를 나타내는 단면도이다.

도 27a 내지 도 27c는 도 26에 도시된 액정표시패널의 제조방법을 나타내는 단면도이다.

< 도면의 주요 부분에 대한 부호의 설명 >

2,102 : 게이트 라인 4,104 : 데이터 라인

6,106 : 게이트전극 8,108 : 소스전극

10,110 : 드레인전극 12,112 : 게이트절연막

14,114 : 활성층 16,116 : 오믹접촉층

18,118 : 보호막 20,42,56,66,120 : 접촉홀

22,122 : 화소전극 28,128 : 스토리지전극

40,140 : 스토리지캐패시터 50,150 : 게이트패드

52 : 게이트 패드 하부 전극 54 : 게이트 패드 상부 전극

60,160 : 데이터패드 62 : 데이터 패드 하부 전극

64 : 데이터 패드 상부 전극 152 : 게이트링크

168 : 데이터링크 170 : 투명도전막

172 : 게이트금속막

본 발명은 액정표시패널에 관한 것으로, 특히 공정을 단순화시킬 수 있는 액정표시패널 및 그 제조 방법에 관한 것이다.

액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치는 액정 표시 장치는 상하부 기판에 대향하게 배치된 화소 전극과 공통 전극 사이에 형성되는 전계에 의해 액정을 구동하게 된다.

액정 표시 장치는 서로 대향하여 합착된 하부 어레이 기판(박막트랜지스터 어레이 기판) 및 상부 어레이 기판(칼라 필터 어레이 기판)과, 두 기판 사이에서 셀갭을 일정하게 유지시키기 위한 스페이서와, 그 셀갭에 채워진 액정을 구비한다.

하부 어레이 기판은 다수의 신호 배선들 및 박막 트랜지스터와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다. 상부 어레이 기판은 칼러 구현을 위한 칼라 필터 및 빛샘 방지를 위한 블랙 매트릭스와, 그들 위에 액정 배향을 위 해 도포된 배향막으로 구성된다.

이러한 액정 표시 장치에서 박막 트랜지스터 어레이 기판은 반도체 공정을 포함함과 아울러 다수의 마스크 공정을 필요로 함에 따라 제조 공정이 복잡하여 액정 패널 제조 단가 상승의 중요 원인이 되고 있다. 이를 해결하기 위하여, 박막 트랜지스터 어레이 기판은 마스크 공정수를 줄이는 방향으로 발전하고 있다. 이는 하나의 마스크 공정이 박막 증착 공정, 세정 공정, 포토리소그래피 공정, 식각 공정, 포토레지스트 박리 공정, 검사 공정 등과 같은 많은 공정을 포함하고 있기 때문이다. 이에 따라, 최근에는 하부 어레이 기판의 표준 마스크 공정이던 5 마스크 공정에서 하나의 마스크 공정을 줄인 4 마스크 공정이 대두되고 있다.

도 1은 종래의 4마스크 공정을 이용한 하부 어레이 기판을 나타내는 평면도이고, 도 2는 도 1에서 선"Ⅱ-Ⅱ'"를 따라 절취한 하부 어레이 기판을 나타내는 단면도이다.

도 1 및 도 2를 참조하면, 종래 액정표시패널의 하부 어레이 기판은 하부 기판(1) 위에 게이트 절연막(12)을 사이에 두고 교차하게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(30)와, 그 교차 구조로 마련된 화소 영역에 형성된 화소 전극(22)과, 게이트라인(2)과 스토리지전극(28)의 중첩부에 형성된 스토리지 캐패시터(40)와, 게이트 라인(2)과 접속된 게이트 패드(50)와, 데이터 라인(4)과 접속된 데이터 패드(60)를 구비한다.

게이트 신호를 공급하는 게이트 라인(2)과 데이터 신호를 공급하는 데이터 라인(4)은 교차 구조로 형성되어 화소 영역(5)을 정의한다.

박막 트랜지스터(30)는 게이트 라인(2)의 게이트 신호에 응답하여 데이터 라인(4)의 화소 신호가 화소 전극(22)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(30)는 게이트 라인(2)에 접속된 게이트 전극(6)과, 데이터 라인(4)에 접속된 소스 전극(8)과, 화소 전극(22)에 접속된 드레인 전극(10)을 구비한다. 또한, 박막 트랜지스터(30)는 게이트 전극(6)과 게이트 절연막(12)을 사이에 두고 중첩되면서 소스 전극(8)과 드레인 전극(8) 사이에 채널을 형성하는 활성층(14)을 더 구비한다.

그리고, 활성층(14)은 데이터 라인(4), 데이터 패드 하부 전극(62) 및 스토리지 전극(28)과도 중첩되게 형성된다. 이러한 활성층(14) 위에는 데이터 라인(4), 소스 전극(8), 드레인 전극(10), 데이터 패드 하부 전극(62) 및 스토리지 전극(28)과 오믹 접촉을 위한 오믹 접촉층(16)이 더 형성된다.

화소 전극(22)은 보호막(18)을 관통하는 제1 접촉홀(20)을 통해 박막 트랜지스터(30)의 드레인 전극(10)과 접속되어 화소 영역(5)에 형성된다.

이에 따라, 박막 트랜지스터(30)를 통해 화소 신호가 공급된 화소 전극(22)과 기준 전압이 공급된 공통 전극(도시하지 않음) 사이에는 전계가 형성된다. 이러한 전계에 의해 하부 어레이 기판과 상부 어레이 기판 사이의 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역(5)을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.

스토리지 캐패시터(40)는 게이트 라인(2)과, 그 게이트 라인(2)과 게이트 절연막(12), 활성층(14) 및 오믹 접촉층(16)을 사이에 두고 중첩되는 스토리지 전극(28)으로 구성된다. 여기서, 스토리지전극(28)은 보호막(18)에 형성된 제2 접촉홀(42)을 통해 화소전극(22)과 접속된다. 이러한 스토리지 캐패시터(40)는 화소 전극(22)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다.

게이트패드(50)는 게이트드라이버(도시하지 않음)와 접속되어 게이트라인(2)에 게이트신호를 공급한다. 이러한 게이트 패드(50)는 게이트 라인(2)으로부터 연장되는 게이트 패드 하부 전극(52)과, 게이트 절연막(12) 및 보호막(18)을 관통하는 제3 접촉홀(56)을 통해 게이트 패드 하부 전극(52)과 접속된 게이트 패드 상부 전극(54)으로 구성된다.

데이터패드(60)는 데이터 드라이버(도시하지 않음)와 접속되어 데이터라인(4)에 데이터신호를 공급한다. 이러한 데이터 패드(60)는 데이터 라인(4)으로부터 연장되는 데이터 패드 하부 전극(62)과, 보호막(18)을 관통하는 제4 접촉홀(66)을 통해 데이터 패드 하부 전극(62)과 접속된 데이터 패드 상부 전극(64)으로 구성된다.

이러한 구성을 가지는 액정표시패널의 하부 어레이 기판의 제조 방법을 4마스크 공정을 이용하여 상세히 하면 도 3a 내지 도 3d에 도시된 바와 같다.

도 3a를 참조하면, 제1 마스크 공정을 이용하여 하부 기판(1) 상에 게이트 라인(2), 게이트 전극(6) 및 게이트 패드 하부 전극(52)을 포함하는 게이트패턴이 형성된다.

이를 상세히 설명하면, 하부 기판(1) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트금속층이 형성된다. 이어서, 제1 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 게이트 금속층이 패터닝됨으로써 게이트 라인(2), 게이트 전극(6) 및 게이트 패드 하부 전극(52)을 포함하는 게이트패턴이 형성된다. 여기서, 게이트금속층으로는 알루미늄계 금속 등이 이용된다.

도 3b를 참조하면, 게이트패턴이 형성된 하부 기판(1) 상에 게이트 절연막(12)이 도포된다. 그리고 제2 마스크 공정을 이용하여 게이트 절연막(12) 위에 활성층(14) 및 오믹 접촉층(16)을 포함하는 반도체 패턴과; 데이터 라인(4), 소스 전극(8), 드레인 전극(10), 데이터 패드 하부 전극(62), 스토리지 전극(28)을 포함하는 데이터패턴이 형성된다.

이를 상세히 설명하면, 게이트패턴이 형성된 하부 기판(1) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 게이트 절연막(12), 비정질 실리콘층, n+ 비정질 실리콘층, 그리고 데이터금속층이 순차적으로 형성된다. 여기서, 게이트 절연막(12)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다. 데이터 금속으로는 몰리브덴(Mo), 티타늄, 탄탈륨, 몰리브덴 합금(Mo alloy) 등이 이용된다.

이어서, 데이터 금속층 위에 제2 마스크를 이용한 포토리소그래피 공정으로 포토레지스트 패턴을 형성하게 된다. 이 경우 제2 마스크로는 박막 트랜지스터의 채널부에 회절 노광부를 갖는 회절 노광 마스크를 이용함으로써 채널부의 포토레지스트 패턴이 다른 소스/드레인 패턴부 보다 낮은 높이를 갖게 한다.

이어서, 포토레지스트 패턴을 이용한 습식 식각 공정으로 데이터금속층이 패 터닝됨으로써 데이터 라인(4), 소스 전극(8), 그 소스 전극(8)과 일체화된 드레인 전극(10), 스토리지 전극(28)을 포함하는 데이터패턴이 형성된다.

그 다음, 동일한 포토레지스트 패턴을 이용한 건식 식각공정으로 n+ 비정질 실리콘층과 비정질 실리콘층이 동시에 패터닝됨으로써 오믹 접촉층(14)과 활성층(16)이 형성된다.

그리고, 에싱(Ashing) 공정으로 채널부에서 상대적으로 낮은 높이를 갖는 포토레지스트 패턴이 제거된 후 건식 식각 공정으로 채널부의 데이터금속층 및 오믹 접촉층(16)이 식각된다. 이에 따라, 채널부의 활성층(14)이 노출되어 소스 전극(8)과 드레인 전극(10)이 분리된다.

이어서, 스트립 공정으로 데이터패턴 위에 남아 있던 포토레지스트 패턴이 제거된다.

도 3c를 참조하면, 데이터패턴이 형성된 게이트 절연막(12) 상에 제3 마스크 공정을 이용하여 제1 내지 제4 접촉홀들(20,42,56,66)을 포함하는 보호막(18)이 형성된다.

상세히 하면, 데이터패턴이 형성된 게이트 절연막(12) 상에 PECVD 등의 증착 방법으로 보호막(18)이 전면 형성된다. 이어서, 보호막(18)이 제3 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 패터닝됨으로써 제1 내지 제4 접촉홀들(20,42,56,66)이 형성된다. 제1 접촉홀(20)은 보호막(18)을 관통하여 드레인 전극(10)을 노출시키고, 제2 접촉홀(42)은 보호막(18)을 관통하여 스토리지 전극(28)을 노출시킨다. 제3 접촉홀(56)은 보호막(18) 및 게이트 절연막(12)을 관 통하여 게이트 패드 하부 전극(52)을 노출시키고, 제4 접촉홀(66)은 보호막(18)을 관통하여 데이터 패드 하부 전극(62)을 노출시킨다. 여기서, 데이터 금속으로 몰리브덴(Mo)과 같이 건식 식각비 큰 금속이 이용되는 경우 제1, 제2, 제4 접촉홀(20, 42, 66) 각각은 드레인 전극(10), 스토리지 전극(28), 데이터 패드 하부 전극(62)까지 관통하여 그들의 측면을 노출시키게 된다.

보호막(18)의 재료로는 게이트 절연막(12)과 같은 무기 절연 물질이나 유전상수가 작은 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등과 같은 유기 절연 물질이 이용된다.

도 3d를 참조하면, 제4 마스크 공정을 이용하여 보호막(18) 상에 화소 전극(22), 게이트 패드 상부 전극(54), 데이터 패드 상부 전극(64)을 포함하는 투명 도전 패턴이 형성된다.

상세히 하면, 보호막(18) 상에 스퍼터링 등의 증착 방법으로 투명 도전막이 도포된다. 이어서 제4 마스크를 이용한 포토리소그래피 공정과 식각 공정을 통해 투명 도전막이 패텅님됨으로써 화소 전극(22), 게이트 패드 상부 전극(54), 데이터 패드 상부 전극(64)을 포함하는 투명 도전 패턴이 형성된다. 화소 전극(22)은 제1 접촉홀(20)을 통해 드레인 전극(10)과 전기적으로 접속되고, 제2 접촉홀(42)을 통해 스토리지 전극(28)과 전기적으로 접속된다. 게이트 패드 상부 전극(54)은 제3 접촉홀(56)을 통해 게이트 패드 하부 전극(52)과 전기적으로 접속된다. 데이터 패드 상부 전극(64)은 제4 접촉홀(66)을 통해 데이터 패드 하부 전극(62)과 전기적으로 접속된다.

여기서, 투명 도전막의 재료로는 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 틴 옥사이드(Tin Oxide : TO), 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide : ITZO) 및 인듐 징크 옥사이드(Indium Zinc Oxide : IZO) 중 어느 하나가 이용된다.

이와 같이, 종래 박막 트랜지스터 어레이 기판 및 그 제조 방법은 4마스크 공정을 채용함으로써 5마스크 공정을 이용한 경우보다 제조 공정수를 줄임과 아울러 그에 비례하는 제조 단가를 절감할 수 있게 된다. 그러나, 4 마스크 공정 역시 여전히 제조 공정이 복잡하여 원가 절감에 한계가 있으므로 제조 공정을 더욱 단순화하여 제조 단가를 더욱 줄일 수 있는 방안이 요구된다.

따라서, 본 발명의 목적은 마스크 공정 수를 절감할 수 있는 액정표시패널 및 그 제조 방법을 제공하는 것이다.

상기 목적을 달성하기 위하여, 본 발명에 따른 액정표시패널은 기판 상에 게이트 금속패턴 및 투명도전막의 이중층으로 형성되는 게이트 라인, 상기 게이트 라인과 게이트 절연패턴을 사이에 두고 교차하여 화소 영역을 결정하며 데이터 금속패턴 및 상기 투명도전막의 이중층으로 형성되는 데이터 라인, 상기 게이트 라인 및 데이터 라인의 교차부에 형성된 박막 트랜지스터, 상기 박막 트랜지스터를 보호하는 보호막, 상기 게이트 라인과 동일 기판 상에 동시에 형성되며 화소영역에 형성된 상기 투명도전막과 상기 박막트랜지스터의 드레인전극과 중첩되는 영역의 상기 투명도전막 상에 형성되는 게이트금속패턴을 포함하는 화소전극, 상기 게이트라인과 접속되며 게이트라인에 포함된 투명도전막으로 형성된 게이트패드, 상기 데이터라인과 접속되며 상기 투명도전막으로 형성된 데이터패드를 갖는 박막트랜지스터 어레이 기판과; 상기 박막트랜지스터 어레이 기판과 대향되어 합착되는 칼라필터 어레이 기판을 구비하며; 상기 보호막은 상기 칼라필터 어레이 기판과 중첩되는 영역에 형성되어 상기 게이트패드 및 데이터패드에 포함된 투명도전막을 노출시키는 것을 특징으로 한다.

상기 목적을 달성하기 위하여, 본 발명에 따른 액정표시패널은 기판 상에 게이트 금속패턴 및 투명도전막의 이중층으로 형성되는 게이트 라인과, 상기 게이트 라인과 게이트 절연패턴을 사이에 두고 교차하여 화소 영역을 결정하며 데이터 금속패턴 및 투명도전막의 이중층으로 형성되는 데이터 라인과, 상기 게이트 라인 및 데이터 라인의 교차부에 형성된 박막 트랜지스터와, 상기 박막 트랜지스터를 보호하는 보호막과 상기 게이트 라인과 동일 기판 상에 동시에 형성되며 화소영역에 형성된 상기 투명도전막과 상기 박막트랜지스터의 드레인전극과 중첩되는 영역의 상기 투명도전막 상에 형성되는 게이트금속패턴을 포함하는 화소전극과, 상기 게이트라인과 접속되며 게이트라인에 포함된 투명도전막으로 형성된 게이트패드와, 상기 데이터라인과 접속되며 상기 투명도전막으로 형성된 데이터패드와, 상기 게이트패드 및 데이터패드를 포함하는 패드영역을 제외한 나머지영역에 형성되는 배향막과, 상기 배향막 하부에 상기 배향막과 동일패턴으로 형성되어 상기 게이트패드 및 데이터패드의 투명도전막을 노출시키는 보호막을 구비하며, 상기 화소전극은 상기 화소영역에 형성된 투명도전막과, 상기 박막트랜지스터의 드레인전극과 중첩되는 영역의 상기 투명도전막 상에 형성되는 게이트금속패턴을 포함하는 것을 특징으로 한다.

상기 목적을 달성하기 위하여, 본 발명에 따른 액정표시패널의 제조방법은 기판 상에 투명도전막을 포함하는 게이트라인, 게이트전극, 게이트패드 및 데이터패드를 포함하는 게이트패턴들과 화소전극을 형성하는 단계와; 상기 게이트패턴들과 화소전극이 형성된 기판 상에 반도체패턴과 게이트절연패턴을 형성하는 단계와; 상기 반도체패턴 및 게이트절연패턴이 형성된 기판 상에 데이터라인, 소스전극 및 드레인전극을 포함하는 데이터패턴을 형성하고 상기 데이패드, 게이트패드 및 화소전극에 포함된 투명도전막을 노출시키는 단계와; 상기 박막트랜지스터를 보호하기 위해 상기 기판 전면에 보호막을 형성하는 단계와; 상기 게이트패드 및 데이터패드를 포함하는 패드영역을 제외한 나머지 영역의 보호막 상에 배향막을 형성하는 단계와; 상기 배향막을 마스크로 상기 패드영역을 덮도록 형성된 보호막을 제거하여 상기 패드영역에 포함된 투명도전막을 노출시키는 단계를 포함하며, 상기 화소전극은 상기 화소영역에 형성된 투명도전막과, 상기 박막트랜지스터의 드레인전극과 중첩되는 영역의 상기 투명도전막 상에 형성되는 게이트금속패턴을 포함하는 것을 특징으로 한다.

상기 목적을 달성하기 위하여, 본 발명에 따른 액정표시패널의 제조방법은 기판 상에 게이트 금속패턴 및 투명도전막의 이중층으로 형성되는 게이트 라인, 상기 게이트 라인과 게이트 절연패턴을 사이에 두고 교차하여 화소 영역을 결정하며 데이터 금속패턴 및 투명도전막의 이중층으로 형성되는 데이터 라인, 상기 게이트 라인 및 데이터 라인의 교차부에 형성된 박막 트랜지스터, 상기 박막 트랜지스터를 보호하는 보호막, 상기 게이트 라인과 동일 기판 상에 동시에 형성되며 화소영역에 형성된 상기 투명도전막과 상기 박막트랜지스터의 드레인전극과 중첩되는 영역의 상기 투명도전막 상에 형성되는 게이트금속패턴을 포함하는 화소전극, 상기 게이트라인과 접속되며 게이트라인에 포함된 투명도전막으로 형성된 게이트패드, 상기 데이터라인과 접속되며 상기 투명도전막으로 형성된 데이터패드를 갖는 박막트랜지스터 어레이 기판을 마련하는 단계와, 상기 박막트랜지스터 어레이 기판과 대향하는 컬러필터 어레이 기판을 마련하는 단계와, 상기 박막트랜지스터 어레이 기판과 컬러필터 어레이 기판을 상기 게이트패드 및 데이터패드를 포함하는 패드영역이 노출되도록 합착하는 단계와, 상기 컬러필터 어레이 기판을 마스크로 이용하여 패드영역의 투명도전막을 노출시키는 단계를 포함하는 것을 특징으로 한다.

상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.

이하, 본 발명의 바람직한 실시 예들을 도 4 내지 도 27c를 참조하여 상세하게 설명하기로 한다.

도 4는 본 발명의 제1 실시 예에 따른 액정표시패널의 하부 어레이 기판을 나타내는 평면도이고, 도 5는 도 4에서 선"Ⅴ-Ⅴ'"를 따라 절취한 하부 어레이 기판을 나타내는 단면도이다.

도 4 및 도 5에 도시된 하부 어레이 기판은 하부 기판(101) 위에 게이트 절연패턴(112)을 사이에 두고 교차하게 형성된 게이트 라인(102) 및 데이터 라인(104)과, 그 교차부마다 형성된 박막 트랜지스터(130)와, 그 교차 구조로 마련된 화소 영역(105)에 형성된 화소 전극(122)과, 화소전극(122)과 게이트라인(102)의 중첩부에 형성된 스토리지 캐패시터(140)와, 게이트 라인(102)에서 연장된 게이트 패드(150)와, 데이터 라인(104)에서 연장된 데이터 패드(160)를 구비한다.

게이트 신호를 공급하는 게이트 라인(102)과 데이터 신호를 공급하는 데이터 라인(104)은 교차 구조로 형성되어 화소 영역(105)을 정의한다.

박막 트랜지스터(130)는 게이트 라인(102)의 게이트 신호에 응답하여 데이터 라인(104)의 화소 신호가 화소 전극(122)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(130)는 게이트 라인(102)에 접속된 게이트 전극(106)과, 데이터 라인(104)에 접속된 소스 전극(108)과, 화소 전극(122)에 접속된 드레인 전극(110)을 구비한다. 또한, 박막 트랜지스터(130)는 게이트 전극(106)과 게이트 절연패턴(112)을 사이에 두고 중첩되면서 소스 전극(108)과 드레인 전극(110) 사이에 채널을 형성하는 반도체패턴(114,116)을 구비한다.

게이트전극(106)과 게이트라인(102)을 포함하는 게이트패턴은 투명도전막(170)과, 그 투명도전막(170) 상에 게이트금속막(172)이 적층된 구조로 형성된다.

반도체패턴은 소스전극(108)과 드레인전극(110) 사이의 채널을 형성하고, 게이트절연패턴(112)을 사이에 두고 게이트패턴과 부분적으로 중첩되게 형성된 활성층(114)을 구비한다. 그리고, 반도체패턴은 활성층(114) 위에 형성되어 스토리지전극(128), 소스전극(108) 및 드레인전극(110)과 오믹접촉을 위한 오믹접촉층(116)을 추가로 구비한다. 이러한 반도체패턴은 셀과 셀 사이에서는 분리되게 형성되어 그 반도체패턴에 의한 셀들 간의 신호간섭을 방지하게 된다.

화소 전극(122)은 박막 트랜지스터(130)의 드레인 전극(110)과 직접 접속되어 화소 영역(105)에 형성된다. 화소전극(122)은 화소영역(105)에 형성된 투명도전막(170)과, 드레인전극(110) 및 스토리지전극(128)과 중첩되는 영역의 상기 투명 도전막(170) 상에 형성되는 게이트금속막(172)으로 형성된다.

이에 따라, 박막 트랜지스터(130)를 통해 화소 신호가 공급된 화소 전극(122)과 기준 전압이 공급된 공통 전극(도시하지 않음) 사이에는 전계가 형성된다. 이러한 전계에 의해 상부 어레이 기판과 하부 어레이 기판 사이의 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역(105)을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.

스토리지 캐패시터(140)는 게이트라인(102)과, 그 게이트라인(102)과 게이트절연패턴(112), 활성층(114) 및 오믹접촉층(116)을 사이에 두고 중첩되며 화소전극(122)과 접속된 스토리지전극(128)으로 구성된다. 이러한 스토리지 캐패시터(140)는 화소 전극(122)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다.

게이트패드(150)는 게이트 드라이버(도시하지 않음)와 접속되어 게이트 드라이버에서 생성된 게이트신호를 게이트링크(152)를 통해 게이트라인(102)에 공급한다. 이러한 게이트 패드(150)는 게이트라인(102)과 접속된 게이트링크(152)로부터 신장된 투명도전막(170)이 노출된 구조로 형성된다. 여기서, 게이트링크(152)는 투명도전막(170)과, 그 투명도전막(170) 상에 형성되는 게이트금속층(172)으로 형성된다.

데이터패드(160)는 데이터 드라이버(도시하지 않음)와 접속되어 데이터 드라이버에서 생성된 데이터신호를 데이터링크(168)를 통해 데이터라인(104)에 공급한 다. 이러한 데이터패드(160)는 데이터라인(104)과 접속된 데이터링크(168)로부터 신장된 투명도전막(170)이 노출된 구조로 형성된다. 여기서, 데이터링크(168)는 투명도전막(170)과 게이트금속층(172)이 적층된 구조의 데이터링크하부전극(162)과, 데이터라인(104)과 접속된 데이터링크상부전극(166)으로 이루어진다. 데이터링크하부전극(162)과 데이터링크상부전극(166) 사이에는 게이트절연패턴(112), 활성층(114) 및 오믹접촉층(116)이 형성되거나 구조의 단순화를 위해 형성되지 않을 수도 있다.

한편, 본 발명에 따른 하부 어레이 기판은 데이터라인(104)의 저항을 보상하기 위해 도 6a 및 도 6b에 도시된 바와 같이 하부기판(101) 상에 데이터라인(104)과 직접 접속되며 데이터라인(104)보다 폭이 좁은 리던던시라인(290)을 구비한다. 여기서, 리던던시라인(290)은 투명도전막(170), 그 투명도전막(170) 상에 형성된 게이트금속층(172)이 적층된 구조를 갖는다.

도 7a 및 도 7b는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도이다.

도 7a 및 도 7b에 도시된 바와 같이 제1 마스크 공정으로 하부 기판(101) 상에 화소전극(122)과; 2층 구조의 게이트 라인(102), 게이트 전극(106), 게이트링크(152), 게이트 패드(150), 데이터패드(160), 데이터링크하부전극(162), 리던던시라인(도시하지 않음)을 포함하는 게이트패턴이 형성된다.

이를 위해, 하부기판(101) 상에 스퍼터링 등의 증착방법을 통해 투명도전막(170)과 게이트금속막(172)이 순차적으로 형성된다. 여기서, 투명도전 막(170)은 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 틴 옥사이드(Tin Oxide : TO), 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide : ITZO), 인듐 징크 옥사이드(Indium Zinc Oxide : IZO)등과 같은 투명도전성물질이 이용되고, 게이트금속막(172)은 알루미늄/네오듐(AlNd)을 포함하는 알루미늄(Al)계 금속, 몰리브덴(Mo), 구리(Cu), 크롬(Cr), 탄탈(Ta), 티타늄(Ti) 등과 같은 금속이 이용된다. 이어서, 투명도전막(170)과 게이트 금속층(172)이 제1 마스크를 이용한 포토리소그래피공정과 식각공정에 의해 패터닝됨으로써 2층 구조의 게이트 라인(102), 게이트 전극(106), 게이트링크(152) 및 데이터링크 하부전극(162)과; 게이트금속막(172)을 포함하는 게이트 패드(150), 데이터패드(160) 및 화소전극(122)이 형성된다.

도 8a 및 도 8b는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도이다.

도 8a 및 도 8b에 도시된 바와 같이 제2 마스크공정으로 게이트패턴이 형성된 하부기판(101) 상에 게이트절연패턴(112)과; 활성층(114) 및 오믹접촉층(116)을 포함하는 반도체패턴이 형성된다.

이를 위해, 게이트패턴이 형성된 하부 기판(101) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 게이트 절연막과 제1 및 제2 반도체층이 순차적으로 형성된다. 여기서, 게이트 절연막의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연 물질이 이용되며, 제1 반도체층은 불순물이 도핑되지 않은 비정질실리콘이 이용되며, 제2 반도체층은 N형 또는 P형의 불순물이 도핑된 비정질실리콘이 이용된다. 이어서, 제1 및 제2 반도체층과 게이트절연막이 제2 마스크를 이용한 포토리소그래피공정과 식각공정에 의해 패터닝됨으로써 게이트라인(102), 게이트전극(106), 게이트링크(152) 및 데이터링크(162)와 중첩되는 게이트절연패턴(112)과, 그 게이트절연패턴(112) 상에 게이트패턴보다 폭이 넓은 활성층(114) 및 오믹접촉층(116)을 포함하는 반도체패턴이 형성된다. 이는 반도체패턴이 게이트전극(106)의 폭보다 폭이 좁을 경우 채널특성이 저하되므로 이를 방지하기 위해서이다.

도 9a 및 도 9b는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도이다.

도 9a 및 도 9b에 도시된 바와 같이 제3 마스크 공정으로 게이트절연패턴(112)과 반도체패턴이 형성된 하부 기판(101) 상에 데이터라인(104), 소스전극(108), 드레인전극(110), 스토리지전극(128), 데이터링크상부전극(166)을 포함하는 데이터패턴이 형성된다. 그리고, 데이터패드(160), 게이트패드(150) 및 화소전극(122)에 포함된 게이트금속막(172)이 제거되어 투명도전막(170)이 노출된다. 이러한 제3 마스크공정을 도 10a 내지 도 10e를 참조하여 상세히 하면 다음과 같다.

도 10a에 도시된 바와 같이 반도체패턴이 형성된 하부기판(101) 상에 스퍼터링 등의 증착 방법을 데이터금속층(109)과 포토레지스트막(228)이 순차적으로 형성된다. 여기서, 데이터금속층(109)은 몰리브덴(Mo), 구리(Cu) 등과 같은 금속으로 이루어진다.

그런 다음, 부분 노광 마스크인 제3 마스크(220)가 하부기판(101) 상부에 정 렬된다. 제3 마스크(220)는 투명한 재질인 마스크 기판(222)과, 마스크 기판(222)의 차단 영역(S2)에 형성된 차단부(224)와, 마스크 기판(222)의 부분 노광 영역(S3)에 형성된 회절 노광부(226)(또는 반투과부)를 구비한다. 여기서, 마스크 기판(222)이 노출된 영역은 노광 영역(S1)이 된다. 이러한 제3 마스크(220)를 이용한 포토레지스트막(228)을 노광한 후 현상함으로써 도 10b에 도시된 바와 같이 제3 마스크(220)의 차단부(224)와 회절 노광부(226)에 대응하여 차단 영역(S2)과 부분 노광 영역(S3)에서 단차를 갖는 포토레지스트 패턴(230)이 형성된다. 즉, 부분 노광 영역(S3)에 형성된 포토레지스트 패턴(230)은 차단 영역(S2)에서 형성된 제1 높이를 갖는 포토레지스트 패턴(230)보다 낮은 제2 높이를 갖게 된다.

이러한 포토레지스트 패턴(230)을 마스크로 이용한 습식 식각 공정으로 데이터 금속층(109)이 패터닝됨으로써 스토리지전극(128), 데이터 라인(104), 데이터 라인(104)과 접속된 소스전극(108) 및 드레인 전극(110), 데이터 라인(104)과 다른 일측에 접속된 데이터 링크 상부전극(166)을 포함하는 데이터패턴이 형성되고, 데이터패턴 하부에 형성된 게이트금속막(172)이 게이트절연패턴(112)을 마스크로 제거됨으로써 데이터패드(160), 게이트패드(150) 및 화소전극(122)에 포함된 투명도전막(170)이 노출된다. 이 때, 화소전극(122)은 드레인전극(110) 및 스토리지전극(128)과 중첩되는 영역에 게이트금속막(172)이 남아있게 된다.

그리고, 포토레지스트 패턴(230)을 마스크로 이용한 건식 식각 공정으로 활성층(114)과 오믹접촉층(116)은 데이터패턴을 따라 형성된다. 이 때, 데이터패턴과 중첩되는 활성층(114) 및 오믹접촉층(116)을 제외한 나머지 영역에 위치하는 활 성층(114) 및 오믹접촉층(116)을 제거하게 된다. 이는 활성층(114) 및 오믹접촉층(116)을 포함하는 반도체패턴에 의한 셀들간의 단락을 방지하기 위해서이다.

이어서, 산소(O2) 플라즈마를 이용한 애싱(Ashing) 공정으로 부분 노광 영역(S3)에 제2 높이를 갖는 포토레지스트 패턴(230)은 도 10c에 도시된 바와 같이 제거되고, 차단 영역(S2)에 제1 높이(h1)를 갖는 포토레지스트 패턴(230)은 높이가 낮아진 상태가 된다. 이러한 포토레지스트 패턴(230)을 이용한 식각 공정으로 부분 노광 영역(S3), 즉 박막 트랜지스터의 채널부에 형성된 데이터 금속층과 오믹접촉층(116)이 제거됨으로써 드레인 전극(110)과 소스 전극(108)이 분리된다. 그리고, 데이터패턴 위에 남아 있던 포토레지스트 패턴(230)은 도 10d에 도시된 바와 같이 스트립 공정으로 제거된다.

이어서, 데이터패턴이 형성된 기판(101)의 전면에 도 10e에 도시된 바와 같이 보호막(118)이 형성된다. 보호막(118)으로는 게이트 절연패턴(112)과 같은 무기 절연 물질이나 유전상수가 작은 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등과 같은 유기 절연 물질이 이용된다.

도 11은 본 발명의 제2 실시 예에 따른 액정표시패널의 하부 어레이 기판을 나타내는 평면도이고, 도 12는 도 11에서 선"ⅩⅠ-ⅩⅠ'"를 따라 절취한 하부 어레이 기판을 나타내는 단면도이다.

도 11 및 도 12에 도시된 하부 어레이 기판은 도 4 및 도 5에 도시된 하부 어레이 기판과 비교하여 활성층 및 오믹접촉층을 포함하는 반도체패턴이 데이터라인을 포함하는 데이터패턴을 따라 형성되는 것을 제외하고는 동일한 구성요소를 구비한다. 이에 따라, 동일한 구성요소에 대한 상세한 설명은 생략하기로 한다.

반도체패턴은 소스전극(108)과 드레인전극(110) 사이의 채널을 형성하고, 게이트절연패턴(112)을 사이에 두고 게이트패턴과 부분적으로 중첩되게 형성된 활성층(114)을 구비한다. 그리고, 반도체패턴은 활성층(114) 위에 형성되어 데이터라인(104), 소스전극(108), 드레인전극(110), 스토리지전극(128) 및 데이터링크상부전극(166)과 오믹접촉을 위한 오믹접촉층(116)을 추가로 구비한다. 이러한 반도체패턴은 셀과 셀 사이에서는 분리되게 형성되어 그 반도체패턴에 의한 셀들 간의 신호간섭을 방지하게 된다.

화소전극(122)은 화소영역(105)에 형성된 투명도전막(170)과, 드레인전극(110) 및 스토리지전극(128)과 중첩되는 영역의 상기 투명도전막(170) 상에 형성되는 게이트금속막(172)으로 형성된다.

도 13a 및 도 13b는 본 발명의 제2 실시 예에 따른 하부 어레이 기판의 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도이다.

도 13a 및 도 13b에 도시된 바와 같이 제1 마스크 공정으로 하부 기판(101) 상에 화소전극(122)과; 2층 구조의 게이트 라인(102), 게이트 전극(106), 게이트링크(152), 게이트 패드(150), 데이터패드(160), 데이터링크하부전극(162), 리던던시라인(도시하지 않음)을 포함하는 게이트패턴이 형성된다.

이를 위해, 하부기판(101) 상에 스퍼터링 등의 증착방법을 통해 투명도전막(170)과 게이트금속막(172)이 순차적으로 형성된다. 여기서, 투명도전막(170)은 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 틴 옥사이드(Tin Oxide : TO), 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide : ITZO), 인듐 징크 옥사이드(Indium Zinc Oxide : IZO)등과 같은 투명도전성물질이 이용되고, 게이트금속막(172)은 알루미늄(Al)계 금속, 몰리브덴(Mo), 구리(Cu) 등과 같은 금속이 이용된다. 이어서, 투명도전막(170)과 게이트 금속층(172)이 제1 마스크를 이용한 포토리소그래피공정과 식각공정에 의해 패터닝됨으로써 2층 구조의 게이트 라인(102), 게이트 전극(106), 게이트링크(152) 및 데이터링크 하부전극(162)과; 게이트금속막(172)을 포함하는 게이트 패드(150), 데이터패드(160) 및 화소전극(122)이 형성된다.

도 14a 및 도 14b는 본 발명의 제2 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도이다.

도 14a 및 도 14b에 도시된 바와 같이 제2 마스크공정으로 게이트패턴이 형성된 하부기판(101) 상에 게이트절연패턴(112)과; 활성층(114) 및 오믹접촉층(116)을 포함하는 반도체패턴이 형성된다.

이를 위해, 게이트패턴이 형성된 하부 기판(101) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 게이트 절연막과 제1 및 제2 반도체층이 순차적으로 형성된다. 여기서, 게이트 절연막의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연 물질이 이용되며, 제1 반도체층은 불순물이 도핑되지 않은 비정질실리콘이 이용되며, 제2 반도체층은 N형 또는 P형의 불순물이 도핑된 비정질실리콘이 이용된다. 이어서, 제1 및 제2 반도체층과 게이트절연막이 제2 마스크를 이용한 포토리소그래피공정과 식각공정에 의해 패터닝됨으로써 게이트라인(102), 게이트전극(106), 게이트링크(152) 및 데이터링크(162)와 중첩되는 게이트절연패턴(112)과; 게이트절연패턴(112)과 동일패턴의 활성층(114) 및 오믹접촉층(116)을 포함하는 반도체패턴이 형성된다. 게이트절연패턴(112) 및 반도체패턴(114,116)은 화소전극(122), 게이트패드(150) 및 데이터패드(160)를 제외한 나머지영역에 형성된다. 이에 따라, 게이트절연패턴(112) 및 반도체패턴(114,116)에 의해 화소전극(122), 게이트패드(150) 및 데이터패드(160)는 노출되게 형성된다.

도 15a 및 도 15b는 본 발명의 제2 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도이다.

도 15a 및 도 15b에 도시된 바와 같이 제3 마스크 공정으로 게이트절연패턴(112)과 반도체패턴이 형성된 하부 기판(101) 상에 데이터라인(104), 소스전극(108), 드레인전극(110), 스토리지전극(128), 데이터링크상부전극(166)을 포함하는 데이터패턴이 형성된다. 그리고, 데이터패드(160), 게이트패드(150) 및 화소전극(122)에 포함된 게이트금속막(172)이 제거되어 투명도전막(170)이 노출된다. 또한, 반도체패턴(114,116)은 데이터라인(104), 소스전극(108), 드레인전극(110), 스토리지전극(128) 및 데이터링크상부전극(166)을 따라 그들 하부에 형성된다.

이러한 제3 마스크공정을 도 16a 내지 도 16e를 참조하여 상세히 하면 다음과 같다.

도 16a에 도시된 바와 같이 반도체패턴이 형성된 하부기판(101) 상에 스퍼터링 등의 증착 방법을 데이터금속층(109)과 포토레지스트막(228)이 순차적으로 형성된다. 여기서, 데이터금속층(109)은 몰리브덴(Mo), 구리(Cu) 등과 같은 금속으로 이루어진다.

그런 다음, 부분 노광 마스크인 제3 마스크(220)가 하부기판(101) 상부에 정렬된다. 제3 마스크(220)는 투명한 재질인 마스크 기판(222)과, 마스크 기판(222)의 차단 영역(S2)에 형성된 차단부(224)와, 마스크 기판(222)의 부분 노광 영역(S3)에 형성된 회절 노광부(226)(또는 반투과부)를 구비한다. 여기서, 마스크 기판(222)이 노출된 영역은 노광 영역(S1)이 된다. 이러한 제3 마스크(220)를 이용한 포토레지스트막(228)을 노광한 후 현상함으로써 도 16b에 도시된 바와 같이 제3 마스크(220)의 차단부(224)와 회절 노광부(226)에 대응하여 차단 영역(S2)과 부분 노광 영역(S3)에서 단차를 갖는 포토레지스트 패턴(230)이 형성된다. 즉, 부분 노광 영역(S3)에 형성된 포토레지스트 패턴(230)은 차단 영역(S2)에서 형성된 제1 높이를 갖는 포토레지스트 패턴(230)보다 낮은 제2 높이를 갖게 된다.

이러한 포토레지스트 패턴(230)을 마스크로 이용한 습식 식각 공정으로 데이터 금속층(109)이 패터닝됨으로써 스토리지전극(128), 데이터 라인(104), 데이터 라인(104)과 접속된 소스전극(108) 및 드레인 전극(110), 데이터 라인(104)과 다른 일측에 접속된 데이터 링크 상부전극(166)을 포함하는 데이터패턴이 형성되고, 데이터패턴 하부에 형성된 게이트금속막(172)이 게이트절연패턴(112)을 마스크로 제거됨으로써 데이터패드(160), 게이트패드(150) 및 화소전극(122)에 포함된 투명도 전막(170)이 노출된다.

그리고, 포토레지스트 패턴(230)을 마스크로 이용한 건식 식각 공정으로 활성층(114)과 오믹접촉층(116)은 데이터패턴을 따라 형성된다. 이 때, 데이터패턴과 중첩되는 활성층(114) 및 오믹접촉층(116)을 제외한 나머지 영역에 위치하는 활성층(114) 및 오믹접촉층(116)을 제거하게 된다.

이어서, 산소(O2) 플라즈마를 이용한 애싱(Ashing) 공정으로 부분 노광 영역(S3)에 제2 높이를 갖는 포토레지스트 패턴(230)은 도 16c에 도시된 바와 같이 제거되고, 차단 영역(S2)에 제1 높이(h1)를 갖는 포토레지스트 패턴(230)은 높이가 낮아진 상태가 된다. 이러한 포토레지스트 패턴(230)을 이용한 식각 공정으로 부분 노광 영역(S3), 즉 박막 트랜지스터의 채널부에 형성된 데이터 금속층과 오믹접촉층(116)이 제거됨으로써 드레인 전극(110)과 소스 전극(108)이 분리된다. 그리고, 데이터패턴 위에 남아 있던 포토레지스트 패턴(230)은 도 16d에 도시된 바와 같이 스트립 공정으로 제거된다.

이어서, 데이터패턴이 형성된 기판(101)의 전면에 도 16e에 도시된 바와 같이 보호막(118)이 형성된다. 보호막(118)으로는 게이트 절연패턴(112)과 같은 무기 절연 물질이나 유전상수가 작은 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등과 같은 유기 절연 물질이 이용된다.

도 17은 본 발명의 제3 실시 예에 따른 액정표시패널의 하부 어레이 기판을 나타내는 평면도이고, 도 18은 도 17에서 선"ⅩⅧ1-ⅩⅧ1'", "ⅩⅧ2-ⅩⅧ2'"를 따 라 절취한 하부 어레이 기판을 나타내는 단면도이다.

도 17 및 도 18에 도시된 액정표시패널의 하부 어레이 기판은 하부 기판(101) 위에 게이트 절연패턴(112)을 사이에 두고 교차하게 형성된 게이트 라인(102) 및 데이터 라인(104)의 교차부마다 형성된 박막 트랜지스터와, 그 교차 구조로 마련된 화소 영역에 수평 전계를 형성하도록 형성된 화소 전극(122) 및 공통 전극(484)과, 공통 전극(484)과 접속된 공통 라인(486)을 구비한다. 또한, 하부 어레이 기판은 스토리지 전극(128)과 게이트 라인(102)의 중첩부에 형성된 스토리지 캐패시터와, 게이트 라인(102)에서 연장된 게이트 패드(150)와, 데이터 라인(104)에서 연장된 데이터 패드(160)와, 공통 라인(486)에서 연장된 공통 패드(480)를 추가로 구비한다. 이러한 하부 어레이 기판은 도 4 및 도 5에 도시된 하부 어레이 기판과 비교하여 공통전극을 하부 기판 상에 형성하여 화소전극과 수평전계를 이루어 액정을 구동하는 것을 제외하고는 동일한 구성요소를 구비한다. 이에 따라, 동일한 구성요소에 대한 상세한 설명은 생략하기로 한다.

공통 전극(484)은 액정 구동을 위한 기준 전압을 공급하는 공통 라인(486)과 접속되어 화소 영역에 형성된다. 특히, 공통 전극(484)은 화소 영역에서 화소 전극(122)의 핑거부(122b)와 나란하게 형성된다.

공통전극(484)과 수평전계를 이루기 위해 화소전극(122)은 드레인 전극(110)과 접속되며 게이트 라인(102)과 나란하게 연장된 수평부(122a)와, 수평부(122a)에서 수직 방향으로 신장된 핑거부(122b)를 구비한다. 화소전극(122)은 화소영역에 형성된 투명도전막(170)과, 드레인전극(110)과 중첩되는 영역의 투명도전막(170) 상에 형성되는 게이트금속막(172)으로 형성된다.

이에 따라, 박막 트랜지스터를 통해 화소 신호가 공급된 화소 전극(122)과 공통 라인(486)을 통해 기준 전압이 공급된 공통 전극(484) 사이에는 수평 전계가 형성된다. 이러한 수평 전계에 의해 하부 어레이 기판과 상부 어레이 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 화상을 구현하게 된다.

스토리지 캐패시터는 게이트라인(102)과, 그 게이트라인(102)과 절연되게 중첩되며 화소전극(122)과 접속된 스토리지전극(128)으로 구성된다. 이러한 스토리지 캐패시터는 화소 전극(122)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다.

공통패드(480)는 외부의 기준 전압원(미도시)으로부터 생성된 기준 전압을 공통링크(482)를 통해 공통라인(486)에 공급한다. 이러한 공통 패드(480)는 공통라인(486)과 접속된 공통링크(482)로부터 신장된 투명도전막(170)이 노출된 구조로 형성된다. 여기서, 공통링크(482)는 투명도전막(170)과, 그 투명도전막(170) 상에 형성되는 게이트금속층(172)으로 형성된다.

이러한 하부 어레이 기판의 제조방법을 살펴보면, 먼저 하부기판(101) 상에 투명도전막(170)과 게이트금속층(172)이 순차적으로 증착된 후 제1 마스크를 이용한 포토리소그래피공정과 식각공정에 의해 이들이 패터닝됨으로써 게이트전극(106), 게이트라인(102), 게이트패드(150), 데이터링크하부전극(162), 공통라인(486) 및 공통패드(480)를 포함하는 게이트패턴과; 게이트금속층(172)을 포함하는 화소전극(122)이 형성된다. 게이트패턴과 화소전극(122)이 형성된 하부기판(101) 상에 게이트절연막, 제1 및 제2 반도체층이 순차적으로 증착된 후 제2 마스크를 이용한 포토리소그래피공정과 식각공정에 의해 이들이 패터닝됨으로써 게이트절연패턴(112), 활성층(114) 및 오믹접촉층(166)이 형성된다. 그런 다음, 하부기판(101) 상에 데이터금속층이 증착된 후 제3 마스크를 이용한 포토리소그래피공정과 식각공정에 의해 데이터금속층이 패터닝됨으로써 소스전극(108), 드레인전극(110), 스토리지전극(128), 공통전극(484), 데이터링크상부전극(166)이 형성된 다음 이들을 이용하여 게이트금속층이 패터닝됨으로써 화소전극(122), 게이트패드(150), 데이터패드(160) 및 공통패드(480)에 포함된 투명도전막(170)이 노출된다.

도 19는 본 발명의 제1 내지 제3 실시 예에 따른 하부 어레이 기판 중 어느 하나의 기판을 포함하는 액정표시패널을 나타내는 단면도이다.

도 19에 도시된 액정표시패널은 실재(254)에 의해 합착된 상부 어레이 기판(300)과 하부 어레이 기판(302)을 구비한다.

하부 어레이 기판(302)은 상부 어레이 기판(300)과 중첩되는 영역이 보호패턴(304)에 의해 보호되고, 상부 어레이 기판(300)과 비중첩되는 패드영역이 게이트패드(150), 데이터패드(160) 및 공통패드 중 적어도 어느 하나에 포함된 투명도전막(170)이 노출되게 형성된다.

상부 어레이 기판(300)은 상부기판(250) 상에 형성된 상부 어레이(252)가 형 성되어 있다. 이 때, 하부 어레이 기판(302)이 본 발명의 제1 및 제2 실시 예에 따라 형성되는 경우 상부 어레이(252)는 블랙매트릭스, 컬러필터 뿐만 아니라 화소전극(122)과 수직전계를 이루기 위한 공통전극을 포함한다. 반면에 하부 어레이 기판(302)이 본 발명의 제3 실시 예에 따라 형성되는 경우 상부어레이(252)는 공통전극을 제외한 블랙매트릭스 및 컬러필터를 포함한다.

이러한 액정표시패널의 제조방법을 살펴보면, 먼저 상부 어레이 기판(300)과 본 발명의 제1 내지 제3 실시 예에 따른 하부 어레이 기판(302)을 별도로 형성한 후 실재(254)로 합착한다. 그런 다음, 상부 어레이 기판(300)을 마스크로 이용한 패드오픈공정에 의해 하부 어레이 기판(302)의 보호막(118)이 패터닝됨으로써 표시영역에 보호패턴(304)이 형성되고 패드영역의 게이트패드(150), 데이터패드(160) 및 공통패드 중 적어도 어느 하나에 포함된 투명도전막(170)이 노출된다.

한편, 패드 오픈 공정을 도 20 내지 도 25를 결부하여 상세히 설명하기로 한다.

도 20 내지 도 22에 도시된 대기압 플라즈마 발생기(260,262)에 의해 생성된 플라즈마를 이용하여 상부 어레이 기판(300)에 의해 노출된 하부 어레이 기판의 패드영역의 보호막(118)을 선택적으로 식각하여 게이트패드(150), 데이터패드(160) 및 공통패드(480) 중 적어도 어느 하나를 노출시키게 된다. 이 때, 식각공정은 상온 또는 150℃이하의 온도를 유지하며, 약 10-2~1 [bar]의 압력을 유지하며, 300~1200W의 전력을 공급하며, 1 분 내에 진행된다. 또한, 식각공정시 이용되는 주가스는 예를 들어 Cl2,CF4,SF6,CHF3,NF3,O2 를 포함하며, 캐리어(Carrier) 가스로는 He 또는 Ar이 이용된다. 한편, SiNx로 형성된 보호막은 대기압 플라즈마 발생기에 의해 수천Å~수㎛/min의 속도로 식각된다.

도 20에 도시된 빔(Beam)형태의 대기압 플라즈마 발생기(260)는 게이트패드(150) 및 데이터패드(160)가 형성된 패드영역을 따라 "L"자 형태로 순차스캐닝하여 게이트패드(150) 및 데이터패드(160)의 투명도전막(170)을 선택적으로 노출시키며, 도 21에 도시된 바(Bar)형태의 대기압 플라즈마 발생기(262)는 상부 어레이 기판(300)에 의해 노출된 게이트패드(150) 및 데이터패드(160) 중 어느 하나의 패드를 일괄적으로 스캐닝하고, 나머지 패드를 일괄적으로 스캐닝하여 게이트패드(150) 및 데이터패드(160)의 투명도전막(170)을 일괄적으로 노출시킨다.

도 22a에 도시된 다수개의 대기압 플라즈마 발생기(262)는 다수개의 액정셀(492)을 카세트(494)를 이용하여 동시에 패드오프하게 된다. 즉, 다수개의 액정셀(492)을 카세트(494)에 적재한 후 다수개의 액정셀(492) 각각의 패드 영역 상에 대기압 플라즈마 발생기(262)가 위치하게 된다. 이 때, 플라즈마 발생기의 노즐(490)은 도 22b에 도시된 바와 같이 실재(292)와 인접한 영역 쪽을 길게 형성한다. 이에 따라, 플라즈마 발생기(262)로부터 발생된 플라즈마가 실재(254)와 표시영역쪽으로 흘러 들어가 발생되는 불량을 방지할 수 있다. 이와 같이, 다수개의 액정셀을 카세트에 적재한 후 다수개의 액정셀의 패드영역에 포함된 투명도전막을 동시에 노출시킴으로써 공정시간을 단축할 수 있다.

도 23에 도시된 플라즈마 챔버(280)에 다수개의 액정셀(270)이 삽입된 후 저압 플라즈마 방전으로 상부 어레이 기판에 의해 노출된 하부 어레이 기판의 패드영역의 보호막이 선택적으로 식각되어 게이트패드(150) 및 데이터패드(160)의 투명도전막(170)이 노출된다. 이 때, 식각공정은 100℃이하의 온도에서 1분 내에 진행하여 기판, 포토레지스트패턴 및 실재의 손상을 방지한다. 즉, 챔버(280) 내의 온도가 100℃이상인 경우 기판이 휘거나 포토레지스트패턴이 타거나 실재가 녹을 수 있기 때문이다.

도 24 및 도 25에 도시된 식각챔버(264)에 담겨있는 식각액(266)을 이용하여 하부 어레이 기판의 패드 영역의 보호막을 선택적으로 식각하여 게이트패드(150) 및 데이터패드(160)의 투명도전막을 노출시킨다. 즉, 보호막과 반응하는 식각액에 도 24에 도시된 바와 같이 액정셀(270) 전체를 디핑(Dipping)하거나 도 25에 도시된 바와 같이 패드영역만 선택적으로 디핑하여 상부 어레이 기판에 의해 노출된 보호막(118)이 선택적으로 식각된다. 여기서, 식각액(266)은 불산계열의 식각액, 예를 들어 HF(HF:DI(순수물)=20:1),BOE(Buffereal Oxide Etchant) 등이 이용된다. 이에 따라, 게이트패드(150), 데이터패드(160) 및 공통패드 중 적어도 어느 하나에 포함된 투명도전막이 노출된다.

도 26은 본 발명의 제1 내지 제3 실시 예에 따른 하부 어레이 기판 중 어느 하나를 포함하는 액정표시패널의 다른 형태를 나타내는 단면도이다.

도 26에 도시된 액정표시패널은 실재(254)에 의해 합착된 상부 어레이 기판(300)과 하부 어레이 기판(302)을 구비한다.

하부 어레이 기판(302)은 배향막(282)에 의해 한정된 표시영역이 보호패턴(304)에 의해 보호되고, 배향막(282)과 비중첩되는 영역에 포함되는 패드영역의 게이트패드(150), 데이터패드(160) 및 공통패드 중 적어도 어느 하나에 포함된 투명도전막(170)이 노출되게 형성된다.

상부 어레이 기판(300)은 상부기판(250) 상에 형성된 상부 어레이(252)가 형성되어 있다. 이 때, 하부 어레이 기판(302)이 본 발명의 제1 및 제2 실시 예에 따라 형성되는 경우 상부 어레이(252)는 블랙매트릭스, 컬러필터 뿐만 아니라 화소전극(122)과 수직전계를 이루기 위한 공통전극을 포함한다. 반면에 하부 어레이 기판(302)이 본 발명의 제3 실시 예에 따라 형성되는 경우 상부어레이(252)는 공통전극을 제외한 블랙매트릭스 및 컬러필터를 포함한다.

이러한 액정표시패널의 제조방법을 살펴보면, 먼저, 제1 내지 제3 마스크공정에 의해 형성된 하부 어레이 기판(302)을 마련한다. 이 하부 어레이 기판을 세정액을 세정한 후 패드영역을 제외한 나머지영역에 폴리이미드 등을 포함하는 배향막(282)이 도 27a에 도시된 바와 같이 인쇄된다. 이 배향막(282)을 마스크로 이용한 식각공정에 의해 도 27b에 도시된 바와 같이 패드영역의 보호막(118)이 패터닝됨으로써 게이트패드(150) 및 데이터패드(160)의 투명도전막(170)을 노출시키는 보호패턴(304)이 형성된다. 식각공정시 이용되는 가스는 예를 들어 SF6 등을 포함한다.

그런 다음, 배향막(282)이 소정방향으로 러빙된 후 도 27c에 도시된 바와 같 이 배향막(282)이 형성된 하부 어레이 기판(302)과 별도로 마련된 상부 어레이 기판(300)이 합착됨으로써 액정표시패널이 완성된다.

상술한 바와 같이, 본 발명에 따른 액정표시패널 및 그 제조방법은 제1 마스크공정으로 화소전극과 게이트패턴을 형성하고, 제2 마스크공정으로 반도체패턴을 형성하고, 제3 마스크공정으로 데이터패턴을 형성함과 아울러 화소전극, 게이트패드 및 데이터패드에 포함된 투명도전막이 노출되어 박막트랜지스터 어레이 기판이 완성된다. 이와 같이 박막트랜지스터 어레이 기판을 3마스크공정으로 형성함으로써 구조 및 제조공정이 단순화되고 제조단가를 절감할 수 있음과 아울러 제조수율이 향상된다. 또한, 박막트랜지스터 어레이가 형성된 기판 상에 보호막이 형성된 후 패드 오픈 공정으로 패드에 포함된 투명도전막이 노출됨으로써 패드전극의 부식이 방지된다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (42)

  1. 기판 상에 게이트 금속패턴 및 투명도전막의 이중층으로 형성되는 게이트 라인, 상기 게이트 라인과 게이트 절연패턴을 사이에 두고 교차하여 화소 영역을 결정하며 데이터 금속패턴 및 상기 투명도전막의 이중층으로 형성되는 데이터 라인, 상기 게이트 라인 및 데이터 라인의 교차부에 형성된 박막 트랜지스터, 상기 박막 트랜지스터를 보호하는 보호막, 상기 게이트 라인과 동일 기판 상에 동시에 형성되며 화소영역에 형성된 상기 투명도전막과 상기 박막트랜지스터의 드레인전극과 중첩되는 영역의 상기 투명도전막 상에 형성되는 게이트금속패턴을 포함하는 화소전극, 상기 게이트라인과 접속되며 게이트라인에 포함된 투명도전막으로 형성된 게이트패드, 상기 데이터라인과 접속되며 상기 투명도전막으로 형성된 데이터패드를 갖는 박막트랜지스터 어레이 기판과;
    상기 박막트랜지스터 어레이 기판과 대향되어 합착되는 칼라필터 어레이 기판과;
    상기 데이터라인에서 신장되어 상기 데이터패드와 접속된 데이터링크와;
    상기 게이트라인에서 신장되어 상기 게이트패드와 접속된 게이트링크을 구비하며;
    상기 보호막을 상기 칼라필터 어레이 기판과 중첩되는 영역에 형성한 후 제거하여 상기 게이트패드 및 데이터패드에 포함된 투명도전막을 노출시키고,
    상기 데이터링크는, 상기 투명도전막을 포함하는 데이터 링크 하부전극과, 상기 데이터 링크 하부전극 및 상기 데이터라인과 접속된 데이터 링크 상부전극을 포함하고,
    상기 게이트라인, 상기 박막트랜지스터의 게이트전극, 게이트링크 및 데이터링크하부전극은 상기 투명도전막, 그 투명도전막 상에 형성된 게이트금속막으로 이루어진 것을 특징으로 하는 액정표시패널.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 게이트라인과, 그 게이트라인과 절연되게 중첩되어 형성되며 상기 화소전극의 게이트금속패턴과 접속된 스토리지전극을 포함하는 스토리지캐패시터를 추가로 구비하는 것을 특징으로 하는 액정표시패널.
  5. 제 1 항에 있어서,
    상기 데이터라인의 하부에 상기 데이터라인보다 폭이 좁게 형성되는 리던던시라인을 추가로 구비하는 것을 특징으로 하는 액정표시패널.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 박막 트랜지스터는
    상기 게이트 라인과 접속된 게이트 전극과;
    상기 데이터 라인과 접속된 소스 전극과;
    상기 소스 전극과 대향되는 드레인 전극과;
    상기 게이트 전극과 상기 게이트 절연패턴을 사이에 두고 중첩되고 상기 소스 전극 및 드레인 전극 사이에 채널부를 형성하는 반도체층을 구비하는 것을 특징으로 하는 액정표시패널.
  8. 제 1 항에 있어서,
    상기 화소전극과 수직전계를 이루는 공통전극을 추가로 구비하는 것을 특징으로 하는 액정표시패널.
  9. 제 1 항에 있어서,
    상기 화소전극과 나란하게 형성되어 상기 화소전극과 수평전계를 이루는 공통전극과,
    상기 게이트라인과 나란하게 형성되며 상기 공통전극과 접속된 공통라인과,
    상기 공통라인과 접속되며 상기 공통라인에 기준전압을 공급하는 공통패드를 추가로 구비하는 것을 특징으로 하는 액정표시패널.
  10. 제 7 항에 있어서,
    상기 반도체층은 상기 채널부와 상기 게이트라인 및 데이터라인이 절연되게 중첩되는 영역에 형성되는 것을 특징으로 하는 액정표시패널.
  11. 제 7 항에 있어서,
    상기 반도체층은 상기 채널부와 상기 데이터라인을 따라 형성되는 것을 특징으로 하는 액정표시패널.
  12. 기판 상에 게이트 금속패턴 및 투명도전막의 이중층으로 형성되는 게이트 라인과,
    상기 게이트 라인과 게이트 절연패턴을 사이에 두고 교차하여 화소 영역을 결정하며 데이터 금속패턴 및 투명도전막의 이중층으로 형성되는 데이터 라인과,
    상기 게이트 라인 및 데이터 라인의 교차부에 형성된 박막 트랜지스터와,
    상기 박막 트랜지스터를 보호하는 보호막과 상기 게이트 라인과 동일 기판 상에 동시에 형성되며 화소영역에 형성된 상기 투명도전막과 상기 박막트랜지스터의 드레인전극과 중첩되는 영역의 상기 투명도전막 상에 형성되는 게이트금속패턴을 포함하는 화소전극과,
    상기 게이트라인과 접속되며 게이트라인에 포함된 투명도전막으로 형성된 게이트패드와,
    상기 데이터라인과 접속되며 상기 투명도전막으로 형성된 데이터패드와,
    상기 게이트패드 및 데이터패드를 포함하는 패드영역을 제외한 나머지영역에 형성되는 배향막과,
    상기 배향막 하부에 상기 배향막과 동일패턴으로 형성되어 상기 게이트패드 및 데이터패드의 투명도전막을 노출시키는 보호막을 구비하며,
    상기 화소전극은 상기 화소영역에 형성된 투명도전막과, 상기 박막트랜지스터의 드레인전극과 중첩되는 영역의 상기 투명도전막 상에 형성되는 게이트금속패턴을 포함하는 것을 특징으로 하는 액정표시패널.
  13. 제 12 항에 있어서,
    상기 데이터라인에서 신장되어 상기 데이터패드와 접속된 데이터링크와,
    상기 게이트라인에서 신장되어 상기 게이트패드와 접속된 게이트링크를 추가로 구비하는 것을 특징으로 하는 액정표시패널.
  14. 제 13 항에 있어서,
    상기 데이터링크는
    상기 투명도전막을 포함하는 데이터 링크 하부전극과,
    상기 데이터 링크 하부전극 및 상기 데이터라인과 접속된 데이터 링크 상부전극을 포함하는 것을 특징으로 하는 액정표시패널.
  15. 제 12 항에 있어서,
    상기 게이트라인과, 그 게이트라인과 절연되게 중첩되어 형성되며 상기 화소전극의 게이트금속패턴과 접속된 스토리지전극을 포함하는 스토리지캐패시터를 추가로 구비하는 것을 특징으로 하는 액정표시패널.
  16. 제 12 항에 있어서,
    상기 데이터라인 하부에 상기 데이터라인보다 폭이 좁게 형성되며 상기 데이터라인의 저항을 보상하는 리던던시라인을 추가로 구비하는 것을 특징으로 하는 액정표시패널.
  17. 제 14 항에 있어서,
    상기 게이트라인, 상기 박막트랜지스터의 게이트전극, 게이트링크 및 데이터링크하부전극은 상기 투명도전막, 그 투명도전막 상에 형성된 게이트금속막으로 이루어진 것을 특징으로 하는 액정표시패널.
  18. 제 12 항에 있어서,
    상기 박막 트랜지스터는
    상기 게이트 라인과 접속된 게이트 전극과;
    상기 데이터 라인과 접속된 소스 전극과;
    상기 화소전극과 접속된 드레인 전극과;
    상기 게이트 전극과 상기 게이트 절연패턴을 사이에 두고 중첩되고 상기 소스 전극 및 드레인 전극 사이에 채널부를 형성하는 반도체층을 구비하는 것을 특징으로 하는 액정표시패널.
  19. 제 12 항에 있어서,
    상기 화소전극과 나란하게 형성되어 상기 화소전극과 수평전계를 이루는 공통전극과,
    상기 게이트라인과 나란하게 형성되며 상기 공통전극과 접속된 공통라인과,
    상기 공통라인과 접속되며 상기 공통라인에 기준전압을 공급하는 공통패드를 추가로 구비하는 것을 특징으로 하는 액정표시패널.
  20. 제 18 항에 있어서,
    상기 반도체층은 상기 채널부와 상기 게이트라인 및 데이터라인이 절연되게 중첩되는 영역에 형성되는 것을 특징으로 하는 액정표시패널.
  21. 제 18 항에 있어서,
    상기 반도체층은 상기 채널부와 상기 데이터라인을 따라 형성되는 것을 특징으로 하는 액정표시패널.
  22. 기판 상에 투명도전막을 포함하는 게이트라인, 게이트전극, 게이트패드 및 데이터패드를 포함하는 게이트패턴들과 화소전극을 형성하는 단계와;
    상기 게이트패턴들과 화소전극이 형성된 기판 상에 반도체패턴과 게이트절연패턴을 형성하는 단계와;
    상기 반도체패턴 및 게이트절연패턴이 형성된 기판 상에 데이터라인, 소스전 극 및 드레인전극을 포함하는 데이터패턴을 형성하고 상기 데이패드, 게이트패드 및 화소전극에 포함된 투명도전막을 노출시키는 단계와;
    상기 박막트랜지스터를 보호하기 위해 상기 기판 전면에 보호막을 형성하는 단계와;
    상기 게이트패드 및 데이터패드를 포함하는 패드영역을 제외한 나머지 영역의 보호막 상에 배향막을 형성하는 단계와;
    상기 배향막을 마스크로 상기 패드영역을 덮도록 형성된 보호막을 제거하여 상기 패드영역에 포함된 투명도전막을 노출시키는 단계를 포함하며,
    상기 화소전극은 상기 화소영역에 형성된 투명도전막과, 상기 박막트랜지스터의 드레인전극과 중첩되는 영역의 상기 투명도전막 상에 형성되는 게이트금속패턴을 포함하는 것을 특징으로 하는 액정표시패널의 제조방법.
  23. 제 22 항에 있어서,
    상기 배향막을 마스크로 상기 패드영역을 덮도록 형성된 보호막을 제거하여 상기 패드영역에 포함된 투명도전막을 노출시키는 단계는
    상기 보호막이 형성된 기판 상에 배향막을 인쇄하는 단계와,
    상기 배향막을 마스크로 이용하여 상기 게이트패드 및 데이터패드와 공통패드 중 적어도 어느 하나를 덮도록 형성된 보호막을 식각하는 단계를 포함하는 것을 특징으로 하는 액정표시패널의 제조방법.
  24. 제 23 항에 있어서,
    상기 보호막을 식각하는 단계에서 이용되는 가스는 SF6를 포함하는 것을 특징으로 하는 액정표시패널의 제조방법.
  25. 제 22 항에 있어서,
    상기 게이트패턴들과 화소전극이 형성된 기판 상에 반도체패턴과 게이트절연패턴을 형성하는 단계는
    상기 게이트패턴보다 상대적으로 넓은 폭으로 상기 게이트패턴을 따라 상기 반도체패턴과 게이트절연패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시패널의 제조방법.
  26. 제 22 항에 있어서,
    상기 게이트패턴들과 화소전극이 형성된 기판 상에 반도체패턴과 게이트절연패턴을 형성하는 단계는
    상기 게이트패드, 데이터패드 및 화소전극을 제외한 나머지영역에 상기 반도체패턴과 게이트절연패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시패널의 제조방법.
  27. 제 22 항에 있어서,
    상기 데이터라인의 저항을 보상하기 위해 상기 데이터라인 하부에 상기 데이터라인보다 폭이 좁은 리던던시라인을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시패널의 제조방법.
  28. 제 22 항에 있어서,
    상기 화소전극과 나란하게 형성되어 상기 화소전극과 수평전계를 이루는 공통전극, 상기 게이트라인과 나란하게 형성되며 상기 공통전극과 접속된 공통라인, 상기 공통라인과 접속되며 상기 공통라인에 기준전압을 공급하는 공통패드를 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시패널의 제조방법.
  29. 제 22 항에 있어서,
    상기 게이트라인과, 그 게이트라인과 절연되게 중첩되며 상기 화소전극의 게이트금속패턴과 접속된 스토리지전극을 포함하는 스토리지캐패시터를 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시패널의 제조방법.
  30. 기판 상에 게이트 금속패턴 및 투명도전막의 이중층으로 형성되는 게이트 라인, 상기 게이트 라인과 게이트 절연패턴을 사이에 두고 교차하여 화소 영역을 결정하며 데이터 금속패턴 및 투명도전막의 이중층으로 형성되는 데이터 라인, 상기 게이트 라인 및 데이터 라인의 교차부에 형성된 박막 트랜지스터, 상기 박막 트랜지스터를 보호하는 보호막, 상기 게이트 라인과 동일 기판 상에 동시에 형성되며 화소영역에 형성된 상기 투명도전막과 상기 박막트랜지스터의 드레인전극과 중첩되는 영역의 상기 투명도전막 상에 형성되는 게이트금속패턴을 포함하는 화소전극, 상기 게이트라인과 접속되며 게이트라인에 포함된 투명도전막으로 형성된 게이트패드, 상기 데이터라인과 접속되며 상기 투명도전막으로 형성된 데이터패드를 갖는 박막트랜지스터 어레이 기판을 마련하는 단계와,
    상기 박막트랜지스터 어레이 기판과 대향하는 컬러필터 어레이 기판을 마련하는 단계와,
    상기 박막트랜지스터 어레이 기판과 컬러필터 어레이 기판을 상기 게이트패드 및 데이터패드를 포함하는 패드영역이 노출되도록 합착하는 단계와,
    상기 컬러필터 어레이 기판을 마스크로 이용하여 패드영역의 투명도전막을 노출시키는 단계를 포함하는 것을 특징으로 하는 액정표시패널의 제조방법.
  31. 제 30 항에 있어서,
    상기 박막트랜지스터 어레이 기판을 마련하는 단계는
    상기 기판 상에 투명도전막을 포함하는 게이트라인, 게이트전극, 게이트패드 및 데이터패드를 포함하는 게이트패턴들과 화소전극을 형성하는 단계와;
    상기 게이트패턴들과 화소전극이 형성된 기판 상에 반도체패턴과 게이트절연패턴을 형성하는 단계와,
    상기 반도체패턴 및 게이트절연패턴이 형성된 기판 상에 데이터라인, 소스전극 및 드레인전극을 포함하는 데이터패턴을 형성하고 상기 데이패드, 게이트패드 및 화소전극에 포함된 투명도전막을 노출시키는 단계와,
    상기 데이터패턴이 형성된 기판 상에 보호막을 형성하는 단계를 포함하는 것 을 특징으로 하는 액정표시패널의 제조방법.
  32. 제 31 항에 있어서,
    상기 화소전극과 나란하게 형성되어 상기 화소전극과 수평전계를 이루는 공통전극, 상기 게이트라인과 나란하게 형성되며 상기 공통전극과 접속된 공통라인, 상기 공통라인과 접속되며 상기 공통라인에 기준전압을 공급하는 공통패드를 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시패널의 제조방법.
  33. 제 30 항에 있어서,
    상기 컬러필터 어레이 기판을 마련하는 단계는
    상기 화소전극과 수직전계를 이루는 공통전극을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시패널의 제조방법.
  34. 제 30 항에 있어서,
    상기 게이트패턴들과 화소전극이 형성된 기판 상에 반도체패턴과 게이트절연패턴을 형성하는 단계는
    상기 게이트패턴보다 상대적으로 넓은 폭으로 상기 게이트패턴을 따라 상기 반도체패턴과 게이트절연패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시패널의 제조방법.
  35. 제 30 항에 있어서,
    상기 게이트패턴들과 화소전극이 형성된 기판 상에 반도체패턴과 게이트절연패턴을 형성하는 단계는
    상기 게이트패드, 데이터패드 및 화소전극을 제외한 나머지영역에 상기 반도체패턴과 게이트절연패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시패널의 제조방법.
  36. 제 30 항에 있어서,
    상기 컬러필터 어레이 기판을 마스크로 이용하여 게이트패드 및 데이터패드의 투명도전막을 노출시키는 단계는
    상기 컬러필터 어레이 기판을 마스크로 상기 보호막을 플라즈마 발생기를 이용하여 건식식각하는 단계를 포함하는 것을 특징으로 하는 액정표시패널의 제조방법.
  37. 제 36 항에 있어서,
    상기 플라즈마 발생기는 상기 게이트패드 및 데이터패드 중 어느 하나의 패드를 일괄적으로 식각한 다음 나머지 패드를 일괄적으로 식각하는 것을 특징으로 하는 액정표시패널의 제조방법.
  38. 제 36 항에 있어서,
    상기 플라즈마 발생기는 상기 게이트패드 및 데이터패드 중 어느 하나의 패드 각각을 순차적으로 식각한 다음 나머지 패드 각각을 순차적으로 식각하는 것을 특징으로 하는 액정표시패널의 제조방법.
  39. 제 36 항에 있어서,
    상기 컬러필터 어레이 기판을 마스크로 이용하여 게이트패드 및 데이터패드의 투명도전막을 노출시키는 단계는
    상기 컬러필터 어레이 기판과 박막트랜지스터 어레이 기판이 합착된 다수개의 액정셀을 챔버에 삽입한 후 상기 챔버에 주입된 가스에 의해 생성된 플라즈마에 의해 상기 보호막을 식각하는 단계를 포함하는 것을 특징으로 하는 액정표시패널의 제조방법.
  40. 제 36 항에 있어서,
    상기 컬러필터 어레이 기판을 마스크로 이용하여 게이트패드 및 데이터패드의 투명도전막을 노출시키는 단계는
    상기 컬러필터 어레이 기판과 박막트랜지스터 어레이 기판이 합착된 다수개의 액정셀을 카세트에 적재한 후 다수개의 플라즈마 발생기를 이용하여 상기 게이트패드 및 데이터패의 투명도전막을 노출시키는 단계를 포함하는 것을 특징으로 하는 액정표시패널의 제조방법.
  41. 제 30 항에 있어서,
    상기 컬러필터 어레이 기판을 마스크로 이용하여 게이트패드 및 데이터패드의 투명도전막을 노출시키는 단계는
    상기 게이트패드 및 데이터패드 상에 형성된 보호막을 불산계열을 포함하는 식각가스를 이용하여 건식식각하는 단계를 포함하는 것을 특징으로 하는 액정표시패널의 제조방법.
  42. 제 41 항에 있어서,
    상기 식각가스는 SF6,CF4,CHF3,NF3,HF 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 액정표시패널의 제조방법.
KR20030071360A 2003-10-14 2003-10-14 액정표시패널 및 그 제조 방법 KR100583311B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR20030071360A KR100583311B1 (ko) 2003-10-14 2003-10-14 액정표시패널 및 그 제조 방법

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR20030071360A KR100583311B1 (ko) 2003-10-14 2003-10-14 액정표시패널 및 그 제조 방법
US10/963,925 US7166864B2 (en) 2003-10-14 2004-10-14 Liquid crystal display panel and fabricating method thereof
US11/643,653 US7501298B2 (en) 2003-10-14 2006-12-22 Liquid crystal display panel and fabricating method thereof

Publications (2)

Publication Number Publication Date
KR20050035643A KR20050035643A (ko) 2005-04-19
KR100583311B1 true KR100583311B1 (ko) 2006-05-25

Family

ID=34420645

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20030071360A KR100583311B1 (ko) 2003-10-14 2003-10-14 액정표시패널 및 그 제조 방법

Country Status (2)

Country Link
US (2) US7166864B2 (ko)
KR (1) KR100583311B1 (ko)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101067618B1 (ko) * 2004-06-29 2011-09-27 엘지디스플레이 주식회사 액정표시패널 및 그 제조방법
KR101146418B1 (ko) * 2004-11-08 2012-05-17 엘지디스플레이 주식회사 폴리 실리콘형 액정 표시 장치용 어레이 기판 및 그 제조방법
KR101127836B1 (ko) * 2005-06-30 2012-03-21 엘지디스플레이 주식회사 박막트랜지스터 기판의 제조 방법
KR100978260B1 (ko) * 2005-12-27 2010-08-26 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법
KR101166842B1 (ko) * 2005-12-29 2012-07-19 엘지디스플레이 주식회사 박막 트랜지스터 어레이 기판의 제조 방법 및 이를 이용한박막 트랜지스터 어레이 기판
JP2007183629A (ja) * 2005-12-29 2007-07-19 Samsung Electronics Co Ltd 薄膜トランジスタ表示基板及びその製造方法
KR20070112954A (ko) * 2006-05-24 2007-11-28 엘지.필립스 엘시디 주식회사 Tft 어레이 기판 및 그 제조방법
KR100795969B1 (ko) * 2006-07-11 2008-01-21 노바테크인더스트리 주식회사 패널의 박형화 장치 및 방법
TWI352430B (en) * 2006-10-14 2011-11-11 Au Optronics Corp Lcd tft array substrate and fabricating method the
TWI339757B (en) * 2007-10-22 2011-04-01 Au Optronics Corp Display device and method of manufacturing the same
TWI366724B (en) * 2007-12-05 2012-06-21 Hannstar Display Corp Liquid crystal display device and method of making the same
KR101389923B1 (ko) * 2008-04-21 2014-04-29 삼성디스플레이 주식회사 고개구율 어레이 기판, 액정 표시 장치 및 이들의 제조방법
KR20100075195A (ko) * 2008-12-24 2010-07-02 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR101159399B1 (ko) 2009-02-18 2012-06-28 엘지디스플레이 주식회사 박막트랜지스터 어레이기판 및 그의 제조방법
KR20120032904A (ko) * 2010-09-29 2012-04-06 삼성모바일디스플레이주식회사 유기 발광 표시 장치 및 그 제조 방법
KR101726634B1 (ko) * 2010-12-08 2017-04-13 엘지디스플레이 주식회사 박막 트랜지스터 기판의 제조 방법
KR101772702B1 (ko) * 2011-04-13 2017-08-30 엘지디스플레이 주식회사 액정표시장치의 제조방법
KR101960813B1 (ko) * 2011-10-31 2019-03-22 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법
KR101987688B1 (ko) * 2011-12-13 2019-06-12 엘지디스플레이 주식회사 어레이 기판의 제조방법
CN103123910B (zh) 2012-10-31 2016-03-23 京东方科技集团股份有限公司 阵列基板及其制造方法、显示装置
CN103887328B (zh) * 2012-12-21 2017-12-22 厦门天马微电子有限公司 薄膜晶体管阵列基板、液晶显示装置及制造方法
CN103219341B (zh) * 2013-04-03 2016-08-31 北京京东方光电科技有限公司 一种阵列基板及制备方法、显示装置
KR20150080825A (ko) * 2014-01-02 2015-07-10 삼성디스플레이 주식회사 표시 패널, 이를 포함하는 표시 장치 및 이의 제조 방법
KR20150125160A (ko) * 2014-04-29 2015-11-09 엘지디스플레이 주식회사 액정 디스플레이 장치와 이의 제조 방법
KR20160083597A (ko) * 2014-12-31 2016-07-12 엘지디스플레이 주식회사 산화물 박막 트랜지스터를 구비한 액정표시장치
CN104795407B (zh) * 2015-04-23 2016-02-24 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示面板、显示装置
KR20170029681A (ko) * 2015-09-07 2017-03-16 삼성디스플레이 주식회사 액정 표시 장치 및 그 제조방법
CN105789119B (zh) * 2016-05-20 2019-01-22 武汉华星光电技术有限公司 阵列基板及其制作方法
CN107946320A (zh) * 2017-11-28 2018-04-20 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示面板和显示装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3590433B2 (ja) 1995-03-17 2004-11-17 セイコーエプソン株式会社 液晶パネルの製造方法
JP2000002886A (ja) 1998-06-16 2000-01-07 Mitsubishi Electric Corp 液晶表示装置の製造方法
JP2001154221A (ja) 1999-11-25 2001-06-08 Nec Kagoshima Ltd アクティブマトリクス型液晶表示パネルの製造方法
KR100499371B1 (ko) * 2002-04-17 2005-07-04 엘지.필립스 엘시디 주식회사 박막 트랜지스터 어레이 기판 및 그 제조 방법
US6897099B2 (en) * 2002-07-23 2005-05-24 Lg. Philips Lcd Co., Ltd. Method for fabricating liquid crystal display panel
KR100556701B1 (ko) * 2003-10-14 2006-03-07 엘지.필립스 엘시디 주식회사 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법
US7336336B2 (en) * 2003-10-14 2008-02-26 Lg. Philips Co. Ltd. Thin film transistor array substrate, method of fabricating the same, liquid crystal display panel having the same and fabricating method thereof
US7084347B2 (en) * 2004-12-17 2006-08-01 General Electric Company Abrasion resistant electrical wire

Also Published As

Publication number Publication date
US7501298B2 (en) 2009-03-10
US7166864B2 (en) 2007-01-23
US20050077524A1 (en) 2005-04-14
KR20050035643A (ko) 2005-04-19
US20070218577A1 (en) 2007-09-20

Similar Documents

Publication Publication Date Title
US8652886B2 (en) Thin film transistor array substrate for a display panel and a method for manufacturing a thin film transistor array substrate for a display panel
US7056777B2 (en) Thin film transistor array substrate, manufacturing method thereof, and mask
US7749823B2 (en) Thin film transistor substrate of horizontal electric field type liquid crystal display device and fabricating method thereof
JP4612539B2 (ja) 液晶表示装置及びその製造方法
JP4537946B2 (ja) 液晶表示装置及びその製造方法
US7351623B2 (en) Liquid crystal display device and fabricating method thereof
KR101121620B1 (ko) 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법
US7411217B2 (en) Thin film transistor array substrate and manufacturing method of the same
US7525120B2 (en) Thin film transistor array substrate and method of fabricating the same
US7202116B2 (en) Thin film transistor substrate for display device and fabricating method thereof
CN100378522C (zh) 用于显示装置的薄膜晶体管阵列板的制造方法
US7773190B2 (en) Liquid crystal display panel and fabricating method thereof
US7935579B2 (en) Thin film transistor array substrate and method for fabricating the same
US7220611B2 (en) Liquid crystal display panel and fabricating method thereof
KR101086478B1 (ko) 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법
DE102005056703B4 (de) TFT - Arraysubstrat und zugehöriges Herstellungsverfahren
JP4180575B2 (ja) 液晶表示装置および液晶表示装置の製造方法
JP4499337B2 (ja) 2層構造のソース電極及びドレイン電極を有する液晶表示素子及びその製造方法
US9018053B2 (en) TFT array substrate and the fabrication method thereof for preventing corrosion of a pad
KR101002347B1 (ko) 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법
KR100726090B1 (ko) 박막 트랜지스터 어레이 기판 및 그 제조 방법
US7910928B2 (en) TFT array substrate and method for fabricating the same
JP4619997B2 (ja) 液晶表示装置とその製造方法
JP4280727B2 (ja) 液晶表示装置用アレイ基板の製造方法
KR100566816B1 (ko) 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment
FPAY Annual fee payment
FPAY Annual fee payment

Payment date: 20150429

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160428

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170413

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee