JP2001051297A

JP2001051297A - アレイ基板及びその製造方法

Info

Publication number: JP2001051297A
Application number: JP22458999A
Authority: JP
Inventors: Shigehiro Uesono; 重広上園
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-08-06
Filing date: 1999-08-06
Publication date: 2001-02-23

Abstract

(57)【要約】【課題】平面表示装置用のアレイ基板及びその製造
方法において、マスクパターンの位置合わせズレに起因
する容量変動や開口率の低下を防止することができ、大
型かつ高精細の平面表示装置にあっても良好な表示特性
を確保できるものを提供する。【解決手段】逆スタガ・バックチャネル型のＴＦＴ７を
形成する製造方法にあって、ＴＦＴ７の半導体膜２６、
低抵抗半導体膜２７、ソース電極２３及びドレイン電極
２２を形成するための島状のパターンを一括して形成す
る。これを覆う平坦化膜４には、ＴＦＴ７のバックチャ
ネル部５５相当個所を露出させるスルーホール４１を設
けておく。そして、平坦化膜４上に画素電極５２等のＩ
ＴＯ膜パターンを形成した後、これに用いたレジストパ
ターン、またはＩＴＯ膜パターンそのものをマスクとし
たエッチングにより、谷溝状のバックチャネル部５５を
形成し、ＴＦＴ７を完成させる。以上の方法によりパタ
ーニング数を少なくできる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置等の
平面表示装置に用いられるアレイ基板及びその製造方法
に関する。特には、薄膜トランジスタ及び平坦化膜を備
えたアレイ基板に関する。

【０００２】

【従来の技術】近年、ＣＲＴディスプレイに代わる平面
型の表示装置が盛んに開発されており、中でも液晶表示
装置は軽量、薄型、低消費電力等の利点から特に注目を
集めている。

【０００３】例えば、各表示画素毎にスイッチ素子が配
置されたアクティブマトリクス型の液晶表示装置を例に
とり説明する。アクティブマトリクス型液晶表示装置
は、アレイ基板と対向基板との間に配向膜を介して液晶
層が保持されて成っている。アレイ基板は、ガラスや石
英等の透明絶縁基板上に複数本の信号線と走査線とが格
子状に配置され、各交点部分にアモルファスシリコン
（以下、ａ-Ｓｉ:Ｈと略称する。）等の半導体薄膜を用
いた薄膜トランジスタ（以下、ＴＦＴと略称する。）が
接続されている。そしてＴＦＴのゲート電極は走査線
に、ドレイン電極は信号線にそれぞれ電気的に接続さ
れ、さらにソース電極は画素電極を構成する透明導電材
料、例えばＩＴＯ(Indium-Tin-Oxide)に電気的に接続さ
れている。アレイ基板上には、必要に応じて、上面の凹
凸を少なくするための平坦化膜が配置される。

【０００４】対向基板は、ガラス等の透明絶縁基板上に
ＩＴＯから成る対向電極が配置されている。

【０００５】ここで、カラー表示を実現するのであれ
ば、カラーフィルタ層が対向基板またはアレイ基板上に
あって少なくとも画素電極に対応する個所に配置され
る。また、両基板の間には、これら基板の間の間隔を一
定にするための多数のスペーサが配置される。

【０００６】

【発明が解決しようとする課題】上記のアレイ基板は、
複数回にわたる成膜及びパターニングにより作成される
が、パターニングに際して、既に形成されたパターンと
マスクパターンとの間のある程度の位置ずれ（マスクず
れ）は避けられない。このようなマスクずれは上下配線
パターン間における寄生容量の変動、及び、開口率の低
下を招く。寄生容量の変動は、特に、大型かつ高精細の
平面表示装置にあって、表示特性を損なう。寄生容量の
変動がないように、マスクずれを考慮した設計マージン
を大きくするならば、さらに開口率の低下を招く。

【０００７】また、カラーフィルタを対向基板に設ける
のが一般的であったが、この場合、基板間の位置合わせ
ズレによる開口率の低下や表示特性の低下が生じてい
た。一方、アレイ基板上にカラーフィルタを形成する場
合にも、アレイ基板製造工程が複雑化して製造歩留りを
低下させるという問題があった。

【０００８】本発明は、上記問題点に鑑みなされたもの
であり、平面表示装置用のアレイ基板及びその製造方法
において、マスクパターンの位置合わせズレに起因する
容量変動や開口率の低下を充分に防止することができ、
大型かつ高精細の平面表示装置にあっても良好な表示特
性を確保できるものを提供するものである。

【０００９】

【課題を解決するための手段】本発明の請求項１のアレ
イ基板は、基板上に略平行に配列される複数の走査線
と、これに略直交する複数の信号線と、マトリクス状に
配列される複数の画素電極と、これら画素電極ごとに配
置されるスイッチング素子としての薄膜トランジスタを
備え、前記走査線、及び前記薄膜トランジスタのゲート
電極を含む下層配線パターンと、この下層配線パターン
を被覆する第１絶縁膜と、この第１絶縁膜を介して前記
ゲート電極上に配置される、前記薄膜トランジスタの半
導体膜と、前記信号線、及び前記薄膜トランジスタのソ
ース及びドレイン電極を含む上層配線パターンと、少な
くとも前記薄膜トランジスタを覆う第２絶縁膜と、この
第２絶縁膜を貫き前記画素電極を前記ソース電極に電気
的に接続するソース電極上のスルーホールとを備えた、
アクティブマトリクス型平面表示装置用のアレイ基板に
おいて、前記ソース電極の端面と前記ドレイン電極の端
面との間の領域で前記半導体膜を露出させるバックチャ
ネル部と、前記第２絶縁膜を貫き前記バックチャネル部
に連続する、バックチャネル部のスルーホールとを備え
ることを特徴とする。

【００１０】上記構成によると、画素領域中のパターン
を形成するためのパターニング及びマスクパターンの数
を少なくすることができる。したがって、マスクずれに
起因する寄生容量の変動及び開口率の低下を抑えること
ができる。

【００１１】請求項４の発明は、基板上に配置される走
査線及びゲート電極と、この上に配置されるゲート絶縁
膜、この上に配置される半導体膜、前記半導体膜に電気
的に接続されるソース電極及びドレイン電極とを含む薄
膜トランジスタと、前記ドレイン電極から導出されて前
記走査線と略直交する信号線と、少なくとも前記薄膜ト
ランジスタを覆う平坦化膜と、前記平坦化膜を貫き前記
ソース電極の上面を露出させる導通用スルーホールと、
前記導通用スルーホールによって前記ソース電極から電
気的に導通される画素電極とを備えた表示装置用アレイ
基板の製造方法において、前記走査線及びゲート電極、
及び、前記ゲート絶縁膜を形成した後において、前記半
導体膜のための半導体層、及び、前記ソース電極及びド
レイン電極及び前記信号線のための金属層を堆積する工
程と、前記薄膜トランジスタ、及び、前記信号線を形成
するために、これら半導体層及び金属層を、同一のマス
クパターンに基づいてパターニングする工程と、前記平
坦化膜を成膜した後、前記導通用スルーホールを形成す
るとともに、前記薄膜トランジスタのバックチャネル部
の個所を露出させるエッチング用スルーホールを形成す
る工程と、前記画素電極を含む導電層パターンを形成す
る工程と、これに引き続き、前記エッチング用スルーホ
ールからのエッチングにより前記バックチャネル部を作
成して前記ＴＦＴを完成させる工程とを備えることを特
徴とするアレイ基板の製造方法。

【００１２】

【発明の実施の形態】本発明の実施例について図１〜７
を用いて説明する。

【００１３】図１は、実施例のアレイ基板の要部を模式
的に示す部分平面図である。また、図２〜４は、それぞ
れ、ＴＦＴ形成部（図１のＡ−Ａ線の個所）、補助容量
形成部（図１のＢ−Ｂ線の個所）、及び走査線パッド形
成部（図１のＣ−Ｃ線の個所）を模式的に示す断面斜視
図である。

【００１４】実施例のアレイ基板１０においては、８０
０×３本の信号線２１と、６００本の走査線１１が互い
に直交するように配列される。走査線１１及びゲート電
極１１ａを含む下層の金属配線パターンは、例えばモリ
ブデン−タングステン(Mo-W)により形成され、全体が第
１ゲート絶縁膜１５により覆われる。

【００１５】信号線２１と走査線１１とにより区画され
る画素開口ごとにおいて、信号線２１と走査線１１との
交差部近傍に、スイッチング素子としてのＴＦＴ７が配
置される。ＴＦＴ７は、図２に示すように、逆スタガ・
バックチャネル型である。すなわち、ガラス基板１８上
のゲート電極１１ａの上方に、ゲート絶縁膜１５，２５
及び半導体膜２６を介して、谷溝状のバックチャネル部
５５が位置し、このバックチャネル部５５を挟んで、ソ
ース電極２３及びドレイン電極２２が配置される。ここ
で、チャネル保護膜は設けられず、半導体膜２６が直
接、バックチャネル部５５に露出している。

【００１６】より詳しく述べると、走査線１１の延在部
がＴＦＴ７のゲート電極１１ａをなしており、このゲー
ト電極１１ａを覆う個所に、第１及び第２ゲート絶縁膜
１５，２５を介して、アモルファスシリコン（ａ-Ｓｉ:
Ｈ）からなる半導体膜２６が配置される。この半導体膜
２６の上には、バックチャネル部５５の底面に相当する
個所を除き、リンドープアモルファスシリコン（ｎ^＋ａ
-Ｓｉ:Ｈ）からなる低抵抗半導体膜２７が積層配置され
る。さらにこの上には、金属アルミニウム(Al)層を上下
の金属モリブデン(Mo)層で挟み込んだ三層金属膜から成
る、ソース電極２３及びドレイン電極２２が配置され
る。

【００１７】これらソース電極２３及びドレイン電極２
２と、信号線２１とを含む上層の金属配線パターンは、
全体が、絶縁性の樹脂から成る平坦化膜４により覆われ
る。なお、平坦化膜４は、着色パターンを形成したイン
ク受容層４５とその上の透明保護膜４６とよりなる。

【００１８】平坦化膜４の上には、画素開口ごとにＩＴ
Ｏ層からなる画素電極５２が配され、また、少なくとも
ＴＦＴ７の領域に、信号線２１及びドレイン電極２２の
輪郭に略一致するＩＴＯ膜５１が配される。

【００１９】平坦化膜４中には、ソース電極２３を覆う
個所、及び、ＴＦＴ７のバックチャネル部５５に相当す
る個所に、それぞれスルーホール４２，４１が設けられ
る。ソース電極２３上のスルーホール４２は、画素電極
５２により覆われ、これによりソース電極２３と画素電
極５２とが電気的に接続される。

【００２０】一方、バックチャネル部５５相当個所のス
ルーホール４１は、ＩＴＯ層により覆われておらず、後
述するように、バックチャネル部５５を形成するエッチ
ングを行うためのものである。平坦化膜４の形成より後
に、このスルーホール４１からのエッチングにより、バ
ックチャネル部５５を形成する個所の金属層、及び、低
抵抗半導体層を除去する。

【００２１】次に図５〜９及び図１〜４を参照して、ア
レイ基板１０、及びその製造工程の詳細について説明す
る。

【００２２】(1) 第１のパターニングガラス基板１８上に、スパッタ法によりモリブデン−タ
ングステン合金膜（ＭｏＷ膜）を２３０ｎｍ堆積させ
る。そして、第１のマスクパターンを用いるパターニン
グにより、走査線１１、その延在部からなるゲート電極
１１ａ、及び、走査線１１と略同数の補助容量線１２を
形成する（図２〜３の下部参照）。同時に、アレイ基板
１０の接続用周縁部１０ａに走査線接続パッド１１ｂを
形成する（図１、及び図４の下部参照）。

【００２３】(2) 第２のパターニングＣＶＤ法により、第１ゲート絶縁膜１５をなす３５０ｎ
ｍ厚の酸化シリコン膜を堆積し、さらに、第２ゲート絶
縁膜２５をなす５０ｎｍ厚の窒化シリコン膜、ＴＦＴ７
の半導体膜２６を作成するための２５０ｎｍ厚のアモル
ファスシリコン（ａ-Ｓｉ:Ｈ）層、及び、低抵抗半導体
膜２７を作成するための５０ｎｍ厚のリンドープアモル
ファスシリコン（ｎ^＋ａ-Ｓｉ:Ｈ）層を、大気に曝すこ
となく連続して成膜する。

【００２４】この後、スパッタ法により、２５ｎｍ厚の
Ｍｏ層、３５０ｎｍ厚のＡｌ層、及び、５０ｎｍ厚のＭ
ｏ層からなる三層金属膜を堆積する。

【００２５】そして、第２のマスクパターンを用いて、
上記の窒化シリコン膜、ａ-Ｓｉ:Ｈ層、ｎ^＋ａ-Ｓｉ:Ｈ
層、及び三層金属膜を一括してパターニングする。この
パターニングにより、信号線２１と、信号線２１から延
在するドレイン電極２２と、未だドレイン電極２２に連
続したままのソース電極２３とを作成する（図５の左下
部参照）。この際、三層金属膜については、リン酸、酢
酸及び硝酸及び水からなる混酸を用いたウェットエッチ
ングを行う。一方、窒化シリコン膜、ａ-Ｓｉ:Ｈ層、ｎ
^＋ａ-Ｓｉ:Ｈ層については、ＳＦ_６、酸素（Ｏ_２）及び
塩化水素（ＨＣｌ）からなる混合ガスを用いたプラズマ
エッチングを行う。

【００２６】第２のパターニングの際、隣合う信号線２
１間の個所で補助容量線１２を覆う、補助容量形成用の
フロートパターン２４が、同時に作成される（図５の右
下部参照）。また、図には示さないが、アレイ基板１０
の周縁接続領域においては、信号線２１から引き出され
た信号線パッド（信号線２１からの引き出し線を含む）
が同時に作成される。

【００２７】(3) 第３のパターニング第３のマスクパターンを用いて、走査線パッド部１１ｂ
の上面を露出させるスルーホール３１を作成する（図４
参照）。この際、バッファードフッ酸（ＢＨＦ）を用い
るウェットエッチングにより、走査線パッド部１１ｂ上
の第１ゲート絶縁膜１５を除去する。

【００２８】(4) 第４のパターニング（図５）インク受容層４５となる硬化性樹脂材料を乾燥後膜厚が
約１μｍの厚さになるよう均一に塗布する。プリベーク
の後、パターン露光及び熱処理により、露光個所につい
て、インクが吸収されにくくなるよう疎水化を行う。次
いで、インクジェット法により、所定領域ごとの疎水化
されていない個所に、レッド（Ｒ）、グリーン（Ｇ）、
及びブルー（Ｂ）の各色の染料を吐出して着色を行う。
乾燥後、熱処理により硬化性樹脂材料を硬化させて、着
色パターンを含むインク受容層４５を得る。

【００２９】この後、インク受容層４５を保護する透明
保護膜４６を形成する。詳しくは、感光剤を含むアクリ
ル樹脂（ＪＳＲ社製オプトマーＳＳ６６９９Ｇ）を、ス
ピンナーにより均一に塗布し、光照射により硬化する。
そして、安定のために熱を加えてアニール処理を行う。
透明保護膜４６としては、他の材料でも、透明性を有
し、この後に行う、画素電極形成プロセス、配向膜形成
プロセス等に耐性があるものであれば使用可能である。
また、場合によっては、透明保護膜４６を省略すること
もできる。

【００３０】この後、第４のマスクパターンを用いるパ
ターニングにより、インク受容層４５及び保護膜４６か
らなる平坦化膜４中に、ＴＦＴのバックチャネル部５５
を形成する個所を露出させるための溝状のスルーホール
４１と、ソース電極２１上面を露出させるスルーホール
４２と、フロートパターン２４の上面の一部を露出させ
るスルーホール４３とを同時に作成する。さらに、これ
らスルーホール４１〜４３の形成と同時に、アレイ基板
１０の周縁接続領域１０ａの全体において、平坦化膜４
を除去する。この結果、走査線パッド部上のスルーホー
ル３１から、走査線パッド部１１ｂの上面が露出する。
また、図には示さないが、同時に、信号線２１から引き
出された信号線パッドも露出する。

【００３１】このパターニングには、ＣＦ_４ガスと酸素
ガスとの混合ガスによるドライエッチングを用いた。

【００３２】(5) 第５のパターニング（図６及び７）スパッタ法により４０ｎｍ厚のＩＴＯ層を堆積する。こ
の際、基板温度を１５０℃以下にし、かつ、水（Ｈ
_２Ｏ）を導入することにより、アモルファスのＩＴＯ膜
が形成されるようにする。

【００３３】第５のマスクパターンを用いるパターニン
グにより、まず、信号線２１及びドレイン電極２２の輪
郭と略一致する保護ＩＴＯ膜５１と、画素電極５２とを
作成する。このパターニングの際、アレイ基板１０の周
縁接続領域においては、各走査線パッド１１ｂを覆うパ
ッド部ＩＴＯ膜５３（図４及び図１参照）と、各信号線
パッドをそれぞれ覆うパッド部ＩＴＯ膜とが形成され
る。この際のエッチングには、界面活性剤入りの３％シ
ュウ酸水溶液を用いた。ＩＴＯ層がパターニングされた
直後の様子を、図６に示す。

【００３４】次いで、ＴＦＴのバックチャネル部５５を
形成するためのエッチングを行う。すなわち、ドレイン
電極２２とソース電極２３とを分離してＴＦＴ７を完成
するように、溝状に、三層金属膜（Mo/Al/Mo)及びｎ^＋
ａ-Ｓｉ:Ｈ層を除去する。

【００３５】この際、三層金属膜（Mo/Al/Mo)は、上記
第３のパターニングと同様、リン酸、酢酸及び硝酸から
なる混酸を用いたウェットエッチングにより除去する。
一方、ｎ^＋ａ-Ｓｉ:Ｈ層は、ＳＦ_６、及び酸素（Ｏ_２）
からなる混合ガスを用いて除去する。

【００３６】このエッチングの結果、通常、図中に示す
ように、バックチャネル部５５の底面相当個所のａ-Ｓ
ｉ:Ｈ層は、部分的にエッチングされて厚さが減少す
る。ｎ^＋ａ-Ｓｉ:Ｈ層を除去するための上記ドライエッ
チングの時間は、バックチャネル部５５のｎ^＋ａ-Ｓｉ:
Ｈ層を完全に除去でき、かつ、ａ-Ｓｉ:Ｈ層はＴＦＴの
チャネル部活性層として充分な厚さが残る範囲に設定さ
れる。

【００３７】以上のパターニングの完了後にレジスト６
を除去するが、レジスト剥離性を良くするために、酸素
（Ｏ_２）を用いるアッシングを行う。このようなアッシ
ングにより、画素電極５２の周囲などの、ＩＴＯ膜が配
置されない個所において有機樹脂から成る平坦化膜４の
厚さが減じられる。したがって、画素電極５２などのＩ
ＴＯ膜パターンの輪郭に沿って多少の段差５６が形成さ
れる。

【００３８】このアッシングの際、信号線２１の上方に
は信号線２１と輪郭が略一致する保護用のＩＴＯ膜５１
が配置されているため、アッシングの際に信号線２１上
の平坦化膜４が浸食されることはなく、したがって、信
号線２１の損傷が確実に防止されている。

【００３９】レジスト６の除去の後、２３０℃、３０分
間のアニールにより、ＩＴＯ膜をアモルファス状態から
微結晶状態に変換する。このアニールにより、同時に、
ＴＦＴ特性が安定化される。

【００４０】次に本発明の変形例について説明する。

【００４１】変形例では、上記第５のパターニングの工
程中、ＩＴＯ膜のパターニングの後（図６に示す状態以
降）の工程を以下のように行う。その他は実施例と全く
同様である。

【００４２】ＩＴＯ膜のパターニングの直後、まずレジ
スト６を剥離し、アニールを加えてＩＴＯ膜を微結晶状
態に変換する。そして、このＩＴＯ膜のパターン５１〜
５３をマスクとして、上記と同様のウェットエッチング
及びドライエッチングにより、バックチャネル部５５を
形成する。

【００４３】ＩＴＯ膜のパターン５１〜５３をマスクと
することについて、以下に、より詳しく述べる。

【００４４】エッチング用スルーホール４１の個所には
ＩＴＯ膜が配置されていないため、露出する三層金属膜
及びその下方のｎ^＋ａ-Ｓｉ:Ｈ層がエッチングを受けて
バックチャネル部５５が形成される。しかし、ソース電
極２３上面を露出させるスルーホール４２の個所、及
び、走査線パッド部１１ｂを露出させるスルーホール３
１の個所は、それぞれ画素電極５２及びパッド用ＩＴＯ
膜５３により覆われているため、これらスルーホール４
２，３１の個所の金属膜はエッチングを受けない。

【００４５】また、周縁接続領域における、走査線パッ
ド１１ａ及び信号線パッドもパッド用ＩＴＯ膜５３によ
り覆われているため金属膜がエッチングを受けることが
ない。さらに、信号線２１の上方には、必ず、平坦化膜
４に加えて、保護ＩＴＯ膜５１が存在するため、信号線
２１のエッチング液による損傷は確実に防止される。

【００４６】このような変形例の方法であると、レジス
ト６を剥離するためには酸素（Ｏ_２）を用いるアッシン
グを行う必要がなく、したがって、画素電極５２などの
ＩＴＯ膜パターンの輪郭に沿って段差５６が形成される
こともない。

【００４７】以上に説明した実施例及び変形例のアレイ
基板の製造方法によれば、画素領域の配線パターンにつ
いては、４回のみのパターニングにより形成することが
できる。そのため、パターニング数が少ない分だけ、マ
スクパターンの位置合わせズレに起因する容量変動や開
口率の低下を少なくすることができる。また、アレイ基
板の製造効率を向上し、製造コストを低減することが可
能となる。

【００４８】さらに、信号線２１の下方には、信号線２
１と輪郭が略一致する第２ゲート絶縁膜（窒化シリコン
膜）、ａ-Ｓｉ:Ｈ層、及びｎ^＋ａ-Ｓｉ:Ｈ層が必ず存在
する構成であるため、信号線２１と走査線１１との交差
領域における容量形成及びその変動が抑制されている。

【００４９】また、カラーフィルタがアレイ基板１０上
の平坦化膜４中に含まれるため、対向基板上にカラーフ
ィルタを設ける場合のような基板組立の位置合わせズレ
に起因する問題が生じない。特に、カラーフィルタとの
位置合わせズレを吸収するためのマージンを採る必要が
ないので、その分だけ開口率を大きくすることができ
る。

【００５０】上記実施例においては、信号線２１の上方
のＩＴＯ膜５１が信号線２１と導通しないものとして説
明したが、適当な間隔でコンタクトホールを設けて信号
線２１と導通させることにより、冗長配線構造とするこ
ともできる。例えば、信号線２１と走査線１１との交差
領域ごとにコンタクトホールを設ける構造とすることが
できる。

【００５１】上記実施例において、画素電極等を構成す
る導電膜について、ＩＴＯからなるとして説明したが、
ＩＺＯ(Indium-Zinc-Oxide)等であっても良く、反射型
の液晶表示装置に用いるアレイ基板である場合には、不
透明材料からなるものであっても良い。

【００５２】

【発明の効果】平面表示装置用のアレイ基板及びその製
造方法において、マスクパターンの位置合わせズレに起
因する容量変動や開口率の低下を防止することができ、
大型かつ高精細な平面表示装置にあっても良好な表示特
性を確保できるものを提供する。

【図面の簡単な説明】

【図１】実施例のアレイ基板の要部を模式的に示す部分
平面図である。

【図２】実施例のアレイ基板のＴＦＴ形成部（図１のＡ
−Ａ線の個所）を模式的に示す断面斜視図である。

【図３】実施例のアレイ基板の補助容量形成部（図１の
Ｂ−Ｂ線の個所）を模式的に示す断面斜視図である。

【図４】実施例のアレイ基板の走査線パッド形成部（図
１のＣ−Ｃ線の個所）を模式的に示す断面斜視図であ
る。

【図５】実施例のアレイ基板を製造する際の、第４のパ
ターニング後の様子を示す、要部縦断面図である。

【図６】実施例のアレイ基板を製造する際の、第５のパ
ターニング中の様子を示す、要部縦断面図である。

【図７】実施例のアレイ基板を製造する際の、第５のパ
ターニング後の様子を示す、要部縦断面図である。

【符号の説明】

10 アレイ基板 11 走査線 11a 走査線から延在されたゲート電極 11b 走査線外周部のパッド部 12 補助容量線 21 信号線 22 信号線から延在されたドレイン電極 23 ソース電極 24 補助容量形成用のフロートパターン 15 第１ゲート絶縁膜 25 第２ゲート絶縁膜 26 ＴＦＴの半導体膜 27 低抵抗半導体膜 31 パッド部上で第１ゲート絶縁膜を貫くスルーホール４平坦化膜 41 バックチャネルをエッチングするためのスルーホー
ル 42 ソース電極と画素電極とを導通するためのスルーホ
ール 43 フロートパターンと画素電極とを導通するためのス
ルーホール 45 インク受容層（平坦化膜の下層） 46 樹脂保護膜（平坦化膜の上層） 51 信号線と輪郭が略一致する保護ＩＴＯ膜 52 画素電極 53 パッド用ＩＴＯ膜 55 ＴＦＴのバックチャネル部６レジスト７ＴＦＴ

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６１９Ａ 21/336 ６２７ＡＦターム(参考） 2H092 GA17 GA25 GA29 HA28 JA24 JA37 JA39 JA41 JA46 JB22 JB31 JB58 JB69 KA05 MA07 MA12 MA18 MA19 MA29 NA01 NA07 NA25 NA27 PA01 PA08 5C094 AA03 AA05 AA10 AA14 AA43 AA44 AA48 AA55 BA03 BA43 CA19 CA24 DA13 DB04 EA04 EA05 EA07 EA10 EB02 ED02 FA01 FA02 FB12 FB14 FB15 GB10 5F110 AA18 BB01 CC07 DD02 EE04 EE14 EE44 FF02 FF03 FF09 FF29 GG02 GG15 GG24 HK03 HK04 HK09 HK16 HK22 HK33 HM18 NN73 QQ01 QQ09 QQ19

Claims

【特許請求の範囲】

【請求項１】基板上に略平行に配列される複数の走査線
と、これに略直交する複数の信号線と、マトリクス状に
配列される複数の画素電極と、これら画素電極ごとに配
置されるスイッチング素子としての薄膜トランジスタを
備え、前記走査線、及び前記薄膜トランジスタのゲート電極を
含む下層配線パターンと、この下層配線パターンを被覆
する第１絶縁膜と、この第１絶縁膜を介して前記ゲート
電極上に配置される、前記薄膜トランジスタの半導体膜
と、前記信号線、及び前記薄膜トランジスタのソース及
びドレイン電極を含む上層配線パターンと、少なくとも
前記薄膜トランジスタを覆う第２絶縁膜と、この第２絶
縁膜を貫き前記画素電極を前記ソース電極に電気的に接
続するソース電極上のスルーホールとを備えた、アクテ
ィブマトリクス型平面表示装置用のアレイ基板におい
て、前記ソース電極の端面と前記ドレイン電極の端面との間
の領域で前記半導体膜を露出させるバックチャネル部
と、前記第２絶縁膜を貫き前記バックチャネル部に連続す
る、バックチャネル部のスルーホールとを備えることを
特徴とするアレイ基板。
【請求項２】前記第２絶縁膜が平坦化膜であることを特
徴とする請求項１記載のアレイ基板。
【請求項３】前記第２絶縁膜が、所定領域ごとに着色さ
れた着色膜を含むことを特徴とする請求項１記載のアレ
イ基板。
【請求項４】基板上に配置される走査線及びゲート電極
と、この上に配置されるゲート絶縁膜、この上に配置される
半導体膜、前記半導体膜に電気的に接続されるソース電
極及びドレイン電極とを含む薄膜トランジスタと、前記ドレイン電極から導出されて前記走査線と略直交す
る信号線と、少なくとも前記薄膜トランジスタを覆う平坦化膜と、前記平坦化膜を貫き前記ソース電極の上面を露出させる
導通用スルーホールと、前記導通用スルーホールによって前記ソース電極から電
気的に導通される画素電極とを備えた表示装置用アレイ
基板の製造方法において、前記走査線及びゲート電極、及び、前記ゲート絶縁膜を
形成した後において、前記半導体膜のための半導体層、
及び、前記ソース電極及びドレイン電極及び前記信号線
のための金属層を堆積する工程と、前記薄膜トランジスタ、及び、前記信号線を形成するた
めに、これら半導体層及び金属層を、同一のマスクパタ
ーンに基づいてパターニングする工程と、前記平坦化膜を成膜した後、前記導通用スルーホールを
形成するとともに、前記薄膜トランジスタのバックチャ
ネル部に相当する個所を露出させるエッチング用スルー
ホールを形成する工程と、前記画素電極を含む導電層パターンを形成する工程と、これに引き続き、前記エッチング用スルーホールからの
エッチングにより、前記バックチャネル部に相当する個
所で前記金属層を除去し前記半導体層を露出させて前記
ＴＦＴを完成させる工程とを備えることを特徴とするア
レイ基板の製造方法。
【請求項５】前記エッチング用スルーホールからのエッ
チングの際に、前記導電層パターンを形成するためのレ
ジストパターン、または、前記導電層パターンをマスク
としてエッチングを行うことを特徴とする請求項４記載
のアレイ基板の製造方法。