KR100634919B1 - 표시 장치용 배선 기판 및 그 제조 방법 - Google Patents

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Abstract

반투과형의 액정 표시 장치 및 그 제조 방법에 있어서, 접속 불량 등을 발생시키지 않고 공정 부담 및 제조 비용을 저감할 수 있는 장치 및 방법을 제공한다. 두께가 두꺼운 수지막(5) 및 이것을 관통하는 상층 컨택트 홀(51)의 형성 후에, 하나의 레지스트 패턴(8) 아래에, 게이트 절연막(15)을 관통하는 하층 컨택트 홀(41)의 작성과, 투명 화소 전극 형성을 위한 ITO막의 패터닝을 일괄하여 행한다. 상세하게는, ITO막의 퇴적 후에 레지스트 패턴(8)을 형성할 때, 패드용 배선(14a)의 단부에서는 상층 컨택트 홀(51)의 내연보다 내측에, 사이드 에칭 치수 및 마진분 만큼 직경이 더 작은 개구(81)를 형성한다. 그리고, (1) 레지스트 패턴(8)을 따른 ITO막의 패터닝, (2) 완충된 불산 등의 에칭액에 의한 하층 컨택트 홀(41)의 작성, 및 (3) ITO막의 「차양 형상 부분」(6a)의 제거라는 3 단계의 에칭을 행한다.
Figure 112003010881780-pat00001
광 반사성, EL 소자, 패턴 마스크, 패터닝

Description

표시 장치용 배선 기판 및 그 제조 방법{PRINTED CIRCUIT BOARD FOR DISPLAY DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 실시예 1의 제조 방법의 주요부에 대하여 설명하기 위한 부분 적층 단면도에 의한 모식적인 공정도.
도 2는 실시예 1의 어레이 기판에 대한 모식적인 평면도.
도 3은 실시예 1의 어레이 기판을 포함하는 표시 패널에 대한 화소 부분의 모식적인 적층 단면도.
도 4는 실시예 1의 어레이 기판을 포함하는 표시 패널에 대한 주연부(周緣部)의 모식적인 적층 단면도.
도 5는 실시예 1의 배선 기판의 제조 방법에서의 제1 패터닝 후의 모습을 모식적으로 도시하는 주요부 평면도.
도 6은 실시예 1의 배선 기판의 제조 방법에서의 제3 패터닝 후의 모습을 모식적으로 도시하는 주요부 평면도.
도 7은 실시예 1의 배선 기판의 제조 방법에서의 제5 패터닝의 제1 에칭 종료 후의 모습을 모식적으로 도시하는 주요부 평면도.
도 8은 실시예 1의 배선 기판의 제조 방법에서의 제5 패터닝 완료 후의 모습을 모식적으로 도시하는 주요부 평면도.
도 9는 실시예 1의 배선 기판의 제조 방법에서의 제6 패터닝 후의 모습을 모식적으로 도시하는 주요부 평면도.
도 10은 비교예 1의 배선 기판의 제조 방법에 대하여 설명하기 위한 도 1에 대응하는 모식적인 공정도.
도 11은 실시예 2의 제조 방법의 주요부에 대하여 설명하기 위한 부분 적층 단면도에 의한 모식적인 공정도.
도 12는 실시예 2의 어레이 기판에 대한 모식적인 평면도.
도 13은 실시예 2의 어레이 기판을 포함하는 표시 패널에 대한 화소 부분의 모식적인 적층 단면도.
도 14는 실시예 2의 어레이 기판을 포함하는 표시 패널에 대한 주연부의 모식적인 적층 단면도.
도 15는 실시예 2의 배선 기판의 제조 방법에서의 제1 패터닝 후의 모습을 모식적으로 도시하는 주요부 평면도.
도 16은 실시예 2의 배선 기판의 제조 방법에서의 제3 패터닝 후의 모습을 모식적으로 도시하는 주요부 평면도.
도 17은 실시예 2의 배선 기판의 제조 방법에서의 제5 패터닝의 제1 에칭 종료 후의 모습을 모식적으로 도시하는 주요부 평면도.
도 18은 실시예 2의 배선 기판의 제조 방법에서의 제5 패터닝 완료 후의 모습을 모식적으로 도시하는 주요부 평면도.
도 19는 실시예 2의 배선 기판의 제조 방법에서의 제6 패터닝 후의 모습을 모식적으로 도시하는 주요부 평면도.
도 20은 비교예 2의 배선 기판의 제조 방법에 대하여 설명하기 위한 도 11에 대응하는 모식적인 공정도.
도 21은 실시예 3의 배선 기판의 제조 방법에 대하여 주요부를 설명하기 위한 모식적인 공정도.
도 22는 실시예 4의 배선 기판의 제조 방법에 대하여 주요부를 설명하기 위한 모식적인 공정도.
도 23은 실시예 5의 배선 기판의 제조 방법에 대하여 주요부를 설명하기 위한 모식적인 공정도.
도 24는 실시예 6의 배선 기판의 제조 방법에 대하여 주요부를 설명하기 위한 모식적인 공정도.
도 25는 실시예 7의 어레이 기판을 포함하는 표시 패널에 대한 도 3에 대응하는 화소 부분의 모식적인 적층 단면도.
도 26은 실시예 8의 어레이 기판을 포함하는 표시 패널에 대한 도 13에 대응하는 화소 부분의 모식적인 적층 단면도.
도 27은 실시예 9의 어레이 기판을 포함하는 표시 패널에 대한 도 3에 대응하는 화소 부분의 모식적인 적층 단면도.
도 28은 실시예 10의 어레이 기판을 포함하는 표시 패널에 대한 도 13에 대응하는 화소 부분의 모식적인 적층 단면도.
도 29는 실시예 11의 어레이 기판을 포함하는 표시 패널에 대한 도 3에 대응 하는 화소 부분의 모식적인 적층 단면도.
도 30은 실시예 12의 어레이 기판을 포함하는 표시 패널에 대한 도 13에 대응하는 화소 부분의 모식적인 적층 단면도.
도 31은 실시예 13의 어레이 기판을 포함하는 표시 패널에 대한 화소 부분의 모식적인 적층 단면도.
도 32는 실시예 13의 어레이 기판을 포함하는 표시 패널에 대한 주연부의 모식적인 적층 단면도.
도 33은 실시예 13의 어레이 기판에서의 화소 도트 부분의 평면도.
도 34는 실시예 14의 어레이 기판에서의 투명 화소 전극 및 반사 화소 전극의 배치 개소에 대한 적층 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 표시 패널 본체
14 : 접속 패드
14a : 패드용 배선
15 : 게이트 절연막(산화·질화 실리콘막)
41 : 게이트 절연막(15)을 관통하는 하층 컨택트 홀
5 : 감광성 수지로 이루어진 두께가 두꺼운 수지막
51 : 두께가 두꺼운 수지막(5)을 관통하는 상층 컨택트 홀
6a : ITO막의 차양 형상 부분
61 : 구멍이 형성된 ITO막 패치
71 : 브릿지형 도전막(Mo/Al)
본 발명은 액정 표시 장치 등의 표시 장치에 이용되는 배선 기판 및 그 제조 방법에 관한 것이다. 특히, 두께가 두꺼운 수지막을 포함한 배선 기판에 관한 것이다.
최근, CRT 디스플레이를 대신하는 표시 장치로서, 평면형의 표시 장치가 활발하게 개발되고 있고, 그 중에서도 액정 표시 장치는 경량, 박형, 저소비 전력 등의 이점으로 주목받고 있다. 특히, 각 화소 전극에 스위치 소자가 전기적으로 접속되어 이루어지는 액티브 매트릭스형 액정 표시 장치는 인접 화소 사이에서 크로스토크가 없는 양호한 표시 화상을 실현할 수 있기 때문에, 액정 표시 장치의 주류가 되고 있다.
이하에, TFT(Thin Film Transistor)를 스위치 소자로 하는 광 투과형의 액티브 매트릭스형 액정 표시 장치를 예로 들어 설명하기로 한다.
액티브 매트릭스형 액정 표시 장치는 어레이 기판과 대향 기판 간에 배향막을 통하여 액정층이 유지되어 이루어져 있다. 어레이 기판에 있어서는, 유리나 석영 등의 투명 절연 기판 상에 복수개의 신호선과 복수개의 주사선이 절연막을 통하여 격자 형상으로 배치되며, 격자의 각 네모칸에 상당하는 영역에 ITO(Indium-Tin-Oxide) 등의 투명 도전 재료로 이루어진 화소 전극이 배치된다. 그리고, 격자의 각 교점 부분에는, 온 화소와 오프 화소를 전기적으로 분리하고, 또한 온 화소로의 영상 신호를 유지하는 기능을 가진 스위칭 소자로서의 TFT가 배치된다. TFT의 게이트 전극은 주사선에, 드레인 전극은 신호선에 각각 전기적으로 접속되고, 또한 소스 전극은 화소 전극에 전기적으로 접속되어 있다.
대향 기판은 유리 등의 투명 절연 기판 상에 ITO로 이루어지는 대향 전극이 배치되며, 또한 컬러 표시를 실현하는 것이면 컬러 필터층이 배치되어 구성되어 있다.
액정 표시 장치의 표시 영역 외주부에서는 어레이 기판이 대향 기판으로부터 돌출하여 선반형의 접속 영역을 구성하고 있고, 이 접속 영역에 배열되는 접속 패드와, 외부 구동 계통으로부터의 입력을 행하기 위한 단자가 접속된다. 또한, 대향 기판의 단부 연부의 부분과 어레이 기판 간에 시일재가 배치되어 액정층의 사주(四周)를 밀봉하고 있다.
이러한 액티브 매트릭스 액정 표시 장치의 제조 비용을 저감하는 데에 있어서, 어레이 기판 제조를 위한 공정수가 많고, 그 때문에 어레이 기판의 비용 비율이 높다는 문제가 있었다.
그래서, 특개평 9-160076호에 있어서는, 화소 전극을 최상층에 배치하고, 이에 수반하여 신호선, 소스, 드레인 전극과 함께, 반도체 피막 등을 동일한 마스크 패턴에 기초하여 일괄하여 패터닝을 행한 후, 소스 전극과 화소 전극을 접속하는 소스 전극용 컨택트 홀의 제작과 함께, 신호선이나 주사선의 접속단을 노출시키기 위한 외주부 컨택트 홀의 제작을 동시에 행하는 것이 제안되고 있다. 이에 의해, 적은 마스크수로 생산성을 향상할 수 있으며, 또한 제조 수율을 저하시키지 않을 수 있다.
여기서, 주사선의 접속단 등을 노출하기 위한 외주부 컨택트 홀을 작성하기 위해서는, 층간 절연막뿐만 아니라 게이트 절연막을 관통할 필요가 있다. 이를 위해서는, 산화 실리콘층을 포함하는 게이트 절연막과, 질화 실리콘막으로 이루어진 층간 절연막을 동시에 관통할 수 있도록, BHF 등을 이용한 웨트 에칭을 행하고 있다(특개 2000-267595호).
한편, 이러한 어레이 기판에 있어서, 백 라이트광의 이용 효율을 향상시키도록 화소 부분의 개구율을 향상시키는 것이 요구되고 있다. 또한, 반사형의 평면 표시 장치에 이용하는 경우에는 화소 전극의 면적 비율을 늘림으로써 빛의 유효 반사율을 향상시키는 것이 요구되고 있다.
그래서, 최근 화소 개구율이나 광 반사율을 향상하도록, 절연성의 두께가 두꺼운 수지막을 통하여, 어레이 기판의 배선 패턴이나 TFT의 상층에 화소 전극을 배치하고, 화소 전극의 외주의 연부를 신호선 및 주사선과 중첩시키는 것이 행해지고 있다. 두께가 두꺼운 수지막은 일반적으로 1∼10㎛, 전형적으로는 2∼4㎛의 두께를 갖는 저유전율의 유기 수지로 이루어지고, 이를 통해 중첩되는 화소 전극과 신호선 등 사이에서의 전기 용량의 발생이나 단락의 우려를 충분히 작게 할 수 있다.
종전에는, 차광막이 대향 기판 상에 또는 어레이 기판 상에 있어서, TFT의 개소뿐만 아니라, 화소 전극의 연부와 신호선 간의 간격 및 화소 전극의 연부(緣部)와 주사선 사이의 간격을 덮는 개소에도 형성되어 있었다. 이것은 화소 전극과 신호선 또는 주사선이 중첩되는 것에 따른 원하지 않는 전기 용량이나 단락을 충분히 방지하면서, 화소 전극의 패턴과 신호선 또는 주사선의 패턴과의 위치 편차를 흡수하고, 이러한 간격으로부터의 광 누설을 확실하게 방지하기 위해 필요로 하고 있다.
두께가 두꺼운 수지막을 배치하는 구성에 의해, 위치 정렬 마진에 기인하는 화소 개구의 손실을 없앨 수 있으므로, 화소 개구율을 크게 향상시킬 수 있다.
특히, 반사형의 액정 표시 장치에 이용하는 어레이 기판에 있어서는, 알루미늄(Al) 등으로 이루어진 반사형의 화소 전극을 어레이 패턴의 최상층에 형성하고, 이 반사형 전극층과 하측의 배선층 간에 두께가 두꺼운 수지막을 배치하는 것이 행해지고 있다. 이 두께가 두꺼운 수지막은 반사형 화소 전극의 연부가 주사선, 신호선 및 TFT에 덮이도록 배치하는 것을 가능하게 하여, 그만큼 화소 전극 면적을 향상시킴으로써, 광 이용 효율을 향상시키는 것이다. 두께가 두꺼운 수지막을 개재시킴으로써, 중첩에 의한 기생 용량의 증대가 방지되고 있다. 또한, 두께가 두꺼운 수지막은 일반적으로는 절연 기판면으로부터의 화소 전극의 높이를 균일하게 하여, 액정층의 두께를 균일하게 하기 위한 평탄화막으로서의 역할도 한다.
최근, 휴대 정보 단말이나 휴대 전화에서의 표시 장치의 요구 성능이 향상됨 에 따라, 반투과형 또는 투과 반사 겸용형이라 불리는 형식의 표시 장치의 사용이 검토되었다. 이것은 하나의 화소 전극 중에 광 투과성을 갖는 투명 도전막(ITO 등)과, 광 반사성을 갖는 반사 전극을 포함한 것으로, 태양광 아래 등의 밝은 환경 에서는 반사 전극판(반사형 화소 전극 부분)에서의 외광의 반사에 의해 표시를 행하고, 어두운 환경에서는 투명 도전막 부분, 즉 투명 전극 부분을 통한 백 라이트광에 의해 표시를 행하는 것이다.
이러한 반투과형의 표시 장치이면, 화소 전극을 형성하는데 2종의 도전층이 필요하며, 각각 패터닝을 행할 필요가 있었다. 이 때문에, 반투과형이 아닌 반사형의 액정 표시 장치를 작성하는 경우에 비해, 패터닝 공정(PEP: Photo Engraving Process)이 하나 더 증가한다. 패터닝 공정수가 증가하는 만큼 필요한 마스크 패턴의 매수(枚數)가 증가하고, 레지스트 수지의 도포, 현상, 에칭, 레지스트 박리 및 세정의 일련의 공정수가 증가하고, 그만큼, 공정 부담 및 제조 비용의 증대를 초래한다.
패터닝 공정수를 감소할 목적으로, 예를 들면 두께가 두꺼운 수지막의 패턴을 그대로 마스크로 하여, 게이트 절연막 등을 관통하는 컨택트 홀을 작성하는 것도 생각할 수 있다. 두께가 두꺼운 수지막의 컨택트 홀에 중첩한 형태의 컨택트 홀을 게이트 절연막 등에 형성하는 것이다.
그러나, 이 경우, 게이트 절연막의 사이드 에칭 등에 기인하여, 오버행 부분이 생기고, 이에 의해 컨택트 홀을 피복하는 도전막에 불연속 개소(소위 「단절(段切)」)가 생기게 된다는 문제가 있었다.
본 발명은 상기 문제점에 감안하여 이루어진 것으로, 표시 장치용 배선 기판 및 그 제조 방법에 있어서, 접속 불량 등을 발생시키지 않고 제조 효율을 향상시키고, 제조 비용 및 공정 부담을 저감할 수 있는 장치 및 방법을 제공하는 것이다.
본 발명의 어레이 기판은, 절연 기판 상의 제1 도전층의 패턴과, 이것을 덮는 게이트 절연막과, 또한 이 위에 형성되는 제2 도전층의 패턴으로 이루어지며, 대략 평행하게 배열되는 주사선과, 이것에 상기 게이트 절연막을 통하여 대략 직교하도록 배열되는 신호선과, 이들 주사선 및 신호선의 각 교점 근방에 형성되는 스위칭 소자를 포함하는 적층 배선 패턴과, 상기 적층 배선 패턴을 덮는 두께 1㎛ 이상의 절연성의 수지막과, 상기 수지막 위에 배치된 제3 도전층의 패턴 및 제4 도전층의 패턴과, 상기한 제3 및 제4 도전층의 패턴 중 적어도 어느 하나로 이루어지고, 화소 영역에 매트릭스 형상으로 배열되는 화소 전극과, 상기 수지막 및 상기 게이트 절연막을 관통하며 상기 제1 도전층의 패턴을 부분적으로 노출시키는 제1 컨택트 홀과, 상기 수지막을 관통하고 상기 제2 도전층의 패턴을 부분적으로 노출시키는 제2 컨택트 홀을 포함하는 어레이 기판에 있어서, 상기 제1 및 제2 컨택트 홀은 저면을 포함하는 전체가 대략 상기 제4 도전층의 패턴에 의해 덮어지고, 또한, 상기 제1 컨택트 홀에는 상기 제3 도전층으로 이루어지며, 저면으로부터 상기 게이트 절연막의 단면의 상부 연부에 이르는 영역이 생략된 구멍이 형성된 형태의 패턴이 배치되어 있는 것을 특징으로 한다.
상기 구성에 의해 패터닝의 공정수를 적게 할 수 있고, 이에 따라 제조 효율을 향상하고 제조 비용 및 공정 부담을 저감할 수 있다.
상기 적층 배선 패턴과 상기 수지막 간에, 층간 절연막과 같은 비수지 재료로 이루어진 절연막이 개재되는 경우, 상기한 제1 컨택트 홀의 구멍이 형성된 형태 의 패턴은 저면으로부터 해당 절연막의 단부면의 상부 연부에 이르는 영역이 생략된 것이다.
본 발명의 배선 기판의 제조 방법은 절연 기판 상에, 제1 도전층의 패턴과, 이것을 덮는 게이트 절연막과, 또한 이 위에 형성되는 제2 도전층의 패턴을 형성하고, 이에 의해 대략 평행하게 배열되는 주사선과, 이것에 상기 게이트 절연막을 통하여 대략 직교하도록 배열되는 신호선과, 이들 주사선 및 신호선의 각 교점 근방에 형성되는 스위칭 소자를 포함하는 적층 배선 패턴을 형성하는 공정과, 상기 적층 배선 패턴을 덮는 두께 1㎛ 이상의 절연성의 수지막, 및 이것을 관통하는 상층 컨택트 홀을 감광성 수지의 도포, 노광, 및 현상을 거쳐서 작성하는 공정과, 상기 상층 컨택트 홀의 윤곽 내에서 상기 제1 도전층의 패턴을 노출시키는 하층 컨택트 홀을 에칭에 의해 작성하는 공정과, 이 수지막 위에 제3 및 제4 도전층의 패턴을 형성하고, 이 때에 적어도 이들 중 한쪽의 도전층으로 이루어진 화소 전극을 상기 각 스위칭 소자에 각각 대응하여 형성하는 공정을 포함하는 배선 기판의 제조 방법에 있어서, 상기 수지막 및 상기 상층 컨택트 홀의 작성 후에 상기 제3 도전층을 퇴적하고나서, 상기 각 상층 컨택트 홀의 내벽의 하부 연부로부터 내측에 개구를 갖는 레지스트 패턴을 작성하는 공정과, 이 레지스트 패턴에 따라서 상기 제3 도전층을 패터닝하는 제1 에칭과, 계속해서 상기 레지스트 패턴 아래에 상기 개구를 통하여 에칭액을 작용시켜, 사이드 에칭 치수가 상기 소정 치수보다 작은 조건으로 상기 게이트 절연막을 제거함으로써, 상기 하층 컨택트 홀을 사이드 에칭 후의 내벽면이 상기 상층 컨택트 홀의 내벽의 하부 연부보다 내측에 위치하도록 작성하는 제2 에칭과, 또한 계속해서 상기 레지스트 패턴의 하면을 따라 해당 레지스트 패턴의 개구로 돌출되어 있는 상기 제3 도전층의 차양 형상 부분에 대하여, 상기 하층 컨택트 홀을 통하여 이면측으로부터 에칭액을 작용시킴으로써, 해당 차양 형상 부분을 제거하는 제3 에칭과, 이 후에 상기 레지스트 패턴을 제거하고 나서 상기 제4 도전층의 퇴적 및 패터닝을 행하는 공정을 포함하는 것을 특징으로 한다.
[발명의 실시 형태]
<실시예 1>
실시예 1의 어레이 기판 및 그 제조 방법에 대하여 도 1 내지 도 9를 이용하여 설명하기로 한다.
도 1은 실시예의 제조 방법의 주요부에 대하여 설명하기 위한 부분 적층 단면도에 의한 모식적인 공정도이다. 도 2는 실시예의 어레이 기판(10)에 대한 모식적인 평면도이고, 도 3 및 도 4는 실시예의 어레이 기판(10)을 포함하는 표시 패널(100)에 대한 화소 부분 및 주연부의 적층 구조를 도시한다.
우선, 어레이 기판(10)의 구성에 대하여 도 2 내지 도 4를 이용하여 설명하기로 한다.
도 2 및 도 3에 도시한 바와 같이, 하층의 주사선(11)과 상층의 신호선(31)과의 교점 부근에는 주사선(11)에 인가되는 펄스 전압에 따라 신호선(31)으로부터 화소 전극(6)으로의 신호 입력을 스위칭하기 위한 TFT(9)가 배치되어 있다. TFT(9)의 게이트 전극(11a)은 주사선(11)으로부터의 연장부에 의해 형성되어 있고, TFT(9)의 드레인 전극(32)은 신호선(31)의 연장부에 의해 형성되어 있다. 그리고, TFT(9)의 소스 전극(33)은 투광성의 두께가 두꺼운 수지막(5)을 관통하는 컨택트 홀(53)을 통해, 화소 전극(6)에 전기적으로 접속된다.
화소 전극(6)은 주사선(11)과 신호선(31)에 의해 구획되는 네모칸형의 영역(화소 도트 영역)마다 상호 전기적으로 절연되어 배치되고, 해당 영역의 전체를 대략적으로 덮음과 함께 양 연부가 신호선(31)과 중첩되어 있다. 각 화소 전극(6)은 금속으로 이루어진, 여기서는 하나의 반사 화소 전극(73)과, ITO 등의 광 투과성을 갖는 투명 화소 전극(63a, 63b, 63c)이 조합되어 이루어진다. 이들 투명 화소 전극(63a, 63b, 63c)은 반사 화소 전극(73)의 3개의 창형(窓形) 개구에 대응하는 위치에 배치되며, 반사 화소 전극의 창형 개구의 내연부와 투명 화소 전극(63a, 63b, 63c)의 외연부가 직접 중첩되어 상호 도통되어 있다.
반사 화소 전극(73)은 광 산란성을 향상시키기 위해 요철 패턴이 형성된다.
투광성의 두께가 두꺼운 수지막(5)은, 예를 들면 두께가 1㎛ 이상이고, 저유전율의 절연성의 수지 재료로 이루어진다. 특히, 아크릴계 수지 등의 감광형의 경화성 유기 수지 재료로 이루어진다. 두께가 두꺼운 수지막(5)은 접속 패드(14)의 배치 개소와, 상층 컨택트 홀(51∼53)의 개소를 제외하고, 어레이 기판 상의 거의 전체를 피복한다.
화소 도트의 대략 중앙에서는 반사 화소 전극(73)에 의해 덮어지는 영역 내에서, 주사선과 동일 재료로 구성되는 보조 용량선 광폭부(12a)와, 소스 전극(33)으로부터 연장된 보조 용량용 연장부(35)와 중첩되어 화소 전극(6)의 보조 용량을 형성하고 있다.
도 2 및 도 4에 도시한 바와 같이, 접속용 주연부에서는 두께가 두꺼운 수지막(5)의 제거 영역(54) 중에 접속 패드(14)가 배열된다. 접속 패드(14)는 주사선(11)과 동일 공정에서 동일 재료에 의해 작성되고, 해당 접속 패드(14)로부터 기판 내측으로 연장되는 패드용 배선(14a)과, 컨택트 홀(41, 51, 52) 및 이들을 덮는 브릿지형 도전막(71)에 의해, 신호선(31)의 선단부(31a)에 전기적으로 접속되어 있다. 여기서, 패드용 배선(14a)의 단부에서는 두께가 두꺼운 수지막(5)을 관통하는 상층 컨택트 홀(51)의 바닥부에 게이트 절연막(15)을 관통하는 하층 컨택트 홀(41)이 배치되어 있다. 한편, 신호선의 선단부(31a)에는 두께가 두꺼운 수지막(5)을 관통하는 상층 컨택트 홀(52)만이 배치되어 있다.
도 1에는 패드용 배선(14a)의 기판 내측 단부의 개소에 하층 컨택트 홀(41)을 작성하는 공정이 도시되어 있다. 이 공정의 개략은 이하와 같다.
우선, 두께가 두꺼운 수지막(5)의 패턴 위에 레지스트 패턴(8)이 형성된다. 이 레지스트 패턴(8)은 두께가 두꺼운 수지막(5)을 관통하는 상층 컨택트 홀(51)의 개소에, 이것보다 직경 치수가 더 작은 개구(81)를 형성하는 것이다.
이 레지스트 패턴(8) 아래에, 하기 (1)∼(3)의 3단계의 웨트 에칭이 행해진다. 또한, 이에 계속해서 브릿지형 도전막(71)을 형성하는 공정(4)이 행해진다.
(1) 제1 에칭(ITO 패턴의 형성: 5PEP(1), 도 7)
a-ITO막만을 에칭하는 옥살산 용액에 의해, 레지스트 패턴(8)의 윤곽을 따라 a-ITO막을 패터닝한다. 이에 따라, 개구(81)의 윤곽 내를 제외하고는 상층 컨택트 홀(51) 및 그 근방을 덮는 ITO막 패턴(61')이 형성된다.
동시에, 화소 영역에서는 투명 화소 전극(63a, 63b, 63c)이 형성된다.
(2) 제2 에칭(관통 홀의 형성: 5 PEP(2))
산화 실리콘 등으로 이루어진 게이트 절연막(15)이 웨트 에칭액에 의해 에칭되어, 게이트 절연막(15)을 관통하는 하층 컨택트 홀(41)이 형성된다. 이 에칭에서는 사이드 에칭이 크고, 형성되는 하층 컨택트 홀(41)은 레지스트 패턴(8)의 개구(81)보다 직경 치수가 꽤 크다. 이 때문에, 개구(81)의 하부 연부와, 하층 컨택트 홀(41)의 상부 연부 간의 영역에는 ITO막이 내측으로 돌출한 「차양 형상 부분」(6a)이 형성된다.
(3) 제3 에칭(ITO의 백 에칭: 5 PEP(3), 도 8)
다시 옥살산 수용액을 이용하여, 「차양 형상 부분」(6a)을 제거한다. 이 때, 제2 에칭에 의해 형성된 하층 컨택트 홀(41)을 통하여, 레지스트 패턴(8)의 이면측에서 에칭액이 작용한다. 즉, 「백 에칭」이 행해진다.
이들 일련의 패터닝의 결과, 하층 컨택트 홀(41)의 개소가 생략된 구멍이 형성된 ITO막 패치(61)가 형성된다.
이 후, 레지스트 패턴(8)의 박리, 세정, a-ITO막의 어닐링(가열에 의한 결정화)을 행한다.
(4) 최상층 금속 패턴의 형성(6PEP, 도 9)
몰리브덴 금속막과 알루미늄 금속막과의 적층막(Mo/Al)을 퇴적한 후, 다시 레지스트의 도포, 포토마스크를 이용하는 노광, 및 현상을 행한다. 그리고, 에칭에 의해, 하층 컨택트 홀(41) 및 이에 연속하는 상층 컨택트 홀(51) 개소로부터, 그 이웃의 상층 컨택트 홀(52)에 이르는 영역을 덮는 브릿지형 도전막(71)을 작성한다. 이 때, 화소 영역에서는 반사 화소 전극(73)이 형성된다.
다음에, 도 5 내지 도 8을 이용하여, 어레이 기판(10)의 제조 공정에 대하여 상세히 설명하기로 한다.
또, 어레이 기판(10)의 제조 시에는, 하나의 대형 원 기판(예를 들면, 550㎜×650㎜)의 상태에서, 소정 치수(예를 들면 대각 치수 2.2인치)의 영역마다 각 액정 표시 장치를 위한 배선·성막 패턴을 형성한다. 그리고, 마찬가지로 대형 원판 상태에서 작성된 대향 기판용 원 기판과, 시일재 및 스페이서를 개재하여 접합한 후, 각 액정 표시 장치에 상당하는 셀 구조체를 절출(切出)한다.
(1) 제1 패터닝(도 5)
유리 기판(18) 상에, 스퍼터법에 의해 몰리브덴 텅스텐 합금막(MoW막)을 230㎚ 퇴적시킨다. 그리고, 제1 포토마스크를 이용하는 패터닝에 의해 대각 치수 2.2인치(56㎜)의 장방형 영역마다, 176개의 주사선(11), 그 연장부로 이루어지는 게이트 전극(11a) 및 주사선(11)과 대략 동일한 수의 보조 용량선(Cs 배선)(12)을 형성한다. 도시한 예에서, 보조 용량선(12)은 인접하는 주사선(11)의 대략 중간에 배치되어 있고, 화소 도트마다 신호선(31)의 배치 개소 근방을 피해 대략 정방형인 하나의 광폭부(12a)를 형성하고 있다.
또한, 동시에, 주연부에서는 접속 패드(14) 및 이것으로부터 연장되는 패드용 배선(14a)를 작성한다.
(2) 제2 패터닝(도 6)
우선, 제1 게이트 절연막(15a)을 이루는 350㎚ 두께의 산화 실리콘막(SiOx막)을 퇴적한다. 표면을 불산으로 처리한 후, 또한 제2 게이트 절연막(15b)을 이루는 40∼50㎚의 질화 실리콘막(SiNx막), TFT(9)의 반도체막(36)을 작성하기 위한 50㎚ 두께의 비정질 실리콘(a-Si:H)층, 및 TFT(9)의 채널 보호막(21) 등을 형성하기 위한 막 두께 200㎚의 질화 실리콘막(SiNx막)을 대기에 노출시키지 않고 연속하여 성막한다(도 3).
레지스트층을 도포한 후, 제1 패터닝에 의해 얻어진 주사선(11) 등의 패턴을 마스크로 하는 이면 노광 기술에 의해, 각 게이트 전극(11a) 상에 채널 보호막(21)을 작성한다.
(3) 제3 패터닝(도 3 및 도 6)
양호한 오믹 컨택트가 얻어지도록, 비정질 실리콘(a-Si:H)층의 노출하는 표면을 불산으로 처리한 후, 저저항 반도체막(37)을 작성하기 위한 50㎚ 두께의 인 도핑비정질 실리콘(n+a-Si:H)층을 상기한 바와 마찬가지의 CVD법에 의해 퇴적한다(도 3).
이 후, 스퍼터법에 의해, 25㎚ 두께의 보텀(bottom) Mo층, 250㎚ 두께의 Al층 및 50㎚ 두께의 톱(top) Mo층으로 이루어진 3층 금속막(Mo/Al/Mo)을 퇴적한다.
그리고, 제3 포토마스크를 이용하여, 레지스트를 노광, 현상한 후, a-Si:H층, n+a-Si:H층, 및 3층 금속막(Mo/Al/Mo)을 일괄하여 패터닝한다. 이 제3 패터닝에 의해, 대각 치수 2.2인치(56㎜)의 장방형 영역마다, 220×3개의 신호선(31)과, 각 신호선(31)으로부터 연장하는 드레인 전극(32)과, 소스 전극(33)을 작성한다.
또한, 동시에, 보조 용량선(12)의 광폭부(12a)에 거의 중첩하도록, 광폭부(12a)에서 외주의 연부로부터 조금 비어져 나오는 보조 용량용 연장부(Cs용 패턴)(35)가 배치되어 있다. 이 보조 용량용 연장부(35)는 소스 전극(33)으로부터 신호선(31)을 따라 연장되는 직선 배선(33a)으로부터 더 연장된 구형의 패턴이다.
(4) 제4 패터닝
상기한 바와 같이 얻어진 다층막 패턴 위에, 아크릴수지로 이루어진 포지티브형의 감광성의 경화성 수지액을 코터에 의해, 건조한 후 막 두께가 2㎛가 되도록 균일하게 도포한다. 그리고, 이하에 설명하는 노광 조작을 행한 후에 현상, 자외선 조사, 포스트베이킹, 및 세정의 조작을 행한다. 자외선 조사는 두께가 두꺼운 수지막(5) 중 미반응 부분을 저감시킴으로써, 두께가 두꺼운 수지막(5)의 광 투과율을 향상시키는 조작이다.
노광 조작은 상층 컨택트 홀(51∼53)을 형성하는 개소, 및 접속 패드를 위한 제거 영역(54)에서는 강한 노광을 행하고, 반사 화소 전극 영역 내의 오목부(56)를 형성하는 개소에서는, 약한 노광을 행하도록 한다(도 2 및 도 3 참조).
예를 들면, 2매의 포토마스크를 준비하여, 한쪽 포토마스크 아래에서 강한 노광을 행하고, 다른 쪽의 포토마스크 아래에서 약한 노광을 행할 수 있다. 이 「강한 노광」 및 「약한 노광」은 노광 강도 및 노광 시간의 조정에 의해, 유효한 광선의 적산 노광량에 적절한 차를 설정함으로써 행할 수 있다.
「강한 노광」을 받은 개소에, 두께가 두꺼운 수지막(5)을 관통하는 상층 컨 택트 홀(51∼53) 및 패드용 제거 영역(54)이 작성되지만, 「약한 노광」을 받은 개소에는, 예를 들면 1㎛의 깊이를 갖는 오목부(56)가 형성된다.
반사 화소 전극(73)을 배치하는 영역에, 다수의 오목부(56)가 형성됨으로써, 반사 화소 전극(73)에 광 산란 기능을 갖게 하기 위한 요철 패턴이 형성된다.
두께가 두꺼운 수지막(5)은 도시한 예에서, 액정 표시 장치에 내장된 경우에 액정층의 두께를 대략 균일하게 하는 평탄화막의 역할을 함과 함께, 화소 전극을 신호선 등에 중첩되도록 함으로써, 광 이용 효율을 향상시키는 역할을 한다.
상기한 설명에 있어서, 두께가 두꺼운 수지막(5)이 포지티브형의 감광성 수지에 의해 형성된다고 설명하였지만, 네가티브형의 감광성 수지를 이용하는 것도 가능하다. 이 경우, 노광을 행하지 않은 영역과, 강한 노광을 행하는 영역이 교체하지만, 약한 노광을 행하는 영역은 마찬가지이다.
또한, 상기한 설명에 있어서는, 2매의 포토마스크를 이용하는 대신에, 소정 영역에 메쉬 패턴을 갖는 포토마스크를 이용하고, 즉 소위 하프톤 패터닝을 채용함으로써 적산 노광량에 단차를 형성할 수 있다.
(5) 제5 패터닝(도 7 및 도 8, 및 도 1)
투명 도전층으로서, 40㎚ 두께의 a-ITO를 퇴적한 후, 레지스트의 도포, 노광 및 현상을 행한다. 그리고, 이 레지스트 패턴(8) 아래에서, 이하의 3 단계의 에칭 조작을 행한다. 레지스트 패턴(8)은 상층 컨택트 홀(51)의 개소에 개구를 갖는다. 패드용 배선(14a)의 단부의 개소에서는 개구(81)의 치수가, 상층 컨택트 홀(51)의 내부 직경(즉 저면의 직경)보다 더 작다.
(5-1) ITO 패턴의 형성(도 7)
우선, 옥살산 수용액을 에칭액으로 이용하여, 예를 들면 45℃에서 약 50초간 처리함으로써, 레지스트 패턴(8) 피복 개소 이외의 a-ITO막을 제거한다. 즉, 레지스트 패턴(8)을 따른 형상의 a-ITO막의 패턴을 작성한다.
이에 의해, 화소 도트마다 투과 화소 전극(63)을 이루는 3개의 대략 구형의 패턴(63a, 63b, 63c)이 형성된다.
동시에, 어레이 기판의 주연부에서는 한쌍의 상층 컨택트 홀(51)의 벽면을 덮도록, ITO막 패턴(61')이 형성된다. 동시에, 접속 패드(14)를 그 중심의 선형 영역을 제외하고 덮도록 패드 피복 ITO층(64')이 형성된다.
(5-2) 관통 홀 형성(도 1a)
다음에, 완충된 불산(BHF), 불화 수소-불화 암모늄 완충액을 에칭액으로 이용하여 예를 들면 28℃에서 120초간, 스프레이 방식에 의해 처리한다. 이에 의해, 주사선(11)(게이트선)과 동시에 형성된 패드용 배선(14a)의 상면을 노출시키도록, 상층 컨택트 홀(51)의 저면 영역 내에서 게이트 절연막(15)을 제거한다. 완충된 불산은, 예를 들면 6%의 불화 수소, 및 30%의 불화 암모늄을 포함하는 것이다. 에칭 시간은 사이드 에칭이 과대하게 되지 않고, 또한 형성되는 하층 컨택트 홀(41)의 내벽면이 45°전후의 경사의 테이퍼면을 이루도록 설정된다.
도 1a에 도시한 바와 같이, 관통 홀 작성을 위한 웨트 에칭 시에는 게이트 절연막(15)에 상당한 사이드 에칭이 생긴다. 이 때문에 레지스트 패턴(8)의 개구(81)의 내부 직경 D1(바닥부의 직경)은 대응하는 수지막의 상층 컨택트 홀(51 ∼53)의 바닥부의 내부 직경 D2보다, 양측에서 사이드 에칭의 치수 d에 다소의 마진 m을 더한 치수만큼, 적게 설정된다. 즉, D1=D2-2(d+m)이다. 마진 m은 본 실시예의 구체예에서, 약 2㎛이다.
이 마진 m은 사이드 에칭 조건의 다소의 변동을 고려하여, 게이트 절연막(15)을 관통하는 하층 컨택트 홀(41)의 상부 연부가 대응하는 두께가 두꺼운 수지막(5)을 관통하는 상층 컨택트 홀(51)의 하부 연부(바닥측의 연부)보다 반드시 내측에 오도록 설정된다. 컨택트 홀의 벽면을 덮는 도전층이, 오버행 부분의 형성에 의해, 소위 「단절」을 일으키는 것을 방지하기 위한 것이다.
(5-3) a-ITO의 백 에칭(도 1b 및 도 8)
다시 옥살산 수용액을 에칭액으로 이용하여, 예를 들면 45℃에서 15초간 처리함으로써, 게이트 절연막(15)의 사이드 에칭에 기인하는 a-ITO의 「차양 형상 부분」(6a)을 제거한다. 도 1b에 모식적으로 도시한 바와 같이, 레지스트 패턴(8)의 이면측으로 에칭액이 감도는 것에 의한 에칭, 즉 「백 에칭」이 행해진다.
이 백 에칭의 완료 후, 레지스트 패턴(8)이 박리되고, 세정 후에 a-ITO를 결정화시키기 위한 어닐링이 행해진다.
또, 백 에칭 후에는, 컨택트 홀(51) 근방을 덮는 패치형의 ITO막의 내연이 하층 컨택트 홀(41)의 상부 연부와 상층 컨택트 홀(51)의 하부 연부 간의 선반형상 영역 내에 위치한다. 그리고, 상기 ITO막 패턴(61') 및 패드 피복 ITO층(64')으로부터 하층 컨택트 홀(41) 및 접속 패드(14) 노출부의 개소가 제거되는 결과, 주연부에는 1개의 구멍의 ITO막 패치(61)와, 접속 패드(14)의 노출부를 둘러싼 테두리 를 두른 형태의 ITO막 패치(64)가 형성된다.
(6) 제6 패터닝(도 1c, 도 8 및 도 9)
스퍼터법에 의해, 50㎚ 두께의 몰리브덴 금속막과, 이 위의 50㎚ 두께의 알루미늄 금속막으로 이루어진 적층막(Mo/Al)을 퇴적한다. 이 후, 포토마스크를 이용하여 레지스트 패턴을 형성된 후, 웨트 에칭에 의한 패터닝에 의해 인접하는 한쌍의 하층 컨택트 홀(41, 42)을 덮는 브릿지형 도전막(71)과, 패드 피복부(74)와, 각 화소 도트의 대부분을 덮는 반사 화소 전극(73)을 작성한다.
각 화소 도트에 있어서, 반사 화소 전극(73)은 먼저 형성된 투과 화소 전극(63a, 63b, 63c)의 주연부 이외를 노출하도록 투과용 개구(73a, 73b, 73c)를 이루고 있다. 또한, 투과 화소 전극(63a, 63b, 63c)의 주연부에 중첩되게 함으로써, 이들 각 화소 전극(63a, 63b, 63c)과 전기적으로 도통하고 있다.
반사 화소 전극(73)은 TFT(9)의 개소를 피복하고, 소스 전극(33) 상의 컨택트 홀(43, 53)에 의해 소스 전극(33)에 직접 접속하여 도통한다. 또한, 반사 화소 전극(73)은 신호선(31)을 따른 연부가 두께가 두꺼운 수지막(5)을 개재하여 신호선(31)의 양 연부와 중첩되어 있다.
이와 같이 하여, 대형의 원 기판의 상태의 어레이 기판(10)이 완성된다.
이것에 조합된 대향 기판(102)의 원 기판은 (i) 차광층 패턴(블랙 매트릭스)(108)의 형성, (ii) 각 화소 도트에 레드(R), 블루(B), 그린(G)의 컬러 필터층(109)의 형성, (iii) 기둥형 스페이서의 형성 및 (iv) 대향 전극(107)을 이루는 ITO막의 성막의 각 공정을 거쳐 작성된다.
이 후, 어느 하나의 원 기판에 시일재(105)가 도포되어 압착, 경화를 행한다. 스크라이브에 의한 셀 구조체의 절출 후, 액정 재료(103)의 주입 및 주입구의 밀봉에 의해 표시 패널(100) 본체를 작성하고 나서, TCP 및 구동 회로 기판의 장착, 및 백 라이트 장치의 부착을 거쳐 액정 표시 장치가 완성된다.
또, 도 3 및 도 4에서는 생략하였지만, 어레이 기판(10) 및 대향 기판(102)의 액정측의 최표층에는 이에 접하는 액정 재료의 배향을 정하기 위한 배향막이 폴리이미드(Pl) 등으로 이루어진 수지막의 형성, 및 이에 이어지는 러빙 처리에 의해 형성되어 있다. 또한, 어레이 기판(10) 및 대향 기판(102)의 외면측에는 편광판(104)이 접착된다.
<비교예 1>
다음으로, 도 10을 이용하여 비교예의 제조 방법에 대하여 설명하기로 한다.
비교예의 배선 기판의 제조 방법에 있어서는, 두께가 두꺼운 수지막(5)의 패턴을 마스크로 하여, 그 하층측의 게이트 절연막의 패터닝을 행하였다. 산화 실리콘막 또는 산화 질화 실리콘막을 일괄하여 에칭하기 위해서 상기 실시예와 마찬가지로, 완충된 불산을 이용하였다.
이 결과, 도 10a의 상단에 도시한 바와 같이, 사이드 에칭에 기인하여 상층 컨택트 홀(51)의 하부 연부가 하층 컨택트 홀(41)의 상부 연부로부터 컨택트 홀 내부쪽으로 돌출하여, 하층 컨택트 홀(41)의 전체 둘레에 걸쳐 연부를 덮는 오버 행이 형성된다. 그 때문에, 상층 및 하층의 컨택트 홀(51, 41)을 덮는 금속막(71')을 형성할 때, 금속막(71')에「단절」(71a)이 생기게 되었다.
<실시예 2>
실시예 2의 어레이 기판 및 그 제조 방법에 대하여 도 11 내지 도 19를 이용하여 설명하기로 한다.
도 11은 실시예 2의 제조 방법의 주요부에 대하여 설명하기 위한 부분 적층 단면도에 의한 모식적인 공정도이다. 도 12는 실시예 2의 어레이 기판(10')에 대한 모식적인 평면도이고, 도 13 및 도 14는 실시예 2의 어레이 기판(10')을 포함하는 표시 패널(100')에 대한 화소 부분 및 주연부의 적층 구조를 도시한다.
우선, 어레이 기판(10')의 구성에 대하여, 도 12 내지 도 14를 이용하여 설명하기로 한다.
화소 부분에서는 도 12 및 도 13에 도시한 바와 같이, 실시예 1인 경우와 마찬가지의 구성에 있어서, 층간 절연막(4)이 투광성의 두께가 두꺼운 수지막(5)에 하측으로부터 중첩되어 있고(두께가 두꺼운 수지막(5) 및 게이트 절연막(15) 간에 층간 절연막(4)을 더 포함한 구조), TFT(9)의 소스 전극(33)은 층간 절연막(4) 및 투광성의 두께가 두꺼운 수지막(5)을 관통하는 컨택트 홀(43, 53)을 통하여, 화소 전극(6)에 전기적으로 접속하고 있다. 또한, 이 컨택트 홀(43, 53)의 개소에 구멍이 형성된 도우넛형의 ITO막(62)이 형성되어 있다.
주연부에서는, 도 12 및 도 14에 도시한 바와 같이, 실시예 1인 경우와 마찬가지의 구성에 있어서, 다음과 같이 구성되는 각 신호선(31)의 선단부(31a)와, 접속 패드(14)로부터 기판 내측으로 연장되는 패드용 배선(14a)과의 접속 개소에서, 화소 전극과 동시에 형성되는 브릿지형 도전막(71)이 컨택트 홀(41, 42, 51, 52)의 배치 영역 전체를 덮고 있다.
도 11에는 패드용 배선(14a)의 기판 내측의 단부의 개소에 하층 컨택트 홀(41)을 작성하는 공정이 도시되어 있다. 이 공정의 개략은 이하와 같다.
우선, 두께가 두꺼운 수지막(5)의 패턴 위에 레지스트 패턴(8)이 형성된다. 이 레지스트 패턴(8)은 두께가 두꺼운 수지막(5)을 관통하는 상층 컨택트 홀(51)의 개소에 이보다 한층 직경 치수가 작은 개구(81)를 형성하는 것이다.
이 레지스트 패턴(8) 아래에서, 하기 (1)∼(3)의 3 단계의 웨트 에칭이 행해진다. 또한, 이것에 이어, 브릿지형 도전막(71)을 형성하는 공정(4)이 행해진다.
(1) 제1 에칭(ITO 패턴의 형성: 5PEP(1), 도 17)
a-ITO막만을 에칭하는 옥살산 용액에 의해 레지스트 패턴(8)의 윤곽을 따라 a-ITO막을 패터닝한다. 이에 의해, 상층 컨택트 홀(51) 및 그 근방을 덮는 ITO막 패턴(61')이 형성된다.
동시에, 화소 영역에서는 투명 화소 전극(63a, 63b, 63c)이 형성된다.
(2) 제2 에칭(관통 홀의 형성: 5 PEP(2))
질화 실리콘으로 이루어진 층간 절연막(4)과, 산화 실리콘으로 이루어진 게이트 절연막(15)이 하나의 웨트 에칭액에 의해 에칭되어, 이들 절연막(4, 15)을 관통하는 하층 컨택트 홀(41)이 형성된다. 이 에칭에서는 사이드 에칭이 크고, 형성되는 하층 컨택트 홀(41)은 레지스트 패턴(8)의 개구(81)보다 직경 치수가 꽤 크다. 이 때문에, 개구(81)의 하부 연부와, 하층 컨택트 홀(41)의 상부 연부 간의 영역에는 ITO막이 내측으로 돌출된 「차양 형상 부분」이 형성된다.
동시에 화소 영역에서는, 층간 절연막(4)에 소스 전극(33)을 노출하는 컨택트 홀(43)이 형성된다.
(3) 제3 에칭(ITO의 백 에칭: 5 PEP(3), 도 18)
다시 옥살산 수용액을 이용하여, 「차양 형상 부분」(6a)을 제거한다. 이 때, 제2 에칭에 의해 형성된 하층 컨택트 홀(41)을 통하여, 레지스트 패턴(8)의 이면측으로부터 에칭액이 작용한다. 즉 「백 에칭」이 행해진다.
이들 일련의 패터닝의 결과, 하층 컨택트 홀(41)의 개소가 생략된 구멍이 형성된 ITO막 패치(61)가 형성된다.
이 후, 레지스트 패턴(8)의 박리, 세정, a-ITO막의 어닐링(가열에 의한 결정화)을 행한다.
(4) 최상층 금속 패턴의 형성(6PEP, 도 19)
몰리브덴 금속막과 알루미늄 금속막과의 적층막(Mo/Al)을 퇴적한 후, 다시 레지스트의 도포, 포토마스크를 이용하는 노광, 및 현상을 행한다. 그리고, 에칭에 의해, 도 11에 도시하는 하층 컨택트 홀(41)로부터 그 이웃의 하층 컨택트 홀(42)(도 19)에 이르는 영역을 덮는 브릿지형 도전막(71)을 작성한다. 이 때, 화소 영역에서는 반사 화소 전극(73)이 형성된다.
다음에, 도 15 내지 도 19를 이용하여 어레이 기판(10')의 제조 공정에 대하여 상세히 설명하기로 한다.
또, 어레이 기판(10)의 제조 시에는 하나의 대형 원 기판(예를 들면, 550㎜×650㎜)의 상태에서, 소정 치수(예를 들면 대각 치수 2.2인치)의 영역마다, 각 액 정 표시 장치를 위한 배선·성막 패턴을 형성한다. 그리고, 마찬가지로 대형 원판 상태에서 작성된 대향 기판용의 원 기판과, 시일재 및 스페이서를 개재하여 접합한 후, 각 액정 표시 장치에 상당하는 셀 구조체가 절출된다.
(1) 제1 패터닝(도 15)
유리 기판(18) 상에 스퍼터법에 의해 몰리브덴 텅스텐 합금막(MoW막)을 230㎚ 퇴적시킨다. 그리고, 제1 포토마스크를 이용하는 패터닝에 의해, 대각 치수 2.2인치(56㎜)의 장방형 영역마다 176개의 주사선(11), 그 연장부로 이루어지는 게이트 전극(11a) 및 주사선(11)과 대략 동일한 수의 보조 용량선(12)을 형성한다. 도시한 예에서, 보조 용량선(12)은 2개의 주사선(11)의 대략 중간에 배치되고 있고, 화소 도트마다 신호선(31)의 배치 개소 근방을 피하여 대략 정방형인 하나의 광폭부(12a)를 형성하고 있다.
또한, 동시에 주연부에서는 접속 패드(14) 및 이것으로부터 연장되는 패드용 배선(14a)을 작성한다.
(2) 제2 패터닝(도 16)
우선, 게이트 절연막(15)을 이루는 350㎚ 두께의 산화·질화 실리콘막(SiONx막)을 퇴적한다. 표면을 불산으로 처리한 후, 또한 TFT(9)의 반도체막(36)을 작성하기 위한 50㎚ 두께의 비정질 실리콘(a-Si:H)층 및 TFT(9)의 채널 보호막(21) 등을 형성하기 위한 막 두께 200㎚의 질화 실리콘막(SINx막)을 대기에 노출시키지 않고 연속하여 성막한다(도 13).
레지스트층을 도포한 후, 제1 패터닝에 의해 얻어진 주사선(11) 등의 패턴을 마스크로 하는 이면 노광 기술에 의해 각 게이트 전극(11a) 상에 채널 보호막(21)을 작성한다.
(3) 제3 패터닝(도 16)
양호한 오믹 컨택트가 얻어지도록 비정질 실리콘(a-Si:H)층의 노출되는 표면을 불산으로 처리한 후, 저저항 반도체막(37)을 작성하기 위한 50㎚ 두께의 인 도핑 비정질 실리콘(n+a-Si:H)층을 상기한 바와 마찬가지의 CVD법에 의해 퇴적한다(도 13).
이 후, 스퍼터법에 의해, 25㎚ 두께의 보텀 Mo층, 250㎚ 두께의 Al층 및 50㎚ 두께의 톱 Mo층으로 이루어진 3층 금속막(Mo/Al/Mo)을 퇴적한다.
그리고, 제3 포토마스크를 이용하여, 레지스트를 노광, 현상한 후, a-Si:H층, n+a-Si:H층, 및 3층 금속막(Mo/Al/Mo)을 일괄하여 패터닝한다. 이 제3 패터닝에 의해, 대각 치수 2.2인치(56㎜)의 장방형 영역마다 220×3개의 신호선(31)과, 각 신호선(31)으로부터 연장하는 드레인 전극(32)과, 소스 전극(33)을 작성한다.
또한, 동시에 보조 용량선(12)의 광폭부(12a)에 거의 중첩하도록, 광폭부(12a)에서 외주 연부로부터 약간 비어져 나오는 보조 용량용 연장부(35)가 배치되어 있다. 이 보조 용량용 연장부(35)는 소스 전극(33)으로부터 신호선(31)에 따라 연장되는 직선 배선(33a)으로부터 더 연장된 구형의 패턴이다.
(4) 제4 패터닝
상기한 바와 같이 얻어진 다층막 패턴 위에, 50㎚ 두께의 질화 실리콘막으로 이루어진 층간 절연막(4)을 퇴적한다.
다음에, 아크릴수지로 이루어진 포지티브형 감광성의 경화성 수지액을 코터에 의해, 건조한 후의 막 두께가 2㎛가 되도록 균일하게 도포한다. 그리고, 이하에 설명하는 노광 조작을 행한 후, 현상, 자외선 조사, 포스트베이킹, 및 세정 조작을 행한다. 자외선 조사는 두께가 두꺼운 수지막(5) 중 미반응 부분을 저감시킴으로써 두께가 두꺼운 수지막(5)의 광 투과율을 향상시키는 조작이다.
노광 조작은 상층 컨택트 홀(51∼53)을 형성하는 개소, 및 접속 패드를 위한 제거 영역(54)에서는 강한 노광을 행하고, 반사 화소 전극 영역 내의 오목부(56)를 형성하는 개소에서는 약한 노광을 행하도록 한다(도 12 및 도 13 참조).
실시예 1에서 설명한 바와 마찬가지로, 네가티브형 감광성 수지를 이용하는 것도 가능하며, 2매의 포토마스크를 이용하는 대신 소정 영역에 메쉬 패턴을 갖는 포토마스크를 이용하여 적산 노광량에 단차를 형성할 수 있다.
(5) 제5 패터닝(도 17 및 도 8, 및 도 11)
투명 도전층으로서, 40㎚ 두께의 a-ITO를 퇴적한 후, 레지스트의 도포, 노광 및 현상을 행한다. 그리고, 이 레지스트 패턴(8) 아래에서, 이하의 3 단계의 에칭 조작을 행한다. 레지스트 패턴(8)은 상층 컨택트 홀(51∼53)의 개소에 개구(81)를 갖고, 이들 개구(81)의 치수는 대응하는 컨택트 홀의 내부 직경(즉 저면의 직경)보다 훨씬 작다.
(5-1) ITO 패턴의 형성(도 17)
우선, 옥살산 수용액을 에칭액으로 이용하여, 예를 들면 45℃에서 약 50초간 처리함으로써, 레지스트 패턴(8) 피복 개소 이외의 a-ITO막을 제거한다. 즉, 레지스트 패턴(8)을 따른 형상의 a-ITO막의 패턴을 작성한다.
이에 의해, 화소 도트마다 투과 화소 전극(63)을 이루는 3개의 대략 구형의 패턴(63a, 63b, 63c)이 형성된다. 또한, 소스 전극(33)의 개소의 컨택트 홀(53)을 그 중심부를 제외하고 덮도록, 작은 구멍이 형성된 ITO막 패턴(62')이 형성된다.
동시에, 어레이 기판의 주연부에서는 한쌍의 상층 컨택트 홀(51∼52)을 각 컨택트 홀의 중심부를 제외하고 덮도록, 작은 구멍이 형성된 ITO막 패턴(61')이 형성된다. 동시에, 접속 패드(14)를 그 중심의 선형 영역을 제외하고 덮도록 패드 피복 ITO층(64')이 형성된다.
(5-2) 관통 홀 형성(도 11a)
다음에, 완충된 불산(BHF, 불화 수소-불화 암모늄 완충액)을 에칭액으로 이용하여, 예를 들면 28℃에서 120초간, 스프레이 방식에 의해 처리함으로써, 두께가 두꺼운 수지막(5)을 관통하는 상층 컨택트 홀(51∼53)의 저면 영역 내에서 절연막(4, 15) 또는 층간 절연막(4)만을 제거하고 그 하층의 금속층을 노출시킨다. 완충된 불산은, 예를 들면 6%의 불화 수소, 및 30%의 불화 암모늄을 포함하는 것이다. 에칭 시에는 사이드 에칭이 과대해지지 않고, 또한 형성되는 하층 컨택트 홀(41∼43)의 내벽면이 45°전후의 경사의 테이퍼면을 이루도록 설정된다.
도 11a에 도시한 바와 같이, 접속 패드(14)로부터 기판 내측으로 연장되는 패드용 배선(14a)의 단부에서는 상층 컨택트 홀(51)의 바닥부의 윤곽 내에서 게이트 절연막(15) 및 층간 절연막(4)이 동시에 제거된다. 즉, 이들 절연막(15, 4)을 관통하여 패드용 배선(14a)의 내측 단부를 노출시키는 패드 배선 하층 컨택트 홀(41)이 작성된다.
또한, 이것에 인접하는 신호선(31) 단부(31a)의 개소에서는 상층 컨택트 홀(52)의 내측에서 층간 절연막(4)이 제거되고, 신호선의 단부(31a)를 노출시키는 신호선 단부 하층 컨택트 홀(42)이 작성된다. 동시에, 각 화소 도트에 있어서는, 층간 절연막(4)을 관통하여 소스 전극(33)을 노출시키는 소스 하층 컨택트 홀(43)이 작성된다.
도 11a에 도시한 바와 같이, 관통 홀 작성을 위한 웨트 에칭 시에는 절연막(15, 4)에 상당한 사이드 에칭이 생긴다. 그 때문에, 레지스트 패턴(8)의 개구(81)의 내부 직경 D1(바닥부의 직경)은 대응하는 수지막의 상층 컨택트 홀(51∼53)의 바닥부의 내부 직경 D2보다 양측에서 사이드 에칭의 치수 d에 다소의 마진 m을 더한 치수만큼 작게 설정된다. 즉, D1=D2-2(d+m)이다. 구체예에서 마진 m은 약 2㎛이다.
이 마진 m은 사이드 에칭의 조건의 다소의 변동을 고려하여, 절연막(15, 4)을 관통하는 하층 컨택트 홀(41∼43)의 상부 연부가 각각 대응하는 두께가 두꺼운 수지막(5)을 관통하는 상층 컨택트 홀(51∼53)의 하부 연부(바닥측의 연부)보다, 반드시 내측에 오도록 설정된다. 컨택트 홀의 벽면을 덮는 도전층이 오버행 부분의 형성에 의해, 소위「단절」을 일으키는 것을 방지하기 위해서이다.
또, 완충된 불산 등의 불산계 에칭액을 이용하는 경우, 사이드 에칭 속도는 질화 실리콘막으로 이루어진 층간 절연막(4)에 있어서, 게이트 절연막(15)에서 보 다 일반적으로 상당히 크기 때문에, 게이트 절연막(15)을 관통하는 하층 컨택트 홀(41)의 벽면을 용이하게 순테이퍼형, 즉 완만한 상향 사면형으로 할 수 있다.
(5-3) a-ITO의 백 에칭(도 11b 및 도 18)
다시 옥살산 수용액을 에칭액으로 이용하여, 예를 들면 45℃에서 15초간 처리함으로써, 절연막(15, 4)의 사이드 에칭에 기인하는 a-ITO의 「차양 형상 부분」(6a)을 제거한다. 도 11b에 모식적으로 도시한 바와 같이, 레지스트 패턴(8)의 이면측으로 에칭액이 감도는 것에 의한 에칭, 즉 「백 에칭」이 행해진다.
이 백 에칭의 완료 후, 레지스트 패턴(8)이 박리되고, 세정 후에 a-ITO를 결정화시키기 위한 어닐링이 행해진다.
또, 백 에칭 후에는 컨택트 홀(51∼53) 근방을 덮는 패치형의 ITO막의 내부 연부가 하층 컨택트 홀(41∼43)의 상부 연부와 상층 컨택트 홀의 하부 연부 간의 선반형상 영역 내에 위치한다. 그리고, 상기 ITO막 패턴(61'∼62')으로부터 하층 컨택트 홀(41∼43)의 개소가 제거되는 결과, 주연부에는 2개의 구멍의 ITO막 패치(61)가 형성되며, 소스 전극(33) 상에는 구멍이 형성된 도우넛형의 ITO막 패치(62)가 형성된다. 또한, 접속 패드(14)의 노출부를 둘러싸도록 구멍이 형성된 ITO막 패치(64)가 형성된다.
(6) 제6 패터닝(도 19 및 도 11c)
스퍼터법에 의해, 50㎚ 두께의 몰리브덴 금속막과, 이 위의 50㎚ 두께의 알루미늄 금속막으로 이루어진 적층막(Mo/Al)을 퇴적한다. 이 후, 포토마스크를 이 용하여 레지스트 패턴을 형성한 후, 웨트 에칭에 의한 패터닝에 의해 인접하는 한쌍의 하층 컨택트 홀(41, 42)을 덮는 브릿지형 도전막(71)과, 패드 피복부(74)와, 각 화소 도트의 대부분을 덮는 반사 화소 전극(73)을 작성한다.
각 화소 도트에 있어서, 반사 화소 전극(73)은 먼저 형성된 투과 화소 전극(63a, 63b, 63c)의 주연부 이외를 노출하도록 투과용 개구(73a, 73b, 73c)를 이루고 있다. 또한, 투과 화소 전극(63a, 63b, 63c)의 주연부에 중첩되게 하는 것으로, 이들 각 화소 전극(63a, 63b, 63c)과 전기적으로 도통하고 있다.
반사 화소 전극(73)은 TFT(9)의 개소를 피복하고, 소스 전극(33) 상의 컨택트 홀(43, 53)에 의해, 소스 전극(33)에 직접 접속하여 도통하고 있다. 또한, 반사 화소 전극(73)은 신호선(31)을 따른 연부가 두께가 두꺼운 수지막(5)을 개재하여 신호선(31)의 양 연부와 중첩되어 있다.
이와 같이 하여, 대형의 원 기판의 상태의 어레이 기판(101)이 완성된다.
대향 기판(102)의 제작, 및 이것과 조합한 표시 패널(100')의 제작은 실시예 1에서 설명한 바와 마찬가지다.
<비교예 2>
다음에, 도 20을 이용하여 비교예 2의 제조 방법에 대하여 설명하기로 한다.
비교예 2의 배선 기판의 제조 방법에 있어서는 두께가 두꺼운 수지막(5)의 패턴을 마스크로 하여, 그 하층측의 층간 절연막(4) 및 게이트 절연막의 패터닝을 행하였다. 질화 실리콘막과, 산화 실리콘막 또한 산화 질화 실리콘막을 일괄하여 에칭하기 위해서 상기 실시예와 마찬가지로 완충된 불산을 이용하였다.
이 결과, 도 20a 및 도 20b에 도시한 바와 같이, 사이드 에칭에 기인하여 상층 컨택트 홀(51)의 하부 연부가, 하층 컨택트 홀(41)의 상부 연부로부터 컨택트 홀 내측으로 돌출하고, 하층 컨택트 홀(41)의 전체 둘레에 걸쳐서 연부를 덮는 오버 행이 형성되었다. 그 때문에, 상층 및 하층의 컨택트 홀(51, 41)을 덮는 금속막(71')을 형성할 때, 금속막(71')에 「단절」(71a)이 생기게 되었다.
<실시예 3∼4>
실시예 3∼4는 상기 실시예 1 또는 2와 마찬가지인 배선 기판의 제조 방법에 있어서, 패드용 배선(14a)의 근원부를 노출시키는 컨택트 홀(41)이 드라이 에칭과 웨트 에칭과의 조합에 의해 제거된다.
상세하게는, 상기 제5 패터닝의 제2 에칭 공정(5PEP(2))이 다음의 2 단계의 에칭에 의해 행해진다.
(i) 드라이 에칭에 의한 질화 실리콘막의 제거(도 21a)
우선, 질화 실리콘막으로 이루어진 제2 게이트 절연막(15b)을 케미컬 드라이 에칭(CDE)에 의해 제거한다. 실시예 2에 대응하는 실시예 4에 있어서는, 동시에, 층간 절연막(4)을 제거한다(도 22). 에칭용의 챔버 내를 60℃에서의 온도 및 45㎩의 진공으로 유지하면서, 330sccm의 산소(O2) 가스 및 670sccm의 4불화 탄소(CF4) 가스를 도입하여 계속된다. 그리고, 600W의 파워로서, 45초간 에칭을 행하였다.
(ii) 웨트 에칭에 의한 산화 실리콘막의 제거(도 21c)
계속해서, 산화 실리콘막으로 이루어진 제1 게이트 절연막(15a)을 상기 실시 예와 마찬가지의 완충된 불산에 의해 제거한다. 이 때, 예를 들면, 6%의 불화 수소, 및 30%의 불화 암모늄을 중첩비로 포함하는 완충된 불산을 이용하여, 28℃에서 70초간, 스프레이 방식에 의해 처리한다.
웨트 에칭 시의 사이드 에칭은 일반적으로, 드라이 에칭 시의 사이드 에칭보다 크지만, 도 21b에 도시한 바와 같이, 질화 실리콘막(제2 게이트 절연막(15b))도 웨트 에칭에 의해 사이드 에칭을 받는다. 그 결과, 컨택트 홀(41)의 내벽이 완만한 테이퍼형상이 된다.
<실시예 5∼6>
실시예 5∼6은 상기 실시예 1 또는 2와 마찬가지의 배선 기판의 제조 방법에 있어서, 게이트 절연막(15)을 질화 실리콘막만으로 이루어진 단층막으로 하는 것이다. 그리고, 게이트 절연막(15)을 제거하여 컨택트 홀(41)을 형성하는 공정은 전부 드라이 에칭에 의해 행해진다(도 23 및 도 24).
드라이 에칭인 경우의 사이드 에칭은, 상기 실시예와 같이 웨트 에칭을 행하는 경우에 비하여 작지만, 어느 정도의 치수가 되기 위해서 상기 실시예와 마찬가지의 방법으로 제조를 행하는 것으로 단절을 확실하게 방지할 수 있다.
이하, 제조 방법의 상세에 대하여, 실시예 1 또는 2와 다른 개소만 설명하기로 한다.
상기 제2 패터닝의 공정에서, 단층막의 게이트 절연막(15')으로서 약 300㎚ 두께의 질화 실리콘막(SiNx막)을 퇴적한다. 표면을 불산으로 처리한 후, 이어서 TFT(9)의 반도체막(36)을 작성하기 위한 50㎚ 두께의 비정질 실리콘(a-Si:H)층 및 TFT(9)의 채널 보호막(21) 등을 형성하기 위한 막 두께 200㎚의 질화 실리콘막(SiNx막)을 대기에 노출시키지 않고 연속하여 성막한다.
그리고, 상기 제5 패터닝에서의 제2 에칭을 케미컬 드라이 에칭(CDE)에 의해서만 행한다.
상세하게는, 에칭용 챔버 내를 60℃의 온도 및 45㎩의 진공으로 유지하면서, 330sccm의 산소(O2) 가스 및 670sccm의 4불화 탄소(CF4) 가스를 도입하여, 600W의 파워로써, 60초간 에칭을 행한다.
<실시예 7∼8>
실시예 7∼8은 상기 실시예 1 또한 2와 마찬가지의 배선 기판의 제조 방법에 있어서, 투명 화소 전극(63)의 배치 개소에서 두께가 두꺼운 수지막(5)이 생략된 것이다. 도 25는 실시예 1에 대응하는 실시예 7에 대한 화소부의 적층 단면도이다. 또한, 도 26은 실시예 2에 대응하는 실시예 8에 대한 화소부의 적층 단면도이다. 주연부의 적층 구조나 제조 공정은 실시예 1 또는 2와 마찬가지다.
이와 같이 투명 화소 전극(63)의 개소에서 두께가 두꺼운 수지막(5)을 생략함으로써, 해당 수지막을 빛이 투과할 때의 손실을 피할 수 있다. 즉, 백 라이트광의 이용 효율을 향상할 수 있다.
<실시예 9∼10>
실시예 9∼10은 상기 실시예 1 또는 2와 마찬가지의 배선 기판의 제조 방법에 있어서, 반사 화소 전극(73)의 배치 개소에서 두께가 두꺼운 수지막(5)의 오목 부(56)가 생략된 것이다. 즉, 반사 화소 전극이 요철 패턴을 갖지 않고 플랫 패턴이다.
도 27은 실시예 1에 대응하는 실시예 9에 대한 화소부의 적층 단면도이다. 또한, 도 28은 실시예 2에 대응하는 실시예 10에 대한 화소부의 적층 단면도이다. 주연부의 적층 구조는 실시예 1 또는 2와 마찬가지다.
제조 공정은 상기 제4 패터닝의 공정에서 오목부(56)를 형성하기 위한 약한 노광을 행하지 않은 것 이외에는 마찬가지다.
<실시예 11∼12>
실시예 11∼12는 상기 실시예 1 또는 2와 마찬가지의 배선 기판의 제조 방법에 있어서, 투명 화소 전극(63)의 배치 개소에서 두께가 두꺼운 수지막(5)이 생략됨과 함께, 반사 화소 전극(73)의 배치 개소에서 두께가 두꺼운 수지막(5)의 오목부(56)가 생략된 것이다.
도 29는 실시예 1에 대응하는 실시예 11에 대한 화소부의 적층 단면도이다. 또한, 도 30은 실시예 2에 대응하는 실시예 12에 대한 화소부의 적층 단면도이다. 주연부의 적층 구조는 실시예 1 또는 2와 마찬가지다.
<실시예 13>
다음에, 실시예 13에 대하여, 도 31 및 도 32의 적층 단면도, 및 도 33의 평면도를 이용하여 설명하기로 한다.
실시예 13의 액정 표시 장치는 노멀 화이트 모드의 광 투과형이라는 점에서는 상기 실시예 1∼12와 마찬가지다. 그러나, 상기 각 실시예와 달리 폴리실리콘(p-Si) TFT 타입이다.
도 31에는 본 실시예에 따른 표시 패널(100")의 화소 부분의 적층 구조를 도시한다. 화소 도트마다의 TFT(9)가 폴리실리콘(p-Si)의 반도체층(36')으로 이루어지고 톱 게이트형이다. 즉, 게이트 전극(11a)이 반도체층(36')이나 이것을 둘러싸는 컨택트부(32A, 33A)보다 상측에 게이트 절연막(15)을 개재하여 배치되고 있다.
또한, 컬러 필터층이, 어레이 기판(10") 상의 두께가 두꺼운 수지막(평탄화막)(5)에 의해 형성되어 있다. 그 때문에, 블랙 매트릭스는 어레이 기판(10") 및 대향 기판(102) 어느 하나에도 형성되어 있지 않고, 컬러 필터층이 화소 도트 배열 부분의 전체를 덮는 영역에서 잉크 제트 방식에 의한 염색 등에 의해 형성되어 있다.
반사 화소 전극(73)은 보호막(45)을 관통하는 컨택트 홀(43') 및 컬러 필터층으로서 두께가 두꺼운 수지막(5)을 관통하는 컨택트 홀(53)을 개재하여 소스 전극(33)에 도통되어 있다. 여기서, 상기 실시예 2인 경우와 마찬가지로, 소스 전극(33)상에는 구멍이 형성된 도우넛형의 ITO막(62)이 형성된다.
또한, 게이트 절연막(15) 상에 주사선과 동시에 형성되는 보조 용량선(Cs 배선)(12)에는 TFT의 반도체층(36')과 동시에 형성되는 보조 용량용 패턴(35)이 게이트 절연막(15)을 개재하여 중첩되어 있다. 그리고, 이 보조 용량용 패턴(35')과, 소스 전극(33) 및 반사 화소 전극(73)은, 층간 절연막(4) 및 게이트 절연막을 관통하는 컨택트 홀을 개재하여 상호 전기적으로 접속되어 있다.
도 32에는 본 실시예에 따른 표시 패널(100")의 주연부를 도시한다. 상기 각 실시예와 마찬가지로, 신호선(31)과 동시에 형성되는 상층 배선과, 주사선(11)과 동시에 형성되는 하층 배선이 두께가 두꺼운 수지막(5)을 관통하는 컨택트 홀(51, 52)을 개재하여, 화소 전극(73, 63)과 동시에 형성되는 도전층에 의해 전기적으로 접속되어 있다.
본 실시예에서의 신호선(31)의 말단의 접속 구조는 실시예 2인 경우와 마찬가지다. 단, 실시예 2인 경우의 층간 절연막(4)이 본 실시예에서는 보호막(45)으로 치환되어 있다.
또한, 이들 컨택트 홀(51∼53, 53', 41∼42, 43', 43")을 형성하는 공정은, 상기 실시예 1∼2에 있어서, 제2 에칭(관통 홀의 형성: 5 PEP(2))으로 설명한 방법과 마찬가지다.
이러한 p-SiTFT 타입의 어레이 기판(10")을 제작하기 위한 다른 공정은, 예를 들면 일본 특개평 2000-330484나 일본 특개평 2001-339070에 기재된 방법에 따라 행할 수 있다.
또, 도 32에 도시한 바와 같이, 본 실시예에서의 접속 패드(14")의 개소의 구조는 상기 각 실시예와 서로 다르다. 구동 IC가 어레이 기판(10")의 주연부에 형성되어 있기 때문에, 접속 패드(14")는 외부 구동부로부터의 플렉시블 배선 기판과 접속을 행하는 개소이다. 그 때문에, 접속 패드(14")의 주위에서는 두께가 두꺼운 수지막(5)이 생략되고, 접속 패드(14") 내의 영역에서 주사선(11)과 동시에 형성되는 하층 배선층과, 신호선(31)과 동시에 형성되는 상층 배선층이 중첩되고, 이들이 투명 화소 전극(63)과 동시에 형성되는 ITO막에 의해 덮어진다.
도 33의 평면도에는 본 실시예의 어레이 기판(10")에서의 각 화소 도트 부분을 도시한다. 도면에 도시한 바와 같이, 알루미늄(Al)으로 이루어진 반사 화소 전극(73)이 하나의 창 프레임형의 패턴을 이루고, 이 패턴이 이루는 하나의 개구를 ITO로 이루어진 투명 화소 전극(63)이 덮고 있다.
<실시예 14>
마지막으로, 실시예 14에 대하여, 도 34의 적층 단면도를 이용하여 설명하기로 한다.
도 34는 반사 화소 전극(73) 및 투명 화소 전극(63)의 배치 개소에 대하여, 실시예 14에 따른 신호선(31)을 횡단하는 단면에서의 적층 구조를 도시한다. 두께가 두꺼운 수지막(5)은 투명 화소 전극(63)의 배치 개소에서 생략되어 있고, 이에 의해 광의 투과 손실을 저감하고 있다. 또한, 대향 기판측에 컬러 필터층이 배치되며, 투과 화소 전극(63)의 외주의 연부, 즉 두께가 두꺼운 수지막(5)이 이루는 사면의 개소에는 주사선(11)과 동시에 형성되는 차광막(19)이 형성되어 있다. 이것은, 해당 개소로부터의 광 누설을 방지하여, 표시 성능을 높게 유지하기 위한 것이다.
또한, 반사 화소 전극(73)에 요철 패턴을 갖지 않은 상태를 도시하고 있지만, 두께가 두꺼운 수지막(5)에 요철을 형성하고, 상기 실시예와 마찬가지로 반사 전극(73)에 광 산란성을 갖게 해도 된다.
어레이 기판(10")으로부터 표시 패널(100")을 조립하는 공정에 대해서도, 상기 실시예 1에서 설명한 것과 마찬가지다. 또, 본 실시예에 따른 도 31에서는 어 레이 기판(10") 및 대향 기판(102)의 액정측의 최상층에 있는 폴리이미드(Pl)제의 배향막(106)이 나타나 있다. 이 배향막은 상기 실시예 1에 따른 도 3 및 도 4, 상기 실시예 2에 따른 도 13 및 도 14, 상기 실시예 7에 따른 도 25, 상기 실시예 8에 따른 도 26, 실시예 9에 따른 도 27, 실시예 10에 따른 도 28, 실시예 11에 따른 도 29, 실시예 12에 따른 도 30, 실시예 13에 따른 도 32에서는 도시를 생략하고 있다.
본 실시예에서는, 두께가 두꺼운 수지막(5)의 기초를 이루는 보호막(45)을 형성하는 것으로 설명하였지만, 보호막(45)을 생략할 수도 있다. 이 경우, 주연부의 컨택트 홀의 구조 및 제조 공정은, 실시예 1과 마찬가지다.
상기 각 실시예에 있어서는, 구멍이 형성된 도전막(제2 도전층)이 투명 도전 재료로 이루어지며 브릿지형 도전막(제3 도전층)이 금속막으로서 설명하였지만, 이들이 교체되어도 마찬가지다. 이 경우, 제5 패터닝에서의 제1 및 제3 에칭은 금속막을 제거하는 에칭이 되어 컨택트 홀의 저면을 덮는 도전층은 투명 도전 재료로 이루어진다.
상기 실시예 1∼12에 있어서는, 화소 도트마다의 스위칭 소자가 에치 스토퍼형의 TFT인 것으로서 설명하였지만, 채널 에치형도 마찬가지고, 경우에 따라서는 톱 게이트형의 것이어도 된다.
또한, 상기 실시예에 있어서는, 제1층의 배선 패턴(주사선 등의 패턴)이 몰리브덴 텅스텐 합금(MoW)과 같은 고융점 금속으로 이루어진 것으로서 설명하였지만, 알루미늄(Al)과 몰리브덴(Mo)과의 적층막이어도 된다. 예를 들면, 15㎚의 보 텀 Mo층과, 중간의 270㎚의 Al층과, 50㎚의 톱 Mo층으로 이루어진 3층 구조로 하는 것이나 270㎚의 Al층과, 이것을 덮는 50㎚의 Mo층으로 이루어진 2층 구조로 할 수 있다.
또한, 상기 실시예에 있어서는 표시 장치로서 반투과형 액정 표시 장치를 예로 들어 설명하였지만, 이에 한정되지 않고 어레이 기판의 TFT나 배선 패턴의 상층에 두께가 두꺼운 수지막을 통하여 화소 전극을 배치하는 구조로, 복수의 화소 전극막을 어레이 기판 상에 갖는 표시 장치 전반에 적용할 수 있다.
예를 들면, 유기 EL 표시 장치과 같이, 어레이 기판 상에 양극 및 음극이 형성되는 경우에도 적용할 수 있다. 이 경우에는, 예를 들면 양극으로 구멍이 형성된 도전막을 형성하고, 음극으로 브릿지형 도전막을 구성할 수 있다.
표시 장치용 배선 기판 및 그 제조 방법에 있어서, 패터닝 공정수를 적게 함으로써, 제조 효율을 향상시키고, 제조 비용 및 공정 부담을 저감할 수 있는 것을 제공한다.

Claims (16)

  1. 표시 장치용 배선 기판에 있어서,
    기판 상에 형성된 제1 도전층의 패턴과,
    상기 제1 도전층의 패턴 상에 배치되며, 상기 패턴에 대응하는 위치에 개구를 갖는 제1 절연막과,
    상기 제1 절연막의 개구보다 큰 직경을 가지며, 그 내벽이 제2 도전층으로 덮어지는 컨택트 홀을 갖는 제2 절연막과,
    상기 제2 도전층 상에 형성되고, 상기 컨택트 홀을 개재하여 상기 제1 도전층과 접속하는 제3 도전층
    을 포함하고,
    상기 제1 절연막의 개구의 상단과 상기 제2 도전층의 개구는 실질적으로 동일한 형상이고,
    상기 표시 장치용 배선 기판은 화소 전극을 매트릭스 형상으로 포함하고,
    상기 화소 전극은 상기 제2 도전층 및 상기 제3 도전층으로 구성되며, 한쪽이 광 투과성의 도전막, 다른쪽이 광 반사성의 도전막으로 이루어진 것을 특징으로 하는 표시 장치용 배선 기판.
  2. 제1항에 있어서,
    상기 제2 절연막은 막 두께 1㎛ 이상의 절연성 수지막인 것을 특징으로 하는 표시 장치용 배선 기판.
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 표시 장치용 배선 기판은 반투과형 액정 표시 장치에 이용되는 것을 특징으로 하는 표시 장치용 배선 기판.
  6. 제1항에 있어서,
    상기 광 반사성의 도전막으로 이루어진 상기 화소 전극에 대응하는 위치의 상기 제2 절연막은 요철 패턴을 갖는 것을 특징으로 하는 표시 장치용 배선 기판.
  7. 제1항에 있어서,
    상기 제2 절연막은 상기 광 투과성의 도전막으로 이루어진 상기 화소 전극에 대응하는 위치가 단절된 개구를 갖는 것을 특징으로 하는 표시 장치용 배선 기판.
  8. 제1항에 있어서,
    상기 표시 장치용 배선 기판은 유기 EL 표시 장치에 이용되는 것을 특징으로 하는 표시 장치용 배선 기판.
  9. 제8항에 있어서,
    상기 제2 도전층이 EL 소자의 양극, 상기 제3 도전층이 EL 소자의 음극과 동일 도전 재료로 구성되는 것을 특징으로 하는 표시 장치용 배선 기판.
  10. 배선 기판의 제조 방법에 있어서,
    절연 기판 상에 제1 도전층의 패턴을 형성하는 공정과,
    이것을 덮는 제1 절연막을 성막하는 공정과,
    상기 제1 절연막 상에 형성되며 상기 제1 도전층의 패턴에 대응하는 위치에 컨택트 홀을 갖는 제2 절연막을 형성하는 공정과,
    상기 제2 절연막 상에 제2 도전층을 형성하는 공정과,
    상기 컨택트 홀보다 직경이 작은 개구를 갖는 패턴 마스크를 이용하여 상기 제2 도전층을 패터닝하는 제1 패터닝 공정과,
    상기 패턴 마스크를 이용하여 상기 제2 도전층의 개구를 개재하여 상기 제1 절연막을 에칭하고, 상기 개구보다 직경이 큰 컨택트 홀을 형성함으로써, 상기 제1 도전층을 노출하는 제2 패터닝 공정과,
    상기 제1 절연막의 컨택트 홀을 마스크로 하여 상기 제2 도전층을 패터닝하는 제3 패터닝 공정과,
    상기 패턴 마스크를 제거하고, 상기 제1 및 제2 절연막의 컨택트 홀을 개재하여 상기 제1 도전층과 접속하는 제3 도전층을 형성하는 공정과,
    상기 배선 기판에 화소 전극을 매트릭스 형상으로 형성하는 공정
    을 포함하고,
    상기 화소 전극은 상기 제2 도전층 및 상기 제3 도전층으로 구성되며, 한쪽이 광 투과성의 도전막, 다른쪽이 광 반사성의 도전막으로 이루어지는 것을 특징으로 하는 배선 기판의 제조 방법.
  11. 제10항에 있어서,
    상기 제1 절연막 및 상기 제2 절연막 간에 제3 절연막을 더 포함하고, 상기 제3 절연막은 상기 제1 절연막과 동일 공정에서 에칭 처리되는 것을 특징으로 하는 배선 기판의 제조 방법.
  12. 제11항에 있어서,
    상기 제2 패터닝 공정에 있어서, 제3 절연막이 상기 제1 절연막보다 사이드 에칭 속도가 빠른 것을 특징으로 하는 배선 기판의 제조 방법.
  13. 제11항에 있어서,
    상기 제1 절연막이 하층 절연막과, 그 상층에 배치된 상층 절연막으로 이루어지며, 상기 제2 패터닝 공정에 있어서, 상기 상층 절연막이 상기 하층 절연막보다 사이드 에칭 속도가 빠른 것을 특징으로 하는 배선 기판의 제조 방법.
  14. 제12항 또는 제13항에 있어서,
    상기 제2 패터닝 공정은 웨트 에칭에 의해 행해지는 것을 특징으로 하는 배선 기판의 제조 방법.
  15. 제14항에 있어서,
    상기 웨트 에칭 시에 에칭액으로서 완충된(buffered) 불산을 이용하는 것을 특징으로 하는 배선 기판의 제조 방법.
  16. 제12항 또는 제13항에 있어서,
    상기 제2 패터닝 공정은 드라이 에칭에 의해 행해지는 것을 특징으로 하는 배선 기판의 제조 방법.
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