KR20090100046A - 액정표시장치용 어레이 기판의 제조방법 - Google Patents
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Abstract
본 발명은, 화소영역이 정의된 기판 상에 제 1 마스크 공정을 진행하여 일방향으로 연장하는 게이트 배선 및 게이트 전극을 형성하는 단계와; 상기 게이트 배선 및 게이트 전극과 화소전극 위로 전면에 게이트 절연막과 순수 비정질 실리콘층과 불순물 비정질 실리콘층과 제 1 금속층을 순차적으로 형성하는 단계와; 제 2 마스크 공정을 진행하여 상기 게이트 절연막 위로 상기 게이트 배선과 교차하여 상기 화소영역을 정의하는 데이터 배선을 형성하고, 동시에 상기 게이트 전극에 대응하여 순차적으로 그 끝단이 일치하는 액티브층과 제 1 불순물 실리콘 패턴과 소스 드레인 패턴을 형성하는 단계와; 상기 데이터 배선과 소스 드레인 패턴 위로 전면에 투명 도전성 물질층을 형성하는 단계와; 상기 투명 도전성 물질층 상부로 제 1 포토레지스트층을 형성하고 제 3 마스크 공정을 진행하여 상기 화소영역에 화소전극을 형성하고, 상기 소스 드레인 패턴과 그 하부의 제 1 불순물 실리콘 패턴이 각각 패터닝되어 상기 액티브층 중앙부를 노출시키며 서로 이격하는 형태로 소스 및 드레인 전극과 그 하부로 오믹콘택층을 형성하며, 상기 화소전극 상부에 상기 화소전극에 대해 오버행 구조를 갖는 제 1 두께의 제 1 포토레지스트 패턴을 형성하는 단계와; 상기 제 1 포토레지스트 패턴 위로 전면에 무기절연물질을 증착하여 절연층을 형성하는 단계와; 스트립(strip) 공정을 진행하여 상기 제 1 포토레지스트 패턴과 그 상부에 위치한 상기 절연층을 제거함으로써 상기 화소전극 외측으로 보호층을 형성하는 단계를 포함하는 액정표시장치용 어레이 기판의 제조방법을 제공한다.
마스크 절감, 어레이 기판, 3마스크, 웨이비노이즈, 공정단순화
Description
본 발명은 액정표시장치에 관한 것이며, 특히 액정표시장치용 어레이 기판의 제조방법에 관한 것이다.
최근에 액정표시장치는 소비전력이 낮고, 휴대성이 양호한 기술 집약적이며, 부가가치가 높은 차세대 첨단 디스플레이(display)소자로 각광받고 있다.
이러한 액정표시장치 중에서도 각 화소(pixel)별로 전압의 온(on),오프(off)를 조절할 수 있는 스위칭 소자인 박막트랜지스터가 구비된 액티브 매트릭스형 액정표시장치가 해상도 및 동영상 구현능력이 뛰어나 가장 주목받고 있다.
일반적으로, 액정표시장치는 박막트랜지스터 및 화소전극을 형성하는 어레이 기판 제조 공정과 컬러필터 및 공통 전극을 형성하는 컬러필터 기판 제조 공정을 통해 각각 어레이 기판 및 컬러필터 기판을 형성하고, 이들 두 기판 사이에 액정을 개재하는 셀 공정을 거쳐 완성된다.
좀 더 자세히, 일반적인 액정표시장치의 분해사시도인 도 1을 참조하여 설명하면, 액정층(30)을 사이에 두고 어레이 기판(10)과 컬러필터 기판(20)이 대면 합착된 구성을 갖는데, 이중 하부의 어레이 기판(10)은 투명한 기판(12)의 상면으로 종횡 교차 배열되어 다수의 화소영역(P)을 정의하는 복수개의 게이트 배선(14)과 데이터 배선(16)을 포함하며, 이들 두 배선(14, 16)의 교차지점에는 박막트랜지스터(T)가 구비되어 각 화소영역(P)에 마련된 화소전극(18)과 일대일 대응 접속되어 있다.
또한, 상기 어레이 기판(10)과 마주보는 상부의 컬러필터 기판(20)은 투명기판(22)의 배면으로 상기 게이트 배선(14)과 데이터 배선(16) 그리고 박막트랜지스터(T) 등의 비표시영역을 가리도록 각 화소영역(P)을 테두리하는 격자 형상의 블랙매트릭스(25)가 형성되어 있으며, 이들 격자 내부에서 각 화소영역(P)에 대응되게 순차적으로 반복 배열된 적(R), 녹(G), 청(B)색의 컬러필터 패턴(26a, 26b, 26c)을 포함하는 컬러필터층(26)이 형성되어 있으며, 상기 블랙매트릭스(25)와 컬러필터층(26)의 전면에 걸쳐 투명한 공통전극(28)이 구비되어 있다.
그리고, 도면상에 도시되지는 않았지만, 이들 두 기판(10, 20)은 그 사이로 개재된 액정층(30)의 누설을 방지하기 위하여 가장자리 따라 실링제(sealant) 등으로 봉함된 상태에서 각 기판(10, 20)과 액정층(30)의 경계부분에는 액정의 분자배열 방향에 신뢰성을 부여하는 상, 하부 배향막이 개재되며, 각 기판(10, 20)의 적어도 하나의 외측면에는 편광판이 구비되어 있다.
또한, 어레이 기판의 외측면으로는 백라이트(back-light)가 구비되어 빛을 공급하는 바, 게이트 배선(14)으로 박막트랜지스터(T)의 온(on)/오프(off) 신호가 순차적으로 스캔 인가되어 선택된 화소영역(P)의 화소전극(18)에 데이터배선(16)의 화상신호가 전달되면 이들 사이의 수직전계에 의해 그 사이의 액정분자가 구동되고, 이에 따른 빛의 투과율 변화로 여러 가지 화상을 표시할 수 있다.
도 2는 종래의 액정표시장치의 어레이 기판 내의 하나의 화소영역을 박막트랜지스터를 포함하여 절단한 단면에 대해 도시한 것이다.
기판(41) 상의 다수의 게이트 배선(미도시)과 데이터 배선(67)이 교차하여 정의되는 다수의 화소영역(P) 내에는 게이트 전극(45)이 형성되어 있으며, 상기 게이트 전극(45) 상부로 전면에 게이트 절연막(50)이 형성되어 있으며, 그 위에 순차적으로 액티브층(60a)과 오믹콘택층(60b)으로 구성된 반도체층(60)이 형성되어 있다.
상기 오믹콘택층(60b) 위로는 소스 전극(70)과, 상기 게이트 전극(60)을 중심으로 상기 소스 전극(70)으로부터 소정간격 이격하여 마주 대하고 있는 드레인 전극(75)이 형성되어 있다.
또한, 상기 소스 및 드레인 전극(70, 75)과 노출된 액티브층(60a) 위로 전면에 상기 드레인 전극(75)을 노출시키는 드레인 콘택홀(85)을 포함하는 보호층(80)이 형성되어 있으며, 상기 보호층(80) 상부에는 각 화소영역(P)별로 독립되며, 상기 드레인 콘택홀(85)을 통해 상기 드레인 전극(75)과 접촉하는 화소전극(90)이 형성되어 있다.
이때, 반도체층670)을 살펴보면, 상기 소스 및 드레인 전극(70, 75)의 일측 끝단 외부로 순수 비정질 실리콘으로 이루어진 액티브층(60a)이 노출되고 있음을 알 수 있다. 또한, 데이터 배선(67)에 대응해서는 그 하부로 상기 반도체층(60)을 이루는 동일한 물질로 이중층 구조의 반도체 패턴(61)이 형성되고 있으며, 이들 이중층 구조의 반도체 패턴(61) 중 순수 비정질 실리콘으로 이루어진 제 1 반도체 패턴(61a)이 상기 데이터 배선(67)의 외측으로 노출되고 있음을 알 수 있다.
종래의 액정표시장치용 어레이 기판이 이러한 구조를 갖게 되는 것은 제조 방법에 기인한다.
전술한 구조를 갖는 액정표시장치용 어레이 기판의 제조 방법에 대해 간단히 설명한다.
액정표시장치용 어레이 기판에 있어, 배선 및 전극 패턴은 감광성 물질인 포토레지스트를 이용한 사진식각 공정에 의해 이루어진다. 사진식각 공정에서는 금속물질층, 절연물질층 또는 반도체 물질층 상부에 포토레지스트를 도포하여 포토레지스트층을 형성하는 단계와, 일정패턴을 가지는 마스크를 배치하여 상기 포토레지스트층을 노광하는 단계와, 노광 처리된 포토레지스트층을 현상하여 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 마스크로 하여 상기 금속물질층, 절연물질층 또는 반도체 물질층을 식각하여 배선 및 전극, 콘택홀 또는 반도체층을 형성하는 공정을 거치게 된다. 상기 사진식각 공정은 마스크 수에 따라 공정수가 결정되기 때문에, 이하 마스크 공정으로 칭하기로 한다.
우선, 기판(41) 상에 제 1 금속물질을 증착한 후, 제 1 마스크 공정에 의해 게이트 전극(45)과 게이트 배선(미도시)을 형성한다.
다음, 상기 게이트 전극(45)과 게이트 배선(미도시) 위로 제 1 절연물질, 순수 비정질 실리콘(a-Si), 불순물 비정질 실리콘(n+ a-Si)과 제 2 금속물질을 순차적으로 증착한 후, 회절노광 또는 하프톤 노광을 포함하는 제 2 마스크 공정을 실시하여 패터닝함으로써 순수 비정질 실리콘의 액티브층(60a)과 불순물 비정질 실리콘의 오믹콘택층(60b)으로 이루어진 반도체층(60)과, 소스 및 드레인 전극(70, 75)과 데이터 배선(67)을 하나의 마스크 공정에 의해 형성한다. 이때 이러한 회절노광 또는 하프톤 노광을 포함하는 제 2 마스크 공정 특성에 의해 상기 데이터 배선(67)의 하부에도 상기 반도체층(60)과 동일한 물질로 동일한 구성을 갖는 반도체 패턴(61)이 형성되며, 이러한 구성을 형성하기 위해 서로 다른 높이의 포토레지스트 패턴을 형성하게 되며, 상기 서로 이격하는 소스 및 드레인 전극(70, 75)과 상기 두 전극(70, 75) 사이로 상기 액티브층(60a)을 노출시키는 단계를 진행하게 됨으로써 상기 소스 및 드레인 전극(70, 75) 끝단 외측으로 상기 액티브층(60a)이 일부 노출되며, 상기 데이터 배선(67) 하부의 반도체 패턴(61) 중 상기 액티브층(60a)과 동일한 물질로 이루어진 제 1 반도체 패턴(61a)이 상기 데이터 배선(67) 외측으로 노출되게 된다. 한편, 순차 적층된 상기 게이트 전극(45), 게이트 절연막(50), 반도체층(60), 소스 및 드레인 전극(70, 75)은 박막트랜지스터(Tr)를 이룬다.
다음, 상기 박막트랜지스터(Tr) 위로 제 2 절연물질을 증착한 후, 제 3 마스크 공정에 의해 드레인 전극(75)의 일부를 노출시키는 드레인 콘택홀(85)을 가지는 보호층(80)을 형성한 후, 상기 보호층(80) 위로 투명 도전성 물질을 증착하고, 제 4 마스크 공정을 진행하여 패터닝하여 화소전극(90)을 형성함으로써 종래의 액정표 시장치용 어레이 기판(41)을 완성하고 있다.
하지만, 마스크 공정에서는 증착, 노광, 현상, 식각 공정별로 장비들이 필요하고, 물리적, 화학적 공정이 반복됨에 따라 공정 비용이 높고, 공정 중 다른 소자에 손상을 줄 확률이 높으므로, 공정 효율이 떨어지는 단점이 있다.
또한, 전술한 4마스크 공정에 의해 제조된 액정표시장치용 어레이 기판(41)은 순수 비정질 실리콘층과 불순물 비정질 실리콘층과 금속층을 순차적으로 적층하고, 포토레지스트를 도포한 후, 회절노광을 통해, 소스 및 드레인 전극(70, 75)과 액티브층(60a)과 오믹콘택층(60b)으로 구성된 반도체층(60)을 하나의 마스크 공정에 의해 형성함으로써 원치 않는 구조, 즉, 박막트랜지스터(Tr)에 있어서 액티브층(60a) 양끝단이 상기 소스 및 드레인 전극(70, 75) 외부로 노출되는 구조와, 데이터 배선(67)의 외측으로 그 하부에 위치한 제 1 반도체 패턴(61a)이 노출시키는 구조를 형성하게 된다. 따라서 상기 소스 및 드레인 전극(70, 75)의 끝단 외부로 노출된 액티브층(60a)이, 이러한 구조를 갖는 어레이 기판(41)을 이용하여 완성된 액정표시장치(미도시)의 구동 시, 하부에 구비된 백라이트(미도시) 등으로부터 입사된 빛, 또는 외부로부터 들어온 빛에 의해 여기(excite)되어 박막트랜지스터(Tr)의 스위칭 또는 데이터 신호를 입력하는 데이터 배선(67)에 영향을 미쳐 각각 오프 전류 특성을 저하시킴으로써 최종적으로 박막트랜지스터(Tr)의 특성을 저하시키거나 화면상에 얼룩을 유발시키는 웨이비 노이즈(wavy noise) 문제를 발생시키고 있다.
상기 문제점을 해결하기 위해서, 본 발명에서는 3마스크 공정으로 진행함으로써 4마스크 공정 진행대비 비용 절감 및 제조 공정을 단순화하는 것을 그 목적으로 한다.
또한, 소스 및 드레인 전극의 끝단 외부로 액티브층이 노출되지 않도록 함으로써 오프 전류 증가에 의한 박막트랜지스터의 특성 저하를 방지하며, 더욱이 데이터 배선 하부에 형성되는 반도체 패턴도 상기 데이터 배선 하부로 그 양끝단이 노출되지 않도록 함으로써 웨이비 노이즈(wavy noise)를 방지 하는 것을 또 다른 목적으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 액정표시장치용 어레이 기판의 제조 방법은, 화소영역이 정의된 기판 상에 제 1 마스크 공정을 진행하여 일방향으로 연장하는 게이트 배선 및 게이트 전극을 형성하는 단계와; 상기 게이트 배선 및 게이트 전극과 화소전극 위로 전면에 게이트 절연막과 순수 비정질 실리콘층과 불순물 비정질 실리콘층과 제 1 금속층을 순차적으로 형성하는 단계와; 제 2 마스크 공정을 진행하여 상기 게이트 절연막 위로 상기 게이트 배선과 교차하여 상기 화소영역을 정의하는 데이터 배선을 형성하고, 동시에 상기 게이트 전극에 대응하여 순차적으로 그 끝단이 일치하는 액티브층과 제 1 불순물 실리콘 패턴과 소스 드레인 패턴을 형성하는 단계와; 상기 데이터 배선과 소스 드레인 패턴 위로 전면에 투명 도전성 물질층을 형성하는 단계와; 상기 투명 도전성 물질층 상부로 제 1 포토레지스트층을 형성하고 제 3 마스크 공정을 진행하여 상기 화소영역에 화소전극을 형성하고, 상기 소스 드레인 패턴과 그 하부의 제 1 불순물 실리콘 패턴이 각각 패터닝되어 상기 액티브층 중앙부를 노출시키며 서로 이격하는 형태로 소스 및 드레인 전극과 그 하부로 오믹콘택층을 형성하며, 상기 화소전극 상부에 상기 화소전극에 대해 오버행 구조를 갖는 제 1 두께의 제 1 포토레지스트 패턴을 형성하는 단계와; 상기 제 1 포토레지스트 패턴 위로 전면에 무기절연물질을 증착하여 절연층을 형성하는 단계와; 스트립(strip) 공정을 진행하여 상기 제 1 포토레지스트 패턴과 그 상부에 위치한 상기 절연층을 제거함으로써 상기 화소전극 외측으로 보호층을 형성하는 단계를 포함한다.
상기 게이트 배선을 형성하는 단계는, 상기 게이트 배선 일끝단과 연결되는 게이트 패드전극을 형성하는 단계를 포함하며, 상기 데이터 배선을 형성하는 단계는 상기 데이터 배선 일끝단과 연결되는 데이터 패드전극을 형성하는 단계를 포함한다. 이때, 상기 데이터 배선과 액티브층과 제 1 불순물 실리콘 패턴과 소스 드레인 패턴을 형성하는 단계는, 상기 제 1 금속층 위로 상기 게이트 전극과 데이터 배선과 데이터 패드전극에 대응하여 제 2 두께의 제 2 포토레지스트 패턴을, 상기 게이트 패드전극에 대응해서는 상기 제 1 금속층을 노출시키며, 그 외의 영역에는 제 2 두께보다 얇은 제 3 두께를 갖는 제 3 포토레지스트 패턴을 형성하는 단계와; 상기 제 2 및 제 3 포토레지스트 패턴 외부로 노출된 상기 제 1 금속층과 그하부의 불순물 실리콘층과 순수 실리콘층을 제거하여 상기 게이트 패드전극을 노출시키는 단계와; 제 1 애싱(ashing)을 실시하여 상기 제 3 두께의 제 3 포토레지스트 패턴을 제거하는 단계와; 상기 제 3 포토레지스트 패턴이 제거되어 노출된 상기 제 1 금속층과 그 하부의 불순물 실리콘층과 순수 실리콘층을 제거함으로써 상기 데이터 배선과 그 하부로 제 2 불순물 실리콘 패턴과, 제 1 순수 실리콘 패턴을 형성하고, 동시에 상기 게이트 전극에 대응하여 순차 적층된 상기 액티브층과 제 1 불순물 패턴과 소스 드레인 패턴을 형성하며, 상기 데이터 패드전극을 형성하는 단계와; 상기 제 2 포토레지스트 패턴을 제거하는 단계를 포함한다.
또한, 상기 화소전극과, 소스 및 드레인 전극과 오믹콘택층을 형성하는 단계는, 상기 투명 도전성 물질층 위로 상기 화소영역과 상기 드레인 전극과 상기 게이트 및 데이터 패드전극에 대응하여 제 4 두께의 제 4 포토레지스트 패턴을 형성하고, 상기 소스 드레인 패턴의 중앙부에 대응해서는 상기 소스 드레인 패턴을 노출시키고, 그 이외의 영역에 대응해서는 상기 제 4 두께보다 얇은 제 5 두께의 제 5 포토레지스트 패턴을 형성하는 단계와; 상기 제 4 및 제 5 포토레지스트 패턴 외부로 노출된 상기 투명 도전성 물질층과 그 하부의 소스 드레인 패턴 및 제 1 불순물 실리콘 패턴을 제거함으로써 상기 액티브층을 노출시키며 서로 이격하는 소스 및 드레인 전극과 그 하부로 각각 오믹콘택층을 형성하는 단계와; 제 2 애싱(ashing)을 실시하여 상기 제 5 두께의 제 5 포토레지스트 패턴을 제거하며 동시에 상기 제 4 두께의 포토레지스트 패턴으로부터 상기 제 1 두께의 제 1 포토레지스트 패턴을 형성하는 단계와; 상기 제 5 포토레지스트 패턴이 제거됨으로써 노출된 상기 투명 도전성 물질층을 제거함으로써 상기 제 1 포토레지스트 패턴 하부로 상기 화소영역에 화소전극을 형성하고, 상기 게이트 패드전극에 대응해서 게이트 보조 패드전극을, 상기 데이터 패드전극에 대응해서 데이터 보조 패드전극을 형성하는 단계를 포함하며, 상기 화소전극과 게이트 보조 패드전극과 상기 데이터 보조 패드전극 상부에 각각 위치한 상기 제 1 포토레지스트 패턴은 상기 화소전극과 게이트 보조 패드전극과 상기 데이터 보조 패드전극 각각에 대해 더 큰 폭을 가지며 오버행 구조를 이루어 상기 화소전극과 게이트 보조 패드전극과 상기 데이터 보조 패드전극 각각의 외측으로 노출된 형태를 갖는 것이 특징이다. 이때, 상기 절연층은 상기 제 1 포토레지스트 패턴의 양끝단에서 끊김이 발생하며, 상기 끊김이 발생한 부분에서 상기 투명 도전성 물질층이 패터닝되어 이루어진 상기 화소전극과 게이트 보조 패드전극과 상기 데이터 보조 패드전극과 그 끝단이 접촉하도록 형성하는 것이 특징이다.
또한 상기 화소전극은 상기 게이트 절연층을 사이에 두고 상기 게이트 배선과 중첩하도록 형성하여 서로 중첩된 부분이 스토리지 커패시터를 이루도록 하는 것이 특징이다.
본 발명에 따른 3 마스크 공정 진행에 따른 액정표시장치용 어레이 기판 제조방법에 의해 종래의 4마스크 공정에 의해 완성하는 제조 방법대비 사용되는 마스크 수를 줄임으로써, 공정 효율을 높일 있고, 공정 단순화로 인하여 액정표시장치 용 어레이 기판의 제조 비용을 절감하는 제 1 효과가 있다.
또한, 소스 및 드레인 전극의 서로 마주하는 끝단 이외의 타 끝단 외부로 반도체층이 노출되지 않는 구성을 가지므로 포토 커런트 생성을 억제하여 이에 기인한 박막트랜지스터 특성 저하를 방지하는 제 2 효과가 있다.
또한, 데이터 배선 하부에 구성되는 반도체 패턴이 그 상부에 위치하는 상기 데이터 배선과 그 끝단이 일치하도록 하여 상기 데이터 배선 외부로 노출되는 부분이 없는 구성을 가지므로 데이터 배선 외부로 노출되는 반도체 패턴에 기인하는 웨이비 노이즈 등의 화질불량을 방지하여 표시 품위를 향상시키며, 나아가 데이터 배선 외부로 노출되는 반도체 패턴이 없는 구조가 되는 바, 개구율을 향상시키는 제 3 효과가 있다.
이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 설명한다.
도 3a 내지 도 3j는 본 발명 따른 액정표시장치용 어레이 기판의 박막트랜지스터를 포함하는 하나의 화소영역에 대한 제조 공정 단계(마스크 공정)별 단면도이며, 도 4a 내지 도 4j는 본 발명 따른 액정표시장치용 어레이 기판의 게이트 패드부에 대한 제조 공정 단계별 단면도이며, 도 5a 내지 5j는 본 발명 따른 액정표시장치용 어레이 기판의 데이터 패드부에 대한 제조 공정 단계별 단면도이다. 이때, 설명의 편의를 위해 화소영역(P) 내의 스위칭 소자인 박막트랜지스터(Tr)가 형성되는 부분을 스위칭 영역(TrA)이라 정의한다.
우선, 도 3a, 4a 및 도 5a에 도시한 바와 같이, 투명한 절연 기판(101)상에 저저항 특성을 갖는 제 1 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo), 크롬(Cr) 중 하나의 물질을 증착함으로써 제 1 금속층(미도시)을 형성한다. 이후 상기 제 1 금속층(미도시)을 제 1 마스크 공정을 실시하여 패터닝함으로써 일방향으로 연장하는 게이트 배선(미도시)과, 상기 게이트 배선(미도시)에서 분기한 형태로서 스위칭 영역(TrA)에 게이트 전극(105)을 형성한다. 이때 상기 게이트 배선(미도시)은 그 자체로 그 일부가 상기 게이트 전극(105)을 이룰 수도 있다.
한편, 게이트 패드부(GPA)에 있어서는 전술한 동일 공정 진행에 의해 상기 게이트 배선(미도시)의 일끝단과 연결되며 동일한 물질로써 게이트 패드전극(108)을 형성한다.
이때 상기 게이트 배선(미도시)과 게이트 전극(105) 및 게이트 패드전극(108)은 도면에 있어서는 단일층 구조를 갖는 것을 보이고 있지만, 전술한 제 1 금속물질 중 서로 다른 금속물질을 연속하여 증착하고 패터닝함으로써 2중층 구조를 갖도록 할 수도 있다.
다음, 도 3b, 4b 및 도 5b에 도시한 바와 같이, 상기 게이트 배선(미도시)과 게이트 전극(105)과 게이트 패드전극(108) 위로 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착함으로써 게이트 절연막(110)을 형성한다. 이후 연속하여 상기 게이트 절연막(110) 위로 순수 비정질 실리콘과 불순물 비정질 실리콘과 제 2 금속물질 예를들면 몰리브덴(Mo) 또는 크롬(Cr)을 연속하여 증착함으로써 순차적으로 순수 비정질 실리콘층(115)과 불순물 비정질 실리콘층(120)과 제 2 금속층(125)을 형성한다.
다음, 상기 제 2 금속층(125) 위로 포토레지스트를 도포하여 포토레지스트층(미도시)을 형성하고 이를 하프톤 노광 마스크를 이용하여 노광하고 현상함으로써 스위칭 영역(TrA)과 데이터 패드전극(미도시) 및 데이터 배선(미도시)이 형성될 영역에 대응해서는 제 1 두께를 갖는 제 1 포토레지스트 패턴(181a)을 형성하고, 상기 게이트 패드전극(108)에 대응해서는 완전 제거되어 상기 제 2 금속층(125)을 노출시키도록, 그리고 그 이외의 영역에 대응해서는 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스트 패턴(181b)을 형성한다.
다음, 도 3c, 4c 및 도 5c에 도시한 바와 같이, 상기 제 1 및 제 2 포토레지스트 패턴(도 3b, 4b 및 5b의 181a, 181b) 외부로 노출된 상기 제 2 금속층(125)과 그 하부의 불순물 및 순수 비정질 실리콘층(120, 115)과 게이트 절연막(110)을 식각하여 제거함으로써 상기 게이트 패드부(GPA)에 있어서 게이트 패드전극(108)을 노출시키는 게이트 패드 콘택홀(112)을 형성한다.
이후 애싱(ashing)을 실시하여 상기 제 2 포토레지스트 패턴(도 3c, 4c 및 5c의 181b)을 제거함으로써 상기 제 2 금속층(125)을 노출시킨다. 이때 상기 제 1 포토레지스트 패턴(도 3b, 4b 및 5b의 181a) 또한 상기 애싱(ashing)에 의해 그 두께가 줄어들게 되지만 여전히 상기 제 2 금속층(125) 위로 남게 되어 제 3 포토레지스트 패턴(181c)을 이루게 된다.
다음, 도 3d, 4d 및 도 5d에 도시한 바와 같이, 상기 제 3 포토레지스트 패턴(181c) 외부로 노출된 상기 제 2 금속층(도 3c, 4c 및 5c의 125)과 그 하부의 불순물 및 순수 비정질 실리콘층(도 3c, 4c 및 5c의 120, 115)을 식각하여 제거함으로써 스위칭 영역(TrA)에 있어서는 상기 게이트 전극(105)에 대응하여 상기 게이트 절연막(110) 위로 순수 비정질 실리콘의 액티브층(116)과 그 상부로 제 1 불순물 실리콘 패턴(121)과 소스 드레인 패턴(126)을 형성하고, 동시에 데이터 패드부(DPA)에 있어서는 제 1 순수 실리콘 패턴(117)과 그 상부로 제 2 불순물 실리콘 패턴(122)과 데이터 패드전극(138)을 형성한다. 이때 상기 소스 드레인 패턴(126)은 상기 게이트 전극(105)과 완전히 중첩하도록 형성하는 것이 바람직하다.
또한 동시에 상기 게이트 배선(미도시)과 교차하여 화소영역(P)을 정의하는 데이터 배선(130)을 형성한다. 이때 상기 데이터 배선(130)은 상기 데이터 패드전극(138)과 동일한 구조 즉 그 하부에 상기 제 2 불순물 실리콘 패턴(122)과 제 1 순수 실리콘 패턴(117)이 형성되고 있는 것이 특징이다.
이때 상기 데이터 배선(130) 하부의 제 2 불순물 실리콘 패턴(122)과 제 1 순수 실리콘 패턴(117)은 동일한 공정단계에서 일괄적으로 식각되어 패터닝 됨으로써 그 형태와 크기가 상기 데이터 배선(130)과 같게 되므로 상기 데이터 배선(130) 외측으로 노출되지 않으며, 상기 소스 드레인 패턴(126)에 대해서도 그 하부에 위치한 제 1 불순물 실리콘 패턴(121)과 액티브층(116)이 상기 소스 드레인 패턴(126) 외부로 노출되지 않는 것이 특징이다.
다음, 도 3e, 4e 및 도 5e에 도시한 바와 같이, 스트립(strip)을 진행하여 상기 소스 드레인 패턴(126)과, 데이터 배선(130)과 데이터 패드전극(138) 상부에 남아있는 상기 제 3 포토레지스트 패턴(도 3d 및 5d의 181c)을 제거한다. 이때 스트립액은 상기 제 3 포토레지스트 패턴(도 3d 및 5d의 181c)과만 반응하므로 상기 데이터 배선(130)과 그 하부의 제 2 불순물 실리콘 패턴(122) 및 제 1 순수 실리콘 패턴(117)의 끝단이 일치하며, 상기 소스 드레인 패턴(126)과 그 하부의 제 1 불순물 실리콘 패턴(121) 및 액티브층(116)의 끝단이 일치하는 상태를 이루게 된다.
다음, 도 3f, 4f 및 도 5f에 도시한 바와 같이, 상기 제 3 포토레지스트 패턴(도 3d 및 5d의 181c)이 제거됨으로써 노출된 상기 데이터 배선(130)과 데이터 패드전극(138) 및 소스 드레인 패턴(126) 위로 전면에 투명 도전성 물질 예를들면 인듐-틴-옥사이드 또는 인듐-징크-옥사이드를 증착하여 투명 도전성 물질층(140)을 형성한다.
이후 상기 투명 도전성 물질층(140) 위로 포토레지스트를 도포하고 이를 노광 현상함으로써 화소영역(P)과 스위칭 영역(TrA)과 게이트 및 데이터 패드전극(108, 138)에 대응해서는 제 4 두께를 갖는 제 4 포토레지스트 패턴(183a)을 형성하고, 상기 스위칭 영역(TrA) 중 상기 소스 드레인 패턴(126)의 중앙부에 대응해서는 제거함으로써 상기 투명 도전성 물질층(140)을 노출시키고, 그 외의 영역에 대응해서는 상기 제 4 두께보다 얇은 제 5 두께를 갖는 제 5 포토레지스트 패턴(183b)을 형성한다. 이때 상기 게이트 배선(미도시)에 대응해서는 그 일부 즉 하나의 화소영역(P)에 대응하여 상기 화소영역(P)의 상측에 위치한 게이트 배선(미도시)의 일부에 대응해서는 상기 화소영역(P)에 형성된 제 4 포토레지스트 패 턴(183b)이 연장 형성되도록 하는 것이 바람직하다. 이렇게 형성하는 이유는 게이트 배선(미도시)과 일부 중첩하도록 화소전극(미도시)을 형성하여 이들 두 구성요소가 그 사이에 위치한 상기 게이트 절연막(110)을 유전체층으로 하여 스토리지 커패시터(미도시)를 이루도록 하기 위함이다.
다음, 도 3g, 4g 및 도 5g에 도시한 바와 같이, 상기 제 4 및 제 5 포토레지스트 패턴(도 3f, 4f 및 도 5f의 183a, 183b) 외부로 노출된 투명 도전성 물질층(140)과, 그 하부의 소스 드레인 패턴(도 3f의 126)과 제 1 불순물 실리콘 패턴(도 3f의 121)을 식각하여 제거함으로써 상기 액티브층(116) 위로 서로 이격하는 오믹콘택층(123)과, 상기 서로 이격하는 오믹콘택층(123) 상부로 이와 각각 접촉하며 서로 이격하는 소스 및 드레인 전극(132, 134)을 형성한다. 이때 상기 액티브층(116)과 그 상부로 서로 이격하는 오믹콘택층(123)은 반도체층(124)을 이루며, 상기 스위칭 영역(TrA)에 순차 적층된 상기 게이트 전극(105)과 게이트 절연막(110)과 반도체층(124)과 소스 및 드레인 전극(132, 134)은 박막트랜지스터(Tr)를 이룬다.
이후, 애싱(ashing)을 진행하여 상기 제 5 두께의 제 5 포토레지스트 패턴(도 3f, 4f 및 도 5f의 183b)을 제거함으로써 상기 투명 도전성 물질층(140)을 노출시킨다. 이때 상기 제 5 두께보다 두꺼운 제 4 두께를 갖는 제 4 포토레지스트 패턴(도 3f, 4f 및 도 5f의 183a)은 그 두께가 줄어들어 상기 제 6 두께를 갖는 제 6 포토레지스트 패턴(183c)을 이루게 된다.
한편, 서로 이격하는 소스 및 드레인 전극(132, 134)과 오믹콘택층(123)을 형성을 위해 식각 더욱 정확히는 건식식각을 진행할 시에는 상기 소스 드레인 패턴(도 3f의 126)과 데이터 배선(130)의 양 끝단은 상기 투명 도전성 물질층(140)에 의해 덮혀있는 상태가 되는 바, 식각에 노출되지 않으므로, 상기 데이터 배선(130)과 그 하부의 제 2 불순물 실리콘 패턴(122) 및 제 1 순수 실리콘 패턴(117)은 여전히 그 끝단이 일치하는 상태를 이루며, 스위칭 영역(TrA)에 있어서도 상기 소스 및 드레인 전극(132, 134)과 그 하부의 오믹콘택층(123) 및 액티브층(116)은 여전히 그 끝단이 일치하는 상태를 유지하게 된다. 나아가 상기 제 5 포토레지스트 패턴(도 3f, 4f 및 도 5f의 183b) 제거를 위한 애싱(ashing)을 진행시에도 상기 데이터 배선(130)과 상기 소스 및 드레인 전극(132, 134)의 끝단은 상기 투명 도전성 물질층(140)에 의해 덮혀있는 상태가 되므로 상기 애싱(ashing)에 의해 전혀 영향을 받지 않으므로 여전히 데이터 배선(130)의 양끝단은 그 하부에 각각 위치한 제 2 불순물 실리콘 패턴(122)과 제 1 순수 실리콘 패턴(117)의 끝단과 일치하는 상태를 이루게 되며, 상기 소스 및 드레인 전극(132, 134)의 서로 마주하지 않는 끝단 또한 그 하부의 오믹콘택층(123)과 액티브층(116)의 끝단과 일치하는 상태를 이루게 된다.
다음, 도 3h, 4h 및 도 5h에 도시한 바와 같이, 상기 제 6 포토레지스트 패턴(183c) 외부로 노출된 투명 도전성 물질층(도 3g, 4g 및 도 5g의 140)을 습식식각을 진행하여 제거함으로써 화소영역(P)에 있어서는 상기 제 6 포토레지스트 패턴(183c) 하부로 상기 드레인 전극(134)과 직접 접촉하는 화소전극(145)을 형성하고, 동시에 게이트 패드부(GPA)에 있어서는 상기 게이트 패드전극(108)과 접촉하는 게이트 보조 패드전극(147)을 형성하며, 데이터 패드부(DPA)에 있어서는 상기 데이터 패드전극(138) 상부로 데이터 보조 패드전극(150)을 형성한다. 이때 상기 화소전극(145)은 상기 화소전극(145)이 형성된 화소영역(P)을 정의하는 상측의 게이트 배선(미도시)과 일부 중첩함으로써 상기 서로 중첩하는 게이트 배선(미도시)과 화소전극(145)과 이들 사이에 위치한 게이트 절연막(110)을 포함하여 스토리지 커패시터(미도시)를 이루는 것이 특징이다.
한편, 상기 습식식각은 과식각을 진행함으로써 상기 제 6 포토레지스트 패턴(183c) 하부에 남게되는 상기 화소전극(145)과 게이트 및 데이터 보조 패드전극(147, 150)의 각 끝단이 상기 제 6 포토레지스트 패턴(183c)의 끝단 내측에 위치함으로써 상기 제 6 포토레지스트 패턴(183c)이 상기 화소전극(145)과 게이트 및 데이터 보조 패드전극(147, 150)에 대해 오버행(over hang) 구조를 이루도록 하는 것이 특징이다.
다음, 도 3i, 4i 및 도 5i에 도시한 바와 같이, 상기 화소전극(145)과 게이트 및 데이터 보조 패드전극(147, 150)에 대해 오버행 구조를 이루는 상기 제 6 포토레지스트 패턴(183c) 위로 무기절연물질 예를들면 산화실리콘 또는 질화실리콘을 전면에 증착함으로써 절연층(155)을 형성한다.
이때, 상기 절연층(155)은 증착 특성에 의해 상기 화소전극(145)과 게이트 및 데이터 보조 패드전극(147, 150)에 대해 오버행 구조를 갖는 제 6 포토레지스트 패턴(183c)의 끝단부에서는 끊김이 발생하게 되는 것이 특징이다.
이는 상기 제 6 포토레지스트 패턴(183c)이 다른 구성요소 대비 두꺼운 두께 를 가져 큰 단차를 이루며 형성되고 있기에 무기절연물질의 증착 공정 진행시 상기 제 6 포토레지스트 패턴(183c)의 측면에 대해서는 기판(101)면에 대해 거의 수직하게 위치하고 있는 바, 상기 기판(101)면에 평행하게 형성되는 구성요소의 상면 대비 증착이 잘 이루어지지 않는다. 따라서 상기 절연층(155)은 상기 제 6 포토레지스트 패턴(183c)의 측면에 대해서는 그 두께가 얇게 형성되며 최종적으로 기판(101)면과 가장 인접하여 오버행 구조를 이루는 상기 제 6 포토레지스트 패턴(183c)의 양끝단에서 끊김이 발생하게 되는 것이다.
한편 상기 절연층(155)은 제 6 포토레지스트 패턴(183c)의 양끝단에 대해 끊김이 발생하면서도 상기 제 6 포토레지스트 패턴(183c) 하부에 위치한 화소전극(145)과 게이트 및 데이터 보조 패드전극(147, 150)의 끝단과는 측면 접촉하도록 형성되는 것이 바람직하다. 이는 상기 투명 도전성 물질층에 대해 과식각을 진행시 과식각 시간을 적절히 조절함으로써 이에 의해 패터닝되는 상기 화소전극(145)과 게이트 및 데이터 보조패드 전극(147, 150)이 상기 제 6 포토레지스트 패턴(183c) 양끝단에 대해 오버행을 이루는 부분의 깊이를 조절하고 상기 절연층(155)의 두께를 적절히 조절함으로써 가능하다. 즉 상기 투명 도전성 물질층(도 3g, 4g 및 도 5g의 140)의 과식각을 진행함으로써 이에 의해 패터닝되는 상기 화소전극(145)과 게이트 및 데이터 보조 패드전극(147, 150)의 각 양끝단 외부로 노출되는 상기 제 6 포토레지스트 패턴(183c)의 폭이 0.2㎛ 내지 0.4㎛정도가 되도록 하고, 상기 절연층(155)의 증착 두께를 적절히 조절함으로써 상기 기판(101)상에 형성되는 부분과 상기 제 6 포토레지스트 패턴(183c)의 측면에 형성되는 부분이 끊김이 발생하도 록 하는 동시에 끊김이 발생한 부분에 대해 상기 제 6 포토레지스트 패턴(183c) 하부에 대해서는 투명 도전성 물질로 이루어진 화소전극(145)과 게이트 및 데이터 보조 패드전극(147, 150)의 끝단 측면과 접촉하는 형태의 절연층(155)을 형성한다.
다음, 도 3j, 4j 및 도 5j에 도시한 바와 같이, 상기 절연층(도 3i, 4i 및 도 5i의 155)이 형성된 기판(101)을 스트립액에 노출시켜 상기 스트립액이 상기 절연층(도 3i, 4i 및 도 5i의 155)의 끊김이 발생한 부분을 통해 상기 제 6 포토레지스트 패턴(도 3i, 4i 및 도 5i의 183c)과 반응하도록 하여 상기 제 6 포토레지스트 패턴(도 3i, 4i 및 도 5i 183c)과 그 상부면 및 측면에 형성된 절연층(도 3i, 4i 및 도 5i의 155)까지 함께 제거시키는 것을 특징으로 하는 스트립(strip) 공정을 진행한다. 이렇게 포토레지스트 패턴 상부에 형성된 타 물질층을 상기 포토레지스트 패턴을 스트립(strip)을 통해 기판으로부터 제거하면서 함께 제거하는 것을 리프트 오프(lift off) 공정이라 한다.
전술한 리프트 오프 공정에 의해 제 6 포토레지스트 패턴(도 3i, 4i 및 도 5i의 183c)과 그 상부 및 측면에 형성된 절연층(도 3i, 4i 및 도 5i의 155)이 제거됨으로써 상기 기판(101)에 남게되는 절연층은 보호층(157)을 이루게 된다. 이때 상기 보호층(157)은 리프트 오프(lift off) 공정에 의해 상기 화소전극(145)과 동일한 층에 형성되는 것이 특징이다.
상기 보호층(157)은 투명 도전성 물질로 이루어진 화소전극(145)과 게이트 및 데이터 보조 패드전극(147, 150)을 형성한 부분 이외의 영역에 대응하여 기판(101) 전면에 형성되고 있으며, 특히 금속재질의 데이터 배선(130)에 대응해서 이를 덮으며 형성되고 있으며, 나아가 소스 및 드레인 전극(132, 134) 사이로 노출된 액티브층(116) 상부에 대해서는 이를 덮으며 형성되고 있는 것이 특징이다.
전술한 제조 방법에 의해 완성된 액정표시장치용 어레이 기판(101)은, 3마스크 공정에 의해 제조됨으로써 그 제조 비용을 저감시키며, 나아가 반도체층(124)이 소스 및 드레인 전극(132, 134)과 데이터 배선(130)의 양끝단 외측으로 노출되지 않고 일치하는 구조를 이룸으로써 웨이비 노이즈(wavy noise)를 방지하고, 포토 커런트에 의한 박막트랜지스터(Tr) 특성 저하를 방지할 수 있는 특징을 갖는다.
도 1은 일반적인 액정표시장치의 분해사시도.
도 2는 종래의 4마스크 공정에 의해 제조된 액정표시장치용 어레이 기판의 박막트랜지스터를 포함하는 하나의 화소영역에 대한 단면도.
도 3a 내지 도 3j는 본 발명 따른 액정표시장치용 어레이 기판의 박막트랜지스터를 포함하는 하나의 화소영역에 대한 제조 공정 단계(마스크 공정)별 단면도.
도 4a 내지 도 4j는 본 발명 따른 액정표시장치용 어레이 기판의 게이트 패드부에 대한 제조 공정 단계별 단면도.
도 5a 내지 도 5j는 본 발명 따른 액정표시장치용 어레이 기판의 데이터 패드부에 대한 제조 공정 단계별 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
101 : 기판 105 : 게이트 전극
110 : 게이트 절연막 116 : 액티브층
117 : 제 1 순수 실리콘 패턴 121 : 제 1 불순물 실리콘 패턴
122 : 제 2 불순물 실리콘 패턴 126 : 소스 드레인 패턴
130 : 데이터 배선 140 : 투명 도전성 물질층
183a, 183b : 제 4 및 제 5 포토레지스트 패턴
P : 화소영역 TrA :스위칭 영역
Claims (7)
- 화소영역이 정의된 기판 상에 제 1 마스크 공정을 진행하여 일방향으로 연장하는 게이트 배선 및 게이트 전극을 형성하는 단계와;상기 게이트 배선 및 게이트 전극과 화소전극 위로 전면에 게이트 절연막과 순수 비정질 실리콘층과 불순물 비정질 실리콘층과 제 1 금속층을 순차적으로 형성하는 단계와;제 2 마스크 공정을 진행하여 상기 게이트 절연막 위로 상기 게이트 배선과 교차하여 상기 화소영역을 정의하는 데이터 배선을 형성하고, 동시에 상기 게이트 전극에 대응하여 순차적으로 그 끝단이 일치하는 액티브층과 제 1 불순물 실리콘 패턴과 소스 드레인 패턴을 형성하는 단계와;상기 데이터 배선과 소스 드레인 패턴 위로 전면에 투명 도전성 물질층을 형성하는 단계와;상기 투명 도전성 물질층 상부로 제 1 포토레지스트층을 형성하고 제 3 마스크 공정을 진행하여 상기 화소영역에 화소전극을 형성하고, 상기 소스 드레인 패턴과 그 하부의 제 1 불순물 실리콘 패턴이 각각 패터닝되어 상기 액티브층 중앙부를 노출시키며 서로 이격하는 형태로 소스 및 드레인 전극과 그 하부로 오믹콘택층을 형성하며, 상기 화소전극 상부에 상기 화소전극에 대해 오버행 구조를 갖는 제 1 두께의 제 1 포토레지스트 패턴을 형성하는 단계와;상기 제 1 포토레지스트 패턴 위로 전면에 무기절연물질을 증착하여 절연층 을 형성하는 단계와;스트립(strip) 공정을 진행하여 상기 제 1 포토레지스트 패턴과 그 상부에 위치한 상기 절연층을 제거함으로써 상기 화소전극 외측으로 보호층을 형성하는 단계를 포함하는 액정표시장치용 어레이 기판의 제조방법.
- 제 1 항에 있어서,상기 게이트 배선을 형성하는 단계는 상기 게이트 배선 일끝단과 연결되는 게이트 패드전극을 형성하는 단계를 포함하며, 상기 데이터 배선을 형성하는 단계는 상기 데이터 배선 일끝단과 연결되는 데이터 패드전극을 형성하는 단계를 포함하는 액정표시장치용 어레이 기판의 제조방법.
- 제 2 항에 있어서,상기 데이터 배선과 액티브층과 제 1 불순물 실리콘 패턴과 소스 드레인 패턴을 형성하는 단계는,상기 제 1 금속층 위로 상기 게이트 전극과 데이터 배선과 데이터 패드전극에 대응하여 제 2 두께의 제 2 포토레지스트 패턴을, 상기 게이트 패드전극에 대응해서는 상기 제 1 금속층을 노출시키며, 그 외의 영역에는 제 2 두께보다 얇은 제 3 두께를 갖는 제 3 포토레지스트 패턴을 형성하는 단계와;상기 제 2 및 제 3 포토레지스트 패턴 외부로 노출된 상기 제 1 금속층과 그하부의 불순물 실리콘층과 순수 실리콘층을 제거하여 상기 게이트 패드전극을 노출시키는 단계와;제 1 애싱(ashing)을 실시하여 상기 제 3 두께의 제 3 포토레지스트 패턴을 제거하는 단계와;상기 제 3 포토레지스트 패턴이 제거되어 노출된 상기 제 1 금속층과 그 하부의 불순물 실리콘층과 순수 실리콘층을 제거함으로써 상기 데이터 배선과 그 하부로 제 2 불순물 실리콘 패턴과, 제 1 순수 실리콘 패턴을 형성하고, 동시에 상기 게이트 전극에 대응하여 순차 적층된 상기 액티브층과 제 1 불순물 패턴과 소스 드레인 패턴을 형성하며, 상기 데이터 패드전극을 형성하는 단계와;상기 제 2 포토레지스트 패턴을 제거하는 단계를 포함하는 액정표시장치용 어레이 기판의 제조방법.
- 제 3 항에 있어서,상기 화소전극과, 소스 및 드레인 전극과 오믹콘택층을 형성하는 단계는,상기 투명 도전성 물질층 위로 상기 화소영역과 상기 드레인 전극과 상기 게이트 및 데이터 패드전극에 대응하여 제 4 두께의 제 4 포토레지스트 패턴을 형성하고, 상기 소스 드레인 패턴의 중앙부에 대응해서는 상기 소스 드레인 패턴을 노 출시키고, 그 이외의 영역에 대응해서는 상기 제 4 두께보다 얇은 제 5 두께의 제 5 포토레지스트 패턴을 형성하는 단계와;상기 제 4 및 제 5 포토레지스트 패턴 외부로 노출된 상기 투명 도전성 물질층과 그 하부의 소스 드레인 패턴 및 제 1 불순물 실리콘 패턴을 제거함으로써 상기 액티브층을 노출시키며 서로 이격하는 소스 및 드레인 전극과 그 하부로 각각 오믹콘택층을 형성하는 단계와;제 2 애싱(ashing)을 실시하여 상기 제 5 두께의 제 5 포토레지스트 패턴을 제거하며 동시에 상기 제 4 두께의 포토레지스트 패턴으로부터 상기 제 1 두께의 제 1 포토레지스트 패턴을 형성하는 단계와;상기 제 5 포토레지스트 패턴이 제거됨으로써 노출된 상기 투명 도전성 물질층을 제거함으로써 상기 제 1 포토레지스트 패턴 하부로 상기 화소영역에 화소전극을 형성하고, 상기 게이트 패드전극에 대응해서 게이트 보조 패드전극을, 상기 데이터 패드전극에 대응해서 데이터 보조 패드전극을 형성하는 단계를 포함하는 액정표시장치용 어레이 기판의 제조방법.
- 제 4 항에 있어서,상기 화소전극과 게이트 보조 패드전극과 상기 데이터 보조 패드전극 상부에 각각 위치한 상기 제 1 포토레지스트 패턴은 상기 화소전극과 게이트 보조 패드전극과 상기 데이터 보조 패드전극 각각에 대해 더 큰 폭을 가지며 오버행 구조를 이 루어 상기 화소전극과 게이트 보조 패드전극과 상기 데이터 보조 패드전극 각각의 외측으로 노출된 형태를 갖는 것이 특징인 액정표시장치용 어레이 기판의 제조방법.
- 제 5 항에 있어서,상기 절연층은 상기 제 1 포토레지스트 패턴의 양끝단에서 끊김이 발생하며, 상기 끊김이 발생한 부분에서 상기 투명 도전성 물질층이 패터닝되어 이루어진 상기 화소전극과 게이트 보조 패드전극과 상기 데이터 보조 패드전극과 그 끝단이 접촉하도록 형성하는 것이 특징인 액정표시장치용 어레이 기판의 제조방법.
- 제 1 항에 있어서,상기 화소전극은 상기 게이트 절연층을 사이에 두고 상기 게이트 배선과 중첩하도록 형성하여 서로 중첩된 부분이 스토리지 커패시터를 이루도록 하는 것이 특징인 액정표시장치용 어레이 기판의 제조방법.
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|---|---|---|---|
| KR1020080025409A KR20090100046A (ko) | 2008-03-19 | 2008-03-19 | 액정표시장치용 어레이 기판의 제조방법 |
Applications Claiming Priority (1)
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| KR1020080025409A KR20090100046A (ko) | 2008-03-19 | 2008-03-19 | 액정표시장치용 어레이 기판의 제조방법 |
Publications (1)
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| KR20090100046A true KR20090100046A (ko) | 2009-09-23 |
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ID=41358468
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| Application Number | Title | Priority Date | Filing Date |
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| KR1020080025409A KR20090100046A (ko) | 2008-03-19 | 2008-03-19 | 액정표시장치용 어레이 기판의 제조방법 |
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| Country | Link |
|---|---|
| KR (1) | KR20090100046A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140147702A (ko) * | 2013-06-19 | 2014-12-30 | 엘지디스플레이 주식회사 | 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판의 제조 방법 |
| US9527760B2 (en) | 2013-03-09 | 2016-12-27 | Veolia Water Solutions & Technologies Support | Energy efficient system and process for treating sludge |
| WO2018018351A1 (zh) * | 2016-07-25 | 2018-02-01 | 深圳市柔宇科技有限公司 | 阵列基板的制造方法 |
-
2008
- 2008-03-19 KR KR1020080025409A patent/KR20090100046A/ko not_active Application Discontinuation
Cited By (3)
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