KR20090073709A - 씨오티 구조 횡전계형 액정표시장치용 어레이 기판의 제조방법 - Google Patents

씨오티 구조 횡전계형 액정표시장치용 어레이 기판의 제조방법 Download PDF

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Abstract

본 발명은, 기판 상에 일 방향으로 연장하는 게이트 배선과 이와 이격하여 나란하게 공통배선을 형성하는 단계와; 상기 게이트 배선과 공통배선 위로 상기 기판 전면에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로 상기 게이트 배선과 교차하여 화소영역을 정의하는 데이터 배선과, 상기 게이트 배선 상의 박막트랜지스터가 형성될 스위칭 영역에 대응하여 액티브층과, 불순물 비정질 실리콘 패턴과, 상기 데이터 배선과 이격된 금속패턴을 순차적으로 형성하는 단계와; 상기 스위칭 영역과 상기 게이트 배선과 데이터 배선의 교차부분 이외의 영역에 컬러필터층을 형성하는 단계와; 상기 컬러필터층 위로 제 1 보호층을 형성하는 단계와; 상기 제 1 보호층 위로 투명 도전성 물질층을 기판 전면에 형성하는 단계와; 상기 투명 도전성 물질층을 패터닝하여 상기 제 1 보호층 위로 상기 화소영역 내에 서로 교대하며 이격하는 다수의 화소전극과 상기 공통배선과 연결된 다수의 중앙부 공통전극을 형성하고, 상기 스위칭 영역과 상기 게이트 및 데이터 배선교차부분 대응하여 상기 데이터 배선과 상기 금속패턴과 동시에 접촉하는 소스연결패턴과, 상기 다수의 화소전극 일끝단을 연결시키며 상기 소스연결패턴과 이격하여 상기 금속패턴과 접촉하는 화소연결패턴을 형성하는 단계와; 상기 소스연결패턴과 상기 화소연결패턴 사이로 노출된 금속패턴과 그 하부의 불순물 비정질 실리콘 패턴을 제거하여, 소스 및 드레인 전극과 그 하부로 서로 이격하는 오믹콘택층을 형성하는 단계와; 상기 소스 및 드레인 전극 사이로 노출된 액티브층을 덮는 제 2 보호층을 형 성하는 단계를 포함하는 액정표시장치용 어레이 기판의 제조방법을 제공한다.
COT, 횡전계형, 반도체패턴, 웨이비노이즈, 오프커런트

Description

씨오티 구조 횡전계형 액정표시장치용 어레이 기판의 제조 방법{Method of fabricating color filter on TFT type array substrate for In-plane switching mode liquid crystal display device}
본 발명은 액정표시장치에 관한 것이며, 특히 COT 구조 횡전계형 액정표시장치용 어레이 기판의 제조 방법에 관한 것이다.
최근에 액정표시장치는 소비전력이 낮고, 휴대성이 양호한 기술 집약적이며, 부가가치가 높은 차세대 첨단 디스플레이(display)소자로 각광받고 있다.
이러한 액정표시장치 중에서도, 각 화소(pixel)별로 전압의 온(on)/오프(off)를 조절할 수 있는 스위칭 소자인 박막트랜지스터가 구비된 액티브 매트릭스형 액정표시장치가 해상도 및 동영상 구현능력이 뛰어나 가장 주목받고 있다.
일반적으로, 액정표시장치는 박막트랜지스터 및 화소 전극을 형성하는 어레이 기판 제조 공정과 컬러필터 및 공통 전극을 형성하는 컬러필터 기판 제조 공정을 통해, 각각 어레이 기판 및 컬러필터 기판을 형성하고, 이 두 기판 사이에 액정 을 개재하는 액정셀 공정을 거쳐 완성된다.
좀 더 자세히, 일반적인 액정표시장치의 분해사시도인 도 1을 참조하여 설명하면, 도시한 바와 같이, 액정층(30)을 사이에 두고 어레이 기판(10)과 컬러필터 기판(20)이 대면 합착된 구성을 갖는데, 이중 하부의 어레이 기판(10)은 투명한 기판(12)의 상면으로 종횡 교차 배열되어 다수의 화소영역(P)을 정의하는 복수개의 게이트 배선(14)과 데이터 배선(16)을 포함하며, 이들 두 배선(14, 16)의 교차지점에는 박막트랜지스터(T)가 구비되어 각 화소영역(P)에 마련된 화소전극(18)과 일대일 대응 접속되어 있다.
또한, 상기 어레이 기판(10)과 마주보는 상부의 컬러필터 기판(20)은 투명기판(22)의 배면으로 상기 게이트 배선(14)과 데이터 배선(16) 그리고 박막트랜지스터(T) 등의 비표시영역을 가리도록 각 화소영역(P)을 테두리하는 격자 형상의 블랙매트릭스(25)가 형성되어 있으며, 이들 격자 내부에서 각 화소영역(P)에 대응되게 순차적으로 반복 배열된 적(R), 녹(G), 청(B)색의 컬러필터 패턴(26a, 26b, 26c)을 포함하는 컬러필터층(26)이 형성되어 있으며, 상기 블랙매트릭스(25)와 컬러필터층(26)의 전면에 걸쳐 투명한 공통전극(28)이 구비되어 있다.
전술한 구성을 갖는 액정표시장치는 상하의 전극에 의해 발생된 수직 전계에 의해 액정이 구동함으로써 시야각 특성이 우수하지 못한 단점을 가지고 있다. 따라서, 상기의 단점을 극복하기 위해 상기 컬러필터 기판에 형성되던 공통전극을 상기 어레이 기판에 형성한 것을 특징으로 하는 시야각 특성이 우수한 횡전계형 액정표시장치가 제안되었다.
한편, 횡전계형 액정표시장치에 있어서, 어레이 기판에 대응하여 상부의 컬러필터 기판에는 각 화소영역을 둘러싸는 형태, 즉 상기 어레이 기판의 데이터 배선과 게이트 배선 및 스위칭 소자인 박막트랜지스터에 대응하여 제 1 블랙매트릭스가 형성되고 있는데, 상기 제 1 블랙매트릭스는 상기 어레이 기판과 컬러필터 기판을 합착 시 합착 오차를 감안하여 실제 필요한 폭에서 상기 오차범위를 더한 크기의 폭을 갖도록 형성되고 있는 실정이다. 따라서, 이러한 구성을 갖는 횡전계형 액정표시장치는 블랙매트릭스의 합착 오차를 감안해야 하며, 실제 설계치보다 더욱 큰 폭을 갖도록 형성해야 하는 바, 개구율을 감소시키는 문제가 발생하고 있다.
따라서, 이러한 문제를 해결하고자 최근에는 컬러필터층까지 어레이 기판에 형성하는 것을 특징으로 하는 컬러필터 온 티에프티(color filter on TFT: 이하 COT라 칭함) 구조 횡전계형 액정표시장치가 제안되었다.
도 2는 종래의 COT구조 횡전계형 액정표시장치의 스위칭 소자인 박막트랜지스터를 포함하는 하나의 화소영역에 대한 단면도이다.
도시한 바와 같이, 서로 교차하여 화소영역(P)을 정의하며 게이트 및 데이터 배선(미도시, 70)이 형성되어 있으며, 상기 게이트 배선(미도시)과 나라하게 동일한 층에 공통배선(55)이 형성되어 있다. 또한, 상기 게이트 및 데이터 배선(미도시, 70)과 교차하는 지점 부근에는 이들 두 배선(미도시, 70)과 연결되며, 게이트 전극(58), 게이트 절연막(60), 액티브층(63a) 및 서로 이격하는 오믹콘택층(63b)을 포함하는 반도체층(63)과 소스 및 드레인 전극(72, 74)으로 구성된 박막트랜지스 터(Tr)가 형성되어 있다.
또한, 상기 박막트랜지스터(Tr) 위로 제 1 보호층(77)이 형성되어 있으며, 상기 제 1 보호층(77) 위로 각 화소영역(P)에 대응하여 순차 반복하며 적, 녹, 청색 컬러필터 패턴(80a, 80b, 80c)을 갖는 컬러필터층(80)이 형성되어 있다. 또한 상기 컬러필터층(80) 위로 제 2 보호층(85)이 형성되어 있으며, 상기 제 2 보호층(85) 위로, 상기 제 2 보호층(85)과 상기 컬러필터층(80) 및 상기 제 1 보호층(77)이 제거되어 상기 드레인 전극(74)을 노출시키며 형성된 드레인 콘택홀(83)을 통해 상기 드레인 전극(74)과 접촉하며 다수의 화소전극(87)이 일정간격 이격하며 형성되어 있으며, 상기 다수의 화소전극(87)과 이격하여 교대하며 다수의 공통전극(89)이 형성되어 있다. 이때, 상기 다수의 공통전극(89)은 상기 공통배선(55)과 상기 제 2 보호층(85)과 컬러필터층(80)과 상기 제 1 보호층(77)과 상기 게이트 절연막(60)이 제거되어 상기 공통배선(55) 일부를 노출시키는 다수의 공통 콘택홀(미도시)을 통해 전기적으로 연결되며 형성되어 있다.
전술한 구조를 갖는 COT 구조 횡전계형 액정표시장치용 어레이 기판(51)의 경우, 통상 8개의 마스크 공정을 진행하여 형성하고 있다. 이때, 순수 비정질 실리콘층과 불순물 비정질 실리콘층과 금속층을 순차적으로 적층하고, 포토레지스트를 도포한 후, 회절노광을 통해, 상기 소스 및 드레인 전극(72, 74)과 상기 액티브층(63a)과 오믹콘택층(63b)으로 구성된 반도체층(63)을 하나의 마스크 공정에 의해 형성함으로써 원치 않는 구조, 상기 서로 마주하는 소스 및 드레인 전극(72, 74) 사이로 노출되는 액티브층(63a) 이외의 상기 소스 및 드레인 전극(72, 74) 양끝단 외측 도면에서 A라 표시된 부분의 액티브층(63a)을 노출시키는 구조를 형성하게 된다.
이때, 상기 소스 및 드레인 전극(72, 74)의 끝단 외부로 노출된 액티브층(63a)이, 이러한 구조를 갖는 어레이 기판(51)을 이용하여 완성된 액정표시장치(미도시)의 구동 시, 외부로부터 들어온 빛에 의해 여기(excite)되어 박막트랜지스터(Tr)의 스위칭에 영향을 미쳐 오프 커런트(Ioff) 특성을 저하시키며, 나아가 제조 공정 특성상 상기 데이터 배선(70)의 외측으로 노출된 상기 액티브층과 동일한 물질로 이루어진 제 1 반도체 패턴(64a)의 영향으로 화면상에 얼룩을 유발시키는 웨이비 노이즈(wavy noise)가 발생되는 문제가 있다.
상기 문제점을 해결하기 위해서, 본 발명은 소스 및 드레인 전극의 끝단 외부로 액티브층이 노출되지 않도록 함으로써 광전류에 의한 오프 커런트 특성 저하를 방지하고, 나아가 데이터 배선 하부로 노출되는 반도체 패턴이 형성되지 않도록 함으로써 웨이비 노이즈(wavy noise)를 방지하는 것을 그 목적으로 한다.
또한, 컬러필터층을 어레이 기판에 형성함으로써 합착 오차에 따른 마진을 줄임으로써 개구율을 향상시키는 것을 또 다른 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명에 따른 액정표시장치용 어레이 기판의 제조 방법은, 기판 상에 일 방향으로 연장하는 게이트 배선과 이와 이격하여 나란하게 공통배선을 형성하는 단계와; 상기 게이트 배선과 공통배선 위로 상기 기판 전면에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로 상기 게이트 배선과 교차하여 화소영역을 정의하는 데이터 배선과, 상기 게이트 배선 상의 박막트랜지스터가 형성될 스위칭 영역에 대응하여 액티브층과, 불순물 비정질 실리콘 패턴과, 상기 데이터 배선과 이격된 금속패턴을 순차적으로 형성하는 단계와; 상기 스위칭 영역과 상기 게이트 배선과 데이터 배선의 교차부분 이외의 영역에 컬러필터층을 형성하는 단계와; 상기 컬러필터층 위로 제 1 보호층을 형성하는 단계와; 상기 제 1 보호층 위로 투명 도전성 물질층을 기판 전면에 형성하는 단계와; 상기 투명 도전성 물질층을 패터닝하여 상기 제 1 보호층 위로 상기 화소영역 내에 서로 교대하며 이격하는 다수의 화소전극과 상기 공통배선과 연결된 다수의 중앙부 공통전극을 형성하고, 상기 스위칭 영역과 상기 게이트 및 데이터 배선교차부분 대응하여 상기 데이터 배선과 상기 금속패턴과 동시에 접촉하는 소스연결패턴과, 상기 다수의 화소전극 일끝단을 연결시키며 상기 소스연결패턴과 이격하여 상기 금속패턴과 접촉하는 화소연결패턴을 형성하는 단계와; 상기 소스연결패턴과 상기 화소연결패턴 사이로 노출된 금속패턴과 그 하부의 불순물 비정질 실리콘 패턴을 제거하여, 소스 및 드레인 전극과 그 하부로 서로 이격하는 오믹콘택층을 형성하는 단계와; 상기 소스 및 드레인 전극 사이로 노출된 액티브층을 덮는 제 2 보호층을 형성하는 단계를 포함한다.
상기 게이트 배선과 공통배선을 형성하는 단계는, 상기 공통배선에서 분기하여 상기 화소영역의 최외각에 위치하는 최외각 공통전극과, 상기 최외각 공통전극의 끝단을 연결하는 제 1 공통연결패턴을 더 형성하는 것이 특징이며, 상기 제 1 보호층을 형성하는 단계는, 상기 제 1 공통연결패턴을 노출시키는 공통 콘택홀을 형성하는 단계를 포함한다. 이때, 상기 다수의 화소전극과 상기 다수의 공통전극과 상기 소스연결패턴과 상기 화소연결패턴을 형성하는 단계는, 상기 다수의 공통전극의 일끝단을 연결시키며 상기 제 1 공통연결패턴과 상기 공통콘택홀을 통해 접촉하는 제 2 공통연결패턴과, 상기 최외각 공통전극과 중첩하며 상기 제 2 공통연결패턴과 연결된 보조공통전극을 더 형성하는 것이 특징이다.
상기 소스 및 드레인 전극과 그 하부로 서로 이격하는 오믹콘택층을 형성하는 단계는, 상기 투명 도전성 물질층 위로 상기 소스 및 드레인 전극에 대응하여 제 1 두께를 갖는 제 1 포토레지스트 패턴을 형성하고, 상기 다수의 화소전극 및 공통전극과 소스연결패턴과 상기 화소연결패턴에 대응하여 상기 제 1 두께보다 두꺼운 제 2 포토레지스트 패턴을 형성하는 단계와; 상기 제 1 및 제 2 포토레지스트 패턴 외부로 노출된 상기 투명 도전성 물질층을 제거하는 단계와; 상기 투명 도전성 물질층이 제거됨으로써 노출된 상기 금속패턴과 그 하부의 상기 불순물 비정질 실리콘 패턴을 제거하는 단계를 포함한다. 이때, 상기 제 2 보호층을 형성하는 단계는, 애싱을 진행하여 상기 제 1 포토레지스트 패턴을 제거하는 단계와; 상기 제 1 포토레지스트 패턴이 제거됨으로써 새롭게 노출된 상기 소스연결패턴 및 화소연 결패턴 위로 전면에 무기절연층을 형성하는 단계와; 상기 무기절연층이 형성된 기판을 스트립액에 노출시켜 상기 제 2 포토레지스트 패턴과 그 상부 및 측면에 형성된 상기 무기절연층을 함께 제거하는 리프트 오프 공정을 진행하는 단계를 포함하며, 상기 제 2 보호층은 상기 투명 도전성 물질로 이루어진 상기 다수의 화소전극과 다수의 공통전극과 소스연결패턴 및 화소연결패턴 사이의 영역에 형성되는 것이 특징이다.
상기 제 2 보호층 위로 상기 게이트 및 데이터 배선에 대응하여 일정간격 이격하는 다수의 패턴드 스페이서를 형성하는 단계를 더 포함한다.
상기 게이트 배선과 공통배선을 형성하는 단계는, 상기 게이트 배선의 일끝단에 연결된 게이트 패드전극을 형성하는 단계를 포함하며, 이때, 상기 데이터 배선과 금속패턴을 형성하는 단계는, 상기 데이터 배선과 연결된 데이터 패드전극을 형성하는 단계를 포함하며, 상기 제 1 보호층을 형성하는 단계는, 상기 게이트 패드전극을 노출시키는 게이트 패드 콘택홀과, 상기 데이터 패드전극을 노출시키는 데이터 패드 콘택홀을 형성하는 단계를 포함한다. 또한, 상기 다수의 화소전극과 상기 다수의 공통전극과 상기 소스연결패턴과 상기 화소연결패턴을 형성하는 단계는, 상기 게이트 패드 콘택홀을 통해 상기 게이트 패드전극과 접촉하는 보조 게이트 패드전극과, 상기 데이터 패드 콘택홀을 통해 상기 데이터 패드전극과 접촉하는 보조 데이터 패드전극을 형성하는 단계를 더 포함한다.
상기 화소연결 패턴은 상기 공통배선과 중첩하도록 형성함으로써 상기 게이트 절연막과 상기 제 1 보호층을 개재하여 서로 중첩하는 상기 공통배선과 화소연 결패턴은 스토리지 커패시터를 형성하는 것이 특징이다.
상기 데이터 배선과, 다수의 공통전극과, 다수의 화소전극은 상기 화소영역의 중앙부를 기준으로 대칭적으로 꺾인 구조를 갖도록 형성되는 것이 특징이며, 상기 액티브층과 상기 불순물 비정질 실리콘 패턴 및 상기 금속패턴 각각은 동일한 형태 및 면적을 가지며 서로 완전히 중첩되도록 형성되는 것을 특징으로 한다.
본 발명의 실시예에 따른 COT 구조 횡전계형 액정표시장치는, 소스 및 드레인 전극 외부로 노출된 액티브층에 기인한 광전류 발생에 의한 오프 커런트 특성 저하를 방지하는 효과가 있으며, 나아가 데이터 배선 외부로 노출되는 반도체 패턴이 없는 구조가 되는 바 이에 따른 웨이비 노이즈(wavy noise) 등의 화질불량을 방지할 수 있는 효과가 있다.
또한, 공통전극과 화소전극을 모두 하나의 기판에 형성하여 횡전계 구동을 하도록 구성함으로써 시야각을 향상시키는 효과가 있다.
또한, 컬러필터층을 어레이 기판에 각 화소영역의 경계에 각 컬러필터 패턴이 위치하도록 형성함으로써 합착 오차에 의한 마진을 줄여 개구율을 향상시키는 장점을 갖는다.
이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 설명한다.
이때, 본 발명에 따른 COT 구조 횡전계형 액정표시장치에 있어서, 특징적인 부분은 박막트랜지스터와 컬러필터층이 모두 구비된 어레이 기판에 있는 바, 어레이 기판을 위주로 설명한다.
도 3은 본 발명의 실시예에 따른 COT 구조 횡전계형 액정표시장치의 어레이 기판에 대한 하나의 화소영역에 대한 평면도이며, 도 4는 도 3을 절단선 Ⅳ-Ⅳ를 따라 절단한 부분에 대한 단면도이며, 도 5는 도 3을 절단선 Ⅴ-Ⅴ를 따라 절단한 부분에 대한 단면도이며, 도 6과 도 7은 각각 본 발명의 실시예에 따른 COT 구조 횡전계형 액정표시장치의 어레이 기판의 게이트 패드부와 데이터 패드부에 대한 단면도이다.
우선, 도 3을 참조하여 평면구조에 대해 설명하면, 도시한 바와 같이, 본 발명에 따른 COT 구조 횡전계형 액정표시장치용 어레이 기판(101)은, 투명한 절연기판(101) 상에 서로 교차하여 화소영역(P)을 정의하며 게이트 배선(105)과 데이터 배선(132)이 형성되어 있다. 또한, 상기 게이트 배선(105)과 이격하며 나란하게 공통배선(109)이 형성되어 있으며, 상기 공통배선(109)에서 분기하여 최외각 공통전극(114)이 화소영역(P)의 양측에 상기 데이터 배선(132)과 나란하게 이와 인접하여 형성되어 있으며, 이때 상기 최외각 공통전극(114)은 서로 그 일끝단이 상기 공통배선(109)과 나란하게 형성된 제 1 보조 공통연결패턴(115)에 의해 연결되고 있다.
또한, 도면에 나타나지 않았지만 상기 게이트 및 데이터 배선(105, 132) 각각의 끝단은 각각 게이트 및 데이터 패드부(미도시)까지 연장하여 각각 게이트 및 데이터 패드전극(미도시)을 형성하고 있다.
또한, 상기 게이트 배선(105)과 데이터 배선(132)의 교차지점에는 이들 두 배선(105, 132)과 연결되며, 게이트 전극(111)과, 게이트 절연막(미도시)과, 액티브층(123) 및 오믹콘택층(미도시)으로 구성된 반도체층(미도시)과 소스 및 드레인 전극(153, 155)으로 구성되는 스위칭 소자인 박막트랜지스터(Tr)가 형성되어 있다. 이때, 상기 박막트랜지스터(Tr)는 게이트 배선(105)이 그 자체로서 게이트 전극(111)을 이룸으로써 상기 게이트 배선(105) 상에 구성되고 있다. 또한, 상기 박막트랜지스터(Tr)의 드레인 전극(155)은 상기 화소영역(P) 내의 공통배선(109)이 형성된 부분까지 연장함으로써 그 일부가 상기 공통배선(109)과 중첩하도록 형성되고 있다. 또한, 본 발명의 가장 특징적인 부분으로써 상기 소스 전극(153)은 화소전극(164)을 이루는 동일한 물질로 동일한 층에 형성된 소스연결패턴(160)에 의해 상기 데이터 배선(132)과 전기적으로 연결되고 있다.
또한, 상기 화소영역(P) 중앙부에는 다수의 중앙부 공통전극(166)이 서로 이격하며 형성되어 있으며, 상기 다수의 중앙부 공통전극(166)과 동일한 층에 동일 물질로써 상기 데이터 배선(132) 양측에 위치한 최외각 공통배선(114)과 중첩하며 보조공통전극(167)이 형성되어 있다. 이때, 상기 보조공통전극(167) 및 중앙부 공통전극(166)은 이와 동일한 층에 동일한 물질로 상기 제 1 보조 공통연결패턴(115)과 중첩하며 형성된 제 2 보조 공통연결패턴(168)에 의해 서로 연결되고 있으며, 상기 제 1 보조 공통연결패턴(115)과 상기 제 2 보조 공통연결패턴(168)은 다수의 공통 콘택홀(148)에 의해 서로 전기적으로 연결되고 있다.
한편, 상기 화소영역(P) 내부로 상기 보조공통전극(167) 사이에 상기 다수의 중앙부 공통전극(166)과 서로 교대하며 나란하게 다수의 화소전극(164)이 형성되고 있으며, 이러한 다수의 화소전극(164)은 화소연결패턴(162)에 의해 모두 전기적으로 연결되고 있다. 이때 상기 화소연결패턴(162)은 상기 공통배선(109)과 중첩하며, 상기 공통배선(109)까지 연장 형성된 상기 드레인 전극(155)과 접촉하여 전기적으로 연결되고 있는 것이 특징이다. 한편, 상기 서로 중첩하는 공통배선(109)과 화소연결패턴(162)은 스토리지 커패시터(StgC)를 이루며, 각각 스토리지 제 1 전극 및 제 2 전극을 이루고 있다.
또한, 전술한 구성을 갖는 기판(101)의 각 화소영역(P)에는 적, 녹, 청색 컬러필터 패턴을 포함하는 컬러필터층(미도시)이 형성되고 있다. 이때, 상기 컬러필터층(미도시)은 각 화소영역(P)에 대응하여 순차 반복적으로 적, 녹, 청색의 컬러필터 패턴(미도시)이 대응되도록 이루어지고 있다. 또한, 상기 컬러필터층(미도시)은 박막트랜지스터(Tr)가 형성되는 스위칭 영역을 포함하여 상기 게이트 배선(105)과 데이터 배선(132)이 교차하는 영역(B)에 대해서는 형성되지 않은 것이 특징이다. 이러한 구성을 갖는 이유에 대해서는 추후 제조 방법에서 언급한다.
한편, 그 단면 구조를 설명하는 부분에서 언급하겠지만, 상기 다수의 화소전극(164)과 중앙부 공통전극(166) 및 보조공통전극(167)은 상기 컬러필터층(미도시) 상부에 위치하고 있는 것이 특징이다. 또한, 상기 데이터 배선(132)에 대응하여 일정간격 이격하며 기둥형태의 패턴드 스페이서(177)가 형성되고 있으며, 상기 화소전극(164)을 이루는 동일한 물질로 상기 게이트 및 데이터 패드전극(미도시)에 대응하여 각각 게이트 및 데이터 패드 콘택홀(미도시)을 통해 접촉하며 각각 게이트 및 데이터 보조 패드전극(미도시)이 형성되고 있다.
한편, 전술한 구성을 갖는 본 발명에 따른 횡전계형 액정표시장치용 어레이 기판(101)에 있어서, 상기 데이터 배선(132)과 화소전극(164)과 공통전극(114, 164) 및 보조공통전극(167)이 모두 직선형 바(bar) 형태를 갖도록 구성한 것을 보이고 있지만, 변형예로서 각 화소영역(P)의 중앙부를 기준으로 꺾이며 대칭을 이루는 구조를 갖도록 구성됨으로써 이중 도메인 구성을 갖도록 형성될 수도 있다. 이 경우 상기 데이터 배선(132)과 상기 데이터 배선(132)과 나란하게 형성된 다수의 공통전극(114, 166)과 보조공통전극(167) 및 화소전극(164)은 그 중앙부가 꺾여 상기 화소영역(P) 내에서 상하로 선대칭을 이루도록 구성함으로써 시야각에 따른 색차 발생을 줄일 수 있다.
다음, 도 4, 5, 6 및 7을 참조하여 본 발명에 따른 COT 구조 횡전계형 액정표시장치용 어레이 기판의 단면 구조에 대해 설명한다. 설명의 편의상 스위칭 소자인 박막트랜지스터(Tr)가 형성되는 영역을 스위칭 영역(TrA), 스토리지 커패시터(StgC)가 형성되는 영역을 스토리지 영역(StgA), 그리고 게이트 및 데이터 패드전극이 각각 형성되는 영역을 각각 게이트 패드부(GPA) 및 데이터 패드부(DPA)라 정의한다.
도시한 바와 같이, 투명한 절연기판(101) 상에 그 자체로 일부분이 게이트 전극(111)을 형성하며 일방향으로 연장하는 게이트 배선(105)이 형성되어 있으며, 상기 게이트 배선(105)과 소정간격 이격하며 상기 게이트 배선(105)과 동일한 물질로 동일한 층에 나란하게 공통배선(109)이 형성되어 있으며, 상기 공통배선(109)에 서 분기하여 데이터 배선(132)과 나란하게 각 화소영역(P)의 최외각에 최외각 공통전극(114)과 상기 최외각 공통전극(114)의 일끝단을 연결하며 제 1 보조공통연결패턴(미도시)이 형성되어 있다. 또한, 게이트 패드부(GPA)에 있어 상기 게이트 배선(105)과 연결되며 게이트 패드전극(117)이 형성되어 있다.
상기 게이트 전극(111)을 포함하는 게이트 배선(105)과 공통배선(109)과 최외각 공통전극(114) 및 제 1 보조공통연결패턴(미도시) 위로 전면에 무기절연물질로 이루어진 게이트 절연막(120)이 형성되어 있다. 또한, 상기 게이트 절연막(120) 위로, 상기 게이트 배선(105)과 교차하여 화소영역(P)을 정의하는 데이터 배선(132)이 형성되어 있으며, 상기 데이트 배선(132)과 연결되며 데이터 패드부(DPA)에는 데이터 패드전극(136)이 형성되어 있다. 또한, 상기 스위칭 영역(TrA)에는 게이트 전극(111)에 대응하여 액티브층(123)과 그 상부로 서로 이격하는 오믹콘택층(128)으로 이루어진 반도체층(129)이 형성되어 있으며, 상기 반도체층(129) 위로 상기 오믹콘택층(128)과 각각 접촉하며 서로 이격하는 소스 및 드레인 전극(153, 155)이 형성되어 있다. 이때, 상기 게이트 전극(111)과 게이트 절연막(120)과 반도체층(129)과 소스 및 드레인 전극(153, 155)은 박막트랜지스터(Tr)를 이룬다. 한편, 상기 소스 전극(153)과 상기 데이터 배선(132)은 그 상부에 위치한 소스연결패턴(160)에 의해 전기적으로 연결되고 있는 것이 특징이며, 상기 드레인 전극(155)은 공통배선(109)이 형성된 부분까지 연장 형성되고 있다.
또한, 상기 데이터 배선(132)과 상기 게이트 절연막(120) 사이에는 상기 액티브층(123)과 오믹콘택층(128)을 이루는 동일한 물질로 각각 이루어진 순수 비정 질 실리콘 및 불순물 비정질 실리콘의 제 1 패턴(124) 및 제 2 패턴(126)으로 구성된 반도체 패턴(130)이 형성되고 있으며, 이때 상기 반도체 패턴(130)은 그 폭이 그 상부에 위치한 상기 데이터 배선(132)과 서로 동일하므로 상기 데이터 배선(132) 외측으로 노출되지 않으며 형성되고 있는 것이 특징이다.
한편, 상기 게이트 배선(111)과 교차하는 데이터 배선(132) 부분과 상기 박막트랜지스터(Tr)를 제외한 화소영역(P)에는 상기 게이트 절연막(120) 위로 각 화소영역(P)별로 적, 녹, 청색이 순차 반복하며 컬러필터 패턴(140a, 140b, 미도시)을 포함하는 컬러필터층(140)이 형성되어 있다.
다음, 상기 컬러필터층(140) 상부에는 무기절연물질로 이루어진 제 1 보호층(143)이 형성되어 있으며, 상기 제 1 보호층(143) 위로 각 화소영역(P)에는 서로 교대하며 일정간격 이격하며 다수의 화소전극(164)과 중앙부 공통전극(166) 및 보조공통전극(167)이 형성되어 있다. 이때, 상기 다수의 화소전극(164)은 상기 드레인 전극(155)과 화소연결패턴(162)을 통해 전기적으로 연결되고 있으며, 상기 다수의 중앙부 공통전극(166) 및 보조공통전극(167)은 제 2 보조공통연결패턴(미도시)에 연결되고, 상기 제 2 보조공통연결패턴(미도시)은 다수의 공통콘택홀(미도시)을 통해 제 1 보조공통연결패턴(미도시)과 전기적으로 연결되고 있다. 이때, 스위칭 영역(TrA)에 있어서는 상기 다수의 화소전극(164)과 중앙부 공통전극(166)을 이루는 동일한 물질로 상기 소스 전극(153)과 이와 인접한 데이터 배선(132)을 전기적으로 연결시키며 소스연결패턴(160)이 형성되어 있으며, 스토리지 영역(StgA)에 있어서는 동일한 물질로 상기 공통배선(109)과 중첩하여 스토리지 커패시터(StgC)를 이루며 화소연결패턴(162)이 형성되어 있다. 이때, 상기 게이트 절연막(120)과 상기 제 1 보호층(143)을 개재하여 서로 중첩하는 공통배선(109)과 화소연결패턴(162)은 각각 제 1 및 제 2 스토리지 전극을 이룬다. 또한, 게이트 및 데이터 패드부(GPA, DPA)에 있어서는 각각 상기 다수의 화소전극(164)을 이루는 동일한 물질로 상기 게이트 및 데이터 패드전극(117, 136)에 대응하여 각각 게이트 및 데이터 패드 콘택홀(145, 147)을 통해 접촉하며 각각 게이트 및 데이터 보조 패드전극(169, 170)이 형성되고 있다.
또한, 본 발명의 또 다른 특징적인 부분으로서 상기 동일한 물질로 이루어진 상기 다수의 화소전극(164)과 중앙부 공통전극(166)과 보조공통전극(167)과 소스연결패턴(160)과 화소연결패턴(162) 및 제 2 보조 공통연결패턴(미도시)을 제외한 부분에는 무기절연물질로써 제 2 보호층(175)이 형성되고 있다. 이러한 구조를 이루게 되는 이유 또한 제조방법에서 언급하기로 한다.
다음, 상기 컬러필터층(140)이 그 상부에 형성된 데이터 배선(132)에 대응하여 일정간격을 가지며 상기 제 2 보호층(175) 위로 기둥 형상의 패턴드 스페이서(177)가 형성되고 있다.
이후에는 전술한 구조를 갖는 본 발명에 따른 COT 구조 횡전계형 액정표시장치용 어레이기판의 제조 방법에 대해 도면을 참고하여 설명한다.
도 8a 내지 도 8e는 본 발명에 따른 COT 구조 횡전계형 액정표시장치용 어레이기판의 하나의 화소영역에 대한 제조 단계별 공정 평면도이며, 도 9a 내지 도 9i는 도 3을 절단선 Ⅳ-Ⅳ를 따라 절단한 부분에 대한 제조 단계별 공정 단면도이며, 도 10a 내지 10i는 도 3을 절단선 Ⅴ-Ⅴ를 따라 절단한 부분에 대한 제조 단계별 공정 단면도이며, 도 11a 내지 11i는 본 발명에 따른 COT 구조 횡전계형 액정표시장치용 어레이기판의 게이트 패드부(GPA)에 대한 제조 단계별 공정 단면도이며, 도 12a 내지 12i는 본 발명에 따른 COT 구조 횡전계형 액정표시장치용 어레이기판의 데이터 패드부(DPA)에 대한 제조 단계별 공정 단면도이다.
우선, 도 8a, 9a, 10a, 11a 및 12a에 도시한 바와 같이, 투명한 절연기판(101) 상에 제 1 금속물질을 전면에 증착하여 제 1 금속층(미도시)을 형성하고, 이를 패터닝함으로써 스위칭 영역(TrA)에 대해서는 그 자체로 게이트 전극(111)을 이루며, 일방향으로 연장하는 게이트 배선(105)과, 상기 게이트 배선(105)에서 소정간격 이격하여 나란하게 연장하는 공통배선(109)을 형성한다. 동시에 각 화소영역(P)에는 상기 공통배선(109)에서 분기한 형태로 최외각 공통전극(114)과 상기 최외각 공통전극(114)의 일끝단을 연결하는 제 1 보조공통연결패턴(115)을 형성한다. 이때, 상기 최외각 공통전극(114)은 각 화소영역(P) 내에서 그 중앙부가 꺾여 상하로 대칭이 되도록 형성할 수도 있다. 또한, 게이트 패드부(GPA)에 있어서는 상기 게이트 배선(105)과 연결된 게이트 패드전극(117)을 형성한다.
다음, 도 8b, 9b, 10b, 11b 및 12b에 도시한 바와 같이, 상기 게이트 전극(111)과 게이트 배선(105)과 공통배선(109)과 최외각 공통전극(114)과 제 1 보조공통연결패턴(115) 및 게이트 패드전극(117) 위로 무기절연물질, 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착함으로써 전면에 게이트 절연막(120)을 형 성한다.
이후, 상기 게이트 절연막(120) 위로 순수 비정질 실리콘과 불순물 비정질 실리콘 및 제 2 금속물질을 전면에 순차적으로 증착하여 순수 비정질 실리콘층(미도시)과 불순물 비정질 실리콘층(미도시)과 제 2 금속층(미도시)을 형성하고, 이를 마스크 공정을 실시하여 패터닝함으로써 상기 게이트 배선(105)과 교차하여 상기 화소영역(P)을 정의하는 데이터 배선(132)을 형성하고, 동시에 상기 스위칭 영역(TrA)에는 상기 게이트 전극(111)에 대응하여 순차 적층되며 동일한 형태 및 크기를 갖는 순수 비정질 실리콘의 액티브층(123)과 불순물 비정질 실리콘의 불순물 비정질 실리콘패턴(127)과 제 1 금속패턴(134)을 형성한다. 이때, 상기 액티브층(123)과 불순물 비정질 실리콘패턴(127)과 제 1 금속패턴(134)은 상기 공통배선(109)이 형성된 부분까지 연장하여 상기 공통배선(109)과 중첩하며 형성되도록 하는 것이 특징이다. 이때, 상기 데이터 배선(132)은 상기 화소영역(P) 내의 중앙부에서 꺾여 상하로 선대칭 구조를 가지며, 어레이 기판(101) 전체적으로 지그재그 형태를 갖도록 형성할 수도 있다. 한편, 동일한 공정에 의해 게이트 패드부(GPA)에 있어서는 상기 게이트 패드전극(117) 중앙부에 대응하는 게이트 절연막(120)이 제거되어 상기 게이트 패드전극(117)을 노출시키는 제 1 게이트 패드 콘택홀(121)이 형성되며, 데이터 패드부(DPA)에 있어서는 상기 게이트 절연막(120) 위로 상기 데이터 배선(132)과 연결되는 데이터 패드전극(136)이 형성되며, 상기 공통배선(109)과 전기적으로 연결된 제 1 보조공통연결패턴(115)에 대해서도 이를 노출시키는 다수의 제 1 공통 콘택홀(122)이 형성되게 된다.
이러한 공정은, 반투과 영역을 포함하는 노광 마스크(미도시)를 이용하여 상기 제 2 금속층(미도시) 위로 포토레지스트층을 형성 후, 하프톤 노광 또는 슬릿노광을 실시하여 서로 두께를 달리하는 제 1 및 제 2 포토레지스트 패턴(미도시)을 형성하고 이를 이용하여 이들 제 1 및 제 2 포토레지스트 패턴(미도시) 외부로 노출된 부분 즉, 제 1 게이트 패드 콘택홀(121)과 다수의 제 1 공통 콘택홀(122)이 형성될 부분에 대응해서 상기 제 2 금속층(미도시)과 불순물 및 순수 비정질 실리콘층(미도시)과 상기 게이트 절연막(120)을 제거함으로써 제 1 게이트 패드 콘택홀(121)과 다수의 제 1 공통 콘택홀(122)을 형성하고, 이후 얇은 두께를 갖는 상기 제 2 포토레지스트 패턴을 제거하여 새롭게 노출된 부분의 제 2 금속층(미도시)과 그 하부의 불순물 및 순수 비정질 실리콘층(미도시)을 제거하고, 나아가 상기 제 1 포토레지스트 패턴을 제거하는 단계를 포함한다.
상기 데이터 배선(132)과 데이터 패드전극(136) 하부에도 상기 액티브층(123)과 불순물 비정질 실리콘 패턴(127)을 이루는 동일한 물질로 이루어진 제 1 및 제 2 패턴(124, 126)의 반도체 패턴(130)이 형성되게 된다. 이때 상기 데이터 배선(132) 하부의 상기 반도체 패턴(130)은 상기 데이터 배선(132)과 동일한 폭을 가지며 형성되는 바, 웨이비 노이즈 등은 발생하지 않으며, 개구율이 증가되게 된다. 종래의 경우, 이 단계에서 서로 분리된 형태의 소스 및 드레인 전극과 그 하부로 서로 이격하는 오믹콘택층을 형성하게 되므로 이러한 과정에서 순수 비정질 실리콘으로 이루어지는 액티브층과 상기 데이터 배선 하부의 제 1 패턴이 상기 소스 및 드레인 전극의 끝단과 상기 데이터 배선 외측으로 노출되지만, 본 발명의 경우 현 단계에서 소스 및 드레인 전극과 서로 이격하는 형태의 오믹콘택층은 형성하지 않으므로 액티브층(123)과 상기 데이터 배선(132) 하부의 제 1 패턴(124)은 노출되지 않게 되는 것이다.
다음, 도 8c, 9c, 10c, 11c 및 12c에 도시한 바와 같이, 각 화소영역(P)의 게이트 절연막(120) 위로 각각 적, 녹, 청색이 순차 반복되는 형태로 컬러필터층(140)을 형성한다. 이때, 상기 컬러필터층(140)은 서로 인접한 게이트 배선(105)과 공통배선(109)이 형성된 영역, 특히 상기 스위칭 영역(TrA)과, 상기 데이터 배선(132) 중 상기 게이트 배선(105)과 교차하는 부분(B)에 대해서는 형성되지 않도록 하는 것이 특징이다. 이렇게 컬러필터층(140)에 대해 스위칭 영역(TrA) 및 데이터 배선(132) 일부가 노출되도록 형성하는 이유는, 본 발명의 특징상 상기 데이터 배선(132)과 상기 스위칭 영역(TrA)에 있어 추후 분리되어 소스 전극을 이루는 상기 제 1 금속패턴(134)과 전기적으로 연결시키기 위함이다. 상기 컬러필터층(140)은 우선 적색 레지스트를 전면에 도포하고 이를 노광 및 현상하여 패터닝함으로써 일 화소영역에 적색 컬러필터 패턴(140a)을 형성하고, 이후 녹색 및 청색에 대해서도 동일한 공정을 진행함으로써 각 화소영역(P)별로 적, 녹 ,청색 컬러필터 패턴(140a, 140b, 미도시)이 순차 반복하는 형태로 형성할 수 있다.
다음, 도 8d, 9d, 10d, 11d 및 12d에 도시한 바와 같이, 상기 컬러필터층(140) 상부로 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하여 제 1 보호층(143)을 형성하고, 이를 패터닝함으로써 상기 스 위칭 영역(TrA)과 이와 인접한 게이트 및 데이터 배선(105, 132)이 교차되는 영역(B)에 대해서는 제거함으로써 상기 제 1 금속패턴(134) 및 상기 게이트 배선(105)과 교차하는 부분(B)에 대응되는 데이터 배선(132)을 노출시킨다. 이때, 게이트 및 데이터 패드부(GPA, DPA)에 있어서는 각각 상기 게이트 패드전극(117)과 상기 데이터 패드전극(136)을 노출시키는 제 2 게이트 패드 콘택홀(145) 및 데이터 패드 콘택홀(147)이 형성되며, 상기 제 1 보조공통연결패턴(115)에 대해서도 이를 노출시키는 다수의 제 2 공통 콘택홀(148)이 형성된다. 이때 제 2 게이트 패드 콘택홀(145)은 상기 제 1 게이트 패드 콘택홀(도 11c의 121)에 대응하고, 상기 제 2 공통 콘택홀(도 12c의 148)은 상기 제 1 공통 콘택홀(122)에 대응되게 된다.
다음, 도 8d와 도 9e, 10e, 11e 및 12e에 도시한 바와 같이, 상기 제 2 게이트 패드 콘택홀(145)과 데이터 패드 콘택홀(147) 및 다수의 제 2 공통콘택홀(148)이 구비된 제 1 보호층(143) 위로 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 증착하여 투명 도전성 물질층(150)을 형성한다. 이후, 상기 투명 도전성 물질층(150) 위로 포토레지스트를 도포하여 포토레지스트층(미도시)을 형성하고, 이를 패터닝하여, 서로 그 두께를 달리하는 제 3, 4 및 제 5 포토레지스트 패턴(185a, 185b, 185c)을 형성한다. 우선, 게이트 및 데이터 패드부(GPA, DPA)에 있어서는 상기 게이트 패드전극(117) 및 데이터 패드전극(136)에 대응하여 제 1 두께를 갖는 제 3 포토레지스트 패턴(185a)을 형성하고, 상기 컬러필터층(140)에 대응해서는 추후 화소전극과 중앙부 공통전극과 제 2 보조공통연결패턴 및 공통보조전극이 형성될 부분에 대응하여 상기 제 1 두께보다 얇은 제 2 두께의 제 4 포토레지스트 패턴(185b)을 형성하고, 스위칭 영역(TrA)에 있어 추후 소스 및 드레인 전극이 형성될 부분에 대응해서는 상기 제 2 두께보다 얇은 제 3 두께의 제 5 포토레지스트 패턴(185c)을 형성한다. 또한, 상기 게이트 배선과 교차하는 부분(B)의 데이터 배선(132)에 대응해서는 상기 제 1 두께의 제 3 포토레지스트 패턴(185a)을 형성하며, 스토리지 영역(StgA)에 있어서도 상기 제 1 두께의 제 3 포토레지스트 패턴(185a)을 형성한다.
한편, 전술한 영역 이외의 영역에 대해서는 상기 투명 도전성 물질층(150)이 노출되도록 상기 포토레지스트층을 제거한다. 이때, 상기 제 5 포토레지스트 패턴(185c) 대비 더 두꺼운 두께를 갖는 제 3 및 제 4 포토레지스트 패턴(185a, 185b)은 동일한 두께를 가지며 형성되는 것이 바람직하지만 비교적 두꺼운 두께를 갖는 컬러필터층 형성에 의해 단차가 발생함으로써 두께 차이가 발생한 것이다.
다음, 도 8d와 도 9f, 10f, 11f 및 12f에 도시한 바와 같이, 상기 제 3, 4 및 제 5 포토레지스트 패턴(185a, 185b, 도 9e의 185c) 외부로 노출된 투명 도전성 물질층(도 9e, 10e, 11e 및 12e의 150)을 식각하여 제거함으로써 화소영역(P) 내부에는 서로 일정간격 이격하며 교대하는 다수의 중앙부 공통전극(166)과 다수의 화소전극(164)을 형성하고, 동시에 상기 최외각 공통전극(114)과 각각 중첩하여 보조공통전극(167)을 형성하며, 동시에 상기 보조공통전극(167)과 상기 다수의 중앙부 공통전극(166)을 연결하는 제 2 보조공통연결패턴(168)을 한다. 이때, 상기 제 2 공통연결패턴(168)은 상기 다수의 제 2 공통콘택홀(148)을 통해 그 하부에 위치한 상기 제 1 공통연결패턴(115)과 접촉하게 된다. 또한, 스위칭 영역(TrA)에 있어서 는, 상기 투명 도전성 물질층(도 9e, 10e, 11e 및 12e의 150)을 제거한 후, 그 하부의 제 1 금속패턴(도 9e의 134)과 그 하부의 불순물 비정질 실리콘 패턴(도 9e의 127)을 드라이 에칭을 실시하여 제거함으로써 상기 액티브층(123) 상부로 서로 이격하는 오믹 콘택층(128)과, 상기 오믹콘택층(128) 상부로 서로 이격하는 소스 및 드레인 전극(153, 155)을 형성하고, 동시에 상기 소스 전극(153)과 상기 데이터 배선(132)을 전기적으로 연결시키는 소스연결패턴(160)을 형성한다. 이때, 순차 적층된 상기 게이트 전극(111)과, 게이트 절연막(120)과, 액티브층(123)과 오믹콘택층(128)을 포함하는 반도체층(129)과, 소스 및 드레인 전극(153, 155)은 박막트랜지스터(Tr)를 이룬다.
한편, 스토리지 영역(StgA)에 있어서는 상기 제 1 스토리지 전극의 역할을 하는 공통배선(109)에 대응하여 제 2 스토리지 전극의 역할을 하는 화소연결패턴(162)이 형성되게 된다. 또한, 상기 게이트 패드부(GPA)에 있어서는 각각 상기 제 2 게이트 패드 콘택홀(145)을 통해 상기 게이트 패드전극(117)과 접촉하는 보조 게이트 패드전극(169)이 형성되며, 상기 데이트 패드부(DPA)에 있어서는 상기 데이터 패드 콘택홀(147)을 통해 상기 데이트 패드전극(136)과 접촉하는 보조 데이터 패드전극(170)이 형성된다.
이 경우, 소스 및 드레인 전극(153, 155)은 그 양끝단에 대해 각각 상기 제 3 포토레지스트 패턴(185a)이 형성되고 있는 바, 상기 드라이 에칭에 의한 영향이 없으므로 상기 액티브층(123)이 상기 소스 및 드레인 전극(153, 155) 양끝단 외측으로 노출되지 않으며, 또한 데이터 배선(132) 또한 컬러필터층(140) 또는 상기 제 3 포토레지스트 패턴(185a)에 의해 가려지고 있는 바, 종래의 경우처럼 상기 데이터 배선(132) 하부로 제 1 패턴(126)이 노출되지 않는다. 이후, 애싱(ashing)을 진행하여 상기 제 3 두께의 제 5 포토레지스트 패턴(도 9e의 185c)을 제거함으로써 소스 전극(153) 상부의 소스연결패턴(160) 일부와 상기 드레인 전극(155) 상부의 화소연결패턴(162) 일부를 노출시킨다. 이때, 상기 제 3 및 제 4 포토레지스트 패턴(185a, 185b)도 상기 애싱(ashing)에 의해 그 두께가 줄어들게 되지만, 상기 제 5 포토레지스트 패턴(도 9e의 185c)보다 두꺼운 두께를 갖는 바, 여전히 기판(101) 상에 남아 있게 된다.
다음, 도 8d, 9g, 10g, 11g 및 12g에 도시한 바와 같이, 상기 그 두께가 줄어든 제 3 및 제 4 포토레지스트 패턴(185a, 185b) 위로 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하여 무기절연층(173)을 형성한다. 이 경우 상기 무기절연층(173)은 상기 제 3 및 제 4 포토레지스트 패턴(185a, 185b) 외부로 노출된 영역 특히 스위칭 영역(TrA)에서는 상기 소스 및 드레인 전극(153, 155) 사이로 노출된 액티브층(123)과 상기 소스 및 드레인 전극(153, 155) 상부의 소스연결패턴(160) 및 화소연결패턴(162)에 대해서 형성되게 된다. 따라서, 상기 소스 및 드레인 전극(153, 155) 사이로 노출된 액티브층(123)을 보호하는 역할을 하게 된다.
다음, 도 8d와 도 9h, 10h, 11h 및 12h에 도시한 바와 같이, 상기 무기절연층(도 9g, 10g, 11g 및 12g의 173)이 형성된 기판(101)을 스트립액에 노출시켜 상 기 제 3 및 제 4 포토레지스트 패턴(도 9g, 10g, 11g 및 12g의 185a 및 185b)과 그 상면 및 측면에 형성된 상기 무기절연층(도 9g, 10g, 11g 및 12g의 173)을 제거하는 리프트 오프(lift off) 공정을 진행한다. 이때 원활한 리프트 오프(lift off) 공정 진행을 위해 상기 기판(101)을 먼저 열처리를 실시할 수도 있다. 열처리를 진행하면 상기 제 3 및 제 4 포토레지스트 패턴(도 9g, 10g, 11g 및 12g의 185a 및 185b)이 부피 증가에 의해 그 상부 및 측면에 위치한 상기 무기절연층(도 9g, 10g, 11g 및 12g의 173)에 크렉(crack)이 발생하고 상기 크렉(crack)이 발생된 부분을 스트립 액이 침투함으로써 리프트 오프(lift off) 공정이 원활하게 이루어지게 된다. 도면에 있어서는 상기 무기절연층(도 9g, 10g, 11g 및 12g의 173)이 상기 제 3 및 제 4 포토레지스트 패턴(도 9g, 10g, 11g 및 12g의 185a 및 185b)을 완전히 덮은 것으로 도시되고 있지만, 상기 투명 도전성 물질층(도 9e, 10e, 11e 및 12e의 150)의 패터닝 시 과식각을 진행함으로서 상기 제 3 및 제 4 포토레지스트 패턴(도 9g, 10g, 11g 및 12g의 185a 및 185b) 하부로 남게되는 다수의 화소전극(164)과 중앙부 공통전극(166)등 투명 도전성 물질로 이루어지는 구성요소는 상기 제 3 및 제 4 포토레지스트 패턴(도 9g, 10g, 11g 및 12g의 185a 및 185b)의 폭보다 작은 폭을 갖게되어, 상기 제 3 및 제 4 포토레지스트 패턴(도 9g, 10g, 11g 및 12g의 185a 및 185b)에 대해 언더컷 형태를 이루며 형성되며, 이러한 상태에서 무기절연물질을 증착하게 되면 실질적으로 상기 제 3 및 제 4 포토레지스트 패턴(도 9g, 10g, 11g 및 12g의 185a 및 185b)의 측면과 화소전극(164)과 중앙부 공통전극(166) 등에 대해 상기 언더컷 발생 부분에서 끊김이 발생하므로, 이러한 끊김이 발생된 부분을 통해 상기 스트립액이 상기 제 3 및 제 4 포토레지스트 패턴(도 9g, 10g, 11g 및 12g의 185a 및 185b)과 접촉하게 됨으로써 분리되게 된다.
따라서, 전술한 리프트 오프 공정이 마무리되면, 도시한 바와 같이 투명 도전성 물질로 이루어진 구성요소들 사이에, 즉 상기 제 3 및 제 4 포토레지스트 패턴(도 9g, 10g, 11g 및 12g의 185a 및 185b) 외부로 노출된 영역에 대응해서는 무기절연물질로 이루어진 제 2 보호층(175)이 형성되게 된다.
다음, 도 8e, 9i, 10i, 11i 및 12i에 도시한 바와 같이, 선택적으로 형성된 상기 제 2 보호층(175) 위로 유기절연물질을 도포하여 유기절연물질층(미도시)을 형성하고, 이를 패터닝함으로써 상기 컬러필터층(140)이 형성된 게이트 또는 데이트 배선(105, 132) 상부에 대응하여 패턴드 스페이서(177)를 형성함으로써 본 발명에 따른 COT구조 횡전계형 액정표시장치용 어레이 기판(101)을 완성한다.
전술한 제조 방법에 의해 완성된 COT구조 횡전계형 액정표시장치용 어레이 기판(101)의 경우, 소스 및 드레인 전극(153, 155) 양끝단 외측으로 액티브층(123)이 노출되지 않는 구조가 되는 바, 오프 커런트(Ioff) 증가에 의한 박막트랜지스터(Tr)의 특성 저하를 방지할 수 있으며, 나아가 데이터 배선(132)의 외측으로 상기 액티브층(123)을 이루는 동일한 물질인 순수 비정질 실리콘으로 이루어진 제 1 패턴(124)이 노출되지 않는 바, 웨이비 노이즈 발생을 억제하여 표시품질을 향상시키게 된다.
또한, 컬러필터층(140)을 어레이 기판(101)에 각 화소영역(P)의 경계에 각 컬러필터 패턴(140a, 140b, 미도시)이 위치하도록 형성함으로써 합착 오차에 의한 마진을 줄여 개구율을 향상시키는 장점을 갖는다.
도 1은 일반적인 액정표시장치의 분해사시도.
도 2는 종래의 COT구조 횡전계형 액정표시장치의 스위칭 소자인 박막트랜지스터를 포함하는 하나의 화소영역에 대한 단면도.
도 3은 본 발명의 실시예에 따른 COT 구조 횡전계형 액정표시장치의 어레이 기판에 대한 하나의 화소영역에 대한 평면도.
도 4는 도 3을 절단선 Ⅳ-Ⅳ를 따라 절단한 부분에 대한 단면도.
도 5는 도 4를 절단선 Ⅴ-Ⅴ를 따라 절단한 부분에 대한 단면도.
도 6은 본 발명의 실시예에 따른 COT 구조 횡전계형 액정표시장치의 어레이 기판의 게이트 패드부에 대한 단면도.
도 7은 본 발명의 실시예에 따른 COT 구조 횡전계형 액정표시장치의 어레이 기판의 데이터 패드부에 대한 단면도.
도 8a 내지 도 8e는 본 발명에 따른 COT 구조 횡전계형 액정표시장치용 어레이기판의 하나의 화소영역에 대한 제조 단계별 공정 평면도.
도 9a 내지 도 9i는 도 3을 절단선 Ⅳ-Ⅳ를 따라 절단한 부분에 대한 제조 단계별 공정 단면도.
도 10a 내지 10i는 도 3을 절단선 Ⅴ-Ⅴ를 따라 절단한 부분에 대한 제조 단계별 공정 단면도.
도 11a 내지 11i는 본 발명에 따른 COT 구조 횡전계형 액정표시장치용 어레이기판의 게이트 패드부에 대한 제조 단계별 공정 단면도.
도 12a 내지 12i는 본 발명에 따른 COT 구조 횡전계형 액정표시장치용 어레이기판의 데이터 패드부에 대한 제조 단계별 공정 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
101 :(어레이)기판 105 : 게이트 배선
109 : 공통배선 111 : 게이트 전극
114 : 최외각 공통전극 120 : 게이트 절연막
123 : 액티브층 124 : 제 1 패턴
126 : 제 2 패턴 128 : 오믹콘택층
129(123, 128) : 반도체층 130(124, 126) : 반도체 패턴
132 : 데이터 배선 140(140a, 140b) : 컬러필터층
140a, 140b : 적, 녹색 컬러필터 패턴 143 : 제 1 보호층
153 : 소스 전극 155 : 드레인 전극
160 : 소스연결패턴 162 : 화소연결패턴
164 : 화소전극 166 : 중앙부 공통전극
167 : 보조공통전극
185a, 185b : 제 3 및 제 4 포토레지스트 패턴
P : 화소영역 Tr : 박막트랜지스터
TrA : 스위칭 영역

Claims (15)

  1. 기판 상에 일 방향으로 연장하는 게이트 배선과 이와 이격하여 나란하게 공통배선을 형성하는 단계와;
    상기 게이트 배선과 공통배선 위로 상기 기판 전면에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 위로 상기 게이트 배선과 교차하여 화소영역을 정의하는 데이터 배선과, 상기 게이트 배선 상의 박막트랜지스터가 형성될 스위칭 영역에 대응하여 액티브층과, 불순물 비정질 실리콘 패턴과, 상기 데이터 배선과 이격된 금속패턴을 순차적으로 형성하는 단계와;
    상기 스위칭 영역과 상기 게이트 배선과 데이터 배선의 교차부분 이외의 영역에 컬러필터층을 형성하는 단계와;
    상기 컬러필터층 위로 제 1 보호층을 형성하는 단계와;
    상기 제 1 보호층 위로 투명 도전성 물질층을 기판 전면에 형성하는 단계와;
    상기 투명 도전성 물질층을 패터닝하여 상기 제 1 보호층 위로 상기 화소영역 내에 서로 교대하며 이격하는 다수의 화소전극과 상기 공통배선과 연결된 다수의 중앙부 공통전극을 형성하고, 상기 스위칭 영역과 상기 게이트 및 데이터 배선교차부분 대응하여 상기 데이터 배선과 상기 금속패턴과 동시에 접촉하는 소스연결패턴과, 상기 다수의 화소전극 일끝단을 연결시키며 상기 소스연결패턴과 이격하여 상기 금속패턴과 접촉하는 화소연결패턴을 형성하는 단계와;
    상기 소스연결패턴과 상기 화소연결패턴 사이로 노출된 금속패턴과 그 하부의 불순물 비정질 실리콘 패턴을 제거하여, 소스 및 드레인 전극과 그 하부로 서로 이격하는 오믹콘택층을 형성하는 단계와;
    상기 소스 및 드레인 전극 사이로 노출된 액티브층을 덮는 제 2 보호층을 형성하는 단계
    를 포함하는 액정표시장치용 어레이 기판의 제조방법.
  2. 제 1 항에 있어서,
    상기 게이트 배선과 공통배선을 형성하는 단계는,
    상기 공통배선에서 분기하여 상기 화소영역의 최외각에 위치하는 최외각 공통전극과, 상기 최외각 공통전극의 끝단을 연결하는 제 1 공통연결패턴을 더 형성하는 것이 특징인 액정표시장치용 어레이 기판의 제조방법.
  3. 제 2 항에 있어서,
    상기 제 1 보호층을 형성하는 단계는,
    상기 제 1 공통연결패턴을 노출시키는 공통 콘택홀을 형성하는 단계를 포함하는 액정표시장치용 어레이 기판의 제조방법.
  4. 제 3 항에 있어서,
    상기 다수의 화소전극과 상기 다수의 공통전극과 상기 소스연결패턴과 상기 화소연결패턴을 형성하는 단계는,
    상기 다수의 공통전극의 일끝단을 연결시키며 상기 제 1 공통연결패턴과 상기 공통콘택홀을 통해 접촉하는 제 2 공통연결패턴과, 상기 최외각 공통전극과 중첩하며 상기 제 2 공통연결패턴과 연결된 보조공통전극을 더 형성하는 액정표시장치용 어레이 기판의 제조방법.
  5. 제 1 항에 있어서,
    상기 소스 및 드레인 전극과 그 하부로 서로 이격하는 오믹콘택층을 형성하는 단계는,
    상기 투명 도전성 물질층 위로 상기 소스 및 드레인 전극에 대응하여 제 1 두께를 갖는 제 1 포토레지스트 패턴을 형성하고, 상기 다수의 화소전극 및 공통전극과 소스연결패턴과 상기 화소연결패턴에 대응하여 상기 제 1 두께보다 두꺼운 제 2 포토레지스트 패턴을 형성하는 단계와;
    상기 제 1 및 제 2 포토레지스트 패턴 외부로 노출된 상기 투명 도전성 물질층을 제거하는 단계와;
    상기 투명 도전성 물질층이 제거됨으로써 노출된 상기 금속패턴과 그 하부의 상기 불순물 비정질 실리콘 패턴을 제거하는 단계
    를 포함하는 액정표시장치용 어레이 기판의 제조방법.
  6. 제 5 항에 있어서,
    상기 제 2 보호층을 형성하는 단계는,
    애싱을 진행하여 상기 제 1 포토레지스트 패턴을 제거하는 단계와;
    상기 제 1 포토레지스트 패턴이 제거됨으로써 새롭게 노출된 상기 소스연결패턴 및 화소연결패턴 위로 전면에 무기절연층을 형성하는 단계와;
    상기 무기절연층이 형성된 기판을 스트립액에 노출시켜 상기 제 2 포토레지스트 패턴과 그 상부 및 측면에 형성된 상기 무기절연층을 함께 제거하는 리프트 오프 공정을 진행하는 단계
    를 포함하는 액정표시장치용 어레이 기판의 제조방법.
  7. 제 6 항에 있어서,
    상기 제 2 보호층은 상기 투명 도전성 물질로 이루어진 상기 다수의 화소전극과 다수의 공통전극과 소스연결패턴 및 화소연결패턴 사이의 영역에 형성되는 것이 특징인 액정표시장치용 어레이 기판의 제조방법.
  8. 제 1 항에 있어서,
    상기 제 2 보호층 위로 상기 게이트 및 데이터 배선에 대응하여 일정간격 이격하는 다수의 패턴드 스페이서를 형성하는 단계를 더 포함하는 액정표시장치용 어레이 기판의 제조방법.
  9. 제 1 항에 있어서,
    상기 게이트 배선과 공통배선을 형성하는 단계는,
    상기 게이트 배선의 일끝단에 연결된 게이트 패드전극을 형성하는 단계를 포함하는 액정표시장치용 어레이 기판의 제조방법.
  10. 제 9 항에 있어서,
    상기 데이터 배선과 금속패턴을 형성하는 단계는,
    상기 데이터 배선과 연결된 데이터 패드전극을 형성하는 단계를 포함하는 액정표시장치용 어레이 기판의 제조방법.
  11. 제 10 항에 있어서,
    상기 제 1 보호층을 형성하는 단계는,
    상기 게이트 패드전극을 노출시키는 게이트 패드 콘택홀과, 상기 데이터 패드전극을 노출시키는 데이터 패드 콘택홀을 형성하는 단계를 포함하는 액정표시장치용 어레이 기판의 제조방법.
  12. 제 11 항에 있어서,
    상기 다수의 화소전극과 상기 다수의 공통전극과 상기 소스연결패턴과 상기 화소연결패턴을 형성하는 단계는,
    상기 게이트 패드 콘택홀을 통해 상기 게이트 패드전극과 접촉하는 보조 게이트 패드전극과, 상기 데이터 패드 콘택홀을 통해 상기 데이터 패드전극과 접촉하는 보조 데이터 패드전극을 형성하는 단계를 더 포함하는 액정표시장치용 어레이 기판의 제조방법.
  13. 제 1 항에 있어서,
    상기 화소연결 패턴은 상기 공통배선과 중첩하도록 형성함으로써 상기 게이트 절연막과 상기 제 1 보호층을 개재하여 서로 중첩하는 상기 공통배선과 화소연결패턴은 스토리지 커패시터를 형성하는 액정표시장치용 어레이 기판의 제조방법.
  14. 제 1 항에 있어서,
    상기 데이터 배선과, 다수의 공통전극과, 다수의 화소전극은 상기 화소영역의 중앙부를 기준으로 대칭적으로 꺾인 구조를 갖도록 형성되는 것이 특징인 액정표시장치용 어레이 기판의 제조방법.
  15. 제 1 항에 있어서,
    상기 액티브층과 상기 불순물 비정질 실리콘 패턴 및 상기 금속패턴 각각은 동일한 형태 및 면적을 가지며 서로 완전히 중첩되도록 형성되는 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.
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