CN112466893B - 阵列基板的制作方法、阵列基板及显示面板 - Google Patents

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Abstract

本发明提供一种阵列基板的制作方法、阵列基板及显示面板。本发明提供的阵列基板的制作方法，包括以下步骤：在基板上形成栅极、源极、漏极和半导体层；在源极、漏极和半导体层上形成钝化层；在钝化层上形成与漏极连通的像素电极；在钝化层和像素电极上形成绝缘层，其中，绝缘层具有子绝缘区域，子绝缘区域与至少部分像素电极相对，子绝缘区域厚度依次逐渐减小。本发明提供的阵列基板的制作方法，通过增加楔形结构的绝缘层，以改善色偏问题。

Description

阵列基板的制作方法、阵列基板及显示面板
技术领域
本发明涉及显示技术领域，尤其涉及一种阵列基板的制作方法、阵列基板及显示面板。
背景技术
薄膜晶体管液晶显示面板(Thin Film Transistor-Liquid Crystal Display，TFT-LCD)是多数液晶显示面板的一种，其使用薄膜晶体管技术改善影象品质。现有的薄膜晶体管液晶显示面板(主要包括以下类型，扭曲向列型(Twisted Nematic，TN)、平面转换型(In Plane Switching，IPS)、及多象限垂直配向型(Vertical Alignment，VA)。扭曲向列型面板可视角度小，通过不同角度观看会出现色偏。多象限垂直配向型面板采用垂直转动的液晶，液晶分子双折射率的差异较大，导致大视角下会出现色偏。
目前改善色偏的技术主要有电容耦合技术、双TFT技术、电荷共享技术以及液晶分子偏转的参考电压调制技术。上述技术使用到额外的电路驱动设计或者多TFT(两个或两个以上)的结构设计，通过控制像素电极(Pixel ITO)的电位形成明暗像素，达到改善色偏的目的。
但是，多TFT结构的设计影响到像素开口率，使得光透过率降低；复杂的电路驱动设计使得产生电学异常的可能性增加。
发明内容
本发明提供一种阵列基板的制作方法、阵列基板及显示面板，通过增加楔形结构的绝缘层，以改善色偏问题。
第一方面，本申请提供一种阵列基板的制作方法，包括以下步骤：
在基板上形成栅极、源极、漏极和半导体层；
在源极、漏极和半导体层上形成钝化层；
在钝化层上形成与漏极连通的像素电极；
在钝化层和像素电极上形成绝缘层，其中，绝缘层具有子绝缘区域，子绝缘区域与至少部分像素电极相对，子绝缘区域的厚度依次逐渐减小。
可选的，本申请提供的阵列基板的制作方法，在钝化层和像素电极上形成绝缘层包括：
在钝化层和第一子像素电极上形成绝缘层；其中，像素电极包括第一子像素电极和与第一子像素电极相连的第二子像素电极，第一子像素电极朝向漏极，子绝缘区域与第一子像素电极或第二子像素电极相对。
可选的，本申请提供的阵列基板的制作方法，在钝化层和像素电极上形成绝缘层包括：
在钝化层和像素电极上形成有机绝缘层；
采用掩膜版进行曝光和显影有机绝缘层，形成子绝缘区域，子绝缘区域朝向漏极的一侧至远离漏极的一侧的厚度依次逐渐减小，或者，子绝缘区域远离漏极的一侧至朝向漏极的一侧的厚度依次逐渐减小。
可选的，本申请提供的阵列基板的制作方法，采用掩膜版进行曝光和显影形成子绝缘区域包括：
采用透过率渐变的掩膜版或采用条纹间距渐变的掩膜版进行曝光和显影有机绝缘层，形成子绝缘区域。
可选的，本申请提供的阵列基板的制作方法，在钝化层和像素电极上形成绝缘层包括：
在钝化层和像素电极上形成无机绝缘膜；
在无机绝缘膜上涂覆光刻胶，形成光刻胶层，采用掩膜版进行曝光和显影，去除曝光区域的光刻胶层；
采用干刻工艺，灰化未曝光区域的光刻胶层，并刻蚀无机绝缘膜，形成具有子绝缘区域的无机绝缘层，子绝缘区域朝向漏极的一侧至远离漏极的一侧的厚度依次逐渐减小，或者，子绝缘区域远离漏极的一侧至朝向漏极的一侧的厚度依次逐渐减小。
可选的，本申请提供的阵列基板的制作方法，采用掩膜版进行曝光和显影，去除曝光区域的光刻胶层包括：
采用透过率渐变的掩膜版或条纹间距渐变的掩膜版进行曝光和显影，去除曝光区域的光刻胶层。
可选的，本申请提供的阵列基板的制作方法，在钝化层上形成与漏极连通的像素电极包括：
在钝化层上形成透明导电层，并进行光刻和刻蚀，以使透明导电层形成像素电极，并使像素电极与漏极通过导电过孔连通。
第二方面，本申请提供一种阵列基板，包括基板；
栅极、源极、漏极和半导体层，栅极、源极、漏极和半导体层设置在基板上；
钝化层，钝化层设置在源极、漏极和半导体层上；
像素电极，像素电极设置在钝化层上，且像素电极与漏极连通；
绝缘层，绝缘层设置在钝化层和像素电极上，其中，绝缘层具有子绝缘区域，子绝缘区域与至少部分像素电极相对，子绝缘区域的厚度依次逐渐减小。
可选的，本申请提供的阵列基板，像素电极包括第一子像素电极和与第一子像素电极相连的第二子像素电极，第一子像素电极朝向漏极，子绝缘区域与第一子像素电极或第二子像素电极相对。
第三方面，本申请提供一种显示面板，包括阵列基板、对侧基板以及位于阵列基板和对侧基板之间的液晶分子层，阵列基板为上述的阵列基板。
本发明提供的阵列基板的制作方法、阵列基板及显示面板，通过在像素电极和钝化层上设置绝缘层，绝缘层具有子绝缘区域，子绝缘区域与至少部分像素电极相对，子绝缘区域厚度依次逐渐减小，以形成楔形结构。子绝缘区域越厚，液晶电压越小，液晶偏转角度越小，光透过率低；子绝缘区域越薄，液晶电压越大，液晶偏转角度越大，光透过率越高。子绝缘区域的厚度依次逐渐减小，因此液晶可形成多级连续偏转，由暗像素逐渐过渡至明像素，以有效改善色偏。
附图说明
为了更清楚地说明本发明或现有技术的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例一提供的阵列基板的制作方法的流程图；
图2a和图2b为本申请实施例一提供的阵列基板的制作方法中在第一制备阶段的结构示意图；
图3为本申请实施例一提供的阵列基板的制作方法中在第二制备阶段的结构示意图；
图4a至图4c为本申请实施例一提供的阵列基板的制作方法中在第三制备阶段的结构示意图；
图5为本申请实施例一提供的阵列基板的制作方法中在第四制备阶段的结构示意图；
图6为本申请实施例一提供的阵列基板的制作方法中在第五制备阶段的结构示意图；
图7a和图7b为本申请实施例一提供的阵列基板的制作方法中在第六制备阶段的结构示意图；
图8为本申请实施例四提供的阵列基板的结构示意图一；
图9为图8中C-C剖面的剖视图；
图10为申请实施例五提供的显示面板的结构示意图一；
图11a至图11c为本申请实施例二提供的阵列基板的制作方法中制备阶段的结构示意图；
图12为本申请实施例四提供的阵列基板的结构示意图二；
图13为图12中D-D剖面的剖视图；
图14为申请实施例五提供的显示面板的结构示意图二。
附图标记说明：
100-基板；200-栅极；200a-栅极金属层；200b-第一光刻胶层；200c-栅极掩膜版；210c-透光区；220c-不透光区；300-栅极绝缘层；400-半导体层；400a-第二光刻胶层；400b-半导体层掩膜版；400c-半导体层膜；410-光刻胶部；420-半导体部；500-源极；600-漏极；700-钝化层；710-导电过孔；800-像素电极；810-第一子像素电极；820-第二子像素电极；900-绝缘层；910-子绝缘区域；920-无机绝缘膜；920a-光刻胶层；930-掩膜版；1000-数据线；1100-扫描线；1200-液晶；1300-对侧基板。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
目前改善色偏的技术主要有电容耦合技术、双TFT技术、电荷共享技术以及液晶分子偏转的参考电压调制技术。上述技术使用到额外的电路驱动设计或者多TFT(两个或两个以上)的结构设计，通过控制像素电极(Pixel ITO)的电位形成明暗像素，达到改善色偏的目的。但是，多TFT结构的设计影响到像素开口率，使得光透过率降低；复杂的电路驱动设计使得产生电学异常的可能性增加。
基于此，本申请实施例提供了一种阵列基板的制作方法、阵列基板及显示面板，通过增加楔形结构的绝缘层，以改善色偏问题。
下面，通过具体实施例对本申请进行详细说明。
实施例一
图1为本申请实施例一提供的阵列基板的制作方法的流程图；图8为本申请实施例四提供的阵列基板的结构示意图一；图9为图8中C-C剖面的剖视图；(其中，图9为图8按照C-C剖面的放大图)。参见图1所示，本申请提供的阵列基板的制作方法，包括以下步骤：
S101、在基板100上形成栅极200、源极500、漏极600和半导体层400。
具体的，可以在基板100形成底栅TFT结构，或者顶栅TFT结构，或者其它TFT结构，本实施例在此不加以限制。为了便于描述，本是实施例和附图中以底栅TFT结构进行说明。
步骤S101中，可以包括在基板100上形成栅极200。图2a和图2b为本申请实施例一提供的阵列基板的制作方法中在第一制备阶段的结构示意图。参见图2a、图2b、图8和图9所示，步骤S101中，基板100可以为透明的基板，例如，基板100为玻璃基板。可以在基板100上沉积栅极金属层200a，例如，可以采用溅射或热蒸发的工艺在基板100上沉积栅极金属层200a。其中，栅极金属层200a可以选用Cr、W、Cu、Ti、Ta、Mo等金属或合金材料。在本实施例中，对于栅极金属层200a的层数不加以限定，可以在基板100上设置一层栅极金属层200a，也可以设置两层或两层以上的栅极金属层200a。
在栅极金属层200a形成之后，通过光刻工艺将栅极金属层200a图形化为栅极200。具体的，参见图2a所示，可以先在栅极金属层200a上涂覆一层光刻胶，形成第一光刻胶层200b。例如，通过在栅极掩膜版200c上设置透光区210c和不透光区220c，紫外光通过栅极掩膜版200c照射到第一光刻胶层200b的表面，引起第一光刻胶层200b的曝光区域的光刻胶发生化学反应，再通过显影技术溶解去除曝光区域的光刻胶。
参见图2a所示，本实施例的第一光刻胶层200b采用的是正性光刻胶，栅极掩膜版200c上对应栅极200的区域为不透光区220c，其余为透光区210c。紫外光通过栅极掩膜版200c的透光区210c照射到第一光刻胶层200b的区域为第一光刻胶层200b的曝光区域，即曝光区域为栅极200以外的其他区域，通过显影技术去除曝光区域的光刻胶，与透光区210c相对的栅极金属层200a均暴露出来，留下与不透光区220c相对的第一光刻胶层200b和栅极金属层200a。此时，对暴露出来的栅极金属层200a进行刻蚀，再清除与不透光区220c相对的第一光刻胶层200b，便可在基板100上形成栅极200。
当然，第一光刻胶层200b也可以采用负性光刻胶，负性光刻胶与上述正性光刻胶原理相似，在此不再赘述。
可以理解的是，利用紫外光通过栅极掩膜版200c照射第一光刻胶层200b，以使栅极掩膜版200c上的掩膜图形转移到第一光刻胶层200b形成光刻胶图形的曝光和显影工艺，以及形成光刻胶图形后对未被第一光刻胶层200b覆盖的区域进行刻蚀的工艺，与上述工艺流程相同或类似，对于本实施例之后出现的曝光显影及刻蚀过程，不再一一赘述。
参见图8和图9所示，另外，在实际应用中，阵列基板还包括由多条扫描线1100和多条数据线1000阵列分隔出的多个子像素区域，每个子像素区域中均设置有一个薄膜晶体管器件。可以理解的是，本实施例中的阵列基板包括多个子像素区域，因此，在本实施例的阵列基板的制作过程中，所提到的在基板100上形成栅极200、形成源极500、漏极600及半导体层400等，具体是指在阵列基板100的每个子像素区域对应的部位均形成栅极200、源极500、漏极600及半导体层400等，此处不再赘述。
步骤S101中还可以包括在基板100和栅极200上依次形成栅极绝缘层300和半导体层400。
图3为本申请实施例一提供的阵列基板的制作方法中在第二制备阶段的结构示意图。参见图3、图8和图9所示，在基板100上形成栅极200后，在基板100和栅极200上形成栅极绝缘层300，以使栅极绝缘层300覆盖基板100和栅极200。其中，栅极绝缘层300用于保护栅极200，使栅极200和之后形成的源极500、漏极600及半导体层400绝缘隔离，以保证栅极200的性能，并且在后续的刻蚀工艺中，栅极绝缘层300也可保护栅极200不受刻蚀影响。
在具体实现时，可以通过等离子体增强化学的气相沉积方法连续沉积栅极绝缘层300，栅极绝缘层300的材料可以采用本领域技术人员熟知的材料，同时栅极绝缘层300的厚度根据实际需要进行选择，本实施例在此不加以限定。
进一步的，在基板100和栅极200上沉积形成栅极绝缘层300后，在栅极绝缘层300上沉积形成半导体层400。其中，可以通过溅射或热蒸发的方法沉积半导体层400，半导体层400的材料可以为金属氧化物。在具体实现时，半导体层400可以为铟镓锌氧化物IGZO半导体层，IGZO半导体层可以降低显示屏的功耗，且成本较低，可以更好的提高像素的响应速度，同时更快的响应速度也大大提高了像素的行扫描速率，因而可以提高显示屏的分辨率。
图4a至图4c为本申请实施例一提供的阵列基板的制作方法中在第三制备阶段的结构示意图。参见图4a、图4b、图8和图9所示，具体的，在栅极绝缘层300上铺设半导体层膜400c，在半导体层膜400c上涂覆光刻胶，形成第二光刻胶层400a，设置该第二光刻胶层400a为光刻工艺做准备，以通过半导体层掩膜版400b对第二光刻胶层400a进行曝光和显影，以形成光刻胶部410，进而通过光刻胶部410在半导体层400图形化时保护半导体层400。
其中，图形化的半导体层400包括半导体部420，半导体部420的上方覆盖光刻胶部410。半导体部420的两侧分别用于设置漏极600和源极500。
步骤S101中还可以包括在栅极绝缘层300和半导体层400上形成源极500和漏极600。
图5为本申请实施例一提供的阵列基板的制作方法中在第四制备阶段的结构示意图。其中，源极500和漏极600的形成方式与上述栅极200的形成方式相同，此处不在一一赘述。
S102、在源极500、漏极600和半导体层400上形成钝化层700。
图6为本申请实施例一提供的阵列基板的制作方法中在第五制备阶段的结构示意图。参见图6、图8和图9所示，具体的，通过等离子体增强化学的气相沉积法在源极500、漏极600和半导体层400的上方沉积形成钝化层700。钝化层700的厚度可以为
Figure BDA0002808077000000073
Figure BDA0002808077000000072
钝化层700可以选用氧化物、氮化物或者氧氮化合物，可以是单层，也可以是多层。
S103、在钝化层700上形成与漏极600连通的像素电极800。
图7a和图7b为本申请实施例一提供的阵列基板的制作方法中在第六制备阶段的结构示意图。参见图7a、图7b、图8和图9所示，具体的，通过光刻工艺在钝化层700上形成导电过孔710，在钝化层700上沉积形成透明导电层，并进行光刻和刻蚀，以使透明导电层形成像素电极800，并使像素电极800与漏极600通过导电过孔710连通。其中，可通过溅射或热蒸发的方法在钝化层700的上方沉积形成透明导电层。透明导电层的厚度为
Figure BDA0002808077000000071
透明导电层可以是ITO或者IZO，或者是其他的透明金属氧化物。
S104、在钝化层700和像素电极800上形成绝缘层900，其中，绝缘层900具有子绝缘区域910，子绝缘区域910与至少部分像素电极800相对，子绝缘区域910厚度依次逐渐减小。
具体的，参见图8和图9所示，在钝化层700和像素电极800上形成有机绝缘层。有机绝缘层采用感光材料，主要成分为光感类的聚合物，如甲基丙烯酸酯聚合物。
在钝化层700和像素电极800上涂布有机绝缘层后，进行减压干燥和预烘后，可初步固化。采用有机绝缘层掩膜版进行曝光和显影有机绝缘层，形成子绝缘区域910，无需经过蚀刻剥离步骤。其中，子绝缘区域910与像素电极800相对，且子绝缘区域910位于像素电极800的上方。子绝缘区域910朝向漏极600的一侧至远离漏极600的一侧的厚度依次逐渐减小，即子绝缘区域910的厚度在图9中从A到B依次逐渐减小，由此，形成楔形结构的子绝缘区域910，绝缘层900的其余区域厚度不变。
其中，有机绝缘层掩膜版可以为透过率渐变的掩膜版或采用条纹间距渐变的掩膜版。采用透过率渐变的掩膜版，如图9所示的由A到B，掩膜版的半曝光区域的透过率从0至100％连续变化，透过率越低，曝光显影后子绝缘区域910的膜厚越厚；透过率越高，对应的子绝缘区域910的膜厚越薄。因此，子绝缘区域910可由A到B膜厚依次逐渐减薄，形成楔形结构。
类似地，若采用条纹间距渐变的掩膜版，则掩膜版的半色调区域的条纹间距是连续变化的，为了形成楔形结构，由左至右的条纹间距是由密至疏的，条纹间距越窄，透过率越低，条纹间距越宽，透过率越高。
图10为申请实施例五提供的显示面板的结构示意图一。参见图10所示，采用该阵列基板制成显示面板，可以给像素电极800进行充电。根据下述公式：
Figure BDA0002808077000000081
其中，VLC为像素对应的电压，VITO为像素电极800充电后电压，CLC为像素对应的电容，CI为子绝缘区域910对应的电容。子绝缘区域910可由左至右膜厚依次逐渐减薄，因此VLC逐渐增大的。由上述公式可知，子绝缘区域910越厚，因液晶1200电压越小，液晶1200偏转角度较小；子绝缘区域910越薄，液晶1200电压越大，液晶1200偏转角度越大，因此由左至右，液晶1200偏转角度逐渐连续增大，透过率也逐渐连续增大，液晶1200可形成多级连续偏转，由暗像素逐渐过渡至明像素，可有效改善色偏问题。
可以理解的是，绝缘区域910也可以远离漏极600的一侧至朝向漏极600的一侧的厚度依次逐渐减小，即与图9中的楔形结构的子绝缘区域910反方向设置，只要形成由暗像素逐渐过渡至明像素即可，本实施例在此不加以限制。
实施例二
实施例二与实施例一中步骤S101至S103相同，具体参见上述实施一的描述，此处不在一一赘述。
图11a至图11c为本申请实施例二提供的阵列基板的制作方法中制备阶段的结构示意图。参见图11a至图11c、图8和图9所示，实施例二中在钝化层700和像素电极800上形成无机绝缘层。其中，绝缘层900包括子绝缘区域910，子绝缘区域910与至少部分像素电极800相对，子绝缘区域910朝向漏极600的一侧至远离漏极600的一侧的厚度依次逐渐减小。
具体的，在钝化层700和像素电极800上形成无机绝缘层的步骤可以包括：
S201、在钝化层700和像素电极800上形成无机绝缘膜920。
其中，可以采用溅射或热蒸发的工艺在钝化层700和像素电极800上形成无机绝缘膜920，无机绝缘膜920可以采用SiO2、SiNx等材料。
S202、在机绝缘膜920上涂覆一层光刻胶，形成光刻胶层920a。
S203、紫外光通过掩膜版930照射到光刻胶层920a的表面，引起光刻胶层920a的曝光区域的光刻胶发生化学反应，再通过显影技术溶解去除曝光区域的光刻胶层920。
具体的，掩膜版930可以为透过率渐变的掩膜版或者条纹间距渐变的掩膜版，若采用透过率渐变的掩膜版，则掩膜版的半曝光区域可采用透过率连续变化的半透膜。如图11a所示的由A至B，半透膜的透过率从0至100％连续变化。经过曝光显影后，透过率越低的区域，光刻胶层920a越厚；透过率越高，则光刻胶层920a越薄，因此可形成楔形的光刻胶层920a。
若采用条纹间距渐变的掩膜版，则掩膜版的半色调区域的条纹间距是连续变化的，为了形成楔形结构的光刻胶层920a，由A至B的条纹间距由密至疏，条纹间距越窄，透过率越低，条纹间距越宽，透过率越高。
S204、采用干刻工艺，灰化未曝光区域的光刻胶层920a，并刻蚀无机绝缘膜920，形成具有子绝缘区域910的无机绝缘层。
具体的，可以在刻蚀气体中加入灰化气体，例如氧气，实现边灰化，边刻蚀。由于光刻胶层920a为楔形结构，从右至左光刻胶层920a厚度是逐渐增加，因此在灰化的同时，光刻胶层920a自右向左逐渐被灰化掉；与此同时，无机绝缘膜920的刻蚀也可同时进行，因此无机绝缘膜920由A至B受到的刻蚀程度越来越小，厚度逐渐增加，最终可形成楔形结构的无机绝缘层。
实施例二与实施例一中的绝缘层900的材质以及形成过程不同，采用实施例一和实施例二制备的阵列基板的结构相同，由此实施例二提供的阵列基板起到改善色偏的原理相同，此处不再赘述。
可以理解的是，绝缘区域910也可以远离漏极600的一侧至朝向漏极600的一侧的厚度依次逐渐减小，即与图9中的楔形结构的子绝缘区域910反方向设置，只要形成由暗像素逐渐过渡至明像素即可，本实施例在此不加以限制。
实施例三
采用上述实施例一或实施例二的方向形成实施例三所示的阵列基板。其中实施例三的阵列基板中的绝缘层900与上述实施例一或实施例二的位置不同，其余结构均相同，实施例三与上述实施例一或实施例二相同的结构此处不再赘述。
图12为本申请实施例四提供的阵列基板的结构示意图二；图13为图12中D-D剖面的剖视图；图14为申请实施例五提供的显示面板的结构示意图二。参见图12至图14所示，本实施例中，绝缘层900形成在钝化层700和第一子像素电极810上。具体的，像素电极800包括第一子像素电极810和与第一子像素电极810相连的第二子像素电极820，其中，第一子像素电极810朝向漏极600。绝缘层900形成在钝化层700和第一子像素电极810上，子绝缘区域910与第一子像素电极810相对，第二子像素电极820上未设置绝缘层900。
本实施例中，像素电极800包括第一子像素电极810(暗像素区)和第二子像素电极820(明像素区)，即在同一个像素区形成明暗像素区。其中，第二子像素电极820即明像素区无绝缘层900，液晶1200可达最大偏转，光透过率也较大。第一子像素电极810即暗像素区有楔形结构的子绝缘区域910，液晶1200偏转角度逐渐增大，光透过率逐渐增大，形成多畴结构。明暗像素搭配，既可保证透过率，亦可保证形成多畴像素结构，更好的改善色偏问题。
可以理解的是，子绝缘区域910也可以与第二子像素电极820相对，第一子像素电极810上未设置绝缘层900。
实施例四
参见图8和图9所示，本申请提供的阵列基板包括：基板100；
栅极200，栅极200设置在基板100；
栅极绝缘层300，栅极绝缘层300设置在基板100和栅极200上；
半导体层400，半导体层400设置在栅极绝缘层300上；
源极500和漏极600，源极500和漏极600设置在栅极绝缘层300和半导体层400上；
钝化层700，钝化层700设置在源极500、漏极600和半导体层400上；
像素电极800，像素电极800设置在钝化层700上，且像素电极800与漏极600连通；
绝缘层900，绝缘层900设置在钝化层700和像素电极800上，其中，绝缘层900具有子绝缘区域910，子绝缘区域910与至少部分像素电极800相对，子绝缘区域910朝向漏极600的一侧至远离漏极600的一侧的厚度依次逐渐减小，或者，子绝缘区域910远离漏极600的一侧至朝向漏极600的一侧的厚度依次逐渐减小。由此，形成楔形结构的子绝缘区域910，绝缘层900越厚，液晶电压越小，液晶偏转角度越小，光透过率低；绝缘层900越薄，液晶电压越大，液晶偏转角度越大，光透过率越高。由于子绝缘区域910的厚度逐渐减薄，因此液晶可形成多级连续偏转，由暗像素逐渐过渡至明像素，可有效改善色偏问题。
具体的，可以在基板100形成底栅TFT结构，或者顶栅TFT结构，或者其它TFT结构，本实施例在此不加以限制。为了便于描述，本是实施例和附图中以底栅TFT结构进行说明。
参见图12和图13所示，在一些实施例中，像素电极800包括第一子像素电极810和与第一子像素电极810相连的第二子像素电极820，其中，第一子像素电极810朝向漏极600。绝缘层900形成在钝化层700和第一子像素电极810上，子绝缘区域910与第一子像素电极810相对，第二子像素电极820上未设置绝缘层900。即在同一个像素区形成明暗像素区。其中，第二子像素电极820即明像素区无绝缘层900，液晶可达最大偏转，光透过率也较大。第一子像素电极810即暗像素区有楔形结构的子绝缘区域910，液晶偏转角度逐渐增大，光透过率逐渐增大，形成多畴结构。明暗像素搭配，既可保证透过率，亦可保证形成多畴像素结构，更好的改善色偏问题。
可以理解的是，子绝缘区域910与第二子像素电极820相对，第一子像素电极810上未设置绝缘层900。
实施例五
参见图10和图14所示，本申请提供的显示面板，包括阵列基板、对侧基板1300以及位于阵列基板和对侧基板1300之间的液晶分子层，阵列基板为上述实施例四提供的阵列基板。其中，液晶分子层内具有液晶1200。
其中，阵列基板的结构在上述实施例四中进行了详细说明，此处不再一一赘述。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (10)

1.一种阵列基板的制作方法，其特征在于，包括以下步骤：
在基板上形成栅极、源极、漏极和半导体层；
在所述源极、所述漏极和所述半导体层上形成钝化层；
在所述钝化层上形成与所述漏极连通的像素电极；
在所述钝化层和所述像素电极上形成绝缘层，其中，所述绝缘层具有子绝缘区域，所述子绝缘区域与至少部分所述像素电极相对，所述子绝缘区域靠近所述像素电极的一面与所述像素电极贴合，在所述子绝缘区域的延伸方向上所述子绝缘区域的厚度依次逐渐减小，以形成楔形结构改善色偏。
2.根据权利要求1所述的阵列基板的制作方法，其特征在于，在所述钝化层和所述像素电极上形成绝缘层包括：
在所述钝化层和第一子像素电极上形成绝缘层；其中，所述像素电极包括所述第一子像素电极和与所述第一子像素电极相连的第二子像素电极，所述第一子像素电极朝向所述漏极，所述子绝缘区域与所述第一子像素电极或所述第二子像素电极相对。
3.根据权利要求1或2所述的阵列基板的制作方法，其特征在于，所述在所述钝化层和所述像素电极上形成绝缘层包括：
在所述钝化层和所述像素电极上形成有机绝缘层；
采用掩膜版进行曝光和显影所述有机绝缘层，形成所述子绝缘区域，所述子绝缘区域朝向所述漏极的一侧至远离所述漏极的一侧的厚度依次逐渐减小，或者，所述子绝缘区域远离所述漏极的一侧至朝向所述漏极的一侧的厚度依次逐渐减小。
4.根据权利要求3所述的阵列基板的制作方法，其特征在于，所述采用掩膜版进行曝光和显影形成所述子绝缘区域包括：
采用透过率渐变的掩膜版或采用条纹间距渐变的掩膜版进行曝光和显影所述有机绝缘层，形成所述子绝缘区域。
5.根据权利要求1或2所述的阵列基板的制作方法，其特征在于，所述在所述钝化层和所述像素电极上形成绝缘层包括：
在所述钝化层和所述像素电极上形成无机绝缘膜；
在所述无机绝缘膜上涂覆光刻胶，形成光刻胶层，采用掩膜版进行曝光和显影，去除曝光区域的光刻胶层；
采用干刻工艺，灰化未曝光区域的所述光刻胶层，并刻蚀所述无机绝缘膜，形成具有所述子绝缘区域的无机绝缘层，所述子绝缘区域朝向所述漏极的一侧至远离所述漏极的一侧的厚度依次逐渐减小，或者，所述子绝缘区域远离所述漏极的一侧至朝向所述漏极的一侧的厚度依次逐渐减小。
6.根据权利要求5所述的阵列基板的制作方法，其特征在于，所述采用掩膜版进行曝光和显影，去除曝光区域的光刻胶层包括：
采用透过率渐变的掩膜版或采用条纹间距渐变的掩膜版进行曝光和显影，去除曝光区域的光刻胶层。
7.根据权利要求1或2所述的阵列基板的制作方法，其特征在于，所述在所述钝化层上形成与所述漏极连通的像素电极包括：
在所述钝化层上形成透明导电层，并进行光刻和刻蚀，以使所述透明导电层形成所述像素电极，并使所述像素电极与所述漏极通过导电过孔连通。
8.一种阵列基板，其特征在于，包括基板；
栅极、源极、漏极和半导体层，所述栅极、所述源极、所述漏极和所述半导体层设置在所述基板上；
钝化层，所述钝化层设置在所述源极、所述漏极和所述半导体层上；
像素电极，所述像素电极设置在所述钝化层上，且所述像素电极与所述漏极连通；
绝缘层，所述绝缘层设置在所述钝化层和所述像素电极上，其中，所述绝缘层具有子绝缘区域，所述子绝缘区域与至少部分所述像素电极相对，所述子绝缘区域靠近所述像素电极的一面与所述像素电极贴合，在所述子绝缘区域的延伸方向上所述子绝缘区域的厚度依次逐渐减小，以形成楔形结构改善色偏。
9.根据权利要求8所述的阵列基板，其特征在于，所述像素电极包括第一子像素电极和与所述第一子像素电极相连的第二子像素电极，所述第一子像素电极朝向所述漏极，所述子绝缘区域与所述第一子像素电极或所述第二子像素电极相对。
10.一种显示面板，其特征在于，包括阵列基板、对侧基板以及位于阵列基板和对侧基板之间的液晶分子层，所述阵列基板为权利要求8或9所述的阵列基板。
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11249141A (ja) * 1998-03-03 1999-09-17 Matsushita Electric Ind Co Ltd 液晶表示装置及びその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW477907B (en) * 1997-03-07 2002-03-01 Toshiba Corp Array substrate, liquid crystal display device and their manufacturing method
JP2002202503A (ja) * 2000-10-31 2002-07-19 Toshiba Corp 液晶表示装置
JP3793915B2 (ja) * 2001-02-28 2006-07-05 株式会社日立製作所 液晶表示装置
US7115913B2 (en) * 2002-03-27 2006-10-03 Tfpd Corporation Array substrate used for a display device and a method of making the same
KR20070003412A (ko) * 2005-07-01 2007-01-05 삼성전자주식회사 액정 표시 장치 및 이의 제조 방법
KR100978369B1 (ko) * 2005-12-29 2010-08-30 엘지디스플레이 주식회사 횡전계 방식 액정표시장치용 어레이 기판과 그 제조방법
KR101298612B1 (ko) * 2010-10-12 2013-08-26 엘지디스플레이 주식회사 횡전계 방식 액정표시장치용 어레이기판 및 그 제조방법
CN204833214U (zh) * 2015-08-11 2015-12-02 和鑫光电股份有限公司 触控面板
CN111025771B (zh) * 2019-12-09 2022-09-20 昆山龙腾光电股份有限公司 反射式液晶显示面板

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11249141A (ja) * 1998-03-03 1999-09-17 Matsushita Electric Ind Co Ltd 液晶表示装置及びその製造方法

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