KR100301851B1 - 박막트랜지스터제조방법 - Google Patents
박막트랜지스터제조방법 Download PDFInfo
- Publication number
- KR100301851B1 KR100301851B1 KR1019930031536A KR930031536A KR100301851B1 KR 100301851 B1 KR100301851 B1 KR 100301851B1 KR 1019930031536 A KR1019930031536 A KR 1019930031536A KR 930031536 A KR930031536 A KR 930031536A KR 100301851 B1 KR100301851 B1 KR 100301851B1
- Authority
- KR
- South Korea
- Prior art keywords
- amorphous silicon
- layer
- silicon layer
- patterning
- insulating layer
- Prior art date
Links
Abstract
본 발명은 활성층과 게이트절연막간의 계면특성을 향상시키기 위한 스태거드형 박막트랜지스터 제조방법에 관한 것으로, 이와 같은 박막트랜지스터 제조방법은 투명절연기판상에 비정질실리콘층과 제1절연층을 연속증착하는 공정, 상기 제1절연층을 채널부분에만 남도록 패터닝하는 공정, 상기 비정질실리콘층을 섬모양으로 패터닝하는 공정, 상기 결과물 전면에 블순물이 도핑된 비정질실리콘층을 형성하는 공정, 상기 불순물이 도핑된 미정질실리콘층상에 제1금속층을 형성하는 공정, 상기 제1금속층을 패터닝하여 소오스전극 및 드레인전극을 형성하는 공정, 상기 소오스전극 및 드레인전극을 마스크로 이용하여 상기 불순물이 도핑된 비정질실리콘층의 채널부위를 선택적으로 식각하는 공정, 상기 드레인전극 및 투면절연기판상에 화소전극을 형성하는 공정, 상기 결과물 전면에 제2절연층을 형성하는 공정, 상기 제2절연층상에 제2금속층을 형성한 후 게이트전극을 형성하는 공정을 포함하여 상기 제2금속층을 패터닝하여 이루어지는 것을 특징으로 한다.
본 발명에 의하면, 스태거드 박막트랜지스터 제조에 있어서 비정질실리콘층과 게이트절연막을 연속증착함으로써 계면특성을 향상시켜 박막트랜지스터 특성을 향상시킬 수 있으며, 채널과 소오스전극 및 드레인전극간의 저항을 줄여 온전류를 증가시킬 수 있다.
Description
제1도는 종래의 스태거드 박막트랜지스터 제조방법을 도시한 공정순서도.
제2도는 본 발명의 제1실시예에 의한 스태거드 박막트랜지스터 제조방법을 도시한 공정순서도.
제3도는 본 발명의 스태거드 박막트랜지스터의 동작구성도.
제4도는 광차단막을 사용한 본 발명 제2실시예에 의한 스태거드 박막트랜지스터의 구조도.
제5도는 본 발명의 제3실시예에 의한 박막트랜지스터 제조방법을 도시한 공정순서도.
* 도면의 주요부분에 대한 부호의 설명
1 : 투명 절연기판 2 : 제1금속층
2a : 소오스전극 2b : 드레인 전극
3 : 불순물이 도핑된 비정질실리콘층 4 : 비정질실리콘층
6 : 게이트전극 7 : 제1절연층
8 : 제2절연층 9 : 화소전극
10 : 광차단막 11 : 제3절연층
본 발명은 박막트랜지스터 제조방법에 관한 것으로, 특히 스태거드(staggered)형 박막트랜지스터 제조방법에 관한 것이다.
종래의 스태거드형 박막트랜지스터 제조방법을 제1도를 참조하여 설명하면 다음과 같다.
먼저, 제1(a)도에 도시된 바와 같이 유리기판(1)상에 소오스 및 드레인전극형성을 위한 제1금속층을 증착한 후, 사진식각공정을 통해 패터닝하여 소오스 및 드레인전극(2)을 형성한다.
이어서 제1(b)도에 도시된 바와 같이 결과물 전면에 소오스 및 드레인전극의 오믹접촉(Ohndc contact)을 위해 인(P)을 도핑시킨 n+비정질실리콘(a-Si)(3)을 증착한 후 소요스전극 및 드레인전극(2)과 동일한 형상으로 패터닝 한다.
다음에 제1(c)도에 도시된 바와 같이 상기 결과물 전면에 수소화된 비정질실리콘층(a-Si:H)(4)을 증착한 후, 박막트랜지스터의 활성영역이 될 부분을 제외한 나머지 부분을 사진식각을 통해 선택적으로 제거한다.
이어서 제1(d)도에 도시된 바와 같이 상기 결과물 전면에 게이트절연막(5)을 형성한 후, 제1(e)도에 도시된 바와 같이 상기 게이트절연막(5) 상부에 제2금속층을 증착한 후 이를 사진식각공정에 의해 패터닝하여 게이트전극(6)을 형성함으로써 스태거드형 박막트랜지스터를 완성한다.
상술한 종래의 스태거드형 박막트랜지스터 제조레 있어서는 소오스 및 드레인전극 형성 후, 수소화된 비정질실리콘층을 형성하고 패터닝한 다음 게이트절연막을 형성하므로 게이트절연막과 비정질실리콘층 계면의 특성이 나빠져 박막트랜지스터의 특성이 저하된다.
또한 소오스 및 드레인전극과 채널 사이에 저항(Rs)이 형성되므로 온(on)전류가 작게 나타나는 문제가 있다.
본 발명은 상술한 문제를 해결하기 위한 것으로, 활성층인 비정질실리콘층과 게이트절연막을 연속증착하므로써 박막트랜지스터의 특성을 향상시킬 수 있도록 한 박막트랜지스터 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 박막트랜지스터 제조방법은 투명절연기판상에 비정질실리콘층과 제1절연층을 연속증착하는 공정, 상기 제1절연층을 채널부분에만 남도록 패터닝하는 공정, 상기 비정질실리콘층을 섬 모양으로 패터닝하는 공정, 상기 결과물 전면에 불순물이 도핑된 비정질실리콘층을 형성하는 공정, 상기 불순물이 도핑된 비정질실리콘층상에 제1금속층을 형성하는 공정, 상기 제1금속층을 패터닝하여 소오스전극 및 드레인전극을 형성하는 공정, 상기 소오스전극 및 드레인전극을 마스크로 이용하여 상기 불순물이 도핑된 비정질실리콘층의 채널부위를 선택적으로 식각하는 공정, 상기 드레인전극 및 투명절연기판상에 화소전극을 형성하는 공정, 상기 결과물 전면에 제2절연층을 형성하는 공정, 상기 제2절연층상에 제2금속층을 형성한 후 상기 제2금속층을 패터닝하여 게이트전극을 형성하는 공정을 포함한여 이루어지는 것을 틀징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제2도에 본 발명의 제1실시예에 의한 박막트랜지스터 제조방법을 공정순서에 따라 도시하였다.
먼저, 제2(a)도에 도시된 바와 같이 유리기판(1)상에 비정질실리콘층(4)을 형성한 다음에 비정질실리콘층(4)상에 제1절연층(7)을 1000∼3000A정도 증착한 후, 채널부위를 제외한 나머지 영역의 제1절연층(7)을 선택적으로 제거하고 나서 상기 비정질실리콘층을 섬모양의 활성층패턴으로 패터닝한다.
이어서 제2(b)도에 도시된 바와 같이 상기 결과물 전면에 인(P)이 도핑된 비정질실리콘층(3)을 증착하고 이 위에 소오스 및 드레인전극이 되는 제1금속층(2)을 증착한다.
다음에 제2(c)도에 도시된 바와 같이 상기 제1긍속층(2)을 패터닝하여 소오스전극(2a) 및 드레인전극(2b)을 형성한 후, 소오스전극(2a) 및 드레인전극(2b)을 마스크로 하여 상기 비정질실리콘층(3)을 식각하고 또한 채널 부위에 상기 인이 도핑된 비정질실리콘층(3)을 선택적으로 식각한다.
이어서 제2(d)도에 도시된 바와 같이 상기 결과물상에 투명도전막을 증착한 후 패터닝하여 드레인전극(2b) 및 투명절연기판(1)상의 소정부분에 화소전극(9)을 형성한 다음, 결과물 전면에 제2절연층(8)을 형성한다.
다음에 제2(e)도에 도시된 바와 같이 상기 제2절연층(8)상에 제2금속층을 증착한 후 이를 사진식각공정에 의해 패터닝하여 게이트전극(6)을 형성하므로써 스태거드형 박막트랜지스터를 완성한다.
본 발명의 스태거드형 박막트랜지스터의 동작을 살펴보면, 제3도에 도시된바와 같이 게이트전극(6)에 전압이 유기되떤 게이트전극에 의해 전기장이 형성되고, 이 전기장에 의해 비정질실리콘층의 전자들이 윗부분으로 모여들어 전자통로(Channel)를 형성하게 되는데, 소오스전극(2a) 및 드레인전극(2b)과 채널간의 저항이 존재하지 않아 은전류를 향상시킬 수 있기 때문에 박막트랜지스터 특성이 향상되게 된다.
다음에 제4도를 참조하여 본 발명을 광차단막을 사용한 스태거드 박막트랜지스터에 적용한 제2실시예를 설명하면 다음과 같다.
제4도에 도시된 바와 같이 투명절연기판(1)상에 광차단막(10)을 형성한 후, 그 전면에 제3절연층(11)을 형성한 다음 상기 제3절연층(11)상에 상기 제1실시예의 공정과 동일한 공정에 의해 박막트랜지스터를 형성한다.
상기 광차단막을 사용한 스태거드 박막트랜지스터의 경우에도 상술한 본 발명의 효과를 얻을 수 있다.
다음에 제5도를 참조하여 본 발명의 제3실시예를 설명하면 다음과 같다.
먼저, 제5(a)도에 도시된 바와 같이 투명절연기판(1)상에 비정질실리콘층(4)을 형성한 다음 이 위에 제1절연층(7)을 1000∼3000Å정도 증착한 후, 채널부위를 제외한 나머지 영역의 제1절연층(7)을 선택적으로 제거하고 나서 상기 비정질실리콘층을 활성층패턴으로 패터닝한다.
이어서 제5(b)도에 도시된 바와 같이 상기 결과물 전면에 불순물(인(P))이 도핑된 비정질실리콘층(3)을 형성한 후, 제5(c)도에 도시된 바와 같이 상기 결과물 전면에 투명도전막을 증착한 다음 사진식각공정에 의해 패터닝 하여 소오스전극과 드레인전극 및 화소전극(9)을 동시에 형성한다.
다음에 제5(d)도에 도시된 바와 같이 상기 결과물 전면에 제2절연막층(8)을 형성한 후, 제2절연층(8)상에 제2금속층을 증착한 후 이를 사진식각공정에 의해 패터닝하여 게이트전극(6)을 형성함으로써 스태거드형 박막트랜지스터를 완성 한다.
이상 상술한 바와 같이 본 발명에 의하면, 스태거드 박막트랜지스터 제조에 있어서 비정질실리콘과 게이트절연막을 연속증착함으로써 계면특성을 향상시켜 박막트랜지스터 특성을 향상시킬 수 있다.
또한 채널과 소오스전극 및 드레인전극간의 저항을 줄여 온전류를 증가시킬 수 있다.
Claims (1)
- 투명절연기판상에 비정질실리콘층과 제1절연층을 연속증착하는 공정과, 상기 제1절연층을 채널부분에만 남도록 패터닝하는 공정, 상기 비정질실리콘층을 섬모양으로 패터닝하는 공정, 상기 결과물 전면엔 불순물이 도핑된 비정질실리콘층을 형성하는 공정, 상기 불순물이 도핑된 비정질실리콘층상에 제1금속층을 형성하는 공정, 상기 제1금속층을 패터닝하여 소오스전극 및 드레인전극을 형성하는 공정, 상기 소오스전극 및 드레인전극을 마스크로 이용하여 상기 불순물이 도핑된 비정질실리콘층의 채널부위를 선택적으로 식각하는 공정, 상기 드레인전극 및 투명절연기판상에 화소전극을 형성하는 공정, 상기 결과물 전면에 제2절연층을 형성하는 공정, 상기 제2절연층상에 제2금속층을 형성한 훈 상기 제2금속층을 패터닝하여 게이트전극을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 박막트랜지스터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930031536A KR100301851B1 (ko) | 1993-12-30 | 1993-12-30 | 박막트랜지스터제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930031536A KR100301851B1 (ko) | 1993-12-30 | 1993-12-30 | 박막트랜지스터제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100301851B1 true KR100301851B1 (ko) | 2001-12-15 |
Family
ID=37529192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930031536A KR100301851B1 (ko) | 1993-12-30 | 1993-12-30 | 박막트랜지스터제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100301851B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100520379B1 (ko) * | 1998-08-22 | 2006-03-09 | 비오이 하이디스 테크놀로지 주식회사 | 폴리 실리콘 박막 트랜지스터 |
-
1993
- 1993-12-30 KR KR1019930031536A patent/KR100301851B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100520379B1 (ko) * | 1998-08-22 | 2006-03-09 | 비오이 하이디스 테크놀로지 주식회사 | 폴리 실리콘 박막 트랜지스터 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100585410B1 (ko) | 구동회로 일체형 액정표시장치의 스위칭 소자 및 구동소자및 그 제조방법 | |
| KR100205373B1 (ko) | 액정표시소자의 제조방법 | |
| US6451630B2 (en) | Method for manufacturing a thin-film transistor | |
| US6329672B1 (en) | Thin film transistor having a second gate metal layer preventing formation of hillocks | |
| KR100192347B1 (ko) | 액정표시장치의 구조 및 제조방법 | |
| KR970006733B1 (ko) | 박막트랜지스터 제조방법 | |
| KR20010055071A (ko) | 박막 트랜지스터의 제조 방법 | |
| JP3420301B2 (ja) | 薄膜トランジスタの製造方法 | |
| KR100301851B1 (ko) | 박막트랜지스터제조방법 | |
| KR100345361B1 (ko) | 박막트랜지스터및이것을구비한액정표시장치와tft어레이기판의제조방법 | |
| KR100288368B1 (ko) | 박막트랜지스터와이것을제조하기위한방법 | |
| KR100351871B1 (ko) | 박막트랜지스터제조방법 | |
| JP2675587B2 (ja) | マトリックス型液晶表示パネル | |
| JPH0384963A (ja) | 薄膜トランジスタ | |
| JP2621619B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP3210196B2 (ja) | 薄膜トランジスタとその製造方法 | |
| JP3175390B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPS628569A (ja) | 薄膜トランジスタの製造方法 | |
| KR0156180B1 (ko) | 액정표시 소자의 제조방법 | |
| US5889290A (en) | Thin film transistor and manufacturing method thereof | |
| JP3419073B2 (ja) | 薄膜トランジスタ及びその製造方法、及びアクティブマトリクス液晶表示素子 | |
| KR100275931B1 (ko) | 박막트랜지스터 제조방법 | |
| KR100304910B1 (ko) | 박막트랜지스터제조방법 | |
| JPH0677486A (ja) | 薄膜トランジスタ素子 | |
| KR970003742B1 (ko) | 자기정열구조의 박막트랜지스터 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20070402 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |