KR20040034270A - 듀얼 또는 멀티플 게이트를 사용하는 티에프티의 제조 방법 - Google Patents

듀얼 또는 멀티플 게이트를 사용하는 티에프티의 제조 방법 Download PDF

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Abstract

본 발명은 듀얼 또는 멀티플 게이트를 사용하는 TFT의 제조 방법에 관한 것으로, 듀얼 또는 멀티플 게이트를 사용하는 TFT의 제조 방법에 있어서,
TFT 기판을 형성하는 다결정 실리콘의 결정립 크기 Gs와 상기 게이트의 액티브 채널 방향의 수직 방향에 대하여 '프라이머리' 결정립 경계가 기울어져 있는 각도 θ, 액티브 채널 폭 및 액티브 채널 길이가 정하여진 경우,
상기 액티브 채널 길이에 따른 액티브 채널 영역 내의 결정립 경계의 최대수 Nmax가 포함될 확률값을 계산하는 단계 및 상기 듀얼 또는 멀티플 게이트 TFT의 각 액티브 채널 영역 내의 결정립 경계의 수를 동기화할 수 있는 상기 액티브 채널 간 간격을 조정하는 단계를 포함하는 것을 특징으로 하는 듀얼 또는 멀티플 게이트를 사용하는 TFT의 제조 방법을 제공함으로써 우수한 특성의 TFT 뿐만 아니라 균일성이 우수한 TFT를 제공할 수 있다.

Description

듀얼 또는 멀티플 게이트를 사용하는 티에프티의 제조 방법{METHOD FOR FABRICATING THIN FILM TRANSISTOR USING DUAL OR MULTIPLE GATES}
[산업상 이용분야]
본 발명은 듀얼 또는 멀티플 게이트를 사용하는 TFT의 제조 방법에 관한 것으로서, 더욱 상세하게는 듀얼 또는 멀티플 게이트를 사용하여 다결정 실리콘 박막을 사용하는 TFT의 균일성을 향상시킬 수 있는 듀얼 또는 멀티플 게이트를 사용하는 TFT의 제조 방법에 관한 것이다.
[종래 기술]
다결정 실리콘을 이용한 TFT(Thin Film Transistor) 제작시, 액티브 채널(active channel) 영역 내에 포함되는 다결정 실리콘의 결정립 경계에 존재하는 원자 가표(dangling bonds) 등의 결합 결함은 전하 캐리어(electric charge carrier)에 대하여 트랩(trap)으로 작용하는 것으로 알려져 있다.
따라서, 결정립의 크기, 크기 균일성, 수와 위치, 방향 등은 문턱 전압(Vth), 문턱치 경사(subthreshold slope), 전하 수송 이동도(charge carrier mobility), 누설 전류(leakage current), 및 디바이스 안정성(device stability) 등과 같은 TFT 특성에 직접 또는 간접적으로 치명적인 영향을 줄 수 있음은 물론, TFT를 이용한 액티브 매트릭스 디스플레이(active matrix display) 기판 제작시 결정립의 위치에 따라서도 TFT의 균일성에도 치명적인 영향을 줄 수 있다.
이때, 디스플레이 디바이스의 전체 기판 위에 TFT의 액티브 채널 영역 내에 포함되는 치명적인 결정립 경계(이하, "프라이머리(primary)" 결정립 경계라 칭함)의 수는 결정립의 크기, 기울어짐 각도 θ, 액티브 채널의 차원(dimension)(길이(L), 폭(W))과 기판 상의 각 TFT의 위치에 따라 같거나 달라질 수 있다(도 1a 및 도 1b).
도 1a 및 도 1b에서와 같이, 결정립 크기 Gs, 액티브 채널 차원(dimension) L ×W, 기울어짐 각도 θ에 대하여 액티브 채널 영역에 포함될 수 있는 "프라이머리" 결정립 경계의 수는, 최대 결정립 경계의 수를 Nmax라 할 때, 즉 TFT 기판 또는 디스플레이 디바이스 상의 위치에 따라 액티브 채널 영역 내에 포함되는 "프라이머리" 결정립 경계의 수는 Nmax(도 1a의 경우 3개) 또는 Nmax -1(도 1b의 경우 2개)개가 될 것이며, 모든 TFT에 대하여 Nmax의 "프라이머리" 결정립 경계의 수가 액티브 채널 영역 내에 포함될 때 가장 우수한 TFT 특성의 균일성이 확보될 수 있다. 즉, 각각의 TFT가 동일한 수의 결정립 경계를 갖는 것이 많을수록 균일성이 우수한 디바이스를 얻을 수 있다.
반면, Nmax 개의 "프라이머리" 결정립 경계의 수를 포함하는 TFT의 수와 Nmax -1개의 "프라이머리" 결정립 경계의 수를 포함하는 TFT의 수가 동일하다면, TFT 기판 또는 디스플레이 디바이스 상에 있는 TFT 특성 중 균일성 면에서 가장 나쁘리라 쉽게 예상할 수 있다.
이에 대하여, SLS(Sequential Lateral Solidification) 결정화 기술을 이용하여 기판 상에 다결정 또는 단결정인 입자가 거대 실리콘 그레인(large silicon grain)을 형성할 수 있으며(도 2a 및 도 2b), 이를 이용하여 TFT를 제작하였을 때, 단결정 실리콘으로 제작된 TFT의 특성과 유사한 특성을 얻을 수 있는 것으로 보고되고 있다.
그러나, 액티브 매트릭스 디스플레이를 제작하기 위해서는 드라이버(driver)와 화소 배치(pixel array)를 위한 수많은 TFT가 제작되어야 한다.
예를 들어, SVGA급 해상도를 갖는 액티브 매트릭스 디스플레이의 제작에는 대략 100만개의 화소가 만들어지며, 액정 표시 소자(Liquid Crystal Display; LCD)의 경우 각 화소에는 1개의 TFT가 필요하며, 유기 발광 물질을 이용한 디스플레이(예를 들어, 유기 전계 발광 소자)에는 적어도 2개 이상의 TFT가 필요하게 된다.
따라서, 100만개 또는 200만개 이상의 TFT 각각의 액티브 채널 영역에만 일정한 숫자의 결정립을 일정한 방향으로 성장시켜 제작하는 것은 불가능하다.
이를 구현하는 방법으로는 PCT 국제 특허 WO 97/45827호에서 개시된 바와 같이, 비정질 실리콘을 PECVD, LPCVD 또는 스퍼터링법에 의하여 증착한 후 SLS 기술로 전체 기판 상의 비정질 실리콘을 다결정 실리콘으로 변환하거나, 기판 상의 선택 영역만을 결정화하는 기술이 개시되어 있다(도 2a 및 도 2b 참조).
선택 영역 역시 수 ㎛ ×수 ㎛의 차원을 갖는 액티브 채널 영역에 비하면 상당히 넓은 영역이다. 또한, SLS 기술에서 사용하는 레이저 빔 크기(laser beam size)는 대략 수 mm ×수십 mm로서 기판 상의 전체 영역 또는 선택 영역의 비정질 실리콘을 결정화하기 위해서는 필연적으로 레이저 빔 또는 스테이지(stage)의 스텝핑(stepping) 및 쉬프팅(shifting)이 필요하며, 이 때 레이저빔이 조사되는 영역간의 미스얼라인(misalign)이 존재하게 되고, 따라서, 수많은 TFT의 액티브 채널 영역 내에 포함되는 "프라이머리" 결정립 경계의 수는 달라지게 되며, 전체 기판 상 또는 드라이버 영역, 화소 셀 영역 내의 TFT는 예측할 수 없는 불균일성을 갖게 된다. 이러한 불균일성은 액티브 매트릭스 디스플레이 디바이스를 구현하는데 있어서 치명적인 악영향을 미칠 수 있다.
또한, 미국 특허 제6,177,391호에서는 SLS 결정화 기술을 이용하여 거대 입자 실리콘 그레인(large silicon grain)을 형성하여 드라이버와 화소 배치를 포함한 LCD 디바이스용 TFT 제작시 액티브 채널 방향이 SLS 결정화 방법에 의하여 성장된 결정립 방향에 대하여 평행한 경우 전하 캐리어(electric charge carrier) 방향에 대한 결정립 경계의 배리어(barrier) 효과가 최소가 되며(도 3a), 따라서, 단결정 실리콘에 버금가는 TFT 특성을 얻을 수 있는 반면, 액티브 채널 방향과 결정립 성장 방향이 90 °인 경우 TFT 특성이 전하 캐리어(electric charge carrier)의 트랩으로 작용하는 많은 결정립 경계가 존재하게 되며, TFT 특성이 크게 저하된다(도 3b).
실제로, 액티브 매트릭스 디스플레이 제작시 구동 회로(driver circuit) 내의 TFT와 화소 셀 영역 내의 TFT는 일반적으로 90 °의 각도를 갖는 경우가 있으며, 이 때, 각 TFT의 특성을 크게 저하시키지 않으면서, TFT 간 특성의 균일성을 향상시키기 위해서는 결정 성장 방향에 대한 액티브 채널 영역의 방향을 30 °내지 60 °의 각도로 기울어지게 제작함으로써 디바이스의 균일성을 향상시킬 수 있다(도 3c).
그러나, 이 방법 역시 SLS 결정화 기술에 의해 형성되는 유한 크기의 결정립을 이용함으로써, 치명적인 결정립 경계가 액티브 채널 영역 내에 포함될 확률이 존재하며, 따라서, TFT 간 특성 차이를 야기시키는 예측할 수 없는 불균일성이 존재하게 된다는 문제점이 있다.
본 발명은 위에서 설명한 바와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 결정 성장 방향이 일정한 규칙화된 실리콘 그레인을 이용한 TFT 제작시 액티브 채널 영역 내에 치명적인 결정립 경계의 수가 포함될 수 있는 확률을 계산하고, 전체 기판 중 국부적인 부분에 대한 TFT의 균일성을 향상시킬수 있는 듀얼 또는 멀티플 게이트를 사용하는 TFT의 제조 방법을 제공하는 것이다.
도 1a는 동일한 결정립 크기 Gs 및 액티브 채널 차원 L ×W에 대하여 치명적인 결정립 경계의 수가 2인 TFT의 개략적인 단면을 도시한 도면이고, 도 1b는 치명적인 결정립 경계의 수가 3인 TFT의 개략적인 단면을 도시한 도면이다.
도 2a 및 도 2b는 종래 기술에 따라 SLS 결정화법에 의하여 형성된 입자 크기가 큰 실리콘 그레인을 포함한 TFT의 액티브 채널의 개략적인 단면을 도시한 도면이다.
도 3a 내지 도 3c는 또 다른 종래 기술에 따라 제조된 TFT의 액티브 채널의 개략적인 단면을 도시한 도면이다.
도 4는 구동 회로 기판 또는 디스플레이 상에 제작되는 TFT의 특성에 치명적인 영향을 줄 수 있는 치명적인 결정립 경계의 수가 TFT의 위치에 따라 달라질 수 있음을 나타내는 개략도이다.
도 5a 및 도 5c는 TFT의 액티브 채널 영역 내에 소스/드레인 방향과 수직하지 않은 결정립 경계를 갖는 다결정 실리콘을 이용한 TFT 구조의 개략적인 단면도이고, 도 5b는 상기 TFT의 등가 회로도이다.
도 6a 및 도 6b는 액티브 채널 영역 내에 소스/드레인 방향과 수직하지 않은일반적인 결정립 경계를 갖는 다결정 실리콘을 이용한 TFT의 구조에 있어서, 최대수 또는 최대수 -1 개의 프라이머리 결정립 경계가 액티브 채널 영역 내에 포함될 확률을 계산하기 위한 도면이다.
도 7a 및 도 7b는 액티브 채널 영역 내에 소스/드레인 방향과 수직한 결정립 경계를 갖는 다결정 실리콘을 이용한 TFT 구조에 있어서, 최대수 또는 최대수 -1 개의 프라이머리 결정립 경계가 액티브 채널 영역 내에 포함될 확률을 계산하기 위한 도면이다.
도 8a는 동일한 액티브 채널 길이 2L 및 결정립 크기가 Gs인 단일 액티브 채널 TFT를 나타내는 도면이고, 도 8b는 동일한 액티브 채널 길이 2L 및 결정립 크기가 Gs인 듀얼 액티브 채널 TFT를 나타내는 도면이다.
도 9 및 도 10은 본 발명의 일실시예에 따른 TFT 제조 공정에서, TFT 설계에 따른 치명적 결정립 경계의 수의 변화를 나타내는 도면이다.
본 발명은 상기한 목적을 달성하기 위하여,
듀얼 또는 멀티플 게이트를 사용하는 TFT의 제조 방법에 있어서,
TFT 기판을 형성하는 다결정 실리콘의 결정립 크기 Gs와 상기 게이트의 액티브 채널 방향의 수직 방향에 대하여 '프라이머리' 결정립 경계가 기울어져 있는 각도 θ, 액티브 채널 폭 및 액티브 채널 길이가 정하여진 경우, 상기 액티브 채널 길이에 따른 액티브 채널 영역 내의 결정립 경계의 최대수 Nmax가 포함될 확률값을 계산하는 단계 및 상기 듀얼 또는 멀티플 게이트 TFT의 각 액티브 채널 영역 내의 결정립 경계의 수를 동기화할 수 있는 상기 액티브 채널 간 간격을 조정하는 단계를 포함하는 것을 특징으로 하는 듀얼 또는 멀티플 게이트를 사용하는 TFT의 제조 방법을 제공한다.
상기 각도는 -45 °≤θ≤45 °이며, 상기 액티브 채널간 간격은 상기 확률값이 0.5가 안되도록 조정한다.
이하, 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.
액티브 매트릭스 디스플레이용 TFT 제작시 TFT 특성에 직접, 간접적으로 중대한 영향을 미치는 다결정 실리콘의 결정립이 TFT 특성 향상을 위하여 크고 규칙화되는 경우, 결정립의 유한한 크기로 인하여, 인접한 결정립 사이에는 결정립 경계가 발생한다.
본 발명에서 "결정립 크기"라 함은 확인될 수 있는 결정립 경계 사이의 거리를 말하며, 통상 오차 범위에 속하는 결정립 경계의 거리라고 정의한다.
특히, 결정립 경계가 액티브 채널(active channel) 영역 내에 존재할 때 TFT 특성에 치명적인 영향을 주는 결정립 경계, 즉, 액티브 채널 방향의 수직 방향에 대한 결정립 경계의 기울어짐 각도가 -45 °≤θ≤45 °인 "프라이머리" 결정립 경계의 경우, 다결정 실리콘 박막의 형성시 공정 정밀성의 한계로 인하여 피할 수 없는 결함이 된다.
또한, 구동 회로 기판 또는 디스플레이 기판 상에 제작되는 TFT 액티브 채널 영역 내에 포함되는 "프라이머리" 결정립 경계의 수는 결정립의 크기, 방향, 액티브 채널의 차원 등에 따라 달라질 수 있고(도 4), 따라서, 제작되는 TFT 및 디스플레이의 특성이 불균일하게 되거나, 심지어 구동이 되지 않게 된다.
본 발명에서는 거대 실리콘 그레인(large silicon grain)을 이용한 TFT 기판 제작시 TFT 특성 중 균일성을 판단할 수 있는 "프라이머리(primary)" 결정립 경계의 최대 수 Nmax가 디스플레이 디바이스 전체 기판 위에 액티브 채널 영역(active channel region) 내에 포함될 확률 'P' 및 Nmax -1 개가 포함될 확률 'Q'를 계산하고, 이러한 확률을 이용하여 듀얼 또는 멀티플 게이트를 사용함으로써 TFT 기판 제작 및 액티브 디스플레이 디바이스(active display device) 제작시 요구되는 TFT 특성의 균일성을 확보하기 위한 실리콘 결정립 크기, 방향에 대한 최적 공정 조건 및 액티브 채널의 최적 차원(dimension) 등을 판단할 수 있어, 가장 바람직한 공정 조건 및 TFT의 제원을 제공할 수 있다.
"프라이머리" 결정립 경계의 최대수 Nmax가 디스플레이 디바이스 기판 위 또는 구동 회로 기판에서 TFT의 액티브 채널 영역 내에 포함될 확률을 'P'라고 하면, Nmax -1의 결정립 경계가 포함될 확률 'Q'는 1 - P가 될 것이다.
따라서, P + Q = 1이고, P = (a + b) / Gs라고 정의한다.
도 6a에서 볼 수 있는 바와 같이, a + b는 장축 방향으로 Nmax -1 개의 결정립이 차지하는 거리를 뺀 나머지 거리이고, Gs는 장축 방향의 결정립 크기를 나타낸다.
한편, 도 5c에서 볼 수 있는 바와 같이, 소스/드레인 방향에 대한 법선을 NN'이라 하면 결정립 장축 방향의 인접한 결정립 간의 경계를 "프라이머리" 결정립 경계라 할 수 있으며, 법선 NN'과 "프라이머리" 결정립 경계가 이룰 수 있는 각도 θ는 -45 °≤θ≤45 °가 된다.
이때, 길이가 L이고 폭이 W인 액티브 채널 영역에 대하여 "프라이머리" 결정립 경계에 수직한 거리, 즉, 액티브 채널 영역 내의 최대 거리 D는 단순한 삼각 함수 관계에 의하여 다음과 같이 나타낼 수 있다(도 5a).
D = (L + x) ×cos θ이고,
x = W ×tan θ이다.
D = (L + W tan θ) ×cos θ= L cos θ + W tan θcos θ이고,
tan θcos θ= sin θ이므로, D를 다시 쓰면,
D = L cos θ+ W sin θ이다.
따라서, 상기 최대 거리 D는 액티브 채널 영역의 길이 L과 폭 W, 그리고 법선 NN'에 대한 "프라이머리" 결정립 경계의 기울어짐 각도 θ만의 함수로 나타낼수 있다.
결정립 장축 방향의 크기를 Gs라 할 때, 액티브 채널 영역 내에 포함되는 "프라이머리" 결정립 경계의 최대 수를 Nmax라 하면, Nmax는 다음과 같은 식에 의하여 구할 수 있다.
Nmax = ξ(D/Gs),
여기에서, 함수 ξ는 다음과 같이 정의된다.
ξ(x) = 가장 작은 정수 ≥x, x = 임의의 수(arbitrary number)이다.
즉, x가 2일 때, Nmax = 2이며, x = 2.3일 때, Nmax = 3이 되게 하는 함수임을 알 수 있다.
한편, 도 6a 및 도 6b를 참조하면, a + b = D - (Nmax -1) ×Gs이고,
따라서, 확률 "P"는 다음과 같이 유도될 수 있다.
[식 1]
P = (D - (Nmax -1) ×Gs)/ Gs이고,
[식 2]
Q = 1- P = 1 - (D - (Nmax -1) ×Gs/ Gs) = (-D + Nmax ×Gs)/Gs가 된다.
이상과 같이, 액티브 채널 영역 내에는 Nmax 개 또는 Nmax -1 개의 "프라이머리" 결정립 경계의 수만이 존재할 수 있으며, 이를 바탕으로 상기 수식에 의하여 표현되는 확률 P의 물리적인 의미는 다음과 같다.
a) P = 0인 경우
액티브 채널 영역 내에는 Nmax -1 개의 "프라이머리" 결정립 경계의 최대 수Nmax가 포함될 확률은 0이고, 따라서, 액티브 채널 영역 내에는 Nmax -1 개의 "프라이머리" 결정립 경계의 수만이 존재할 수 있다.
b) 0 < P < 0.5인 경우
액티브 채널 영역 내에 Nmax 개의 "프라이머리" 결정립 경계의 수가 존재할 확률은 Nmax -1 개의 경계 수가 존재할 확률보다 낮다.
c) P = 0.5인 경우
액티브 채널 영역 내에 Nmax 개의 "프라이머리" 결정립 경계의 수를 포함할 확률이 Nmax- 1 개의 경계 수를 포함할 확률과 같다.
d) 0.5 < P < 1인 경우
액티브 채널 영역 내에 Nmax 개의 "프라이머리" 결정립 경계의 수를 포함할 확률이 Nmax -1 개의 경계를 포함할 확률과 같다.
e) P = 1인 경우
액티브 채널 영역 내에 "프라이머리" 결정립 경계의 최대 수 Nmax를 포함할 확률은 1이고, 따라서 액티브 채널 영역 내에서는 Nmax 개의 "프라이머리" 결정립 경계의 수만이 존재할 수 있다.
이러한 확률 P의 의미로부터 장축 방향의 결정립 크기가 Gs인 다결정 실리콘을 이용하여 TFT를 제작할 때, 액티브 채널 영역 내에 포함되는 "프라이머리" 결정립 경계의 수 차이로 인한 구동 회로 기판 내, 또는 액티브 매트릭스 TFT 디스플레이 내의 TFT의 균일성은 P = 0.5인 경우가 가장 나쁘며, P = 0 또는 P = 1인 경우가 가장 우수하다는 것을 알 수 있다.
그러나, 다결정 실리콘을 이용한 실제 TFT 기판 제작에서는 액티브 채널 형성을 위한 게이트 메탈(gate metal)의 습식 또는 건식 식각시 공정 마진으로 인하여, P = 0 또는 P = 1인 확률을 얻기가 용이하지 않으며, 액티브 매트릭스 디스플레이의 구현에 필요한 TFT 특성의 균일성을 확보할 수 있는 확률 P의 범위인 0 ≤P ≤0.25 또는 0.75 ≤P ≤1을 기준으로 하여 주어진 결정립 크기 및 방위에 대하여 TFT를 설계하거나 요구되는 TFT 설계에 맞추어 다결정 실리콘 박막을 제작하도록 실리콘 결정화 공정을 실시할 수 있다.
θ= 0 °인 경우의 수식
이때, 상기 확률 P를 나타내는 식에서 D = L이 되며(도 7a, 7b), 상기 P는 더 이상 W 및 θ의 함수가 아니다. 이때, 확률 P는 다음과 같이 나타낼 수 있다.
P = (L - (Nmax -1) ×Gs)/Gs
이때, 액티브 채널 영역 내에 Nmax -1 개의 "프라이머리" 결정립 경계의 수를 포함할 확률 Q는 P + Q = 1이므로,
Q = 1 - P = {1 - (L - (Nmax -1) ×Gs)}/Gs = (-L + Nmax ×Gs)/Gs이다.
위에서 설명한 바와 같이, 본 발명에서 정의된 확률 계산식인 식 1은 액티브 채널 차원과 결정립 크기, 방향의 어떠한 조합에 대해서도 TFT 특성에 치명적인 영향을 주는 "프라이머리" 결정립 경계가 포함될 확률을 계산함으로써 제작되는 TFT 기판의 균일성을 예측할 수 있고, 이를 바탕으로 최적의 균일성을 얻는 실리콘 결정화 공정을 확립하거나, 또는 TFT 구조를 설계할 수 있다.
심지어, 기판 상에 2개의 거대 실리콘 결정립이 형성되는 경우에도 정의된수식은 유효하며, 그 결정립 경계가 액티브 채널 영역 내에 포함될 확률을 계산할 수 있고, 균일성을 향상시킬 수 있는 최적의 TFT를 제작할 수 있다.
한편, 보다 TFT의 특성 및 국부 영역에서 TFT의 균일성을 향상시키기 위하여 단일 게이트 대신 듀얼 또는 멀티플 게이트를 사용함으로써 게이트간 간격을 조정함으로써 TFT의 특성 및 TFT의 균일성을 향상시킬 수 있다.
즉, 듀얼 또는 멀티플 게이트 TFT에서 각 채널 내에 포함되는 '프라이머리' 결정립 경계의 수를 동기화하기 위한 게이트 간 간격(spacing) 'S'는 식 3과 같이 표현될 수 있다.
[식 3]
S = mGs sec θ- L이며,
여기에서,
Gs는 결정립 크기, m은 1, 2, 3, ... 정수 ＞ 0, θ는 액티브 채널 방향의 수직 방향에 대하여 치명적인 결정립 경계('프라이머리' 결정립 경계)가 기울어져 있는 각도, L은 듀얼 또는 멀티플 게이트 각각의 액티브 채널 길이이다.
θ= 0일 경우, sec θ= 1이고, 따라서,
S = mGs - L로 표현될 수 있다.
식 3으로부터 주어진 결정립 크기와 방향, 액티브 채널의 차원에 대하여 식 3에서 계산된 게이트 간 간격을 이용하여 TFT 설계 및 제작을 할 경우, 액티브 채널 길이가 2L인 단일 게이트 TFT에 비하여, 동일한 길이의 듀얼 게이트 TFT를 제작할 경우, 각각의 액티브 채널 영역 내에 포함되는 '프라이머리' 결정립 경계의 수가 줄어듦으로 인하여, TFT 특성은 향상되며, 또한 게이트 간 간격을 식 3에 의하여 계산된 'S'값으로 하였을 때, 각각의 액티브 채널 영역 내에 포함되는 '프라이머리' 결정립 경계의 수를 동일하게 동기화함으로써 균일성을 확보할 수 있다(도 8a, 도 8b).
본 발명에서는 "프라이머리" 결정립 경계의 최대수 Nmax가 디스플레이 디바이스 전체 기판 위에 액티브 채널 영역 내에 포함될 확률 "P" 및 Nmax-1의 결정립 경계가 포함될 확률 "Q"를 계산한 후, 듀얼 또는 멀티플 게이트를 사용하여 게이트 간 간격을 조정함으로써 TFT의 특성 및 균일성을 향상시킬 수 있다.
따라서, 본 발명에 따른 정의된 P값에 따라 실제적인 공정에서 결정립 경계의 수 및 TFT의 액티브 채널 영역인 소스/드레인 영역의 폭 및 길이 또는 각도 θ를 정한 후, 듀얼 또는 멀티플 게이트의 게이트 간 간격을 조정함으로써 가장 바람직한 공정을 진행할 수 있다.
또한, 본 발명에서 제조된 TFT를 사용하는 디바이스의 경우 균일성이 향상되어 디바이스의 특성이 좋아질 수 있다. 상기 디바이스로는 반도체 디바이스 또는 디스플레이 디바이스이면 무관하며, 디스플레이 디바이스로는 액정 표시 장치(LCD) 또는 유기 전계 발광 소자(EL)를 사용하는 것이 바람직하다.
이하, 본 발명의 바람직한 일실시예를 제시한다. 다만, 하기하는 실시예는 본 발명의 이해를 돕기 위한 것일 뿐 본 발명이 하기하는 실시예에 한정되는 것은 아니다.
실시예 1
실시예 1은 결정립 크기 Gs와 θ가 주어지고, 채널 폭 W가 10 ㎛인 경우, 채널 길이 L에 따른 액티브 채널 영역 내 결정립 경계의 최대수 Nmax가 포함될 확률 P와 듀얼 또는 멀티플 게이트 TFT의 각 액티브 채널 영역 내 결정립 경계의 수를 동기화할 수 있는 채널 간 간격 S를 예시한다.
하기하는 표 1은 실시예 1에 따른 계산 결과를 나타내는 표이다.
표 1
θ Gs(㎛) L(㎛) Nmax P m S Gs(㎛) L(㎛) Nmax P m S
0° 0.4 1 3 0.500 3 0.2 2.5 1 1 0.400 1 1.5
4 0.6 2 4.0
2 5 1.000 6 0.4 2 1 0.800 1 0.5
7 0.8 2 3.0
3 8 0.500 8 0.2 3 2 0.200 2 2.0
9 0.6 3 4.5
4 10 1.000 11 0.4 4 2 0.600 2 1.0
12 0.8 3 3.5
5 13 0.500 13 0.2 5 2 1.000 3 2.5
14 0.6 4 5.0
2° 0.4 1 4 0.371 4 0.253 2.5 1 1 0.539 1 1.153
5 0.653 2 3.655
2 6 0.869 6 0.054 2 1 0.939 1 0.154
7 0.454 2 2.655
3 9 0.368 9 0.255 3 2 0.339 2 1.656
10 0.655 3 4.157
4 11 0.866 11 0.056 4 2 0.739 2 0.656
12 0.456 3 3.158
5 14 0.365 14 0.257 5 3 0.138 3 2.159
15 0.658 4 4.660
5° 0.4 1 5 0.669 5 0.140 2.5 1 1 0.747 1 0.642
6 0.541 2 3.151
2 8 0.160 8 0.348 2 2 0.146 2 2.155
9 0.750 3 4.665
3 10 0.650 10 0.155 3 2 0.544 2 1.159
11 0.557 3 3.669
4 13 0.141 13 0.364 4 2 0.943 2 0.163
14 0.765 3 2.672
5 15 0.631 15 0.170 5 3 0.341 3 1.676
16 0.572 4 4.186
장축 방향의 결정립 크기가 4 ㎛이고 액티브 채널 길이가 10 ㎛인 단일 게이트 TFT의 경우, 식 1로부터 액티브 채널 영역 내에 포함될 수 있는 치명적인 결정립 경계의 최대수 3이 포함될 확률 P = 0.5이며, 따라서 식 2로부터 2개의 치명적인 결정립 경계의 수가 포함될 확률 Q = 0.5로 TFT의 특성이 위치에 따라 극히 불균일할 것이며, 치명적인 결정립 경계가 포함됨으로써 액티브 매트릭스 디스플레이 디바이스에서 TFT 이동도가 제한되며, TFT 특성 향상에 한계가 있을 것이다.
이러한 경우, 결정립 크기가 4 ㎛으로 동일한 다결정 실리콘을 이용하여 동일한 채널 길이로 10 ㎛의 듀얼 게이트 TFT를 제작할 때, 각 TFT는 두 개의 액티브 채널로 구성되며, 각 액티브 채널의 길이는 5 ㎛으로서 그 내부에 포함될 수 있는 치명적인 결정립 경계의 수는 1 개 또는 2 개가 될 것이다(도 9). 이는 단일 게이트 TFT에 비하여, TFT 특성에 치명적인 영향을 주는 결정립 경계의 수가 감소함을 의미하며, 따라서, 전체적인 TFT 특성, 예를 들면, 온-전류(on-current) 특성이 향상되어, 필드 이펙트 이동도(field effect mobility) 등이 현격히 증가될 수 있을 것으로 예상된다.
그러나, 듀얼 게이트 또는 멀티플 게이트로 이루어져 있는 TFT의 경우, 각 채널 영역 내에 포함되는 치명적인 결정립 경계의 수가 도 9에서처럼 제 1 액티브 채널 영역 내에는 1 개, 제 2 액티브 채널 영역 내에는 2개가 포함되거나 또는 각각 1개와 1개, 2개와 1개, 2개와 2개 등 액티브 채널 및 TFT의 위치에 따라 다른 조합의 치명적인 결정립 경계의 수가 포함될 수 있고, 이는 TFT 특성의 불균일성을 야기시킬 수 있다.
이때, 인접한 액티브 채널 간 간격이 수식 1을 만족하도록 TFT 설계 및 공정을 진행하여 TFT를 제작하면, 동일한 결정립 크기의 다결정 실리콘 영역을 이용하며 게이트 전극 형성 공정시 동일하게 얼라인(align)되어 있는 영역 내에서는 각 듀얼 게이트 또는 멀티플 게이트 TFT의 각 액티브 채널 영역 내에 포함되는 치명적인 결정립 경계의 수를 동기화함으로써 국부 영역에서의 TFT의 균일성을 확보할 수 있다. 그러나, 여전히 결정립 경계, 소스/드레인에 대한 치명적인 결정립 경계의 방향 및 액티브 채널의 차원에 의존하여 다른 수의 치명적인 결정립 경계가 각 채널 영역 내에 포함될 수 있는 확률이 존재하며, 전체 기판 또는 선택된 영역 내의 TFT의 균일성에 치명적인 영향을 주게 되며, 이때 수식 3에 의하여, 전체 기판 또는 선택 영역 내의 치명적 결정립 경계의 수를 1개로 할 수 있는 액티브 채널 길이를 (이 경우 2 ×4 ㎛) 적용함으로써 균일성을 확립할 수 있다(도 10). 즉, 수식 1과 3을 이용하여 TFT 특성 향상은 물론 주어진 결정립 크기에 대한 완전한 TFT 균일성 확보를 위한 TFT 설계를 할 수 있으며, 또한 공정 중에서도 공정 마진에 따른 균일성을 예측 및 모니터링(monitoring)할 수 있다.
본 발명에 따른 TFT의 제조 공정은 균일한 방향과 일정한 결정립 크기를 갖는 다결정 실리콘을 이용하여 액티브 매트릭스 디스플레이용 TFT를 제작할 때, 우수한 TFT 특성은 물론, TFT의 균일성을 확보할 수 있다.

Claims (5)

  1. 듀얼 또는 멀티플 게이트를 사용하는 TFT의 제조 방법에 있어서,
    TFT 기판을 형성하는 다결정 실리콘의 결정립 크기 Gs와 상기 게이트의 액티브 채널 방향의 수직 방향에 대하여 '프라이머리' 결정립 경계가 기울어져 있는 각도 θ, 액티브 채널 폭 및 액티브 채널 길이가 정하여진 경우,
    상기 액티브 채널 길이에 따른 액티브 채널 영역 내의 결정립 경계의 최대수 Nmax가 포함될 확률값을 계산하는 단계; 및
    상기 듀얼 또는 멀티플 게이트 TFT의 각 액티브 채널 영역 내의 결정립 경계의 수를 동기화할 수 있는 상기 액티브 채널 간 간격을 조정하는 단계
    를 포함하는 것을 특징으로 하는 듀얼 또는 멀티플 게이트를 사용하는 TFT의 제조 방법.
  2. 제 1항에 있어서,
    상기 확률은 하기 식1과 계산되는 것인 듀얼 또는 멀티플 게이트를 사용하는 TFT의 제조 방법:
    [식 1]
    P = (D - (Nmax -1) ×Gs)/Gs
    여기에서,
    D = L cos θ+ W sin θ, L은 TFT의 액티브 채널의 길이, W는 TFT의 액티브채널의 폭, Nmax는 길이 L, 폭이 W인 TFT의 액티브 채널 영역 내에 포함될 수 있는 프라이머리 결정립 경계의 최대수, Gs는 결정립 크기, θ는 TFT의 액티브 채널 방향의 수직 방향에 대하여 프라이머리 결정립 경계가 기울어져 있는 각도, m은 1, 2, 3, ... 정수 ＞ 0, L은 듀얼 또는 멀티플 게이트 TFT 각각의 액티브 채널의 길이를 나타낸다.
  3. 제 1항 또는 제 2항에 있어서,
    상기 액티브 채널 간 간격은 하기 식 3에 의하여 계산되는 것인 듀얼 또는 멀티플 게이트를 사용하는 TFT의 제조 방법:
    [식 3]
    S = mGs sec θ- L이며,
    여기에서, Gs는 결정립 크기, m은 1, 2, 3, ... 정수 ＞ 0, θ는 액티브 채널 방향의 수직 방향에 대하여 치명적인 결정립 경계('프라이머리' 결정립 경계)가 기울어져 있는 각도, L은 듀얼 또는 멀티플 게이트 각각의 액티브 채널 길이이다.
  4. 제 3항에 있어서,
    상기 각도는 -45 °≤θ≤45 °인 듀얼 또는 멀티플 게이트를 사용하는 TFT의 제조 방법.
  5. 제 3항에 있어서,
    상기 액티브 채널간 간격을 조정하는 단계는 상기 확률값이 0.5가 아니도록 하는 것인 듀얼 또는 멀티플 게이트를 사용하는 TFT의 제조 방법.
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