JP2004146809A - デュアルまたはマルチプルゲートを使用するｔｆｔの製造方法 - Google Patents

デュアルまたはマルチプルゲートを使用するｔｆｔの製造方法 Download PDF

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Abstract

【課題】本発明は、多結晶シリコン薄膜を使用するＴＦＴの均一性を向上できるデュアルまたはマルチプルゲートを使用するＴＦＴの製造方法を提供する。
【解決手段】デュアルまたはマルチプルゲートを使用するＴＦＴの製造方法において、ＴＦＴ基板を形成する多結晶シリコンの結晶粒の大きさＧｓと前記ゲートのアクティブチャンネル方向の垂直方向に対して“プライマリー”結晶粒境界が傾いた角度θ、アクティブチャンネル幅及びアクティブチャンネル長さが定められた場合、前記アクティブチャンネル長さに沿うアクティブチャンネル領域内の結晶粒境界の最大数Ｎｍａｘが含まれる確率値を計算する段階；及び、前記デュアルまたはマルチプルゲートＴＦＴの各アクティブチャンネル領域内の結晶粒境界の数を同期化できる前記アクティブチャンネル間の間隔を調整する段階を含む。
【選択図】図３

Description

　本発明はデュアルまたはマルチプルゲートを使用するＴＦＴの製造方法に関し、より詳しくは、デュアルまたはマルチプルゲートを使用して多結晶シリコン薄膜を使用するＴＦＴの均一性を向上できるデュアルまたはマルチプルゲートを使用するＴＦＴの製造方法に関する。
　多結晶シリコンを利用したＴＦＴ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）製作時、アクティブチャンネル（ａｃｔｉｖｅ　ｃｈａｎｎｅｌ）領域内に含まれる多結晶シリコンの結晶粒境界に存在する不対電子（ｄａｎｇｌｉｎｇ　ｂｏｎｄｓ）等の結合欠陥は電荷キャリア（ｅｌｅｃｔｒｉｃ　ｃｈａｒｇｅ　ｃａｒｒｉｅｒ）に対してトラップ（ｔｒａｐ）で作用するものと知られている。
　従って、結晶粒の大きさ、大きさの均一性、数、位置、方向等は、しきい値電圧（Ｖｔｈ）、しきい値傾斜（ｓｕｂｔｈｒｅｓｈｏｌｄ　ｓｌｏｐｅ）、電荷キャリア移動度（ｃｈａｒｇｅ　ｃａｒｒｉｅｒ　ｍｏｂｉｌｉｔｙ）、漏れ電流（ｌｅａｋａｇｅ　ｃｕｒｒｅｎｔ）及びデバイス安全性（ｄｅｖｉｃｅ　ｓｔａｂｉｌｉｔｙ）等のようなＴＦＴ特性に直接または間接的に致命的な影響を及ぼすことは勿論、ＴＦＴを利用したアクティブマトリックスディスプレイ（ａｃｔｉｖｅ　ｍａｔｒｉｘ　ｄｉｓｐｌａｙ）基板製作時の結晶粒の位置によってＴＦＴの均一性にも致命的な影響を及ぼす。
　このとき、ディスプレイデバイスの全体基板上にＴＦＴのアクティブチャンネル領域内に含まれる致命的な結晶粒境界（以下、“プライマリー（ｐｒｉｍａｒｙ）”結晶粒境界と称する。）の数は、結晶粒の大きさ、傾いた角度θ、アクティブチャンネルの次元（ｄｉｍｅｎｓｉｏｎ）（長さ（Ｌ）、幅（Ｗ））及び基板上の各ＴＦＴの位置によって同一または相違がある（図８（Ａ）及び図８（Ｂ））。
　図８（Ａ）及び図８（Ｂ）のように、結晶粒の大きさＧｓ、アクティブチャンネルの次元Ｌ×Ｗ、傾いた角度θに対してアクティブチャンネル領域に含まれる“プライマリー”結晶粒境界の数は、最大結晶粒境界の数をＮｍａｘとする時、すなわちＴＦＴ基板またはディスプレイデバイス上の位置によってアクティブチャンネル領域内に含まれる“プライマリー”結晶粒境界の数はＮｍａｘ（図８（Ａ）の場合は３個）またはＮｍａｘ−１（図８（Ｂ）の場合は２個）になり、全てのＴＦＴに対してＮｍａｘの“プライマリー”結晶粒境界の数がアクティブチャンネル領域内に含まれれば最も優れたＴＦＴ特性の均一性が確保できる。すなわち、各々のＴＦＴが同数の結晶粒境界を持つものが多いほど均一性の優れたデバイスが得られる。
　反面、Ｎｍａｘ個の“プライマリー”結晶粒境界の数を含むＴＦＴの数と、Ｎｍａｘ−１個の“プライマリー”結晶粒境界の数を含むＴＦＴの数とが同一であれば、ＴＦＴ基板またはディスプレイデバイス上にあるＴＦＴ特性中の均一性面で最悪になることが容易に予想できる。
　これに対して、ＳＬＳ（Ｓｅｑｕｅｎｔｉａｌ　Ｌａｔｅｒａｌ　Ｓｏｌｉｄｉｆｉｃａｔｉｏｎ）結晶化技術を利用して基板上に多結晶または単結晶粒子が巨大ラージシリコングレーン（ｌａｒｇｅ　ｓｉｌｉｃｏｎ　ｇｒａｉｎ）を形成でき（図９（Ａ）及び図９（Ｂ））、これを利用したＴＦＴ製作時、単結晶シリコンで製作したＴＦＴの特性と類似な特性が得られることと報告されている。
　しかしながら、アクティブマトリックスディスプレイを製作するには、ドライバー（ｄｒｉｖｅｒ）と画素配置（ｐｉｘｅｌ　ａｒｒａｙ）のための数多くのＴＦＴを製作しなければならない。
　たとえば、ＳＶＧＡ級解像度を持つアクティブマトリックスディスプレイの製作には略１００万個の画素が作られ、液晶表示素子（Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ　Ｄｉｓｐｌａｙ；ＬＣＤ）の場合に各画素には１個のＴＦＴが必要となり、有機発光物質を利用したディスプレイ（例えば、有機電界発光素子）には少なくとも２個以上のＴＦＴが必要となる。
　したがって、１００万個または２００万個以上のＴＦＴの各々のアクティブチャンネル領域だけに一定数の結晶粒を一定方向に成長させて製作するのは不可能である。
　これを具現する方法としては、ＰＣＴ国際特許ＷＯ９７／４５８２７号に開示されたように、非晶質シリコンをＰＥＣＶＤ、ＬＰＣＶＤまたはスパッダリング法にて蒸着後、ＳＬＳ技術によって全体基板上の非晶質シリコンを多結晶シリコンに変換したり、基板上の選択領域だけを結晶化する技術が開示されている（図９（Ａ）及び図９（Ｂ）参照）。
　前記選択領域も数μｍ×数μｍの次元を持つアクティブチャンネル領域と比較すれば非常に広い領域である。また、ＳＬＳ技術で使用するレーザービームの大きさ（ｌａｓｅｒ　ｂｅａｍ　ｓｉｚｅ）は略数ｍｍ×数十ｍｍとして、基板上の全体領域または選択領域の非晶質シリコンを結晶化するには必然的にレーザービームまたはステージ（ｓｔａｇｅ）のステッピング（ｓｔｅｐｐｉｎｇ）及びシフティング（ｓｈｉｆｔｉｎｇ）が必要となり、このとき、レーザービームが照射される領域間のミスアライン（ｍｉｓａｌｉｇｎ）が存在することになる。よって、数多くのＴＦＴのアクティブチャンネル領域内に含まれる“プライマリー”結晶粒境界の数は相違して、全体基板上またはドライバー領域、画素セル領域内のＴＦＴは予測できない不均一性を持つことになる。このような不均一性はアクティブマトリックスディスプレイデバイスを具現するのに致命的な悪影響を及ぼすこともある。
　また、米国特許第６，１７７，３９１号では、ＳＬＳ結晶化技術によって巨大粒子シリコングレーンを形成してドライバーと画素配置を含んだＬＣＤデバイス用ＴＦＴの製作時、アクティブチャンネル方向がＳＬＳ結晶化方法によって成長された結晶粒方向に対して平行な場合、電荷キャリア方向に対する結晶粒境界のバリア（ｂａｒｒｉｅｒ）効果が最小になり（図１０（Ａ））、よって、単結晶シリコンに次ぐＴＦＴ特性が得られる。反面、アクティブチャンネル方向と結晶粒成長方向が９０゜の場合、ＴＦＴ特性が電荷キャリアのトラップで作用する多くの結晶粒境界が存在することになり、ＴＦＴ特性が大きく低下される（図１０（Ｂ））。
　実際、アクティブマトリックスディスプレイ製作時、駆動回路（ｄｒｉｖｅｒ　ｃｉｒｃｕｉｔ）内のＴＦＴと画素セル領域内のＴＦＴとは、一般的に９０゜の角度を持つ場合があり、このとき、各ＴＦＴの特性を大きく低下させることなくＴＦＴ間の特性の均一性を向上させるには、結晶粒成長方向に対するアクティブチャンネル領域の方向を３０゜乃至６０゜の角度で傾くように製作することで、デバイスの均一性を向上できる（図１０（Ｃ））。
国際特許ＷＯ９７／４５８２７号 米国特許第６，１７７，３９１号
　ところで、この方法もＳＬＳ結晶化技術により形成される有限の大きさの晶粒を利用することで、致命的な結晶粒境界がアクティブチャンネル領域内に含まれる可能性があり、よって、ＴＦＴ間の特性差異を招く予測できない不均一性が存在するという問題点がある。
　本発明は前記問題点を解決するためのもので、その目的は、結晶成長方向が一定の規則化したシリコングレーンを利用したＴＦＴ製作時にアクティブチャンネル領域内に致命的な結晶粒境界の数が含まれる確率を計算し、全体基板中の局部的な部分に対するＴＦＴの均一性を向上できるデュアルまたはマルチプルゲートを使用するＴＦＴの製造方法を提供することにある。
　本発明は前記目的を達成するために、デュアルまたはマルチプルゲートを使用するＴＦＴの製造方法において、ＴＦＴ基板を形成する多結晶シリコンの結晶粒の大きさＧｓと前記ゲートのアクティブチャンネル方向の垂直方向に対して“プライマリー”結晶粒境界が傾いた角度θ、アクティブチャンネル幅及びアクティブチャンネル長さが定められた場合、前記アクティブチャンネル長さに沿うアクティブチャンネル領域内の結晶粒境界の最大数Ｎｍａｘが含まれる確率値を計算する段階；及び、前記デュアルまたはマルチプルゲートＴＦＴの各アクティブチャンネル領域内の結晶粒境界の数を同期化できる前記アクティブチャンネル間の間隔を調整する段階を含むことを特徴とするデュアルまたはマルチプルゲートを使用するＴＦＴの製造方法を提供する。
　前記角度は−４５゜≦θ≦４５゜であり、前記アクティブチャンネル間の間隔は前記確率値が０．５とならないように調整する。
　本発明によるＴＦＴの製造工程は、均一な方向と一定の結晶粒の大きさを持つ多結晶シリコンを利用してアクティブマトリックスディスプレイ用ＴＦＴを製作する時、優れたＴＦＴ特性は勿論、ＴＦＴの均一性を確保できる。
　以下、本発明を添付図面を参照して詳細に説明する。アクティブマトリックスディスプレイ用ＴＦＴ製作時、ＴＦＴ特性に直接、間接的に重大な影響を及ぼす多結晶シリコンの結晶粒がＴＦＴ特性向上のために大きく規則化した場合、結晶粒の有限大きさによって隣接している結晶粒間には結晶粒境界が発生する。
　本発明において、“結晶粒の大きさ”とは確認できる結晶粒境界間の距離をいい、通常、誤差範囲に属する結晶粒境界の距離をいう。
　特に、結晶粒境界がアクティブチャンネル（ａｃｔｉｖｅ　ｃｈａｎｎｅｌ）領域内に存在する時、ＴＦＴ特性に致命的な影響を与える結晶粒境界、すなわちアクティブチャンネル方向の垂直方向に対する結晶粒境界の傾いた角度が−４５゜≦θ≦４５゜である“プライマリー”結晶粒境界の場合、多結晶シリコン薄膜の形成時の工程精密性の限界によって避けられない欠陥になる。
　また、駆動回路基板またはディスプレイ基板上に製作されるＴＦＴアクティブチャンネル領域内に含まれる“プライマリー”結晶粒境界の数は、結晶粒の大きさ、方向、アクティブチャンネルの次元等によって変わることができ（図１）、よって、製作されるＴＦＴ及びディスプレイの特性が不均一になり、さらには駆動されないようになる。
　本発明では巨大シリコングレーンを利用したＴＦＴ基板製作時、ＴＦＴ特性中の均一性を判断できる“プライマリー”結晶粒境界の最大数Ｎｍａｘがディスプレイデバイス全体基板上にアクティブチャンネル領域内に含まれる確率“Ｐ”及びＮｍａｘ−１個が含まれる確率“Ｑ”を計算し、このような確率を利用してデュアルまたはマルチプルゲートを使用することで、ＴＦＴ基板及びアクティブディスプレイデバイスの製作時に要求されるＴＦＴ特性の均一性を確保するためのシリコン結晶粒の大きさ、方向に対する最適工程条件及びアクティブチャンネルの最適次元などを判断でき、最も望ましい工程条件及びＴＦＴの諸元を提供できる。
　“プライマリー”結晶粒境界の最大数Ｎｍａｘがディスプレイデバイス基板上または駆動回路基板でＴＦＴのアクティブチャンネル領域内に含まれる確率を“Ｐ”とすれば、Ｎｍａｘ−１の結晶粒境界が含まれる確率“Ｑ”は１−Ｐになる。
したがって、Ｐ＋Ｑ＝１で、Ｐ＝（ａ＋ｂ）／Ｇｓと定義する。
　図３（Ａ）から分かるように、ａ＋ｂは長軸方向にＮｍａｘ−１個の結晶粒が占める距離を引いた残りで、Ｇｓは長軸方向の結晶粒の大きさを表す。
　一方、図２（Ｃ）から分かるように、ソース／ドレイン方向に対する法線をＮとすれば、結晶粒長軸方向の隣接している結晶粒間の境界を“プライマリー”結晶粒境界とする。法線Ｎと“プライマリー”結晶粒境界がなす角度θは−４５゜≦θ≦４５゜となる。
　このとき、長さがＬで幅がＷであるアクティブチャンネル領域に対して“プライマリー”結晶粒境界に垂直な距離、すなわちアクティブチャンネル領域内の最大距離Ｄは単純な三角関数関係によって、次のように表すことができる（図２（Ａ））。　
　　Ｄ＝（Ｌ＋ｘ）×ｃｏｓθで、ｘ＝Ｗ×ｔａｎθである。　
　　Ｄ＝（Ｌ＋Ｗｔａｎθ）×ｃｏｓθ＝Ｌｃｏｓθ＋Ｗｔａｎθｃｏｓθで、
　　ｔａｎθｃｏｓθ＝ｓｉｎθであるので、　
　つまり、Ｄ＝Ｌｃｏｓθ＋Ｗｓｉｎθである。　
したがって、前記最大距離Ｄはアクティブチャンネル領域の長さＬと幅Ｗ、そして法線Ｎに対する“プライマリー”結晶粒境界の傾いた角度θだけの関数で表すことができる。
　結晶粒長軸方向の大きさをＧｓとし、アクティブチャンネル領域内に含まれる“プライマリー”結晶粒境界の最大数をＮｍａｘとすれば、Ｎｍａｘは次式によって求めることができる。　
　Ｎｍａｘ＝ξ（Ｄ／Ｇｓ）、　
ここで、関数ξは次のように定義される。　
　ξ（ｘ）＝最小の整数≧ｘ，ｘ＝任意の数である。　
すなわち、ｘが２であればＮｍａｘ＝２であり、ｘ＝２．３であればＮｍａｘ＝３になる関数であることが分かる。
　一方、図３（Ａ）及び図３（Ｂ）を参照すれば、ａ＋ｂ＝Ｄ−（Ｎｍａｘ−１）×Ｇｓで、よって、確率“Ｐ”は次のように誘導できる。　
（数１）
Ｐ＝（Ｄ−（Ｎｍａｘ−１）×Ｇｓ）／Ｇｓで、　
（数２）　
Ｑ＝１−Ｐ＝１−（Ｄ−（Ｎｍａｘ−１）×Ｇｓ／Ｇｓ）＝（−Ｄ＋Ｎｍａｘ×Ｇｓ）／Ｇｓになる。
　以上のように、アクティブチャンネル領域内にはＮｍａｘ個又はＮｍａｘ−１個の“プライマリー”結晶粒境界の数のみが存在でき、これに基づいて前記数式によって表現される確率Ｐの物理的な意味は次の通りである。　
ａ）Ｐ＝０の場合
　アクティブチャンネル領域内にはＮｍａｘ−１個の“プライマリー”結晶粒境界の最大数Ｎｍａｘが含まれる確率は０で、よって、アクティブチャンネル領域内にはＮｍａｘ−１個の“プライマリー”結晶粒境界の数のみが存在できる。　ｂ）０＜Ｐ＜０．５の場合　
　アクティブチャンネル領域内にＮｍａｘ個の“プライマリー”結晶粒境界の数が存在する確率はＮｍａｘ−１個の境界の数が存在する確率よりも低い。　
ｃ）Ｐ＝０．５の場合　
　アクティブチャンネル領域内にＮｍａｘ個の“プライマリー”結晶粒境界の数を含む確率がＮｍａｘ−１個の境界の数を含む確率と同じである。　
ｄ）０．５＜Ｐ＜１の場合　
　アクティブチャンネル領域内にＮｍａｘ個の“プライマリー”結晶粒境界の数を含む確率がＮｍａｘ−１個の境界の数を含む確率と同じである。　
ｅ）Ｐ＝１の場合　
　アクティブチャンネル領域内に“プライマリー”結晶粒境界の最大数Ｎｍａｘを含む確率は１で、よって、アクティブチャンネル領域内ではＮｍａｘ個の“プライマリー”結晶粒境界の数のみが存在できる。
　こうした確率Ｐの意味から、長軸方向の結晶粒の大きさがＧｓである多結晶シリコンを利用してＴＦＴを製作する時、アクティブチャンネル領域内に含まれる“プライマリー”結晶粒境界の数差による駆動回路基板内またはアクティブマトリックスＴＦＴディスプレイ内のＴＦＴの均一性は、Ｐ＝０．５の場合が最悪で、Ｐ＝０またはＰ＝１の場合が最も優れることがわかる。
　しかしながら、実際、多結晶シリコンを利用したＴＦＴ基板の製作では、アクティブチャンネル形成のためのゲートメタル（ｇａｔｅ　ｍｅｔａｌ）の湿式または乾式食刻時、工程マージンによってＰ＝０またはＰ＝１の確率を得にくく、アクティブマトリックスディスプレイの具現に必要なＴＦＴ特性の均一性を確保できる確率Ｐの範囲である０≦Ｐ≦０．２５または０．７５≦Ｐ≦１を基準として、得られた結晶粒の大きさ及び方位に対してＴＦＴを設計したり、要求されるＴＦＴ設計に合せて多結晶シリコン薄膜を製作するようにシリコン結晶化工程を実施すべきである。
θ＝０゜の場合の数式
　このとき、前記確率Ｐを表す式でＤ＝Ｌになり（図４（Ａ）、４（Ｂ））、前記Ｐはこれ以上Ｗ及びθの関数ではない。このとき、確率Ｐは次のように表すことができる。　
　Ｐ＝（Ｌ−（Ｎｍａｘ−１）×Ｇｓ）／Ｇｓ　
このとき、アクティブチャンネル領域内にＮｍａｘ−１個の“プライマリー”結晶粒境界の数を含む確率ＱはＰ＋Ｑ＝１であるので、　
　Ｑ＝１−Ｐ＝１−（Ｌ−（Ｎｍａｘ−１）×Ｇｓ））／Ｇｓ＝（−Ｌ＋Ｎｍａｘ×Ｇｓ）／Ｇｓである。
　上述したように、本発明で定義された確率計算式の数１は、アクティブチャンネルの次元と結晶粒の大きさ、方向のいかなる組合に対してもＴＦＴ特性に致命的な影響を及ぼす“プライマリー”結晶粒境界が含まれる確率を計算することで、製作されるＴＦＴ基板の均一性を予測でき、これに基づいて最適の均一性を得るシリコン結晶化工程を確立したり、またはＴＦＴ構造を設計できる。
　さらには、基板上に２個の巨大シリコン結晶粒が形成される場合にも定義された数式は有効で、その結晶粒境界がアクティブチャンネル領域内に含まれる確率を計算でき、均一性を向上できる最適のＴＦＴを製作できる。
　一方、ＴＦＴの特性及び局部領域でＴＦＴの均一性をより向上させるために、単一ゲートの代わりにデュアルまたはマルチプルゲートを使用することで、ゲート間の間隔を調整してＴＦＴの特性及びＴＦＴの均一性を向上できる。
　すなわち、デュアルまたはマルチプルゲートＴＦＴにおいて、各チャンネル内に含まれる“プライマリー”結晶粒境界の数を同期化するためのゲート間の間隔“Ｓ”は数３のように表現されることができる。　
（数３）
Ｓ＝ｍＧｓ　ｓｅｃθ−Ｌであり、
ここで、Ｇｓは結晶粒の大きさ、ｍは１，２，３，・・・整数＞０、θはアクティブチャンネル方向の垂直方向に対して致命的な結晶粒境界（“プライマリー”結晶粒境界）が傾く角度、Ｌはデュアルまたはマルチプルゲート各々のアクティブチャンネル長さである。
θ＝０の場合、ｓｅｃθ＝１で、
よって、Ｓ＝ｍＧｓ−Ｌで表現されることができる。
　前記数３の結晶粒の大きさと方向、アクティブチャンネルの次元に対して数３で計算されたゲート間の間隔を利用してＴＦＴ設計及び製作を行う場合、アクティブチャンネル長さが２Ｌである単一ゲートＴＦＴに比べて、同じ長さのデュアルゲートＴＦＴを製作する場合、各々のアクティブチャンネル領域内に含まれる“プライマリー”結晶粒境界の数が減ることによりＴＦＴ特性は向上し、また、ゲート間の間隔を数３によって計算された“Ｓ”値とした時、各々のアクティブチャンネル領域内に含まれる“プライマリー”結晶粒境界の数を同一に同期化することによって均一性を確報できる（図５（Ａ）、図５（Ｂ））。
　本発明では“プライマリー”結晶粒境界の最大数Ｎｍａｘがディスプレイデバイス全体基板上にアクティブチャンネル領域内に含まれる確率“Ｐ”及びＮｍａｘ−１の結晶粒境界が含まれる確率“Ｑ”を計算後、デュアルまたはマルチプルゲートを使用してゲート間の間隔を調整することにより、ＴＦＴの特性及び均一性を向上できる。
　したがって、本発明におけるＰ値によって実際工程で結晶粒境界の数、ＴＦＴのアクティブチャンネル領域であるソース／ドレイン領域の幅及び長さまたは角度θを定めた後、デュアルまたはマルチプルゲートのゲート間の間隔を調整することによって最も望ましい工程が行われる。
　また、本発明で製造されたＴＦＴを使用するデバイスの場合、均一性が向上し、デバイスの特性が良くなる。前記ディバイスとしては半導体デバイスまたはディスプレイデバイスであればいい、ディスプレイデバイスとしては液晶表示装置（ＬＣＤ）または有機電界発光素子（ＥＬ）を使用するのが望ましい。
　以下、本発明の望ましい一実地例を提示する。なお、下記の実施例は本発明の理解のためのものだけで、本発明が下記の実施例に限定されるものではない。
　実施例１は結晶粒の大きさＧｓとθが付与され、チャンネル幅Ｗが１０μｍの場合、チャンネル長さＬによるアクティブチャンネル領域内の結晶粒境界の最大数Ｎｍａｘが含まれる確率Ｐと、デュアルまたはマルチプルゲートＴＦＴの各アクティブチャンネル領域内の結晶粒境界の数を同期化できるチャンネル間の間隔Ｓとを例示する。
　下記の表１は実施例１による計算結果である。　
Figure 2004146809
　長軸方向の結晶粒の大きさが４μｍでアクティブチャンネル長さが１０μｍである単一ゲートＴＦＴの場合、数１からアクティブチャンネル領域内に含まれる致命的な結晶粒境界の最大数３が含まれる確率Ｐ＝０．５であり、したがって、数２から２個の致命的な結晶粒境界の数が含まれる確率Ｑ＝０．５であるから、ＴＦＴの特性が位置によって極めて不均一になり、致命的な結晶粒境界が含まれることによってアクティブマトリックスディスプレイデバイスにおけるＴＦＴ移動度が制限され、ＴＦＴ特性向上に限界がある。
　こうした場合、結晶粒の大きさが４μｍで同じ多結晶シリコンを利用して同じチャンネル長さで１０μｍのデュアルゲートＴＦＴを製作する時、各ＴＦＴは二つのアクティブチャンネルで構成され、各アクティブチャンネルの長さは５μｍとして、その内部に含まれる致命的な結晶粒境界の数は１個または２個となる（図６）。これは単一ゲートＴＦＴに比べてＴＦＴ特性に致命的な影響を及ぼす結晶粒境界の数が減少することを意味し、よって、全体的なＴＦＴ特性、例えばオン−電流（ｏｎ−ｃｕｒｒｅｎｔ）特性が向上し、電界効果移動度（ｆｉｅｌｄ　ｅｆｆｅｃｔ　ｍｏｂｉｌｉｔｙ）などが顕著に増加することが予想できる。
　しかしながら、デュアルゲートまたはマルチプルゲートからなるＴＦＴの場合、各チャンネル領域内に含まれる致命的な結晶粒境界の数が、図６のように第１アクティブチャンネル領域内には１個、第２アクティブチャンネル領域内には２個が含まれたり、または各々１個と１個、２個と１個、２個と２個等のアクティブチャンネル及びＴＦＴの位置によって他の組合せの致命的な結晶粒境界の数が含まれる。これはＴＦＴ特性の不均一性を招く。
　このとき、隣接しているアクティブチャンネル間の間隔が数１を満たすようにＴＦＴ設計及び工程を行ってＴＦＴを製作すれば、同じ結晶粒の大きさの多結晶シリコン領域を利用し、ゲート電極形成工程時、同様にアライン（ａｌｉｇｎ）されている領域内では各デュアルゲートまたはマルチプルゲートＴＦＴの各アクティブチャンネル領域内に含まれる致命的な結晶粒境界の数を同期化することで、局部領域におけるＴＦＴの均一性を確保できる。しかし、相変らず結晶粒境界，ソース／ドレインに対する致命的な結晶粒境界の方向及びアクティブチャンネルの次元に依存して、他の数の致命的な結晶粒境界が各チャンネル領域内に含まれる確率が存在し、全体基板または選択領域内のＴＦＴの均一性に致命的な影響を及ぼすようになり、この時、数３によって全体基板または選択領域内の致命的結晶粒境界の数を１個とするアクティブチャンネル長さを（この場合２×４μｍ）適用することで、均一性を確立できる（図７）。すなわち、数１と数３を利用してＴＦＴ特性向上は勿論、与えられた結晶粒の大きさに対する完全なＴＦＴ均一性を確保するためのＴＦＴ設計ができ、また、工程中でも工程マージンに伴う均一性を予測及びモニタリング（ｍｏｎｉｔｏｒｉｎｇ）できる。
駆動回路基板またはディスプレイ上に製作されるＴＦＴの特性に致命的な影響を及ぼす致命的な結晶粒境界の数がＴＦＴの位置によって変わることを示す概略図である。 （Ａ）及び（Ｃ）はＴＦＴのアクティブチャンネル領域内にソース／ドレイン方向と垂直でない結晶粒境界を持つ多結晶シリコンを利用したＴＦＴ構造の概略断面図で、（Ｂ）は前記ＴＦＴの等価回路図である。 アクティブチャンネル領域内にソース／ドレイン方向と垂直でない一般の結晶粒境界を持つ多結晶シリコンを利用したＴＦＴの構造において、最大数または最大数−１個のプライマリー結晶粒境界がアクティブチャンネル領域内に含まれる確率を計算するための図である。 アクティブチャンネル領域内にソース／ドレイン方向と垂直な結晶粒境界を持つ多結晶シリコンを利用したＴＦＴ構造において、最大数または最大数−１個のプライマリー結晶粒境界がアクティブチャンネル領域内に含まれる確率を計算するための図である。 （Ａ）は同じアクティブチャンネル長さ２Ｌ及び結晶粒の大きさがＧｓである単一アクティブチャンネルＴＦＴを示す図で、（Ｂ）は同じアクティブチャンネル長さ２Ｌ及び結晶粒の大きさがＧｓであるデュアルアクティブチャンネルＴＦＴを示す図である。 本発明の一実施例によるＴＦＴ製造工程において、ＴＦＴ設計に伴う致命的結晶粒境界の数の変化を示す図である。 本発明の一実施例によるＴＦＴ製造工程において、ＴＦＴ設計に伴う致命的結晶粒境界の数の変化を示す図である。 （Ａ）は同じ結晶粒の大きさＧｓ及びアクティブチャンネルの次元Ｌ×Ｗに対して致命的な結晶粒境界の数が２であるＴＦＴの概略断面図である。　（Ｂ）は致命的な結晶粒境界の数が３であるＴＦＴの概略断面図である。 従来技術によってＳＬＳ結晶化法にて形成された粒子の大きさが大きいシリコングレーンを含んだＴＦＴのアクティブチャンネルの概略断面図である。 他の従来技術によって製造されたＴＦＴのアクティブチャンネルの概略断面図である。

Claims (5)

  1. 　デュアルまたはマルチプルゲートを使用するＴＦＴの製造方法において、
    　ＴＦＴ基板を形成する多結晶シリコンの結晶粒の大きさＧｓと前記ゲートのアクティブチャンネル方向の垂直方向に対して“プライマリー”結晶粒境界が傾いた角度θ、アクティブチャンネル幅及びアクティブチャンネル長さが定められた場合、前記アクティブチャンネル長さに沿うアクティブチャンネル領域内の結晶粒境界の最大数Ｎｍａｘが含まれる確率値を計算する段階と、
    　前記デュアルまたはマルチプルゲートＴＦＴの各アクティブチャンネル領域内の結晶粒境界の数を同期化できる前記アクティブチャンネル間の間隔を調整する段階と、
    　を有することを特徴とするデュアルまたはマルチプルゲートを使用するＴＦＴの製造方法。
  2. 　前記確率は数１によって計算されることを特徴とする、請求項１に記載のデュアルまたはマルチプルゲートを使用するＴＦＴの製造方法：　
    （数１）
    Ｐ＝（Ｄ−（Ｎｍａｘ−１）×Ｇｓ）／Ｇｓ　
    ここで、Ｄ＝Ｌｃｏｓθ＋Ｗｓｉｎθ、ＬはＴＦＴのアクティブチャンネルの長さ、ＷはＴＦＴのアクティブチャンネルの幅、Ｎｍａｘは長さがＬ、幅がＷであるＴＦＴのアクティブチャンネル領域内に含まれるプライマリー結晶粒境界の最大数、Ｇｓは結晶粒の大きさ、θはＴＦＴのアクティブチャンネル方向の垂直方向に対してプライマリー結晶粒境界が傾く角度、ｍは１，２，３，・・・整数＞０、ＬはデュアルまたはマルチプルゲートＴＦＴ各々のアクティブチャンネルの長さを表す。
  3. 　前記アクティブチャンネル間の間隔は数２によって計算されるものであることを特徴とする、請求項１または２に記載のデュアルまたはマルチプルゲートを使用するＴＦＴの製造方法：　
    （数２）
    Ｓ＝ｍＧｓ　ｓｅｃθ−Ｌであり、　
    ここで、Ｇｓは結晶粒の大きさ、ｍは１，２，３，・・・整数＞０、θはアクティブチャンネル方向の垂直方向に対して致命的な結晶粒境界（“プライマリー”結晶粒境界）が傾く角度、Ｌはデュアルまたはマルチプルゲート各々のアクティブチャンネルの長さである。
  4. 　前記角度は−４５゜≦θ≦４５゜であることを特徴とする、請求項３に記載のデュアルまたはマルチプルゲートを使用するＴＦＴの製造方法。　　　
  5. 　前記アクティブチャンネル間の間隔を調整する段階は、前記確率値が０．５とならないように調整することを特徴とする、請求項３に記載のデュアルまたはマルチプルゲートを使用するＴＦＴの製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100171546A1 (en) * 2007-06-22 2010-07-08 The Hong Kong University Of Science And Technology Polycrystalline silicon thin film transistors with bridged-grain structures

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1324540C (zh) * 2003-06-05 2007-07-04 三星Sdi株式会社 具有多晶硅薄膜晶体管的平板显示装置
WO2006007757A1 (en) * 2004-07-16 2006-01-26 Quanta Display Inc. A low temperature poly-silicon thin film transistor
KR100731752B1 (ko) * 2005-09-07 2007-06-22 삼성에스디아이 주식회사 박막트랜지스터
JP4996846B2 (ja) * 2005-11-22 2012-08-08 株式会社日立製作所 電界効果トランジスタ及びその製造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN2038669U (zh) * 1988-12-15 1989-05-31 中国科学院半导体研究所 双栅mos器件
GB9606083D0 (en) 1996-03-22 1996-05-22 Philips Electronics Nv Electronic device manufacture
WO1997045827A1 (en) 1996-05-28 1997-12-04 The Trustees Of Columbia University In The City Of New York Crystallization processing of semiconductor film regions on a substrate, and devices made therewith
US6555449B1 (en) * 1996-05-28 2003-04-29 Trustees Of Columbia University In The City Of New York Methods for producing uniform large-grained and grain boundary location manipulated polycrystalline thin film semiconductors using sequential lateral solidfication
US5981974A (en) * 1996-09-30 1999-11-09 Sharp Kabushiki Kaisha Semiconductor device and method for fabricating the same
KR100500033B1 (ko) * 1996-10-15 2005-09-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
KR100244967B1 (ko) * 1996-12-26 2000-02-15 김영환 듀얼 게이트(dual-gate)의 반도체 장치 제조방법
JP3274081B2 (ja) * 1997-04-08 2002-04-15 松下電器産業株式会社 薄膜トランジスタの製造方法および液晶表示装置の製造方法
KR100292048B1 (ko) * 1998-06-09 2001-07-12 구본준, 론 위라하디락사 박막트랜지스터액정표시장치의제조방법
JP2000243968A (ja) * 1999-02-24 2000-09-08 Matsushita Electric Ind Co Ltd 薄膜トランジスタとその製造方法及びそれを用いた液晶表示装置とその製造方法
JP4307635B2 (ja) * 1999-06-22 2009-08-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100303142B1 (ko) * 1999-10-29 2001-11-02 구본준, 론 위라하디락사 액정표시패널의 제조방법
FR2801396B1 (fr) * 1999-11-22 2002-11-08 Canon Kk Convertion en mode point de donnees numeriques
KR100660814B1 (ko) * 1999-12-31 2006-12-26 엘지.필립스 엘시디 주식회사 박막트랜지스터의 반도체층 형성방법
JP2001345454A (ja) 2000-03-27 2001-12-14 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2001345451A (ja) * 2000-05-30 2001-12-14 Hitachi Ltd 薄膜半導体集積回路装置、それを用いた画像表示装置、及びその製造方法
US6602765B2 (en) * 2000-06-12 2003-08-05 Seiko Epson Corporation Fabrication method of thin-film semiconductor device
JP2002246608A (ja) 2000-11-09 2002-08-30 Semiconductor Energy Lab Co Ltd 半導体装置
KR100483985B1 (ko) * 2001-11-27 2005-04-15 삼성에스디아이 주식회사 박막 트랜지스터용 다결정 실리콘 박막 및 이를 사용한디바이스
KR100462862B1 (ko) * 2002-01-18 2004-12-17 삼성에스디아이 주식회사 티에프티용 다결정 실리콘 박막 및 이를 이용한디스플레이 디바이스
KR100483987B1 (ko) * 2002-07-08 2005-04-15 삼성에스디아이 주식회사 티에프티용 다결정 실리콘 박막 및 이를 사용한 디바이스

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100171546A1 (en) * 2007-06-22 2010-07-08 The Hong Kong University Of Science And Technology Polycrystalline silicon thin film transistors with bridged-grain structures
US8426865B2 (en) * 2007-06-22 2013-04-23 The Hong Kong University Of Science And Technology Polycrystalline silicon thin film transistors with bridged-grain structures

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