JP2004022727A

JP2004022727A - 薄膜トランジスタおよびその製造方法並びに平面表示装置

Info

Publication number: JP2004022727A
Application number: JP2002174232A
Authority: JP
Inventors: Naohiko Endo; 遠藤　尚彦; Hiroyuki Ogawa; 小川　裕之; Yoshiaki Nakasaki; 中崎　能彰; Takahiro Korenari; 是成　貴弘
Original assignee: Advanced LCD Technologies Development Center Co Ltd
Current assignee: Advanced LCD Technologies Development Center Co Ltd
Priority date: 2002-06-14
Filing date: 2002-06-14
Publication date: 2004-01-22

Abstract

【課題】ソース、ドレイン、ゲートの３つの電極を同時に一括形成できるサイドチャネルＴＦＴおよびその製造方法並びに平面表示装置を提供する。
【解決手段】絶縁性基板１上に設けたソース電極４、ゲート電極３、ドレイン電極５と、ゲート電極３の上面および側面上に設けたゲート絶縁膜６と、ソース電極４、ゲート絶縁膜６、ドレイン電極５上に設けた半導体層であるｐ−Ｓｉ層７と、ゲート電極３の右側の側面上のｐ−Ｓｉ層７中の一部に設けたチャネル部８とを有する。
【選択図】　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタおよびその製造方法、並びに該薄膜トランジスタを用いて構成した平面表示装置に関する。
【０００２】
【従来の技術】
発光ダイオード、液晶等を用いた平面表示装置は、表示部の薄型化が可能であり、事務機器やコンピュータ等の表示装置、あるいは特殊な表示装置への用途として要求が高まっている。
【０００３】
特に、非晶質であるアモルファスシリコン（以下、ａ−Ｓｉと記す）または多結晶であるポリシリコン（以下、ｐ−Ｓｉと記す）を用いた薄膜トランジスタ（以下、ＴＦＴと記す（：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ））を、画素のスイッチング素子として、画素と共にマトリクス状に配置し、表示素子と接続して表示を行う平面表示装置は、表示品位が高く、低消費電力であるため、その開発が盛んに行われている。
【０００４】
その中でも、ｐ−Ｓｉを用いたＴＦＴは、ａ−Ｓｉを用いたＴＦＴに比べ移動度が１０〜１００倍程度高く、その利点を活かして画素スイッチング素子として用いるだけでなく、周辺駆動回路を画素スイッチング素子と同一基板上に一体的に形成することを可能とし、これにより低コストで高性能な平面表示装置を実現することができる。
【０００５】
近年、より廉価に平面表示装置を作製することへの要求が高まっている。
【０００６】
さらに高品質、高性能な平面表示装置の要求が高まっているが、これはすなわち、周辺駆動回路を構成するＴＦＴを高性能化することを意味する。より具体的に言えば、低いドレイン電圧で大電流が得られるＴＦＴを作製することである。このような高性能ＴＦＴは、通常チャネル長を短くすることにより実現することが可能である。
【０００７】
一般に、絶縁性基板として例えばガラス基板平面上にＴＦＴを作製する場合、フォトリソグラフィ工程において複数のマスクを使用するが、このようにしてＴＦＴを作製した場合、露光条件やマスクずれ等の諸問題からＴＦＴのチャネル長を短くするのには自ずと限界がある。そのため、例えばゲート電極のサイド（側面の横）にゲート絶縁膜とチャネル部を作製した構造のＴＦＴ、いわゆるサイドチャネル構造のＴＦＴ（以下、サイドチャネルＴＦＴと記す）が短チャネルＴＦＴとして提案されている（例えば、特開平５−４７７８８号公報参照）。
【０００８】
以下、従来提案されているサイドチャネルＴＦＴの構造について述べる。
【０００９】
図５は、従来のサイドチャネルＴＦＴの構造を示す図である。
【００１０】
５１は絶縁性基板、５２は下部絶縁膜、５３はゲート電極、５６はゲート絶縁膜（上部絶縁膜）、５７はｐ−Ｓｉ層、５４はソース電極、５５はドレイン電極、５９は絶縁膜である。
【００１１】
図５に示すように、ゲート電極５３はｐ−Ｓｉ層５７の下、ソース電極５４およびドレイン電極５５はｐ−Ｓｉ層５７の上に形成され、ゲート電極５３と、ソース電極５４およびドレイン電極５５との間には、ゲート絶縁膜５６とｐ−Ｓｉ層５７が形成されている。すなわち、ゲート電極５３の形成工程と、ソース電極５４およびドレイン電極５５の形成工程との間には、ゲート絶縁膜５６の形成工程とｐ−Ｓｉ層５７の形成工程が入っている。つまり、ゲート電極５３、ソース電５４、ドレイン電極５５の３つの電極は、同時には形成されていない。
【００１２】
【発明が解決しようとする課題】
なお、従来技術において、不純物ドープを基板面に対して垂直に行い、ゲート電極５３の例えば右側面上のｐ−Ｓｉ層５７の一部に不純物濃度が相対的に低い低濃度領域を意図的に作り出し、そこをチャネルとしてＴＦＴ動作させようと考える場合、そのような基板に垂直な不純物ドープを行うと、ゲート電極５３の左側面上のｐ−Ｓｉ層５７にも同時に低濃度領域が形成されるため、ソース電極５４は、ゲート電極５３の左側に形成することは原理的に不可能であり、図５に示すように、必然的にゲート電極５３の上部に形成しなくてはならなくなる。これは、ゲート電極５３はたとえドレイン電極５５と同時に形成することはできたとしても、ソース電極５４はゲート電極５３と同時に形成することができないということを意味する。つまり、サイドチャネルＴＦＴを作製する場合、ソース、ドレイン、ゲートの３つの電極を形成する工程は、最低２回に分けて行う必要があるから、３つの電極を一括して形成可能なトップゲート構造のＴＦＴを作製する場合と比較して製造単価は高くなってしまう。廉価な平面表示装置の提供が求められている昨今、製造単価が高くなってしまうということは由々しい問題となっていた。
【００１３】
以上述べてきたように、大電流を得るために短チャネル化したサイドチャネルＴＦＴを作製する場合、ソース、ドレイン、ゲートの３つの電極を同時に形成することは不可能なため、廉価な平面表示装置を提供することは困難であった。
【００１４】
そこで、本発明では上記技術的な問題に鑑み、ソース、ドレイン、ゲートの３つの電極を同時に一括形成できるサイドチャネルＴＦＴおよびその製造方法を提供し、並びにそのＴＦＴを周辺駆動回路の一部としても使用する平面表示装置を提供することを目的としている。
【００１５】
【課題を解決するための手段】
上記課題を解決するため、本発明においては特許請求の範囲に記載するような構成をとる。
【００１６】
すなわち、請求項１記載の薄膜トランジスタは、絶縁性基板上に設けたソース電極、ゲート電極、ドレイン電極と、前記ゲート電極の上面および側面上に設けたゲート絶縁膜と、前記ソース電極、前記ゲート絶縁膜、前記ドレイン電極上に設けた半導体層と、前記ゲート電極の片側の側面上の前記半導体層中の一部に設けたチャネル部とを有することを特徴とする。
【００１７】
また、請求項２記載の薄膜トランジスタは、請求項１記載の薄膜トランジスタにおいて、前記ソース電極の幅が、前記ゲート電極の幅より狭いことを特徴とする。
【００１８】
また、請求項３記載の薄膜トランジスタは、請求項１記載の薄膜トランジスタにおいて、前記ソース電極の平面形状の前記ゲート電極側に凹凸を設けたことを特徴とする。
【００１９】
また、請求項４記載の薄膜トランジスタは、請求項１記載の薄膜トランジスタにおいて、前記半導体層がポリシリコン層であることを特徴とする。
【００２０】
また、請求項５記載の薄膜トランジスタの製造方法は、絶縁性基板上に、ソース電極、ゲート電極、ドレイン電極を同時に形成する第１の工程と、前記ゲート電極の上面および側面上に、ゲート絶縁膜を形成する第２の工程と、前記ソース電極、前記ゲート絶縁膜、前記ドレイン電極上に、半導体層を形成する第３の工程と、前記半導体層に対し、前記基板面に対して斜め方向に不純物を打ち込み、前記ゲート電極の片側の側面上の前記半導体層中の一部に、前記不純物が導入されないチャネル部を形成する第４の工程とを有することを特徴とする。
【００２１】
また、請求項６記載の薄膜トランジスタの製造方法は、請求項５記載の薄膜トランジスタの製造方法において、前記不純物の打ち込みの方向が、前記ソース電極から前記ドレイン電極へ向かう方向成分を有することを特徴とする。
【００２２】
また、請求項７記載の薄膜トランジスタの製造方法は、請求項５記載の薄膜トランジスタの製造方法において、前記ソース電極から前記ドレイン電極へ向かう方向を含む垂直断面において、前記不純物の打ち込みの傾斜角が、前記ゲート電極のテーパ角より小さいことを特徴とする。
【００２３】
また、請求項８記載の薄膜トランジスタの製造方法は、請求項５記載の薄膜トランジスタの製造方法において、前記第１の工程において、前記ソース電極の幅を、前記ゲート電極の幅より狭く形成することを特徴とする。
【００２４】
また、請求項９記載の薄膜トランジスタの製造方法は、請求項５記載の薄膜トランジスタの製造方法において、前記第３の工程が、アモルファスシリコン層を形成する工程と、エキシマレーザアニールにより前記アモルファスシリコン層をポリシリコン層にする工程を含むことを特徴とする。
【００２５】
また、請求項１０記載の平面表示装置は、前記絶縁性基板上にマトリクス状に配置した画素および該画素のスイッチング素子と、前記絶縁性基板上に一体的に設けた周辺駆動回路とを有する平面表示装置において、前記スイッチング素子および前記周辺駆動回路を、請求項１乃至４のいずれか記載の薄膜トランジスタを用いて構成したことを特徴とする。
【００２６】
本発明では、上記の構成により、ソース、ドレイン、ゲートの３つの電極を同時に形成できるサイドチャネルＴＦＴおよびその製造方法を提供し、並びにそのＴＦＴを周辺駆動回路の一部として使用する平面表示装置を提供することができる。
【００２７】
【発明の実施の形態】
以下、図面を用いて本発明の実施の形態について詳細に説明する。なお、以下説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００２８】
実施の形態１
図１（ａ）は、本発明の実施の形態１のＴＦＴの概略平面図、図１（ｂ）は、図１（ａ）のＡ−Ａ′切断線における断面図である。
【００２９】
本実施の形態１では、
１は絶縁性基板、２は下部絶縁膜、３はゲート電極、４はソース電極、５はドレイン電極、６はゲート絶縁膜（上部絶縁膜）、７はｐ−Ｓｉ層、８はチャネル部、９は不純物がドープされない領域である。
【００３０】
まず、図１（ａ）、（ｂ）を参照して、本実施の形態１のＴＦＴの製造方法の一例について説明する。
【００３１】
まず、絶縁性基板１の上に例えばＳｉＯ_２からなる下部絶縁膜２を形成する。ここでは、絶縁性基板１として、通常の液晶表示装置に用いられるガラス基板を用いることにするが、耐熱性に優れたより高価な石英基板を用いてもかまわない。
【００３２】
次に、下部絶縁膜２（必要に応じて一部をフォトリソグラフィ技術を用いて選択的に除去してもよい。）の上に、マスクを用いたフォトリソグラフィ技術を用いて、後にソース電極３、ゲート電極４、ドレイン電極５となる電極部を同時に形成する。電極を構成する材料としては、例えば、Ｗ（タングステン）、ＷＳｉ（タングステンシリサイド）、ＭｏＷ（モリブデンとタングステンとの合金）、Ａｌ（アルミニウム）等が挙げられるが、ここではＡｌで電極部を形成した。なお、ここで、図１（ａ）に示したように、ソース電極４の幅ＳＷをゲート電極３の幅ＧＷより狭く形成しておく（この理由については後述）。
【００３３】
次に、ゲート電極３を覆うように、フォトリソグラフィ技術を用いてゲート絶縁膜６を形成する。
【００３４】
次に、ソース電極４、ゲート絶縁膜６、ドレイン電極５を覆うように、ａ−Ｓｉ（アモルファスシリコン）層を形成し、その後、該ａ−Ｓｉ層へのエキシマレーザアニール（以下、ＥＬＡと記す）照射により、ａ−Ｓｉ層をｐ−Ｓｉ（ポリシリコン）層７に変える。
【００３５】
次に、図２（ａ）に示すように、ｐ−Ｓｉ層７に対し、絶縁性基板１面に対して斜め方向に所定の導電型の不純物１０を打ち込み、ゲート電極３の片側（ここでは、図の紙面に向かって右側）の側面上のｐ−Ｓｉ層７中の一部に、不純物が導入されないチャネル部８を形成する。ここでは、不純物１０の打ち込みの方向が、ソース電極４からドレイン電極５へ向かう方向成分を有する。また、図２（ｂ）に示すように、ソース電極４からドレイン電極５へ向かう方向を含む垂直断面において、不純物１０の打ち込みの傾斜角θ（傾斜角θ＝直角−入射角θ_ｉ）を、ゲート電極３のテーパ角θ_ｔより小さく設定している。これにより、図２（ａ）に示すように、ゲート電極３自体に遮られ、不純物がドープされない領域９が、ゲート電極３を覆うようにして存在するｐ−Ｓｉ層７の一部に残される。ここが、実際の動作時にチャネル部８となる。もしも、不純物１０の打ち込みの傾斜角θが、電極３のテーパ角θ_ｔより大きく、つまり図２（ｃ）に示すように、垂直に近く打ち込まれた場合、先に書いたようなゲート電極３に邪魔されて不純物がドープされない領域がｐ−Ｓｉ層７中に形成されない。そのため、ｐ−Ｓｉ層７にほぼ一様に高濃度の不純物１０がドープされるため、導電性が高くなってしまい、チャネルが形成されず、ＴＦＴとして動作することが不可能となってしまう。
【００３６】
なお、原理的にはこの不純物１０の打ち込みの傾斜角θは、ゲート電極３のテーパ角θ_ｔより小さければ、問題なく不純物がドープされない領域９が形成されるが、実際にＴＦＴを作製する上では、不純物１０の打ち込みの傾斜角θが０度に近い角度、すなわち、絶縁性基板１の平面に平行な方向に近い角度では、不純物がドープされない領域９の長さが長くなってしまい、現実の動作には適さないＴＦＴ構造になってしまう。そこで、実際には、不純物１０の打ち込みの傾斜角θは、１５度〜６５度（入射角θ_ｉ＝２５度〜７５度）の間が好ましい。さらに言えば、不純物がドープされない領域９の長さは、不純物１０の打ち込みの傾斜角θ以外に、ゲート電極３のテーパ角θ_ｔとゲート電極３の高さに依存している量なので、それらの値の変化により不純物１０の打ち込みの傾斜角θの最適値が決定されるが、それでも傾斜角θは、ゲート電極３の平均テーパ角±１５度の範囲でほぼ最適となる。
【００３７】
一方、ドレイン電極５とのコンタクトに関しては、図２（ａ）に示すように不純物を打ち込むと、ドレイン電極５の左側面上のｐ−Ｓｉ層７にはドープされるため、全く問題なくドレイン電極５とのコンタクトは取ることができる。
【００３８】
しかるに、図１（ａ）、（ｂ）に示すように、ソース電極４の右側面上のｐ−Ｓｉ層７には、ゲート電極３の右側面上のｐ−Ｓｉ層７と同様に、不純物がドープされない領域９が残ってしまう。ここではコンタクトが取れないが、前述のごとく、図１（ａ）に示すように、予めソース電極４の幅ＳＷをゲート電極３の幅ＧＷより狭く形成しておけば、図３の上面図に示すように、ソース電極４の上下（この上下は、図３における上下）側面上や、ソース電極４の上面上のｐ−Ｓｉ層７には不純物は十分ドープされているので、結局コンタクトは取れ、図３の矢印（矢印は、キャリアもしくは電流の流れを示す。）に示すように、キャリアは流れ、ＴＦＴとしては全く問題なく動作する。
【００３９】
なお、公知の技術なので、図示と詳細な説明は省略するが、ｐ−Ｓｉ層７上に、窒化シリコン膜等からなるパッシベーション膜を形成し、該パッシベーション膜にコンタクトホールをあけ、該パッシベーション膜の上に各電極の配線を形成する。
【００４０】
以上説明したように、本実施の形態１のＴＦＴは、絶縁性基板１上に設けたソース電極４、ゲート電極３、ドレイン電極５と、ゲート電極３の上面および側面上に設けたゲート絶縁膜６と、ソース電極４、ゲート絶縁膜６、ドレイン電極５上に設けた半導体層であるｐ−Ｓｉ層７と、ゲート電極３の片側（ここでは、右側）の側面上のｐ−Ｓｉ層７中の一部に設けたチャネル部８とを有する。
【００４１】
このような構成により、ソース、ドレイン、ゲートの３つの電極を同時に一括形成することができるため、３つの電極形成を２工程に分けるプロセスで作製されたものより工程数が少なくなり、廉価にサイドチャネルＴＦＴを作製することができる。さらに、ＴＦＴの製造工程が減る分、製品のスループットも上がるため、単価あたりの製造コストも相対的に低くなる効果が期待される。
【００４２】
また、ソース電極４の幅ＳＷが、ゲート電極３の幅ＧＷより狭くなっている。この構成により、前述のごとくソース電極４のコンタクトが取れ、全く問題なく動作するＴＦＴが実現できる。
【００４３】
また、半導体層はｐ−Ｓｉ層７である。これにより、ａ−Ｓｉを用いたＴＦＴに比べ移動度が１０〜１００倍程度高いｐ−ＳｉＴＦＴを提供できる。その結果、液晶表示装置のような平面表示装置において、該ＴＦＴを画素スイッチング素子として用いるだけでなく、周辺駆動回路を画素スイッチング素子と同一基板上に一体的に形成することが可能であり、低コストで高性能な平面表示装置を実現することができる。
【００４４】
また、本実施の形態１のＴＦＴの製造方法は、絶縁性基板１上に、ソース電極４、ゲート電極３、ドレイン電極５を同時に形成する第１の工程と、ゲート電極３の上面および側面上に、ゲート絶縁膜６を形成する第２の工程と、ソース電極４、ゲート絶縁膜６、ドレイン電極５上に、半導体層であるｐ−Ｓｉ層７を形成する第３の工程と、ｐ−Ｓｉ層７に対し、絶縁性基板１面に対して斜め方向に不純物を打ち込み、ゲート電極３の片側（例えば右側）の側面上のｐ−Ｓｉ層７中の一部に、不純物が導入されないチャネル部８を形成する第４の工程とを有する。
【００４５】
このような構成により、ソース、ドレイン、ゲートの３つの電極を同時に一括形成することができるため、従来より工程数が少なくなり、廉価にサイドチャネルＴＦＴを作製することができる。さらに、ＴＦＴの製造工程が減る分、製品のスループットも上がるため、単価あたりの製造コストも相対的に低くなる効果が期待される。
【００４６】
また、不純物１０の打ち込みの方向が、ソース電極４からドレイン電極５へ向かう方向成分を有する。これにより、不純物がドープされない領域９を形成することができ、ゲート電極３の片側の側面上のｐ−Ｓｉ層７中の一部に、チャネル部８を形成することができる。
【００４７】
また、ソース電極４からドレイン電極５へ向かう方向を含む垂直断面において、不純物１０の打ち込みの傾斜角θが、ゲート電極３のテーパ角θ_ｔより小さい。これにより、不純物がドープされない領域９を形成することができ、ゲート電極３の片側の側面上のｐ−Ｓｉ層７中の一部に、チャネル部８を形成することができる。
【００４８】
また、第１の工程において、ソース電極４の幅ＳＷを、ゲート電極３の幅ＧＷより狭く形成する。これにより、ソース電極４のコンタクトが取れ、全く問題なく動作するＴＦＴが作製できる。
【００４９】
また、第３の工程が、ａ−Ｓｉ層を形成する工程と、ＥＬＡによりａ−Ｓｉ層をｐ−Ｓｉ層７にする工程を含む。これにより、ａ−Ｓｉを用いたＴＦＴに比べ移動度が１０〜１００倍程度高いｐ−ＳｉＴＦＴを作製できる。
【００５０】
また、絶縁性基板１上にマトリクス状に配置した画素および該画素のスイッチング素子と、絶縁性基板１上に一体的に設けた周辺駆動回路とを有する平面表示装置において、スイッチング素子および周辺駆動回路を、本実施の形態１のｐ−ＳｉＴＦＴを用いて構成すれば、該ＴＦＴを画素スイッチング素子として用いるだけでなく、周辺駆動回路を画素スイッチング素子と同一基板上に一体的に形成することが可能であり、低コストで高性能な平面表示装置を提供することができる。
【００５１】
実施の形態２
図４（ａ）は、本発明の実施の形態２のＴＦＴの概略平面図である。
【００５２】
前記実施の形態１では、前述のように、ソース電極４の右側面上のｐ−Ｓｉ層７には、不純物がドープされない領域９が残ってしまうので、ソース電極４の幅ＳＷをゲート電極３の幅ＧＷより狭くすることにより、図３の矢印に示すように、不純物が十分ドープされたソース電極４の上下側面上や上面上のｐ−Ｓｉ層７を経由してキャリアが流れ、ソース電極４のコンタクトが取れ、ＴＦＴとして全く問題なく動作することを述べた。
【００５３】
本実施の形態２は、この変形で、ソース電極４の幅ＳＷをゲート電極３の幅ＧＷより狭くする代わりに、図４（ａ）に示すように、ソース電極４の平面形状のゲート電極３側に凹凸を設けたことにより、不純物が十分ドープされた図４（ａ）のＰを付した部分を経由してキャリアが矢印に示すごとく流れ、ソース電極４のコンタクトが取れ、ＴＦＴとしては全く問題なく動作する。その他の構成、作用、効果については前記実施の形態１と同様であるので、説明を省略する。
【００５４】
なお、図４（ａ）に示したソース電極４の平面形状のゲート電極３側に凹凸の形状は、一例であり、種々の形状のものが考えられ、ほぼゲート長方向に沿うソース電極４の側壁部分がゲート幅程度にあればよい。図４（ｂ）にそのバリエーションの数例を示す。それぞれ図の右側がゲート電極３側である。
【００５５】
以上本発明を実施の形態に基づいて具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【００５６】
【発明の効果】
以上説明したように、本発明によれば、低コストで高性能なＴＦＴおよびその製造方法並びに平面表示装置を提供することができる。
【図面の簡単な説明】
【図１】（ａ）は本発明の実施の形態１のＴＦＴを上からみた構造概略図、（ｂ）は（ａ）のＡ−Ａ′切断断面構造概略図である。
【図２】（ａ）は本発明の実施の形態１において、ｐ−Ｓｉ層に対し、基板面に対して斜め方向に不純物を打ち込むことにより、ｐ−Ｓｉ層の一部に不純物ドープされない領域が残されることを説明する図、（ｂ）は不純物の打ち込みの傾斜角θとゲート電極のテーパ角θ_ｔとの関係を示す図、（ｃ）は基板面に垂直に近い角度で打ち込むと、ｐ−Ｓｉ層の一部に不純物がドープされない領域が残らないことを説明する図である。
【図３】本発明の実施の形態１中における、ＴＦＴを上から見たソース電極からの電流のパスの様子を示す図である。
【図４】（ａ）は本発明の実施の形態２のＴＦＴを上からみた構造概略図、（ｂ）は凹凸のバリエーションを示す図である。
【図５】従来構造のＴＦＴの概略断面図である。
【符号の説明】
１…絶縁性基板、２…下部絶縁膜、３…ゲート電極、４…ソース電極、５…ドレイン電極、６…ゲート絶縁膜、７…ｐ−Ｓｉ層、８…チャネル部、９…不純物がドープされない領域、１０…不純物、θ…不純物の打ち込みの傾斜角、θ_ｉ…不純物の打ち込みの入射角、θ_ｔ…ゲート電極のテーパ角、
５１…絶縁性基板、５２…下部絶縁膜、５３…ゲート電極、５４…ソース電極、５５…ドレイン電極、５６…ゲート絶縁膜、５７…ｐ−Ｓｉ層、５９…絶縁膜。

Claims

絶縁性基板上に設けたソース電極、ゲート電極、ドレイン電極と、
前記ゲート電極の上面および側面上に設けたゲート絶縁膜と、
前記ソース電極、前記ゲート絶縁膜、前記ドレイン電極上に設けた半導体層と、
前記ゲート電極の片側の側面上の前記半導体層中の一部に設けたチャネル部とを有することを特徴とする薄膜トランジスタ。
前記ソース電極の幅が、前記ゲート電極の幅より狭いことを特徴とする請求項１記載の薄膜トランジスタ。
前記ソース電極の平面形状の前記ゲート電極側に凹凸を設けたことを特徴とする請求項１記載の薄膜トランジスタ。
前記半導体層がポリシリコン層であることを特徴とする請求項１記載の薄膜トランジスタ。
絶縁性基板上に、ソース電極、ゲート電極、ドレイン電極を同時に形成する第１の工程と、
前記ゲート電極の上面および側面上に、ゲート絶縁膜を形成する第２の工程と、
前記ソース電極、前記ゲート絶縁膜、前記ドレイン電極上に、半導体層を形成する第３の工程と、
前記半導体層に対し、前記基板面に対して斜め方向に不純物を打ち込み、前記ゲート電極の片側の側面上の前記半導体層中の一部に、前記不純物が導入されないチャネル部を形成する第４の工程とを有することを特徴とする薄膜トランジスタの製造方法。
前記不純物の打ち込みの方向が、前記ソース電極から前記ドレイン電極へ向かう方向成分を有することを特徴とする請求項５記載の薄膜トランジスタの製造方法。
前記ソース電極から前記ドレイン電極へ向かう方向を含む垂直断面において、前記不純物の打ち込みの傾斜角が、前記ゲート電極のテーパ角より小さいことを特徴とする請求項５記載の薄膜トランジスタの製造方法。
前記第１の工程において、前記ソース電極の幅を、前記ゲート電極の幅より狭く形成することを特徴とする請求項５記載の薄膜トランジスタの製造方法。
前記第３の工程が、アモルファスシリコン層を形成する工程と、エキシマレーザアニールにより前記アモルファスシリコン層をポリシリコン層にする工程を含むことを特徴とする請求項５記載の薄膜トランジスタの製造方法。
前記絶縁性基板上にマトリクス状に配置した画素および該画素のスイッチング素子と、前記絶縁性基板上に一体的に設けた周辺駆動回路とを有する平面表示装置において、
前記スイッチング素子および前記周辺駆動回路を、請求項１乃至４のいずれか記載の薄膜トランジスタを用いて構成したことを特徴とする平面表示装置。