JP2005260168A - トランジスタを備えた装置およびその製造方法 - Google Patents

Abstract

【課題】特性の異なる複数の薄膜トランジスタを同一基板上に備えた、高性能で信頼性の高い装置を提供する。
【解決手段】同一基板１０１の上に形成された高電圧用薄膜トランジスタ１００Ａおよび低電圧用薄膜トランジスタ１００Ｂを含む複数のトランジスタを備えている。高電圧用薄膜トランジスタ１００Ａは、Ｎ層（Ｎは２以上の整数）の絶縁層１０４、１０７を含む第１ゲート絶縁膜と、第１ゲート絶縁膜を介して対向する第１半導体層１０３Ａおよび第１ゲート電極１０８Ａとを有し、低電圧用薄膜トランジスタ１００Ｂは、Ｎ層の絶縁層１０４、１０７のうちの少なくともＭ層（Ｍは１以上でＮより小さい整数）の絶縁層１０７を含む第２ゲート絶縁膜と、第２ゲート絶縁膜を介して対向する第２半導体層１０３Ｂおよび第２ゲート電極１０８Ｂとを有している。第２半導体層１０３Ｂは、Ｎ層の絶縁層１０４、１０７のうちで第２ゲート絶縁膜に含まれていない絶縁層１０４と第２ゲート絶縁膜とによって挟まれている。
【選択図】図１

Description

本発明は、複数のトランジスタを備えた装置およびその製造方法に関する。

薄膜トランジスタ（以下、「ＴＦＴ」と略すことがある）は、アクティブマトリクス型の液晶表示装置（ＬＣＤ）において、画素毎に設けられるスイッチング素子として表示部に用いられるとともに、駆動回路にも用いられている。また、密着型イメージセンサ等のＬＳＩにも応用されている。これらの用途では、従来から、非晶質シリコン膜を活性層として用いた非晶質シリコンＴＦＴが広く用いられているが、最近では、多結晶シリコン膜を活性層として用いた多結晶シリコンＴＦＴが実用化されている。以下、非晶質シリコンＴＦＴは「α−Ｓｉ ＴＦＴ」、多結晶シリコンＴＦＴは「ｐ−Ｓｉ ＴＦＴ」とそれぞれ略すことがある。多結晶シリコン膜の電界効果移動度は、非晶質シリコン膜の電界効果移動度よりも高いため、ｐ−Ｓｉ ＴＦＴは、α―Ｓｉ ＴＦＴよりも高速な動作が可能である。

また、ｐ−Ｓｉ ＴＦＴを用いてＬＣＤを製造する場合、ｐ−Ｓｉ ＴＦＴは高速動作が可能であることから、画素スイッチング用ＴＦＴとして用いる以外に、駆動回路用ＴＦＴとしても用いることができる。これにより、駆動回路などの周辺回路と表示部とを同一基板上に一体形成することが可能となるため、駆動用ＩＣが不要になるとともに、表示部と駆動用ＩＣとの接続部が省略できるので、よりコンパクトなＬＣＤを構成できるという利点がある。

さらに、近年、駆動回路だけではなく、より高度な機能回路（ロジックなど）を表示部と同一の基板上に集積する、いわゆるシステムオングラス（Ｓｙｓｔｅｍ Ｏｎ Ｇｌａｓｓ）の実現が期待されており、そのような高度な機能回路用ＴＦＴを形成するために、ｐ−Ｓｉ ＴＦＴの高性能化に関する開発が盛んに行われている。

以下、図面を参照しながら、従来のｐ−Ｓｉ ＴＦＴの構成および製造方法の一例を説明する。

図４（ａ）〜（ｆ）は従来の薄膜トランジスタの製造方法を示す工程断面図である。

まず、図４（ａ）に示すように、基板１上にＳｉＯ₂膜（厚さ：例えば３００ｎｍ）からなるベースコート２を形成する。その上に、ＰＣＶＤ（ｐｌａｓｍａ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法によりアモルファス状態のシリコン層（厚さ：例えば５０ｎｍ）３ａを形成する。次に、イオンドーピング法を用いて、ボロンイオンを１×１０¹⁶〜１×１０¹⁷／ｃｍ³程度の濃度になるようにシリコン層３ａに注入する。

続いて、図４（ｂ）に示すように、シリコン層３ａを光で照射して、シリコン層３ａを結晶化させる。これにより、図４（ｃ）に示すように、多結晶シリコン層３ｂが得られる。

この後、図４（ｄ）に示すように、多結晶シリコン層３ｂを所定の形状に加工し、半導体層４を得る。半導体層４を覆うように、例えばＳｉＯ₂からなるゲート絶縁膜（厚さ：例えば１０ｎｍ〜１２０ｎｍ）５を形成する。ゲート絶縁膜５の上には、スパッタ法を用いて４００ｎｍの導電層を堆積した後、導電層をドライエッチング等で所定の形状に加工することにより、ゲート電極６を形成する。

次に、図４（ｅ）に示すように、ゲート電極６をマスクとして半導体層４にリンイオンをイオン注入する。半導体層４のうちリンイオンが注入された領域は、ソース領域７およびドレイン領域８となり、半導体層４のうちゲート電極６に覆われている領域は、チャネル領域９となる。この後、ソース領域７、ドレイン領域８を活性化させるために熱処理を行う。例えば、窒素雰囲気中で４００〜６４０℃の温度で、１〜２４０分間の熱処理を行う。

次に、図４（ｆ）に示すように、ゲート電極６およびゲート絶縁膜５の上に、層間絶縁膜１０を形成する。層間絶縁膜１０には、ソース領域７、ドレイン領域８にそれぞれ達するコンタクトホールを形成する。次に、コンタクトホールの内部および層間絶縁膜１０の表面に金属膜を堆積した後、金属膜をパターニングすることにより、コンタクトホールを介してソース領域７、ドレイン領域８にそれぞれ接続された電極配線１１が形成される。最後に、層間絶縁膜１０および電極配線１１を覆うパッシベーション膜１２を形成する。これにより、ｐ−Ｓｉ ＴＦＴが得られる。

図４（ｆ）に示すｐ−Ｓｉ ＴＦＴを用いて、ＬＣＤの駆動回路および演算回路などの機能回路を同一基板上に形成しようとする場合、以下のような問題がある。

ＬＣＤの駆動回路用ＴＦＴは、液晶を駆動する為、比較的高い電圧（例えば７〜１５Ｖ程度）で動作させる必要がある。

一方、より高度な機能回路を動作させる為、ｐ−ＳｉＴＦＴを高性能化する方法の一つとして、ゲート絶縁膜を薄膜化する方法が知られている。この方法を用いるとｐ−ＳｉＴＦＴのしきい値電圧（Ｖｔｈ）を下げ、駆動能力を上げることが出来るが、ＴＦＴの耐圧が低くなってしまう。この為、機能回路用ＴＦＴは、比較的低い電圧（例えば３〜５Ｖ程度）で動作させることが望ましい。

これらのＴＦＴが同一の構成を有していれば、図４（ａ）〜（ｆ）に示すような従来方法を用いて、これらのＴＦＴを同一基板上に同時に形成することが極めて容易である。しかし、高い電圧で動作させるＴＦＴ（以下、「高電圧用ＴＦＴ」または「高電圧用薄膜トランジスタ」と称する）および、高電圧用ＴＦＴの駆動電圧よりも低い電圧で動作させるＴＦＴ（以下、「低電圧用ＴＦＴ」または「低電圧用薄膜トランジスタ」と称する）では、要求される特性がそれぞれ異なっており、そのようなＴＦＴ特性を発揮できるＴＦＴ構成もそれぞれ異なっている。例えば、高電圧用ＴＦＴでは、高い電圧の印加に耐えるために、ゲート絶縁膜の厚さを大きくすることが望ましいが、ゲート絶縁膜の厚さを大きくする構成を低電圧用ＴＦＴに適用すると、ＴＦＴの駆動能力が低下し、高速動作が困難になる。

このように、高電圧用ＴＦＴ（例えば駆動回路用ＴＦＴ）と低電圧用ＴＦＴ（例えば機能回路用ＴＦＴ）とが同一の構成を有すると、それぞれのＴＦＴは要求される特性を十分に備えることができないという問題が生じる。一方、従来方法を用いて、互いに異なる構成を有する高電圧用ＴＦＴおよび低電圧用ＴＦＴを同一基板上に製造しようとすると、工程数の大幅な増加や歩留の低下が生じるおそれがある。

上記問題を解決するために、製造工程数を大幅に増やすことなく、駆動電圧に応じて異なる構成を有する複数のＴＦＴを同一基板上に形成する方法が提案されている。例えば、特許文献１は、表示装置の画素部および駆動回路部に共通のゲート絶縁膜を設けて、そのゲート絶縁膜に対して部分的にエッチングを行うことにより、画素部に厚いゲート絶縁膜を有するＴＦＴ、駆動回路部にゲート絶縁膜の薄いＴＦＴをそれぞれ形成する方法を開示している。しかし、この方法では、各ＴＦＴのゲート絶縁膜の厚さを均一かつ精確に制御することは困難であり、ＴＦＴの信頼性を確保できない。

また、特許文献２は、高電圧用ＴＦＴのみをＬＤＤ構造とするとともに、高電圧用ＴＦＴのゲート絶縁膜の厚さを低電圧用ＴＦＴのゲート絶縁膜の厚さよりも大きくした薄膜トランジスタ装置およびその製造方法が提案されている。この特許文献では、高電圧用ＴＦＴと低電圧用ＴＦＴとの間でゲート絶縁膜の厚さを変えるために、図５（ａ）〜（ｃ）に示す方法で各ＴＦＴを形成している。まず、基板１における、低電圧用ＴＦＴを形成する領域および高電圧用ＴＦＴを形成する領域に、それぞれ第１および第２半導体層４、４’を設け、それらを覆う第１の絶縁膜５を形成する。次いで、第１の絶縁膜５の上に金属層６ａを形成する（図５（ａ））。この後、図５（ｂ）に示すように、金属層６ａをエッチングすることにより、第１半導体層４の上方に第１ゲート電極６を設ける。続いて、基板１の全面に第２の絶縁膜１５を形成した後、第２半導体層４’の上方に、第２ゲート電極６’を設ける。これにより、第１および第２の絶縁膜５、１５からなる厚いゲート絶縁膜を有する高電圧用ＴＦＴと、第１の絶縁膜５のみからなる薄いゲート絶縁膜を有する低電圧用ＴＦＴを同一基板上に形成できる。

しかしながら、特許文献２の方法では、第１の絶縁膜５を形成した後、第２の絶縁膜１５を形成する前に、第１の絶縁膜５の上に第１ゲート電極（低電圧用ＴＦＴ用のゲート電極）６を設ける必要がある。第１ゲート電極６は、通常、金属層６ａを形成し、この金属層６ａをドライエッチングすることにより設けられる。そのため、高電圧用ＴＦＴのゲート絶縁膜を構成する２層の絶縁膜５、１５の間に、図５（ｂ）に示すように、金属元素を含む不純物が混入したりするおそれがある。その結果、高電圧用ＴＦＴにおいて、ゲート絶縁膜の耐圧等の信頼性が低下してしまい、ＬＣＤに要求される信頼性が得られなくなる。
特開平５−１４２５７１号公報 特開２００３−４５８９２号公報

本発明の目的は、同一基板上に形成された高電圧用薄膜トランジスタおよび低電圧用薄膜トランジスタの信頼性を確保しつつ、それぞれの薄膜トランジスタの特性を、用途に応じて制御することである。

本発明の装置は、同一基板上に形成された高電圧用薄膜トランジスタおよび低電圧用薄膜トランジスタを含む複数のトランジスタを備えており、前記高電圧用薄膜トランジスタは、Ｎ層（Ｎは２以上の整数）の絶縁層を含む第１ゲート絶縁膜と、前記第１ゲート絶縁膜を介して対向する第１半導体層および第１ゲート電極とを有し、前記低電圧用薄膜トランジスタは、前記Ｎ層の絶縁層のうちの少なくともＭ層（Ｍは1以上でＮより小さい整数）の絶縁層を含む第２ゲート絶縁膜と、前記第２ゲート絶縁膜を介して対向する第２半導体層および第２ゲート電極とを有し、前記第２半導体層は、前記Ｎ層の絶縁層のうちで前記第２ゲート絶縁膜に含まれていない絶縁層と前記第２ゲート絶縁膜とによって挟まれている。

前記第１ゲート電極のチャネル方向のサイズは、前記第２ゲート電極のチャネル方向のサイズよりも長いことが好ましい。

ある好ましい実施形態において、前記第１半導体層は、第１導電型の不純物を第１濃度で含む第１チャネル領域を有しており、前記第２半導体層は第２チャネル領域を有し、前記第２チャネル領域は前記第１導電型の不純物を第２濃度で含むチャネル層を含む。

前記第１チャネル領域における前記第１濃度は、前記第２チャネル領域の前記チャネル層における前記第２濃度と異なることが好ましい。

前記第１チャネル領域における前記第１濃度は、前記第２チャネル領域の前記チャネル層における前記第２濃度よりも高くてもよい。

前記第２チャネル領域は、前記チャネル層と前記第２ゲート絶縁膜との間に形成された他のチャネル層をさらに有していてもよい。

ある好ましい実施形態において、前記他のチャネル層は、前記第１導電型と異なる第２導電型の不純物を含み、前記他のチャネル層の前記第２導電型の不純物の濃度は、前記チャネル層における前記第２濃度よりも高い。

前記第１導電型はｎ型、前記第２導電型はｐ型であり、前記チャネル層の前記第１導電型の不純物はボロンであり、前記他のチャネル層の前記第２導電型の前記不純物はリンであり、前記チャネル層の前記第２濃度は１×１０¹⁶／ｃｍ³以上１×１０¹⁸／ｃｍ³以下であってもよい。

ある好ましい実施形態において、前記他のチャネル層は前記第１導電型の不純物を含み、前記他のチャネル層の前記第１導電型の不純物の濃度は、前記チャネル層の前記第２濃度よりも低い。

前記第１導電型はｐ型であり、前記チャネル層の前記第１導電型の不純物はボロンであってもよい。

ある好ましい実施形態において、前記他のチャネル層は真性半導体である。

前記第２ゲート電極のチャネル方向のサイズは１．０μｍ以下であってもよい。

前記他のチャネル層の厚さの前記チャネル層の厚さに対する比（他のチャネル層の厚さ／チャネル層の厚さ）は、０．１以上であり、かつ２よりも小さいことが好ましい。

本発明による製造方法は、Ｎ層（Ｎは２以上の整数）の絶縁層を含む第１ゲート絶縁膜と、前記第１ゲート絶縁膜を介して対向する第１半導体層および第１ゲート電極とを有する高電圧用薄膜トランジスタ、および前記Ｎ層の絶縁層のうちの少なくともＭ層（Ｍは１以上でＮより小さい）の絶縁層を含む第２ゲート絶縁膜と、前記第２ゲート絶縁膜を介して対向する第２半導体層および第２ゲート電極とを有する低電圧用薄膜トランジスタを含む複数のトランジスタを備えた装置の製造方法であって、前記製造方法は、（ａ）前記高電圧用薄膜トランジスタが形成されるべき領域に前記第１半導体層を形成する工程と、（ｂ）前記低電圧用薄膜トランジスタが形成されるべき領域に前記第２半導体層を形成する工程と、（ｃ）前記高電圧用および低電圧用薄膜トランジスタが形成されるべき領域に前記Ｎ層の絶縁層を形成する工程を包含し、前記工程（ｃ）は、（ｃ１）前記Ｎ層のうちで前記第２ゲート絶縁膜に含まれていない絶縁層を形成する工程と、（ｃ２）前記Ｍ層の絶縁層を形成する工程とを含んでおり、前記工程（ｂ）は、前記工程（ｃ１）および工程（ｃ２）の間に実行される。なお、工程（ｃ１）および工程（ｃ２）のうちいずれの工程が先に実行されてもよい。従って、工程（ｃ１）の後、工程（ｂ）を経て工程（ｃ２）が実行されてもよいし、工程（ｃ２）の後、工程（ｂ）を経て工程（ｃ２）が実行されてもよい。また、工程（ａ）は、工程（ｂ）や工程（ｃ）の後に実行されてもよいし、それらの工程の前に実行されてもよい。

ある好ましい実施形態において、（ｄ）前記高電圧用薄膜トランジスタが形成されるべき領域に前記第１ゲート電極を設ける工程と、（ｅ）前記低電圧用薄膜トランジスタが形成されるべき領域に前記第２ゲート電極を設ける工程とをさらに包含し、前記第１ゲート電極のチャネル方向のサイズが前記第２ゲート電極のチャネル方向のサイズよりも長くなるように、前記第１および第２ゲート電極が設けられる。

前記工程（ａ）は、第１導電型の不純物を第１濃度で含む第１シリコン膜を形成する工程を含み、前記工程（ｂ）は、（ｂ１）前記第１導電型の不純物を、前記第１濃度と異なる第２濃度で含む第２シリコン膜を形成する工程を含むことができる。

前記工程（ｂ）は、（ｂ２）他のシリコン膜を形成する工程をさらに含み、前記工程（ｂ２）は、前記工程（ｂ１）と前記工程（ｃ２）との間に実行されてもよい。

ある好ましい実施形態において、前記他のシリコン膜は、前記第２濃度よりも低い濃度で、前記第１導電型の不純物を含む。

ある好ましい実施形態において、前記他のシリコン膜は、前記第２濃度よりも高い濃度で、前記第１導電型と異なる第２導電型の不純物を含む。

ある好ましい実施形態において、前記他のシリコン膜は、実質的に不純物を含まない。

本発明による他の製造方法は、高電圧用薄膜トランジスタおよび低電圧用薄膜トランジスタを含む複数の薄膜トランジスタを備えた装置の製造方法であって、前記高電圧用薄膜トランジスタが形成されるべき領域に形成された第１半導体層と、前記第１半導体層を覆う第１絶縁層とを有する基板を用意する工程と、前記低電圧用薄膜トランジスタが形成されるべき領域において、前記第１絶縁層の上に第２半導体層を形成する工程と、前記第１絶縁層および前記第２半導体層の上に第２絶縁層を形成する工程と、前記第２絶縁層の上に、第１ゲート電極および第２ゲート電極を設ける工程であって、前記第１ゲート電極は前記第１半導体層のうちチャネル領域となる領域を覆うように形成され、前記第２ゲート電極は前記第２半導体層のうちチャネル領域となる領域を覆うように形成される、工程と、前記第１および第２ゲート電極をそれぞれマスクとして、前記第１半導体層および前記第２半導体層に不純物元素をドープする工程とを包含する。

ある好ましい実施形態において、前記第２半導体層を形成する工程は、前記第１絶縁層の上にシリコン膜を形成する工程と、前記シリコン膜の上に他のシリコン膜を形成する工程と、前記シリコン膜および前記他のシリコン膜をパターニングする工程とを含む。

本発明によると、用途に応じて良好な特性をそれぞれ有する複数の薄膜トランジスタを同一基板上に備えた、高性能で信頼性が高い装置を提供できる。

また、本発明によれば、上記装置を簡便に製造できる。

（実施形態１）
以下、図面を参照しながら、本発明による薄膜トランジスタを備えた装置の第１の実施形態を説明する。本明細書における「薄膜トランジスタを備えた装置」は、アクティブマトリクス基板や、液晶表示装置、有機ＥＬ表示装置、ＬＳＩ等を広く含むものとする。

図１は、薄膜トランジスタを備えた装置１００における２種類の薄膜トランジスタ１００Ａ、１００Ｂを示している。本実施形態の装置１００は、２種類以上の薄膜トランジスタをそれぞれ単数または複数個備えているが、図１には、簡単のため、薄膜トランジスタ１００Ａ、１００Ｂをそれぞれ１個ずつ示している。薄膜トランジスタ１００Ａ、１００Ｂはいずれもトップゲートであるが、薄膜トランジスタ１００Ａ、１００Ｂのうちいずれか一方または両方がボトムゲートであってもよい。なお、以下の図面では、同様の機能を有する部分は同じ番号を用いて示している。

図１に示す薄膜トランジスタ１００Ａ、１００Ｂは、基板１０１の表面に形成されたベースコート１０２の上に形成されている。ここでは、薄膜トランジスタ１００Ａは、比較的高い電圧（例えば７Ｖ〜１５Ｖ）で駆動する高電圧用ＴＦＴであり、薄膜トランジスタ１００Ｂは、高電圧用ＴＦＴの駆動電圧よりも低い電圧（例えば３〜５Ｖ）で駆動する低電圧用ＴＦＴである。

薄膜トランジスタ１００Ａは、基板１０１の上に、ベースコート１０２を介して形成された半導体層１０３Ａと、半導体層１０３Ａを覆う第１および第２の絶縁層１０４、１０７と、第２の絶縁層１０７の上に設けられたゲート電極１０８Ａとを有している。第１および第２の絶縁層１０４、１０７は、薄膜トランジスタ１００Ａのゲート絶縁膜として機能する。半導体層１０３Ａは、チャネル領域１０６Ａとその両端に設けられたソースおよびドレイン領域１０５Ａとを有している。チャネル領域１０６Ａは、例えば、不純物（ボロンなど）が注入された多結晶シリコン薄膜から形成されている。不純物の濃度は、１×１０¹⁶／ｃｍ³〜１×１０¹⁸ｃｍ³の範囲で、薄膜トランジスタ１００Ａがエンハンスメント型ＴＦＴとなるように適宜選択されることが好ましい。

第２の絶縁層１０７およびゲート電極１０８Ａを覆うように、層間絶縁層１１６が形成されている。層間絶縁層１１６、第１の絶縁層１０４および第２の絶縁層１０７には、ソースおよびドレイン領域１０５Ａにそれぞれ達するコンタクトホールが形成されている。層間絶縁層１１６の上には、ソースおよびドレイン電極１１７Ａが形成されている。ソースおよびドレイン電極１１７Ａは、コンタクトホールを介して、それぞれソースおよびドレイン領域１０５Ａと接続されている。また、ゲート電極１０８Ａは、ゲート配線（図示せず）と接続されている。好ましくは、層間絶縁層１１６とソースおよびドレイン電極１１７Ａを覆うように、パッシベーション膜１１９が設けられている。

一方、薄膜トランジスタ１００Ｂは、基板１０１の上に、ベースコート１０２を介して形成された第１の絶縁層１０４の上に形成された半導体層１０３Ｂと、半導体層１０３Ｂを覆う第２の絶縁層１０７と、第２の絶縁層１０７の上に設けられたゲート電極１０８Ｂとを有している。第２の絶縁層１０７は、薄膜トランジスタ１００Ｂのゲート絶縁膜として機能する。半導体層１０３Ｂは、チャネル領域１０６Ｂとその両端に設けられたソースおよびドレイン領域１０５Ｂとを有している。チャネル領域１０６Ｂは、例えば、多結晶シリコン薄膜に不純物（ボロンなど）を注入することにより形成されている。チャネル領域１０６Ｂの不純物の濃度は、１×１０¹⁶／ｃｍ³〜５×１０¹⁷ｃｍ³の範囲で、薄膜トランジスタ１００Ａが所望のＶｔｈが得られるように適宜選択されることが好ましい。

第２の絶縁層１０７およびゲート電極１０８Ｂを覆うように、層間絶縁層１１６が形成されている。層間絶縁層１１６および第２の絶縁層１０７には、ソースおよびドレイン領域１０５Ｂにそれぞれ達するコンタクトホールが形成されている。層間絶縁層１１６の上には、ソースおよびドレイン電極１１７Ｂが形成されている。ソースおよびドレイン電極１１７Ｂは、コンタクトホールを介して、それぞれソースおよびドレイン領域１０５Ｂと接続されている。また、ゲート電極１０８Ｂは、ゲート配線（図示せず）と接続されている。好ましくは、層間絶縁層１１６とソースおよびドレイン電極１１７Ｂを覆うように、パッシベーション膜１１９が設けられている。

薄膜トランジスタを備えた装置１００は、上記構成を有しているので、異なる特性を有する少なくとも２種類の薄膜トランジスタ１００Ａ、１００Ｂを同一基板上に有する。

薄膜トランジスタ１００Ａでは、第１および第２の絶縁層１０４、１０７をゲート絶縁膜として用いているため、印加される電圧に対して従来よりも高い耐圧を有している。一方、薄膜トランジスタ１００Ｂでは、第２の絶縁層１０７のみをゲート絶縁膜として用いているため、ゲート絶縁膜の厚さが小さい。従って、従来よりも高い駆動能力が可能となっている。

好ましくは、ゲート電極１０８Ａのチャネル方向のサイズ（ゲート長Ｌ_A）は、ゲート電極１０８Ｂのチャネル方向のサイズ（ゲート長Ｌ_B）よりも大きい。これにより、薄膜トランジスタ１００Ａの信頼性をさらに向上できるとともに、薄膜トランジスタ１００Ｂの駆動能力をさらに向上できる。

薄膜トランジスタ１００Ａ、１００Ｂのゲート絶縁膜の厚さはそれぞれ適宜選択され得る。本実施形態において、薄膜トランジスタ１００Ａの駆動電圧を７〜１５Ｖ程度に設定する場合、薄膜トランジスタ１００Ａのゲート絶縁膜の厚さ（第１および第２の絶縁層１０４、１０７の厚さの合計）は、例えば２０ｎｍ以上１５０ｎｍ以下である。また、薄膜トランジスタ１００Ｂの駆動電圧を３〜５Ｖ程度に設定する場合、薄膜トランジスタ１００Ｂのゲート絶縁膜の厚さ（第２の絶縁層１０７の厚さ）は、例えば１０ｎｍ以上５０ｎｍ以下である。

本実施形態では、薄膜トランジスタ１００Ａのゲート長Ｌ_Aは、例えば３．０μｍ以上７．０μｍ以下の範囲に設定される。また、薄膜トランジスタ１００Ｂのゲート長Ｌ_Bは、ゲート長Ｌ_Aよりも小さく、例えば１．０μｍ以上５．０μｍ以下の範囲に設定される。

第１および第２半導体層１０３Ａ、１０３Ｂの厚さはそれぞれ、オフリーク電流の増加を抑制するためには１００ｎｍ以下であることが好ましく、例えば５０ｎｍである。

なお、薄膜トランジスタ１００Ａのゲート絶縁膜は２層から構成されているが（Ｎ＝２）、ゲート絶縁膜の層数は３以上であってもよい。同様に、薄膜トランジスタ１００Ｂのゲート絶縁膜は、薄膜トランジスタ１００Ａのゲート絶縁膜を構成するＮ層のうち１層または複数層を含むことができる。

次に、図面を参照しながら、薄膜トランジスタ１００Ａ、１００Ｂの製造方法を説明する。

まず、図２（ａ）に示すように、基板１０１上に、例えばＳｉＯ₂膜からなるベースコート（厚さ：例えば３００ｎｍ）１０２を形成する。ベースコート１０２の上に、アモルファス状のシリコン薄膜などの非晶質半導体膜（厚さ：例えば５０ｎｍ）１０３ａを形成する。非晶質半導体膜１０３ａは、シラン（ＳｉＨ₄）と、あらかじめＨｅ、Ｈ₂で希釈したＢ₂Ｈ₅とを混合した混合シランガス（混合比（Ｂ₂Ｈ₅／ＳｉＨ）：１０〜１００ｐｐｍ）を用いて、３００〜５００℃の温度でＰＣＶＤ法により形成することができる。非晶質半導体膜１０３ａの不純物（ボロン）濃度は、例えば１×１０¹⁶／ｃｍ³〜１×１０¹⁸ｃｍ³である。

次に、図２（ｂ）に示すように、非晶質半導体膜１０３ａをアニールして結晶化させた後、所定の形状に加工して半導体層１０３Ａを得る。非晶質半導体膜１０３ａの結晶化は、例えばエキシマレーザ等を用いた光照射によって行うことができる。得られた半導体層１０３Ａを覆うように、半導体層１０３Ａおよびベースコート１０２の上に、ＳｉＯ₂層などの第１の絶縁層１０４（厚さ：例えば１０〜１００ｎｍ）を形成する。

第１の絶縁層１０４の上に、アモルファス状のシリコン薄膜などの非晶質半導体膜（厚さ：例えば５０ｎｍ）１０３ｂを形成する。非晶質半導体膜１０３ｂは、非晶質半導体膜１０３ａと同様の方法で形成できる。このとき、非晶質半導体膜１０３ｂの不純物（ボロン）濃度（例えば１×１０¹⁶／ｃｍ³〜５×１０¹⁷ｃｍ³）は、非晶質半導体膜１０３ａの不純物濃度とは別個に制御できるので、有利である。続いて、図２（ｃ）に示すように、非晶質半導体膜１０３ｂをアニールする。ここでは、エキシマレーザ等を用いた光照射１０６により、アニールを行う。

その結果、図２（ｄ）に示すように、非晶質半導体膜１０３ｂが結晶化されて、結晶質半導体膜１０３Ｂ’が得られる。この後、図２（ｅ）に示すように、結晶質半導体膜１０３Ｂ’を所定の形状に加工することにより、半導体層１０３Ｂを形成する。これにより、下層である第１の絶縁層１０４に金属等の不純物汚染を与えることなく、半導体層１０３Ｂを形成できる。続いて、半導体層１０３Ｂを覆うように、半導体層１０３Ｂおよび第１の絶縁層１０４の上に、ＳｉＯ₂層などの第２の絶縁層（厚さ：例えば１０〜５０ｎｍ）１０７を形成する。第２の絶縁層１０７の上には、半導体層１０３Ａ、１０３Ｂのチャネル領域となる領域をそれぞれ覆うように、ゲート電極１０８Ａ、１０８Ｂを設ける。ゲート電極１０８Ａ、１０８Ｂは以下の方法で形成できる。まず、スパッタ法を用いてタングステンなどの導電膜を形成する。この後、導電膜を所定の形状に加工する。このとき、好ましくは、ゲート電極１０８Ａのゲート長Ｌ_Aがゲート電極１０８Ｂのゲート長Ｌ_Bよりも大きくなるように、導電膜を加工する。これにより、ゲート電極１０８Ａ、１０８Ｂを得る。

続いて、図２（ｆ）に示すように、ゲート電極１０８Ａ、１０８Ｂをマスクとして、半導体層１０３Ａ、１０３Ｂに不純物イオン（例えばリンイオン）１０９を注入する。これにより、半導体層１０３Ａにソースおよびドレイン領域１０５Ａ、半導体層１０３Ｂにソースおよびドレイン領域１０５Ｂが形成される。半導体層１０３Ａのうちゲート電極１０８Ａで覆われた領域は、薄膜トランジスタ１００Ａのチャネル領域１０６Ａとなり、半導体層１０３Ｂのうちゲート電極１０８Ｂで覆われた領域は、薄膜トランジスタ１００Ｂのチャネル領域１０６Ｂとなる。この後、ソースおよびドレイン領域１０５Ａ、１０５Ｂを活性化するために熱処理を行ってもよい。ここでは、窒素雰囲気中で、４００〜６００℃の温度で１〜２４０分の熱処理を行う。

次に、図２（ｇ）に示すように、第２の絶縁層１０７の上に層間絶縁層１１６を形成する。次いで、層間絶縁層１１６、第１の絶縁層１０４および第２の絶縁層１０７に、ソースおよびドレイン領域１０５Ａにそれぞれ達するコンタクトホールを形成する。また、層間絶縁層１１６および第２の絶縁層１０７に、ソースおよびドレイン領域１０５Ｂにそれぞれ達するコンタクトホールを形成する。この後、コンタクトホール内部および層間絶縁層１１６上に導電膜を堆積し、その導電膜をパターニングすることにより、ソース／ドレイン領域１０５Ａ、１０５Ｂと接続するソース／ドレイン電極１１７Ａ、１１７Ｂを形成する。最後に、ソース／ドレイン電極１１７Ａ、１１７Ｂおよび層間絶縁層１１６を覆うパッシベーション膜１１９を形成する。これにより、薄膜トランジスタ１００Ａ、１００Ｂを同一基板上に形成できる。

上記製造方法によれば、薄膜トランジスタ１００Ａのゲート絶縁膜として機能する複数の絶縁層（第１および第２の絶縁層１０４、１０７）を順次形成するプロセスの間に、ゲート電極となる金属層の形成およびエッチングを行う必要がないので、信頼性に影響する様な金属汚染を防止できる。なお、本実施形態では、上記プロセスの間に、半導体膜の形成およびエッチングを行うことにより、薄膜トランジスタ１００Ｂの半導体層１０３Ｂを設ける必要がある。しかし、半導体膜は比較的薄い為、比較的厚い金属層からゲート電極を形成する場合に比べ、オーバーエッチ時間を少なく出来る。この為、半導体膜の下層にある第１の絶縁層１０４は、オーバーエッチ時にプラズマに曝されることによる損傷が比較的少なくてすむ。従って、金属元素を含む不純物が第１の絶縁層１０４に混入することや、金属層のエッチングの際に第１の絶縁層１０４が損傷を受けることなどに起因する、薄膜トランジスタ１００Ａのゲート絶縁膜の信頼性の低下を防止できる。

上記製造方法において、薄膜トランジスタ１００Ａ、１００Ｂにおけるチャネル領域１０６Ａ、１０６Ｂの不純物濃度は、別個に制御されることが望ましい。これにより各薄膜トランジスタの用途に応じて最適なＶｔｈが得られる。

チャネル領域１０６Ａの不純物濃度は、チャネル領域１０６Ｂの不純物濃度よりも高いことが好ましい。これにより、薄膜トランジスタ１００ＡのＶｔｈを、薄膜トランジスタ１００ＢのＶｔｈよりも高くすることができる。

薄膜トランジスタ１００Ａのチャネル領域１０６Ａの不純物濃度は、例えば、ゲート長Ｌ_Aが４．０μｍのときＶｔｈが２．０Ｖ程度となるように設定される。このようにＶｔｈを十分高くすることにより、ゲート電圧が０Ｖのときにドレイン電流が流れることを防止できる。また、薄膜トランジスタ１００Ａのゲート長Ｌ_Aを比較的長く（例えば４．０μｍ程度）すると、より高い信頼性を確保できるので好ましい。

一方、薄膜トランジスタ１００Ｂのチャネル領域１０６Ｂの不純物濃度は、例えば、ゲート長Ｌ_Bが２．０μｍのときＶｔｈが１．０Ｖ程度となるように設定される。このようにＶｔｈを十分低くするとともに、ゲート絶縁膜（第２の絶縁層１０７）の厚さを小さくすると、低い駆動電圧（３〜５Ｖ）で十分な駆動能力を有する薄膜トランジスタ１００Ｂを形成できる。

この結果、薄膜トランジスタ１００Ａは、高電圧用ＴＦＴ（例えば、液晶表示装置の駆動回路用ＴＦＴなど）として好適に用いられ、薄膜トランジスタ１００Ｂは、低電圧用ＴＦＴ（例えば、液晶表示装置の機能回路用ＴＦＴなど）として好適に用いられる。

なお、薄膜トランジスタ１００Ａ、１００Ｂがボトムゲートの場合には、薄膜トランジスタ１００Ａの第１ゲート電極および薄膜トランジスタ１００Ｂの第２ゲート電極を設けた後、それらのゲート電極を覆う第１絶縁層を形成する。その後、第２ゲート電極と重なるように第２半導体層を形成する。次いで、第１絶縁層と第２半導体層との上に第２絶縁層を形成する。第２絶縁層の上には、第１ゲート電極と重なるように第１半導体層を形成する。これによりゲート絶縁膜の厚さが異なる２つのボトムゲートＴＦＴを同一基板上に形成できる。この場合でも、ゲート絶縁膜を形成する工程（第１絶縁層および第２絶縁層を形成する工程）の間に、金属層の形成およびエッチングを行わないので、信頼性の高い薄膜トランジスタを形成できる。同様に、薄膜トランジスタ１００Ａ、１００Ｂのうち、いずれか一方の薄膜トランジスタがトップゲートであり、他方がボトムゲートである場合でも、ゲート絶縁膜を形成する工程の間に第２半導体層を形成することにより、高い信頼性を有し、ゲート絶縁膜の厚さが異なる複数の薄膜トランジスタを同一基板上に形成できる。

（実施形態２）
駆動電圧に応じて異なる構成を有する複数のＴＦＴを同一基板上に備えた装置において、各ＴＦＴをさらに高性能化できれば有利である。ＴＦＴ（ｐ−Ｓｉ ＴＦＴ）を高性能化する技術は従来から開発されているが、そのような技術の一つにゲート長（Ｌ）を短くし、ゲート絶縁膜を薄膜化する等、トランジスタをより微細化する方法がある。特に、機能回路などに用いられる低電圧用ＴＦＴをさらに微細化できれば、より高機能な回路（メモリやＣＰＵなど）を同一基板上に集積できるメリットがある。

しかし、低電圧用ＴＦＴのゲート長Ｌ_Bを短くし、ゲート絶縁膜の厚さを小さくすると、チャネル層内の空乏層が広がり、実行的なゲート長が短くなる、いわゆる「短チャネル効果」が表れてくる。短チャネル効果を抑制するために、チャネル層の不純物濃度を増加させ、空乏層の広がりを抑制する方法が知られているが、チャネル層の不純物濃度を単純に増加させるとＴＦＴのしきい値電圧Ｖｔｈが増大するおそれがある。

Ｖｔｈが増大すると、３〜５Ｖ程度の低電圧で高速に駆動できなくなる。また、高速に駆動させる為に電圧を上げると、ゲート絶縁膜の厚さが小さい為に、ＴＦＴの耐圧が低下しＴＦＴが劣化しやすくなるという問題が発生する。

上記問題を解決するために、本実施形態の薄膜トランジスタを備えた装置は以下のような構成を有する。より高い駆動能力が求められる低電圧用ＴＦＴを微細化するために、ゲート長Ｌ_Bを例えば１．０μｍ以下とすると、前述したような短チャネル効果がより顕著に発生する。そこで、本実施形態では、低電圧用ＴＦＴのチャネル領域内の不純物濃度分布を精密に制御する。これにより、ゲート長Ｌ_Bを短くした場合でも、短チャネル効果を抑制しつつ、しきい値電圧Ｖｔｈを低くすることができる。

より具体的には、低電圧用ＴＦＴにおいて、複数層（２層以上）を有するチャネル領域を形成する。例えば、高い不純物濃度を有するチャネル層（第１チャネル層）とゲート絶縁膜との間に、Ｖｔｈを低くするための他のチャネル層（第２チャネル層）を設ける。第２チャネル層は、第１チャネル層に含まれる不純物の導電型と同一の導電型の不純物を、第１チャネル層の不純物濃度よりも低い不純物濃度で含んでいてもよい。または、第１チャネル層に含まれる不純物の導電型と異なる導電型の不純物を含んでいてもよい。さらに、第２チャネル層は実質的に不純物を含まない真性半導体層であってもよい。

以下、図面を参照しながら、本実施形態の薄膜トランジスタを備えた装置の構成を説明する。

図３（ｆ）は、本実施形態の装置２００における２種類の薄膜トランジスタ２００Ａ、２００Ｂを示す。薄膜トランジスタ２００Ａ、２００Ｂは、基板２０１の表面に形成されたベースコート２０２の上に形成されている。ここでは、薄膜トランジスタ２００Ａは、比較的高い電圧（例えば７Ｖ〜１５Ｖ）で駆動する高電圧用ＴＦＴであり、薄膜トランジスタ２００Ｂは、高電圧用ＴＦＴの駆動電圧よりも低い電圧（例えば３〜５Ｖ）で駆動する低電圧用ＴＦＴである。

薄膜トランジスタ２００Ａは、基板２０１の上に、ベースコート２０２を介して形成された半導体層２０３Ａと、半導体層２０３Ａを覆う第１および第２の絶縁層２０４、２０７と、第２の絶縁層２０７の上に設けられたゲート電極２０８Ａとを有している。第１および第２の絶縁層２０４、２０７は、薄膜トランジスタ２００Ａのゲート絶縁膜として機能する。半導体層２０３Ａは、チャネル領域２０６Ａとその両端に設けられたソースおよびドレイン領域２０５Ａとを有している。チャネル領域２０６Ａは、例えば、不純物（ボロンなど）が注入された多結晶シリコン薄膜から形成されている。不純物の濃度は、１×１０¹⁶／ｃｍ³〜１×１０¹⁸ｃｍ³の範囲で、薄膜トランジスタ２００Ａがエンハンスメント型ＴＦＴとなるように適宜選択することが好ましい。また、ゲート電極２０８Ａのゲート長Ｌ_Aは、好ましくは、後述する薄膜トランジスタ２００Ｂのゲート長Ｌ_Bよりも長い。

第２の絶縁層２０７およびゲート電極２０８Ａを覆うように、層間絶縁層２１６が形成されている。層間絶縁層２１６、第１の絶縁層２０４および第２の絶縁層２０７には、ソースおよびドレイン領域２０５Ａにそれぞれ達するコンタクトホールが形成されている。層間絶縁層２１６の上には、ソースおよびドレイン電極２１７Ａが形成されている。ソースおよびドレイン電極２１７Ａは、コンタクトホールを介して、それぞれソースおよびドレイン領域２０５Ａと接続されている。また、ゲート電極２０８Ａは、ゲート配線（図示せず）と接続されている。好ましくは、層間絶縁層２１６とソースおよびドレイン電極２１７Ａを覆うように、パッシベーション膜２１９が設けられている。

一方、薄膜トランジスタ２００Ｂは、ベースコート２０２の上に設けられた第１の絶縁層２０４の上に形成された半導体層２０３Ｂと、半導体層２０３Ｂを覆う第２の絶縁層２０７と、第２の絶縁層２０７の上に設けられたゲート電極２０８Ｂとを有している。第２の絶縁層２０７は、薄膜トランジスタ２００Ｂのゲート絶縁膜として機能する。半導体層２０３Ｂは、チャネル領域２０６Ｂ、チャネル領域２０６Ｂの両端に設けられたソースおよびドレイン領域２０５Ｂを有している。チャネル領域２０６Ｂは、第１チャネル層２２０Ｂと、第１チャネル層２２０Ｂの上に形成された第２チャネル層２２１Ｂとの積層構造を有している。なお、チャネル領域２０６Ｂは、２層以上の積層構造を有していてもよい。ゲート電極２０８Ｂのゲート長Ｌ_Bは、薄膜トンラジスタ２００Ａのゲート長Ｌ_Aよりも短いことが好ましく、例えば１．０μｍ以下である。チャネル領域２０６Ｂは、例えば、不純物（ボロンなど）が注入された多結晶シリコン薄膜から形成されている。第１チャネル層２２０Ｂの不純物の濃度は、例えば１×１０¹⁶／ｃｍ³〜１×１０¹⁸ｃｍ³である。短チャネル効果防止の観点から、第１チャネル層２２０Ｂの不純物濃度は比較的高く設定されることが好ましい。より好ましくは、チャネル領域２０６Ｂに広がる空乏層の幅をゲート長Ｌ_Bの約１０分の１になるように設定される。例えばゲート長Ｌ_Bを１．０μｍとする場合、不純物濃度は約１×１０¹⁷／ｃｍ³に設定することが好ましい。第２チャネル層２２１Ｂは、薄膜トランジスタ１００ＢのＶｔｈを制御できる層であればよく、その構成は特に限定されない。第２チャネル層２２１Ｂの厚さおよび不純物濃度は、薄膜トランジスタ２００ＢのＶｔｈを低く抑えることができるように制御される。第２チャネル層２２１Ｂの具体的な構成例は後述する。

第２の絶縁層２０７およびゲート電極２０８Ｂを覆うように、層間絶縁層２１６が形成されている。層間絶縁層２１６および第２の絶縁層２０７には、ソースおよびドレイン領域２０５Ｂにそれぞれ達するコンタクトホールが形成されている。層間絶縁層２１６の上には、ソースおよびドレイン電極２１７Ｂが形成されている。ソースおよびドレイン電極２１７Ｂは、コンタクトホールを介して、それぞれソースおよびドレイン領域１０５Ｂと接続されている。また、ゲート電極２０８Ｂは、ゲート配線（図示せず）と接続されている。好ましくは、層間絶縁層２１６とソースおよびドレイン電極２１７Ｂを覆うように、パッシベーション膜２１９が設けられている。

本実施形態の薄膜トランジスタを備えた装置２００は、上記構成を有しているので、異なる特性を有する少なくとも２種類の薄膜トランジスタ２００Ａ、２００Ｂを同一基板上に形成できる。薄膜トランジスタ２００Ａでは、第１および第２の絶縁層２０４、２０７をゲート絶縁膜として用いているため、ゲート絶縁膜の厚さが大きく、これにより、耐圧を向上できる。また、比較的長いゲート長Ｌ_Aを有していると、信頼性を向上できるので好ましい。一方、薄膜トランジスタ２００Ｂでは、第２の絶縁層２０７のみをゲート絶縁膜として用いている。そのためゲート絶縁膜の厚さが小さく、駆動能力を向上できる。さらに、薄膜トランジスタ２００Ｂは、ゲート長Ｌ_Bをより小さくできる点で有利である。ゲート長Ｌ_Bがより小さい場合でも、高い不純物濃度を有する第１チャネル層２２０Ｂと、Ｖｔｈを制御するための第２チャネル層２２１Ｂとを有しているので、短チャネル効果を抑制しながら、Ｖｔｈを低くできる。これにより、薄膜トランジスタ２００Ｂをさらに微細化できる。

このように、チャネル領域２０６Ａ、第１チャネル層２２０Ｂ、および第２チャネル層２２１Ｂの不純物濃度をそれぞれ別個に制御でき、かつ、第１および第２チャネル層２２０Ｂ、２２１Ｂの厚さを別個に制御できるため、各薄膜トランジスタの用途に応じて最適なＶｔｈが得られる。例えば、薄膜トランジスタ２００ＡのＶｔｈを、薄膜トランジスタ２００ＢのＶｔｈよりも高くすることができる。薄膜トランジスタ２００Ａは、高電圧用ＴＦＴ（例えば、液晶表示装置の駆動回路用ＴＦＴなど）として、薄膜トランジスタ２００Ｂは、低電圧用ＴＦＴ（例えば、液晶表示装置の機能回路用ＴＦＴなど）として用いることができる。特に薄膜トランジスタ２００Ｂは、より微細な構造を有するため、より高機能な回路（メモリ、ＣＰＵなど）を集積する場合に有利である。

好ましくは、高電圧用ＴＦＴとして用いられる薄膜トランジスタ２００Ａのチャネル領域２０６Ａの不純物濃度は、例えば、ゲート長Ｌ_Aが４．０μｍのときＶｔｈが２．０Ｖ程度となるように設定される。このように、薄膜トランジスタ２００Ａは高いＶｔｈを有するため、ゲート電圧が０Ｖのときにドレイン電流が流れることを防止できる。また、薄膜トランジスタ２００Ａのゲート長Ｌ_Aが比較的長い（例えば４．０μｍ程度）こと、およびゲート絶縁膜が２層（第１および第２の絶縁層２０４、２０７）で形成され、比較的厚いことから、薄膜トランジスタ２００Ａは、耐圧に優れ、高い信頼性を有する。

一方、低電圧用ＴＦＴとして用いられる薄膜トランジスタ２００Ｂでは、ゲート長Ｌ_Bが比較的短いので、駆動能力を向上できるとともに、低電圧用ＴＦＴのサイズを微細化できる。また、チャネル領域２０６Ｂのうち第１チャネル層（下層）２２０Ｂの不純物濃度は比較的高く設定されるので、ゲート長Ｌ_Bを小さくするために生じる短チャネル効果を効果的に抑制できる。さらに、チャネル領域２０６Ｂのうち第２チャネル層（上層）２２１Ｂの不純物濃度、不純物の種類（導電型など）、厚さ等を制御することにより、低電圧用ＴＦＴのＶｔｈを所定の低い電圧に制御できる。

薄膜トランジスタ２００Ｂにおける半導体層２０３Ｂの厚さは、オフリーク電流の増加を抑制するためには１００ｎｍ以下であることが好ましい。本実施形態では、半導体層２０３Ｂの厚さ（第１および第２チャネル層２２０Ｂ、２２１Ｂの合計厚さ）は、例えば５０ｎｍである。

薄膜トランジスタ２００Ｂにおける第２チャネル層２２１Ｂの具体的な構成を以下に例示する。第２チャネル層２２１Ｂが以下のいずれの構成を有していても、薄膜トランジスタ２００ＢのＶｔｈを所望の値に設定できる。いずれの構成を採用するかは、薄膜トランジスタ２００Ｂに要求される特性に応じて適宜決定できる。

＜構成Ａ＞第２チャネル層２２１Ｂは、第１チャネル層２２０Ｂに含まれる不純物の導電型と異なる導電型の不純物を有することができる。例えば、第１チャネル層２２０Ｂにｐ型不純物であるボロン、第２チャネル層２２１Ｂにｎ型不純物であるリンを含む。第２チャネル層２２１Ｂに含まれる不純物の濃度が十分高くすることにより、薄膜トランジスタ２００ＢのＶｔｈを低く制御できる。このとき、第１チャネル層２２０Ｂの不純物濃度と第２チャネル層２２１Ｂの不純物濃度とを別個に制御できるため、Ｖｔｈを制御しやすい。ただし、チャネル領域２０６Ｂのうちキャリアが流れる領域(ゲート絶縁膜２０７とチャネル領域２０６Ｂとの界面付近)において、不純物濃度が高くなるため、薄膜トランジスタ２００Ｂを動作するときに不純物散乱効果によりキャリアの移動度が低くなるという問題が生じるおそれもある。このため、第１チャネル層２２０Ｂの厚さを大きくするとともに、第２チャネル層２２１Ｂの不純物濃度を可能な範囲で低く抑えることが望ましい。

＜構成Ｂ＞代わりに、第２チャネル層２２１Ｂは真性半導体層であってもよい。この場合、第２チャネル層２２１Ｂは不純物を実質的に含まないので、薄膜トランジスタ２００ＢのＶｔｈを低くできる。また、上記方法と比べて、キャリアが流れるチャネル領域(ゲート絶縁膜２０７とチャネル領域２０６Ｂの界面)に不純物が含まれないため、不純物散乱効果によりキャリアの移動度が低くなるという現象は生じない。この構成では、第２チャネル層２２１Ｂの厚さを変えることにより、Ｖｔｈを制御することができる。

＜構成Ｃ＞また、第２チャネル層２２１Ｂは、第１チャネル層２２０Ｂに含まれる不純物の導電型と同一の導電型を示す不純物を含む層であってもよい。例えば、第１チャネル層２２０Ｂおよび第２チャネル層２２１Ｂはｐ型不純物であるボロンを含んでいてもよい。なお、不純物の種類は異なっていてもよい。典型的には、第２チャネル層２２１Ｂの不純物濃度と第１チャネル層２２０Ｂの不純物濃度とは異なっている。第２チャネル層２２１Ｂの不純物濃度が第１チャネル層２２０Ｂの不純物濃度よりも低いと、薄膜トランジスタ２００ＢのＶｔｈを低くできるので好ましい。この構成では、ゲート絶縁膜２０７とチャネル領域２０６Ｂとの界面における不純物濃度は低いので、不純物散乱効果によってキャリアの移動度が低くなるという問題はあまり顕著に現れない。

なお、第２チャネル層が構成ＢまたはＣを有する場合、薄膜トランジスタ２００ＢのＶｔｈは、ゲート絶縁膜２０７とチャネル領域２０６Ｂとの界面のトラップ準位密度および第２チャネル層２２１Ｂのトラップ準位密度によって決まるＶｔｈよりも低くならない。従って、制御できるＶｔｈに限界がある点に留意する必要がある。

次に、構成Ａ〜Ｃのいずれかを有する第２チャネル層２２１Ｂの厚さ（ｔ₂₂₁）と第１チャネル層２２０Ｂの厚さ（ｔ₂₂₀）の関係を説明する。第１チャネル層２２０Ｂの厚さｔ₂₂₀に対して第２チャネル層２２１Ｂの厚さｔ₂₂₁を大きくしすぎると、空乏層幅を抑制する効果があまり得られない。そのため、第１チャネル層２２０Ｂの厚さｔ₂₂₀に対する第２チャネル層２２１Ｂの厚さｔ₂₂₁の比（ｔ₂₂₁／ｔ₂₂₀）は２より小さいことが好ましい。一方、第１チャネル層２２０Ｂの厚さに対して第２チャネル層２２１Ｂの厚さが小さすぎると、Ｖｔｈを十分に低く制御できなくなるため、厚さの比（ｔ₂₂₁／ｔ₂₂₀）は０．１以上であることが好ましい。

なお、第２チャネル層２２１Ｂの構成は、上記構成Ａ〜Ｃに限定されず、第２チャネル領域２０６Ｂの不純物濃度に所定の分布を与えることにより、第１チャネル層２２０ＢのＶｔｈを制御できる構成を有していればよい。また、第１および第２チャネル層２２０Ｂ、２２１Ｂは、それぞれ積層構造を有していてもよい。

薄膜トランジスタ２００Ｂのゲート長Ｌ_Bをさらに短くする場合、空乏層幅を抑制するために、第１チャンネル層２２０Ｂの不純物濃度をさらに高濃度にする必要がある。その場合でも、構成Ａ〜Ｃのいずれかを有する第２チャネル層２２１Ｂの不純物濃度や厚さなどを制御することにより、所望のＶｔｈが得られる。

薄膜トランジスタ２００Ａ、２００Ｂは、例えば以下の方法で製造することができる。

まず、基板２０１上に、例えばＳｉＯ₂膜からなるベースコート（厚さ：例えば３００ｎｍ）２０２を形成する。ベースコート２０２の上に、半導体層２０３Ａを形成する。半導体層２０３Ａは、図２（ａ）を参照しながら説明した半導体層１０３Ａを形成する方法と同様の方法で形成できる。得られた半導体層２０３Ａを覆うように、半導体層２０３Ａおよびベースコート２０２の上に、ＳｉＯ₂層などの第１の絶縁層２０４（厚さ：例えば１０〜８０ｎｍ）を形成する。

第１の絶縁層２０４の上に、アモルファス状のシリコン薄膜などの非晶質半導体膜２３０ｂおよび非晶質半導体膜２４０ｂを順に形成する（図３（ａ））。これらの非晶質半導体膜２３０ｂ、２４０ｂの厚さの合計は、例えば５０ｎｍである。

非晶質半導体膜２３０ｂは、図２（ａ）を参照しながら説明した非晶質半導体膜１０３ａの形成方法と同様の方法で形成できる。非晶質半導体膜２３０ｂの不純物（ボロン）濃度は、例えば１×１０¹⁶／ｃｍ³〜１×１０¹⁸ｃｍ³である。前述したように、非晶質半導体膜２０３ｂの不純物濃度は、薄膜トランジスタ２００Ｂにおいて、チャネル領域内に広がる空乏層の幅をゲート長Ｌ_Bの約１０分の１になるように設定することが望ましく、例えばゲート長Ｌ_Bを１．０μｍとする場合、不純物濃度は約１×１０¹⁷／ｃｍ³に設定することが好ましい。

一方、非晶質半導体膜２４０ｂは以下に説明する方法で形成できる。形成方法は、形成しようとする第２チャネル層２２１Ｂの構成（上記構成Ａ〜Ｃ）によって異なる。

構成Ａの第２チャネル層２２１Ｂを形成しようとする場合、非晶質半導体膜２４０ｂとして、非晶質半導体膜２３０ｂの不純物の導電型（ここではｐ型）と反対の導電型を示す不純物（例えば、リンなどのｎ型不純物）を含む非晶質シリコン膜を、例えば、シラン（ＳｉＨ₄）と、あらかじめＨｅ、Ｈ₂で希釈したＢ₂Ｈ₅とを混合した混合シランガス（混合比（Ｂ₂Ｈ₅／ＳｉＨ）：１〜２００ｐｐｍ）を用いて、３００〜５００℃の温度でＰＣＶＤ法により形成することができる。非晶質半導体膜２４０ｂの不純物（リン）濃度は、例えば２×１０¹⁶／ｃｍ³〜２×１０¹⁸ｃｍ³である。非晶質半導体膜２２０ｂの厚さは、例えば、非晶質半導体膜２３０ｂ、２４０ｂの合計厚さ（例えば５０ｎｍ）の約１／５（１０ｎｍ）である。

構成Ｂの第２チャネル層２２１Ｂを形成しようとする場合には、非晶質半導体膜２４０ｂとして、不純物を実質的に含まない（不純物濃度が実質的にゼロである）非晶質シリコン膜を、３００〜５００℃の温度で、シランガスを用いてＰＣＶＤ法により形成できる。本実施形態では、第２チャネル層２２１Ｂの厚さを１５ｎｍとすることにより、Ｖｔｈを十分低くできた。

さらに、構成Ｃの第２チャネル層２２１Ｂを形成しようとする場合には、非晶質半導体膜２４０ｂとして、非晶質半導体膜２３０ｂの不純物の導電型と同一の導電型を示す不純物を含む非晶質シリコン膜を形成してもよい。ただし、非晶質シリコン膜の不純物濃度は、非晶質半導体膜２３０ｂの不純物濃度よりも低い。このような非晶質シリコン膜は、シラン（ＳｉＨ₄）と、あらかじめＨｅ、Ｈ₂で希釈したＢ₂Ｈ₅とを混合した混合シランガス（混合比（Ｂ₂Ｈ₅／ＳｉＨ）：１〜５０ｐｐｍ）を用いて、３００〜５００℃の温度でＰＣＶＤ法により形成することができる。非晶質半導体膜２４０ｂの不純物（ボロン）濃度は、例えば１×１０¹⁵／ｃｍ³〜１×１０¹⁷ｃｍ³である。非晶質半導体膜２４０ｂの厚さは、例えば非晶質半導体膜２３０ｂ、２４０ｂの合計厚さ（例えば５０ｎｍ）の約１／５（１０ｎｍ）である。本実施形態では、第２チャネル層２２１Ｂの不純物濃度（例えばボロンの濃度）を、１×１０¹⁵／ｃｍ³〜１×１０¹⁷／ｃｍ³とし、第２チャネル層２２１Ｂの厚さを１０ｎｍ以下とすることにより、Ｖｔｈを十分低くできた。

非晶質半導体膜２４０ｂを形成した後、図３（ｂ）に示すように、非晶質半導体膜２３０ｂ、２４０ｂをアニールする。ここでは、エキシマレーザ等を用いた光照射２０６により、アニールを行う。

その結果、図３（ｃ）に示すように、非晶質半導体膜２３０ｂ、２４０ｂが結晶化されて、結晶質半導体膜２３０Ｂ’、２４０Ｂ’が得られる。この後、図３（ｄ）に示すように、結晶質半導体膜２３０Ｂ’、２４０Ｂ’を所定の形状に加工することにより、第１層２３０Ｂおよび第２層２４０Ｂの積層構造を有する半導体層２０３Ｂが得られる。続いて、半導体層２０３Ｂを覆うように、半導体層２０３Ｂおよび第１の絶縁層２０４の上に、ＳｉＯ₂層などの第２の絶縁層（厚さ：例えば１０〜５０ｎｍ）２０７を形成する。第２の絶縁層２０７の上には、半導体層２０３Ａ、２０３Ｂのチャネル領域となる領域をそれぞれ覆うように、ゲート電極２０８Ａ、２０８Ｂを設ける。ゲート電極２０８Ａ、２０８Ｂは以下の方法で形成できる。まず、スパッタ法を用いてタングステンなどの導電膜を形成する。この後、導電膜を所定の形状に加工する。このとき、ゲート電極２０８Ａのチャネル方向のサイズ（ゲート長Ｌ_A）がゲート電極２０８Ｂのチャネル方向のサイズ（ゲート長Ｌ_B）よりも大きくなるように、導電膜を加工する。これにより、ゲート電極２０８Ａ、２０８Ｂを得る。

続いて、図３（ｅ）に示すように、ゲート電極２０８Ａ、２０８Ｂをマスクとして、半導体層２０３Ａ、２０３Ｂに不純物イオン（例えばリンイオン）２０９を注入する。これにより、半導体層２０３Ａにソースおよびドレイン領域２０５Ａ、半導体層２０３Ｂにソースおよびドレイン領域２０５Ｂが形成される。半導体層２０３Ａのうちゲート電極２０８Ａで覆われた領域は、薄膜トランジスタ２００Ａのチャネル領域２０６Ａとなる。また、半導体層２０３Ｂの第１層２３０Ｂのうちゲート電極２０８Ｂで覆われた領域は、薄膜トランジスタ２００Ｂの第１チャネル層２２０Ｂとなる。半導体層２０３Ｂの第２層２４０Ｂのうちゲート電極２０８Ｂで覆われた領域は、薄膜トランジスタ２００Ｂの第２チャネル層２２１Ｂとなる。これにより、第１および第２チャネル層２２０Ｂ、２２１Ｂからなるチャネル領域２０６Ｂが形成される。

この後、ソースおよびドレイン領域２０５Ａ、２０５Ｂを活性化するために熱処理を行ってもよい。

ここでは、窒素雰囲気中で、４００〜６００℃の温度で１〜２４０分の熱処理を行う。

次に、図３（ｆ）に示すように、第２の絶縁層２０７の上に層間絶縁層２１６を形成する。次いで、層間絶縁層２１６、第１の絶縁層２０４および第２の絶縁層２０７に、ソースおよびドレイン領域２０５Ａにそれぞれ達するコンタクトホールを形成する。また、層間絶縁層２１６および第２の絶縁層２０７に、ソースおよびドレイン領域２０５Ｂにそれぞれ達するコンタクトホールを形成する。この後、コンタクトホール内部および層間絶縁層２１６上に導電膜を堆積し、その導電膜をパターニングすることにより、ソース／ドレイン領域２０５A、２０５Ｂと接続するソース／ドレイン電極２１７Ａ、２１７Ｂを形成する。最後に、ソース／ドレイン電極２１７Ａ、２１７Ｂおよび層間絶縁層２１６を覆うパッシベーション膜２１９を形成する。これにより、薄膜トランジスタ２００Ａ、２００Ｂを同一基板上に形成できる。

なお、薄膜トランジスタ２００Ｂのチャネル領域２０６Ｂの形成方法は上記方法に限定されない。例えば、イオンドープ法などにより、所望の不純物濃度分布を有するチャネル領域２０６Ｂを形成してもよい。しかし、イオンドープ法などによると、得られる不純物濃度分布は、膜厚方向に対してガウス分布のような濃度分布になりやすいので、上記構成Ａ〜Ｃのチャネル領域２０６Ｂを形成するのは困難な場合がある。従って、上述したようなＰＣＶＤ法によって複数の半導体膜を順次形成する方法を用いることが好ましい。

本実施形態では、低電圧用ＴＦＴ（薄膜トランジスタ２００Ｂ）のチャネル領域２０６Ｂは、不純物濃度の異なる複数のチャネル層から構成されているが、本発明はこの構成に限定されない。高電圧用ＴＦＴ（薄膜トランジスタ２００Ｂ）の駆動電圧によっては、高電圧用ＴＦＴのチャネル層２０６Ａも複数のチャネル層を有してもよい。

薄膜トランジスタ２００Ａ、２００Ｂにおける各半導体層２０３Ａ、２０３Ｂの不純物の種類や導電型は適宜選択できる。例えば、本実施形態では、ソースおよびドレイン領域２０５Ａ、２０５Ｂの形成の際に不純物としてリンを注入しｎ型薄膜トランジスタを形成したが、ｐ型不純物を注入することによりｐ型薄膜トランジスタを形成することができる。また、第１および第２の絶縁層２０４、２０７の厚さ、ゲート長Ｌ_A、Ｌ_Bなどは上記の数値に限定されず、各薄膜トランジスタ２００Ａ、２００Ｂに要求されるＶｔｈや信頼性などに応じて適宜選択される。これらの値の好適な範囲は、例えば実施形態１で説明した範囲と同様である。

以下に、図面を参照しながら、本発明の薄膜トランジスタを備えた装置の他の態様を例示する。

本発明の薄膜トランジスタを備えた装置３００は、図６（ａ）に示すように、比較的高い駆動電圧を有する高電圧用薄膜トランジスタ３００Ａおよび高電圧用薄膜トランジスタの駆動電圧よりも低い駆動電圧を有する低電圧用薄膜トランジスタ３００Ｂを同一基板上に有している。高電圧用薄膜トランジスタ３００Ａは、第１半導体層３４Ａ、第１ゲート電極３６Ａおよびそれらの間に位置する第１ゲート絶縁膜３５、４５を有している。第１ゲート絶縁膜は、２以上の絶縁層（例えばＮ層：Ｎは２以上の整数）を含んでいる。一方、低電圧用薄膜トランジスタ３００Ｂは、第２半導体層３４Ｂ、第２ゲート電極３６Ｂおよびそれらの間に位置する第２ゲート絶縁膜４５を有している。第２ゲート絶縁膜は、第１ゲート絶縁膜を構成する絶縁層３５、４５のうち少なくとも１層（例えば、Ｎ層のうちのＭ層：ＭはＮより小さい整数）の絶縁層４５を含んでいる。第２半導体層３４Ｂは、第１ゲート絶縁膜を構成する絶縁層のうち他の層（すなわち第２ゲート絶縁膜に含まれていない絶縁層３５）と、第２ゲート絶縁膜４５との間に形成されている。

本発明では、高電圧用薄膜トランジスタ３００Ａの第１ゲート絶縁膜を構成する複数の絶縁層３５、４５の間に、低電圧用薄膜トランジスタ３００Ｂの第２半導体層３４Ｂが設けられていることが重要である。これにより、高電圧用薄膜トランジスタ３００Ａのゲート絶縁膜の厚さを低電圧用薄膜トランジスタ３００Ｂのゲート絶縁膜の厚さよりも大きくできる。また、高電圧用薄膜トランジスタ３００Ａにおける第１ゲート絶縁膜の厚さ、および低電圧用薄膜トランジスタ３００Ｂにおける第２ゲート絶縁膜の厚さをそれぞれ精確に制御できるので、各薄膜トランジスタ３００Ａ、３００Ｂの特性（Ｖｔｈ、耐圧など）を用途に応じて変えることができる。

上記高電圧用薄膜トランジスタ３００Ａおよび低電圧用薄膜トランジスタ３００Ｂは、トップゲートであってもよいし、ボトムゲートであってもよい。また、いずれか一方がトップゲートであり、他方がボトムゲートであってもよい。低電圧用薄膜トランジスタ３００Ｂがトップゲートであれば、図６（ａ）または（ｃ）に示すように、第２半導体層３４Ｂは、第１ゲート絶縁膜を構成するＮ層のうち第２ゲート絶縁膜に含まれない絶縁層３５の上に形成される。これに対し、低電圧用薄膜トランジスタ３００Ｂがボトムゲートであれば、図６（ｂ）または（ｄ）に示すように、第２半導体層３４Ｂは、第２ゲート絶縁膜を構成する絶縁層３５の上に形成される。

本発明によれば、特性の異なる複数の薄膜トランジスタを同一基板上に備えた、高性能で信頼性の高い装置を提供できる。また、本発明によれば、そのような装置を簡便に製造できる。

本発明は、アクティブマトリクス基板、アクティブマトリクス基板を用いた表示装置（液晶表示装置、有機ＥＬ表示装置など）に好適に適用できる。特に、液晶表示部を駆動できる高電圧用ＴＦＴと、ロジック等の機能回路を高速で駆動できる低電圧用ＴＦＴとを同一基板上に備えた周辺回路一体型液晶表示装置に適用すると、有利である。

本発明による実施形態１における薄膜トランジスタを備えた装置を模式的に示す断面図である。 （ａ）〜（ｇ）は、図１の装置の製造方法を説明するための断面工程図である。 （ａ）〜（ｆ）は、本発明による実施形態２における薄膜トランジスタを備えた装置の製造方法を説明するための断面工程図である。 （ａ）〜（ｆ）は、従来の薄膜トランジスタの製造方法を説明するための断面工程図である。 （ａ）〜（ｃ）は、従来の薄膜トランジスタの製造方法を説明するための断面工程図である。 （ａ）〜（ｄ）は、本発明による薄膜トランジスタを備えた装置の構成を説明するための図である。

符号の説明

１００Ａ、２００Ａ、３００Ａ 高電圧用薄膜トランジスタ
１００Ｂ、２００Ｂ、３００Ｂ 低電圧用薄膜トランジスタ
１０１、２０１、３１ 基板
１０２、２０２ ベースコート
１０３Ａ、１０３Ｂ、２０３Ａ、２０３Ｂ、３４Ａ、３４Ｂ 半導体層
１０４、２０４、１０７、２０７、３５、４５ 絶縁層
１０５Ａ、１０５Ｂ、２０５Ａ、２０５Ｂ ソースおよびドレイン領域
１０６Ａ、１０６Ｂ、２０６Ａ、２０６Ｂ チャネル領域
１０８Ａ、１０８Ｂ、２０８Ａ、２０８Ｂ、３６Ａ、３６Ｂ ゲート電極
１１６、２１６ 層間絶縁層
１１９、２１９ パッシベーション膜
２２０Ｂ、２２１Ｂ チャネル層
１１７Ａ、１１７Ｂ、２１７Ａ、２１７Ｂ ソースおよびドレイン電極

Claims (22)

1. 同一基板上に形成された高電圧用薄膜トランジスタおよび低電圧用薄膜トランジスタを含む複数のトランジスタを備えた装置であって、
   前記高電圧用薄膜トランジスタは、Ｎ層（Ｎは２以上の整数）の絶縁層を含む第１ゲート絶縁膜と、前記第１ゲート絶縁膜を介して対向する第１半導体層および第１ゲート電極とを有し、
   前記低電圧用薄膜トランジスタは、前記Ｎ層の絶縁層のうちの少なくともＭ層（Ｍは1以上でＮより小さい整数）の絶縁層を含む第２ゲート絶縁膜と、前記第２ゲート絶縁膜を介して対向する第２半導体層および第２ゲート電極とを有し、
   前記第２半導体層は、前記Ｎ層の絶縁層のうちで前記第２ゲート絶縁膜に含まれていない絶縁層と前記第２ゲート絶縁膜とによって挟まれている、装置。
2. 前記第１ゲート電極のチャネル方向のサイズは、前記第２ゲート電極のチャネル方向のサイズよりも長い、請求項１に記載の装置。
3. 前記第１半導体層は、第１導電型の不純物を第１濃度で含む第１チャネル領域を有しており、前記第２半導体層は第２チャネル領域を有し、前記第２チャネル領域は前記第１導電型の不純物を第２濃度で含むチャネル層を含む、請求項１または２に記載の装置。
4. 前記第１チャネル領域における前記第１濃度は、前記第２チャネル領域の前記チャネル層における前記第２濃度と異なる、請求項３に記載の装置。
5. 前記第１チャネル領域における前記第１濃度は、前記第２チャネル領域の前記チャネル層における前記第２濃度よりも高い、請求項４に記載の装置。
6. 前記第２チャネル領域は、前記チャネル層と前記第２ゲート絶縁膜との間に形成された他のチャネル層をさらに有する、請求項３または４のいずれかに記載の装置。
7. 前記他のチャネル層は、前記第１導電型と異なる第２導電型の不純物を含み、前記他のチャネル層の前記第２導電型の不純物の濃度は、前記チャネル層における前記第２濃度よりも高い、請求項６に記載の装置。
8. 前記第１導電型はｎ型、前記第２導電型はｐ型であり、前記チャネル層の前記第１導電型の不純物はボロンであり、前記他のチャネル層の前記第２導電型の前記不純物はリンであり、前記チャネル層の前記第２濃度は１×１０¹⁶／ｃｍ³以上１×１０¹⁸／ｃｍ³以下である、請求項７に記載の装置。
9. 前記他のチャネル層は前記第１導電型の不純物を含み、前記他のチャネル層の前記第１導電型の不純物の濃度は、前記チャネル層の前記第２濃度よりも低い、請求項６に記載の装置。
10. 前記第１導電型はｐ型であり、前記チャネル層の前記第１導電型の不純物はボロンである、請求項３から９のいずれかに記載の装置。
11. 前記他のチャネル層は真性半導体である、請求項６に記載の装置。
12. 前記第２ゲート電極のチャネル方向のサイズは１．０μｍ以下である、請求項１から４および６から１１のいずれかに記載の装置。
13. 前記他のチャネル層の厚さの前記チャネル層の厚さに対する比（他のチャネル層の厚さ／チャネル層の厚さ）は、０．１以上であり、かつ２よりも小さい、請求項６から１２のいずれかに記載の装置。
14. Ｎ層（Ｎは２以上の整数）の絶縁層を含む第１ゲート絶縁膜と、前記第１ゲート絶縁膜を介して対向する第１半導体層および第１ゲート電極とを有する高電圧用薄膜トランジスタ、および
    前記Ｎ層の絶縁層のうちの少なくともＭ層（Ｍは１以上でＮより小さい）の絶縁層を含む第２ゲート絶縁膜と、前記第２ゲート絶縁膜を介して対向する第２半導体層および第２ゲート電極とを有する低電圧用薄膜トランジスタ
    を含む複数のトランジスタを備えた装置の製造方法であって、
    前記製造方法は、
    （ａ）前記高電圧用薄膜トランジスタが形成されるべき領域に前記第１半導体層を形成する工程と、
    （ｂ）前記低電圧用薄膜トランジスタが形成されるべき領域に前記第２半導体層を形成する工程と、
    （ｃ）前記高電圧用および低電圧用薄膜トランジスタが形成されるべき領域に前記Ｎ層の絶縁層を形成する工程
    を包含し、
    前記工程（ｃ）は、
    （ｃ１）前記Ｎ層のうちで前記第２ゲート絶縁膜に含まれていない絶縁層を形成する工程と、
    （ｃ２）前記Ｍ層の絶縁層を形成する工程と
    を含んでおり、
    前記工程（ｂ）は、前記工程（ｃ１）および工程（ｃ２）の間に実行される、製造方法。
15. （ｄ）前記高電圧用薄膜トランジスタが形成されるべき領域に前記第１ゲート電極を設ける工程と、
    （ｅ）前記低電圧用薄膜トランジスタが形成されるべき領域に前記第２ゲート電極を設ける工程と
    をさらに包含し、前記第１ゲート電極のチャネル方向のサイズが前記第２ゲート電極のチャネル方向のサイズよりも長くなるように、前記第１および第２ゲート電極が設けられる、請求項１４に記載の製造方法。
16. 前記工程（ａ）は、第１導電型の不純物を第１濃度で含む第１シリコン膜を形成する工程を含み、前記工程（ｂ）は、
    （ｂ１）前記第１導電型の不純物を、前記第１濃度と異なる第２濃度で含む第２シリコン膜を形成する工程
    を含む、請求項１４または１５に記載の製造方法。
17. 前記工程（ｂ）は、
    （ｂ２）他のシリコン膜を形成する工程
    をさらに含み、前記工程（ｂ２）は、前記工程（ｂ１）と前記工程（ｃ２）との間に実行される、請求項１６に記載の製造方法。
18. 前記他のシリコン膜は、前記第２濃度よりも低い濃度で、前記第１導電型の不純物を含む、請求項１７に記載の製造方法。
19. 前記他のシリコン膜は、前記第２濃度よりも高い濃度で、前記第１導電型と異なる第２導電型の不純物を含む、請求項１７に記載の製造方法。
20. 前記他のシリコン膜は、実質的に不純物を含まない、請求項１７に記載の製造方法。
21. 高電圧用薄膜トランジスタおよび低電圧用薄膜トランジスタを含む複数の薄膜トランジスタを備えた装置の製造方法であって、
    前記高電圧用薄膜トランジスタが形成されるべき領域に形成された第１半導体層と、前記第１半導体層を覆う第１絶縁層とを有する基板を用意する工程と、
    前記低電圧用薄膜トランジスタが形成されるべき領域において、前記第１絶縁層の上に第２半導体層を形成する工程と、
    前記第１絶縁層および前記第２半導体層の上に第２絶縁層を形成する工程と、
    前記第２絶縁層の上に、第１ゲート電極および第２ゲート電極を設ける工程であって、前記第１ゲート電極は前記第１半導体層のうちチャネル領域となる領域を覆うように形成され、前記第２ゲート電極は前記第２半導体層のうちチャネル領域となる領域を覆うように形成される、工程と、
    前記第１および第２ゲート電極をそれぞれマスクとして、前記第１半導体層および前記第２半導体層に不純物元素をドープする工程と
    を包含する、製造方法。
22. 前記第２半導体層を形成する工程は、
    前記第１絶縁層の上にシリコン膜を形成する工程と、
    前記シリコン膜の上に他のシリコン膜を形成する工程と、
    前記シリコン膜および前記他のシリコン膜をパターニングする工程と
    を含む、請求項２１に記載の製造方法。

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