JP2015167262A

JP2015167262A - 半導体装置の製造方法

Info

Publication number: JP2015167262A
Application number: JP2015124710A
Authority: JP
Inventors: 貴昭金子; Takaaki Kaneko; 尚也井上; Hisaya Inoue; 林　喜宏; Yoshihiro Hayashi; 喜宏林
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2015-06-22
Filing date: 2015-06-22
Publication date: 2015-09-24
Anticipated expiration: 2031-12-14
Also published as: JP6072858B2

Abstract

【課題】同一の配線層に互いに異なる半導体層を有するトランジスタを形成する場合において、２つの半導体層が接触することを防止する。【解決手段】層間絶縁膜１２４を形成する。次いで層間絶縁膜１２４に、第１ゲート電極２１０及び第２ゲート電極３１０を埋め込む。次いで、層間絶縁膜１２４上、第１ゲート電極２１０上、及び第２ゲート電極３１０上に、拡散防止膜１４２を形成する。次いで、第１ゲート電極２１０上の拡散防止膜１４２上に、第１半導体層２３０を形成する。次いで、第１半導体層２３０の上面上及び側面上、ならびに拡散防止膜１４２上に、被覆絶縁膜１４６を形成する。次いで、被覆絶縁膜１４６上に半導体膜３３４を形成する。ついで、半導体膜３３４を選択的に除去して第２ゲート電極上に位置する部分を残すことにより、第２半導体層３３０を形成する。【選択図】図１

Description

本発明は、配線層にトランジスタを有する半導体装置及び半導体装置の製造方法に関する。

特許文献１には、配線層中に半導体膜を形成し、この半導体膜及び配線層の配線を用いてトランジスタを形成することが記載されている。このトランジスタでは、半導体膜の下に位置する配線をゲート電極として使用し、かつ、配線層間の拡散防止膜をゲート絶縁膜として使用している。

特開２０１０−１４１２３０号公報

回路設計の自由度を上げるには、同一層に複数種類のトランジスタを形成することが好ましい。トランジスタの種類を変えるためには、チャネルとなる半導体層の種類を変えるのが好ましい。しかし、同一層に複数種類の半導体層を形成しようとした場合、これら複数の半導体層が成膜時に互いに接触すると、これら半導体層の特性が変わる恐れがある。

本発明によれば、第１配線層、及び前記第１配線層上に位置する第２配線層を含む多層配線層と、
前記第１配線層を用いて形成された第１トランジスタ及び第２トランジスタと、
を備え、
前記第１トランジスタは、
前記第１配線層に埋め込まれた第１ゲート電極と、
前記第１ゲート電極上に位置する第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に位置する第１半導体層と、
前記第２配線層の下に位置し、前記第１半導体層の上面及び側面を覆う被覆絶縁膜と、
を備え、
前記第２トランジスタは、
前記第１配線層に埋め込まれた第２ゲート電極と、
前記第２ゲート電極上に位置する第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に位置し、少なくとも一部が前記被覆絶縁膜より上に位置しており、前記第１半導体層とは異なる材料からなる第２半導体層と、
を備える半導体装置が提供される。

本発明によれば、前記第１層間絶縁膜に、第１ゲート電極及び第２ゲート電極を埋め込む工程と、
前記第１ゲート電極上に、第１ゲート絶縁膜及び第１半導体層を形成する工程と、
前記第１半導体層の上面上及び側面上に被覆絶縁膜を形成する工程と、
前記被覆絶縁膜上及び前記第２ゲート電極上に第２半導体層を形成する工程と、
前記第２半導体層を選択的に除去して、前記第２半導体層のうち前記第２ゲート電極上に位置する部分を残す工程と、
を備える半導体装置の製造方法が提供される。

本発明によれば、第１半導体層と第２半導体層が接触することを防止できるため、第１トランジスタ及び第２トランジスタの特性が変化することを抑制できる。

第１の実施形態に係る半導体装置の構成を示す断面図である。図１に示した第１トランジスタ２００の平面図である。図１に示した半導体装置の製造方法を示す断面図である。図１に示した半導体装置の製造方法を示す断面図である。図１に示した半導体装置の製造方法を示す断面図である。図１に示した半導体装置の製造方法を示す断面図である。図１に示した半導体装置の製造方法を示す断面図である。第２の実施形態に係る半導体装置の構成を示す断面図である。第３の実施形態に係る半導体装置の構成を示す断面図である。第４の実施形態に係る半導体装置の構成を示す断面図である。第５の実施形態に係る半導体装置の製造方法を示す断面図である。第５の実施形態に係る半導体装置の製造方法を示す断面図である。第５の実施形態に係る半導体装置の製造方法を示す断面図である。第５の実施形態に係る半導体装置の製造方法を示す断面図である。第６の実施形態に係る半導体装置の構成を示す断面図である。第６の実施形態に係る半導体装置の製造方法を示す断面図である。第７の実施形態に係る半導体装置の構成を示す断面図である。第８の実施形態に係る半導体装置の構成を示す平面図である。図１８に示した半導体装置の回路図である。第９の実施形態に係る半導体装置の構成を示す断面図である。

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、多層配線層１００を備えている。多層配線層１００は、第１配線層１２０及び第２配線層１４０を有している。第１配線層１２０は、拡散防止膜１２２上に層間絶縁膜１２４を積層することにより、形成されている。第２配線層１４０は、第１配線層１２０上に形成されており、拡散防止膜１４２上に層間絶縁膜１４４を積層することにより、形成されている。

拡散防止膜１２２，１４２は、Ｓｉ、Ｃ、及びＮのうち少なくとも２種の元素を含む絶縁膜、例えばＳｉＮ膜、ＳｉＣＮ膜、又はＳｉＣ膜を含んでいる。拡散防止膜１２２，１４２は、これらの少なくとも２つを積層した積層膜であってもよい。拡散防止膜１２２，１４２の厚さは、例えば１０ｎｍ以上５０ｎｍ以下である。

層間絶縁膜１２４，１４４は、例えば酸化シリコン又は酸化シリコンより誘電率が低い（例えば比誘電率が２．７以下）低誘電率絶縁層である。低誘電率絶縁層は、例えばＳｉＯＣ膜、ＳｉＯＣＨ膜、もしくはＳｉＬＫ（登録商標）等の炭素含有膜、ＨＳＱ（ハイドロジェンシルセスキオキサン）膜、ＭＨＳＱ（メチル化ハイドロジェンシルセスキオキサン）膜、ＭＳＱ（メチルシルセスキオキサン）膜、またはこれらの多孔質膜である。

層間絶縁膜１２４には、ビア１３２及び配線１３４が埋め込まれている、ビア１３２及び配線１３４は、例えば銅を主成分（９５％以上）とする金属材料により形成されている。ビア１３２及び配線１３４は、シングルダマシン法により形成されていても良いし、デュアルダマシン法により形成されていても良い。なお、ビア１３２はコンタクトであってもよい。

多層配線層１００は、シリコン基板などの半導体基板（本図では図示せず）上に形成されている。この半導体基板には、例えばトランジスタなどの素子が形成されている。これら半導体基板及びトランジスタについては、後述する別の実施形態において説明する。

多層配線層１００は、第１トランジスタ２００及び第２トランジスタ３００を有している。

第１トランジスタ２００は、第１ゲート電極２１０及び第１半導体層２３０を有している。第１ゲート電極２１０は、配線１３４と同一工程で形成されている。すなわち第１ゲート電極２１０は、銅を主成分（９５％以上）とする金属材料により形成されており、第１配線層１２０に埋め込まれている。第１半導体層２３０は、拡散防止膜１４２上に形成されている。第１半導体層２３０は、拡散防止膜１４２を介して第１ゲート電極２１０と対向している。拡散防止膜１４２のうち第１ゲート電極２１０と第１半導体層２３０の間に位置する部分は、第１トランジスタ２００のゲート絶縁膜として機能する。

第１半導体層２３０上には、ハードマスク２３２が形成されている。ハードマスク２３２は、第１半導体層２３０をエッチングにより選択的に残す際に用いられる。このため、ハードマスク２３２と第１半導体層２３０の平面形状は同一である。ハードマスク２３２は、第１半導体層２３０に対してエッチング選択比が取れる材料であれば良い。

ハードマスク２３２及び拡散防止膜１４２上には、被覆絶縁膜１４６が形成されている。被覆絶縁膜１４６は、ハードマスク２３２の上面及び側面、並びに第１半導体層２３０の側面も覆っている。被覆絶縁膜１４６は、ＳｉＮ膜、ＳｉＯ_２膜、ＳｉＯＣ膜、及びＳｉＯＣＨ膜のいずれか一つを含んでいる。

第２トランジスタ３００は、第２ゲート電極３１０及び第２半導体層３３０を有している。第２ゲート電極３１０は、配線１３４及び第１ゲート電極２１０と同一工程で形成されている。すなわち第２ゲート電極３１０は、銅を主成分（９５％以上）とする金属材料により形成されており、第１配線層１２０に埋め込まれている。第２半導体層３３０は、被覆絶縁膜１４６上に形成されている。第２半導体層３３０は、拡散防止膜１４２及び被覆絶縁膜１４６を介して第２ゲート電極３１０と対向している。拡散防止膜１４２のうち第２ゲート電極３１０と第２半導体層３３０の間に位置する部分は、第２トランジスタ３００のゲート絶縁膜として機能する。本図に示す例では、拡散防止膜１４２及び被覆絶縁膜１４６のうち第２ゲート電極３１０と第２半導体層３３０の間に位置する部分が、第２トランジスタ３００のゲート絶縁膜として機能する。

第２半導体層３３０上には、ハードマスク３３２が形成されている。ハードマスク３３２は、第２半導体層３３０をエッチングにより選択的に残す際に用いられる。このため、ハードマスク３３２と第２半導体層３３０の平面形状は同一である。ハードマスク３３２は、第２半導体層３３０に対してエッチング選択比が取れる材料であれば良い。

第１半導体層２３０及び第２半導体層３３０は、厚さが例えば１０ｎｍ以上３００ｎｍ以下である。第１半導体層２３０及び第２半導体層３３０は、例えば、ＩｎＧａＺｎＯ（ＩＧＺＯ）層、ＩｎＺｎＯ層、ＺｎＯ層、ＺｎＡｌＯ層、ＺｎＣｕＯ層、ＮｉＯ層、ＳｎＯ層、ＳｎＯ_２層、ＣｕＯ層、Ｃｕ_２Ｏ層、ＣｕＡｌＯ層、ＺｎＯ層、ＺｎＡｌＯ層、Ｔａ_２Ｏ_５層、またはＴｉＯ_２層などの酸化物半導体層を有している。第１トランジスタ２００がｎ型トランジスタの場合、第１半導体層２３０は、ＩｎＧａＺｎＯ（ＩＧＺＯ）層、ＩｎＺｎＯ層、ＺｎＯ層、ＺｎＡｌＯ層、ＺｎＣｕＯ層、及びＣｕＯ層のいずれか一つである。第１トランジスタ２００がｐ型トランジスタの場合、第１半導体層２３０は、ＮｉＯ層、ＳｎＯ層、ＣｕＯ層、Ｃｕ_２Ｏ層、ＣｕＡｌＯ層、ＺｎＯ層、ＺｎＡｌＯ層、のいずれか一つである。第２半導体層３３０も同様である。なお、第１半導体層２３０及び第２半導体層３３０は、上記した酸化物半導体層の単層構造であっても良いし、上記した酸化物半導体層と他の層の積層構造であっても良い。後者の例としては、ＩＧＺＯ／Ａｌ_２Ｏ_３／ＩＧＺＯ／Ａｌ_２Ｏ_３の積層膜がある。また第１半導体層２３０及び第２半導体層３３０はポリシリコン層又はアモルファスシリコン層であってもよい。

第１半導体層２３０及び第２半導体層３３０は、厚さ及び材料の少なくとも一方が異なっている。これにより、第１トランジスタ２００及び第２トランジスタ３００は、互いに特性が異なる。

例えば第１トランジスタ２００及び第２トランジスタ３００の一方はｎチャネル型のトランジスタであり、他方はｐチャネル型のトランジスタである。ただし、第１トランジスタ２００及び第２トランジスタ３００は、互いに同一導電型、例えばｎ型のトランジスタであっても良い。この場合、第１半導体層２３０及び第２半導体層３３０は、例えば厚さが互いに異なっている。

第１半導体層２３０及び第２半導体層３３０には、いずれもソース及びドレインが設けられている。以下、第１半導体層２３０を例にしてソース及びドレインの形成方法を説明する。第１半導体層２３０が酸化物半導体層である場合、ソース及びドレインは、例えば酸素欠陥を導入することにより形成されるが、不純物を導入することにより形成されても良い。また、ソース及びドレインは、コンタクト形成時に第１半導体層２３０を改質させることにより形成されても良い。第１半導体層２３０がポリシリコン層やアモルファスシリコン層である場合、ソース及びドレインは不純物を導入することにより形成される。ゲート幅方向（すなわち図１の紙面に垂直な方向）におけるソース及びドレインの幅は、例えば５０ｎｍ以上１０μｍ以下である。

第１半導体層２３０のうちソース及びドレインに挟まれている領域は、チャネル領域となる。平面視において、このチャネル領域は、第１ゲート電極２１０と重なっている。同様に第２半導体層３３０のうちソース及びドレインに挟まれている領域は、チャネル領域となる。平面視において、このチャネル領域は、第２ゲート電極３１０と重なっている。

第２配線層１４０は、配線１５２，１５４，１５６及びビア１５１，１５３，１５５を有している。配線１５２，１５４，１５６は互いに同一工程で形成されており、ビア１５１，１５３，１５５も互いに同一工程で形成されている。これら配線及びビアは、シングルダマシン法により形成されていても良いし、デュアルダマシン法により形成されていてもよい。配線１５２は、ビア１５１を介して第１トランジスタ２００のソース／ドレインに接続している。配線１５４は、ビア１５３を介して第２トランジスタ３００のソース／ドレインに接続している。配線１５６は、ビア１５５を介して配線１３４に接続している。

図２は、図１に示した第１トランジスタ２００の平面図である。本図に示す例において、第１半導体層２３０及び第２半導体層３３０は、長方形を有している。２つのビア１５１は、第１半導体層２３０の２つの短辺の近傍に接続している。また２つのビア１５３は、第２半導体層３３０の２つの短辺の近傍に接続している。

図３〜図７は、図１に示した半導体装置の製造方法を示す断面図である。この半導体装置の製造方法は、以下の工程を有している。まず、層間絶縁膜１２４を形成する。次いで層間絶縁膜１２４に、第１ゲート電極２１０及び第２ゲート電極３１０を埋め込む。次いで、層間絶縁膜１２４上、第１ゲート電極２１０上、及び第２ゲート電極３１０上に、拡散防止膜１４２を形成する。次いで、第１ゲート電極２１０上の拡散防止膜１４２上に、第１半導体層２３０を形成する。次いで、第１半導体層２３０の上面上及び側面上、ならびに拡散防止膜１４２上に、被覆絶縁膜１４６を形成する。次いで、被覆絶縁膜１４６上に半導体膜３３４を形成する。ついで、半導体膜３３４を選択的に除去して第２ゲート電極上に位置する部分を残すことにより、第２半導体層３３０を形成する。以下、詳細に説明する。

まず図３に示すように、半導体基板（図示せず）にトランジスタ等を形成し、さらに半導体基板上に下層の配線層（図示せず）を形成する。ついで、この配線層の上に拡散防止膜１２２を形成する。次いで、拡散防止膜１２２上に、層間絶縁膜１２４を形成する。次いで、層間絶縁膜１２４に、ビアホール及び配線溝を形成する。

次いで、必要に応じて、ビアホール及び配線溝の底面及び側壁、ならびに層間絶縁膜１２４上に、バリアメタル膜（図示せず）を形成する。このバリアメタル膜は、例えばスパッタリング法を用いて形成される。次いで、ビアホール及び配線溝内、ならびに層間絶縁膜１２４上に、金属膜（例えば銅膜）を例えばめっき法を用いて形成する。次いで、層間絶縁膜１２４上の金属膜及びバリアメタル膜を、例えばＣＭＰ法を用いて除去する。これにより、第１配線層１２０が形成される。第１配線層１２０には、ビア１３２及び配線１３４、第１ゲート電極２１０、並びに第２ゲート電極３１０が含まれている。

次いで、第１配線層１２０上に、拡散防止膜１４２を形成する。拡散防止膜１４２は、例えばＣＶＤ法を用いて形成される。

次いで図４に示すように、拡散防止膜１４２上に、半導体層を形成する。この半導体層が酸化物半導体層を含んでいる場合、半導体層は、例えばスパッタリング法により形成される。このとき半導体基板は、４００℃以下の温度に加熱される。また半導体層がポリシリコン層やアモルファスシリコン層である場合、半導体層は、例えばプラズマＣＶＤ法により形成される。

次いで、半導体層上に、ハードマスク２３２を形成する。次いで、ハードマスク２３２上にレジストパターンを形成し、このレジストパターンをマスクとして、ハードマスク２３２をエッチングする。これにより、ハードマスク２３２は、所定のパターンに加工される。その後、レジストパターンを除去する。次いで、ハードマスク２３２をマスクとして、半導体層をエッチングする。これにより、第１半導体層２３０が形成される。

次いで、第１半導体層２３０にソース及びドレインを形成する。

次いで図５に示すように、ハードマスク２３２上及び拡散防止膜１４２上に、被覆絶縁膜１４６を形成する。被覆絶縁膜１４６は、例えばＣＶＤ法により形成される。この工程において、被覆絶縁膜１４６は、第１半導体層２３０の側面も被覆する。

次いで図６に示すように、被覆絶縁膜１４６上に半導体膜３３４を形成する。半導体膜３３４は、第１半導体層２３０とは異なる材料により形成されている。この工程において、第１半導体層２３０と半導体膜３３４の間には被覆絶縁膜１４６が位置している。このため、第１半導体層２３０と半導体膜３３４が直接接触することを防止できる。

次いで図７に示すように、半導体膜３３４上にハードマスク３３２を形成する。次いで、ハードマスク３３２上にレジストパターンを形成し、このレジストパターンをマスクとして、ハードマスク３３２をエッチングする。これにより、ハードマスク３３２は、所定のパターンに加工される。その後、レジストパターンを除去する。次いで、ハードマスク３３２をマスクとして、半導体膜３３４をエッチングする。これにより、第２半導体層３３０が形成される。

次いで、第２半導体層３３０にソース及びドレインを形成する。

次いで、被覆絶縁膜１４６上及びハードマスク３３２上に、層間絶縁膜１４４を形成する。次いで、層間絶縁膜１４４に、ビアホール及び配線溝を形成する。層間絶縁膜１４４にビアホールを形成する工程において、ハードマスク２３２，３３２は、エッチングストッパーとしても機能する。

なお、第１半導体層２３０ソース及びドレインを形成する工程、ならびに第２半導体層３３０にソース及びドレインを形成する工程は、ここで行われても良い。例えば、第１半導体層２３０及び第２半導体層３３０のうちビアホールの底面に露出している領域に、還元性プラズマ（例：水素プラズマ）による処理、又は窒素含有プラズマ（例：アンモニアプラズマ）による処理を行うと、第１半導体層２３０及び第２半導体層３３０にソース及びドレインが形成される。

次いで、ビアホール及び配線溝の底面及び側壁、ならびに層間絶縁膜１４４上に、必要に応じてバリアメタル膜を形成する。このバリアメタル膜は、例えばスパッタリング法を用いて形成される。次いで、ビアホール及び配線溝内、ならびに層間絶縁膜１４４上に、金属膜を例えばめっき法を用いて形成する。次いで、層間絶縁膜１４４上の金属膜及びバリアメタル膜を、例えばＣＭＰ法を用いて除去する。これにより、第２配線層１４０が形成される。第２配線層１４０には、配線１５２，１５４，１５６及びビア１５１，１５３，１５５が含まれている。
このようにして、図１に示す半導体装置が形成される。

以上、本実施形態によれば、第１半導体層２３０を形成した後、半導体膜３３４を形成する前に、第１半導体層２３０の上面及び側面に被覆絶縁膜１４６を形成している。このため、第１半導体層２３０と半導体膜３３４が接触してこれらの半導体層の特性が変わることを抑制できる。

また、第１トランジスタ２００のゲート絶縁膜は拡散防止膜１４２であるが、第２トランジスタ３００のゲート絶縁膜は、拡散防止膜１４２と被覆絶縁膜１４６の積層構造となっている。従って、第１トランジスタ２００のゲート絶縁膜の厚さと第２トランジスタ３００のゲート絶縁膜の厚さを互いに独立して調節することができる。例えば図１に示す例では、第２トランジスタ３００のゲート絶縁膜を、第１トランジスタ２００のゲート絶縁膜より厚くしている。

（第２の実施形態）
図８は、第２の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、以下の点を除いて、第１の実施形態に係る半導体装置と同様の構成である。

まず、拡散防止膜１４２は、第１半導体層２３０に覆われていない部分が、第１半導体層２３０に覆われている部分と比べて薄くなっている。これは、拡散防止膜１４２のうち第１半導体層２３０に覆われていない部分が、第１半導体層２３０を選択的に除去する際にエッチングされるためである。

また、被覆絶縁膜１４６は、第２半導体層３３０に覆われていない部分が、第２半導体層３３０に覆われている部分と比べて薄くなっている。これは、被覆絶縁膜１４６のうち第２半導体層３３０に覆われていない部分が、第２半導体層３３０を選択的に除去する際にエッチングされるためである。

本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、拡散防止膜１４２のうち第２トランジスタ３００のゲート絶縁膜として機能する部分は、第１半導体層２３０を選択的に除去する際に薄くなる。これに対して、第２トランジスタ３００のゲート絶縁膜は、拡散防止膜１４２と被覆絶縁膜１４６の積層膜になっている。このため、第２トランジスタ３００のゲート絶縁膜が薄くなりすぎることを抑制できる。

（第３の実施形態）
図９は、第３の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、第１トランジスタ２００のゲート絶縁膜が第２トランジスタ３００のゲート絶縁膜よりも厚い点を除いて、第２の実施形態に係る半導体装置と同様の構成である。

このような構成は、例えば、以下のようにして実現できる。まず、拡散防止膜１４２をある程度厚くした上で、拡散防止膜１４２のうち第１半導体層２３０に覆われていない部分のエッチング量を増やす。また、被覆絶縁膜１４６を薄くする。

本実施形態によっても、第２の実施形態と同様の効果を得ることができる。また、第１トランジスタ２００のゲート絶縁膜を第２トランジスタ３００のゲート絶縁膜よりも厚くできるため、回路の設計自由度が向上する。

（第４の実施形態）
図１０は、第４の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、第２配線層１４０の配線１５２，１５４，１５６がＡｌ配線である点を除いて、第１〜第３の実施形態のいずれかに係る半導体装置と同様の構成である。本図は、第２の実施形態と同様の場合を示している。

詳細には、配線１５２，１５４，１５６は、層間絶縁膜１４４の上に位置している。また、ビア１５１，１５３，１５５は、配線１５２，１５４，１５６と一体に（すなわちＡｌで）形成されていても良いし、タングステンにより形成されていても良い。なお、第２配線層１４０には、電極パッドが含まれていてもよい。

本実施形態によっても、第１〜第３の実施形態と同様の効果を得ることができる。

（第５の実施形態）
図１１〜図１４は、第５の実施形態に係る半導体装置の製造方法を示す断面図である。この方法により製造される半導体装置は、図１４に示すように、以下の点を除いて第１〜第４の実施形態に係る半導体装置と同様の構成である。なお図１１〜図１４は、第１の実施形態と同様の場合を示している。

まず、拡散防止膜１４２のうち第１ゲート電極２１０と重なる部分及びその周囲には、第１開口１４３が形成されている。そして第１半導体層２３０と第１ゲート電極２１０の間には、ゲート絶縁膜２３１が成膜されている。すなわち本実施形態では、第１トランジスタ２００のゲート絶縁膜２３１は、拡散防止膜１４２とは異なる膜で形成されている。ゲート絶縁膜２３１を形成する材料は、拡散防止膜１４２を形成する材料よりも、比誘電率が高い。例えばゲート絶縁膜２３１は、ＳｉＮ層、ペロブスカイト構造を有する複合金属酸化物層、またはＳｉ，Ａｌ、Ｈｆ、Ｚｒ、Ｔａ、Ｔｉから選ばれた一種類以上の金属の酸化物層を含んでいる。また、ゲート絶縁膜２３１は、拡散防止膜１４２よりも薄い。ゲート絶縁膜２３１の厚さは、例えば５ｎｍ以上１００ｎｍ以下である。

また、ゲート絶縁膜２３１及び第１半導体層２３０の平面形状は、第１開口１４３の平面形状よりも大きい。すなわちゲート絶縁膜２３１及び第１半導体層２３０の一部は、拡散防止膜１４２の上に位置している。

次に、この半導体装置の製造方法を説明する。まず図１１に示すように、拡散防止膜１２２、層間絶縁膜１２４、ビア１３２、配線１３４、第１ゲート電極２１０、第２ゲート電極３１０、及び拡散防止膜１４２を形成する。これらの形成方法は、第１の実施形態と同様である。

次いで拡散防止膜１４２上にマスクパターン（図示せず）を形成し、このマスクパターンをマスクとして拡散防止膜１４２をエッチングする。これにより、拡散防止膜１４２には第１開口１４３が形成される。第１開口１４３の底面からは、第１ゲート電極２１０が露出している。その後、マスクパターンを除去する。

次いで図１２に示すように、拡散防止膜１４２上及び第１開口１４３内に、ゲート絶縁膜２３１、第１半導体層２３０、及びハードマスク２３２をこの順に形成する。次いで、ハードマスク２３２を所定のパターンに加工した後、ハードマスク２３２をマスクとして、ゲート絶縁膜２３１及び第１半導体層２３０の積層膜をエッチングする。これにより、ゲート絶縁膜２３１及び第１半導体層２３０は所定のパターンに加工される。その後、拡散防止膜１４２上及びハードマスク２３２上に、被覆絶縁膜１４６を形成する。

次いで図１３に示すように、第２半導体層３３０及びハードマスク３３２を形成する。これらの形成方法は、第１の実施形態と同様である。

次いで図１４に示すように、層間絶縁膜１４４、ビア１５１，１５３，１５５、及び配線１５２，１５４，１５６を形成する。これらの形成方法も、第１の実施形態と同様である。

本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、第１トランジスタ２００のゲート絶縁膜２３１を、拡散防止膜１４２とは異なる膜で形成している。このため、ゲート絶縁膜２３１の誘電率の調整幅が広くなる。

（第６の実施形態）
図１５は、第６の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、以下の点を除いて、第５の実施形態に係る半導体装置と同様の構成である。

まず、拡散防止膜１４２及び被覆絶縁膜１４６の積層膜のうち第２ゲート電極３１０と重なる部分及びその周囲には、第２開口１４７が形成されている。そして第２半導体層３３０と第２ゲート電極３１０の間には、ゲート絶縁膜３３１が成膜されている。すなわち本実施形態では、第２トランジスタ３００のゲート絶縁膜３３１は、拡散防止膜１４２とは異なる膜で形成されている。ゲート絶縁膜３３１を形成する材料は、拡散防止膜１４２を形成する材料よりも、比誘電率が高い。例えばゲート絶縁膜３３１は、ＳｉＮ層、ペロブスカイト構造を有する複合金属酸化物層、またはＳｉ，Ａｌ、Ｈｆ、Ｚｒ、Ｔａ、Ｔｉから選ばれた一種類以上の金属の酸化物層を含んでいる。また、ゲート絶縁膜３３１は、拡散防止膜１４２よりも薄い。ゲート絶縁膜３３１の厚さは、例えば５ｎｍ以上１００ｎｍ以下である。

また、ゲート絶縁膜３３１及び第２半導体層３３０の平面形状は、第２開口１４７の平面形状よりも大きい。すなわちゲート絶縁膜３３１及び第２半導体層３３０の一部は、被覆絶縁膜１４６の上に位置している。

次に、この半導体装置の製造方法を、図１５及び図１６を用いて説明する。まず図１６に示すように、拡散防止膜１２２、層間絶縁膜１２４、ビア１３２、配線１３４、第１ゲート電極２１０、第２ゲート電極３１０、拡散防止膜１４２、第１開口１４３、ゲート絶縁膜２３１、第１半導体層２３０、ハードマスク２３２、及び被覆絶縁膜１４６を形成する。これらの形成方法は、第５の実施形態と同様である。

次いで、被覆絶縁膜１４６上にマスクパターン（図示せず）を形成し、このマスクパターンをマスクとして被覆絶縁膜１４６及び拡散防止膜１４２の積層膜をエッチングする。これにより、被覆絶縁膜１４６及び拡散防止膜１４２には第２開口１４７が形成される。第２開口１４７の底面からは、第２ゲート電極３１０が露出している。その後、マスクパターンを除去する。

次いで図１５に示すように、被覆絶縁膜１４６上及び第２開口１４７内に、ゲート絶縁膜３３１、半導体膜３３４、及びハードマスク３３２をこの順に形成する。次いで、ハードマスク３３２を所定のパターンに加工した後、ハードマスク３３２をマスクとして、ゲート絶縁膜３３１及び半導体膜３３４の積層膜をエッチングする。これにより、ゲート絶縁膜３３１は所定のパターンに形成され、かつ第２半導体層３３０が形成される。

次いで、層間絶縁膜１４４、ビア１５１，１５３，１５５、及び配線１５２，１５４，１５６を形成する。これらの形成方法は、第５の実施形態と同様である。

本実施形態によっても、第５の実施形態と同様の効果を得ることができる。また、第２トランジスタ３００のゲート絶縁膜３３１を、拡散防止膜１４２及び被覆絶縁膜１４６とは異なる膜で形成している。このため、ゲート絶縁膜３３１の誘電率の調整幅が広くなる。

（第７の実施形態）
図１７は、第７の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、第１トランジスタ２００が第１〜第３の実施形態と同様の構成である点を除いて、第６の実施形態に係る半導体装置と同様の構成である。そしてこの半導体装置の製造方法は、第１開口１４３及びゲート絶縁膜２３１を形成しない点を除いて、第６の実施形態に係る半導体装置と同様である。

本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、第２トランジスタ３００のゲート絶縁膜３３１を、拡散防止膜１４２及び被覆絶縁膜１４６とは異なる膜で形成している。このため、ゲート絶縁膜３３１の誘電率の調整幅が広くなる。

（第８の実施形態）
図１８は、第８の実施形態に係る半導体装置の構成を示す平面図である。図１９は、図１８に示した半導体装置の回路図である。この半導体装置は、インバータ回路を有している。このインバータ回路は、第１トランジスタ２００及び第２トランジスタ３００により構成されている。本図に示す例では、第１トランジスタ２００はｐ型トランジスタであり、第２トランジスタ３００はｎ型トランジスタである。ただし第１トランジスタ２００及び第２トランジスタ３００の双方がｎ型トランジスタであってもよい。

すなわち第１トランジスタ２００の第１ゲート電極２１０と第２トランジスタ３００の第２ゲート電極３１０は同一の配線に接続しており、互いに同一の制御信号Ｖ_ｉｎが入力される。

第１トランジスタ２００の第１半導体層２３０は、一方のビア１５１及び配線１５２を介して電源配線（Ｖ_ｄｄ）に接続しており、かつ他方のビア１５１及び配線１５２を介して、出力用の配線に接続している。また第２トランジスタ３００の第２半導体層３３０は、一方のビア１５３及び配線１５４を介してグランド配線（ＧＮＤ）に接続しており、かつ他方のビア１５３及び配線１５４を介して、出力用の配線に接続している。

本実施形態によれば、同一配線層に形成された第１トランジスタ２００及び第２トランジスタ３００を用いて、インバータ回路を構成することができる。

（第９の実施形態）
図２０は、第９の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、半導体基板１０及び多層配線層１００を備えている。

半導体基板１０には、素子分離膜２０及びトランジスタ１２，１４が形成されている。さらに、素子分離膜２０上には、受動素子（例えば抵抗素子）１６が形成されている。受動素子１６は、トランジスタ１２のゲート電極と同一工程で形成されている。

多層配線層１００の第１配線層１２０及び第２配線層１４０には、第１〜第８の実施形態のいずれかに示した第１トランジスタ２００及び第２トランジスタ３００が形成されている。本図に示す例では、第１の実施形態（図１）に示した第１トランジスタ２００及び第２トランジスタ３００が形成されている。第１トランジスタ２００の平面形状は、トランジスタ１２，１４の平面形状よりも大きい。

多層配線層１００は、ローカル配線層及びグローバル配線層を有している。ローカル配線層は、回路を形成するための配線層である。グローバル配線層は、電源配線及び接地配線を引き回すための配線である。ローカル配線層を構成する各配線層は、グローバル配線層を構成する配線層よりも薄い。そしてローカル配線層の各配線も、グローバル配線層の各配線よりも薄い。第１配線層１２０及び第２配線層１４０は、ローカル配線層に位置していてもよいし、グローバル配線層に位置していても良い。

トランジスタ１２のドレイン（又はソース）は、多層配線層１００に形成された配線及びビアを介して、ビア１３２に接続している。トランジスタ１４のドレインは、多層配線層１００に形成された配線及びビアを介して、第２トランジスタ３００の第２ゲート電極３１０に接続している。なお、半導体基板１０に形成された他のトランジスタが、第１トランジスタ２００の第１ゲート電極２１０に接続していても良い。トランジスタ１２，１４は、半導体装置の内部回路を構成している。なお、トランジスタ１４は、平面視において第２トランジスタ３００の第２半導体層３３０と重なっている。

本実施形態によれば、第１トランジスタ２００及び第２トランジスタ３００を、平面視でトランジスタ１２，１４と重ねることができる。従ってトランジスタの集積率を向上させて、半導体装置を小型化することができる。

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。

１０半導体基板
１２トランジスタ
１４トランジスタ
２０素子分離膜
１６受動素子
１００多層配線層
１２０第１配線層
１２２拡散防止膜
１２４層間絶縁膜
１３２ビア
１３４配線
１４０第２配線層
１４２拡散防止膜
１４３第１開口
１４４層間絶縁膜
１４６被覆絶縁膜
１４７第２開口
１５１ビア
１５２配線
１５３ビア
１５４配線
１５５ビア
１５６配線
２００第１トランジスタ
２１０第１ゲート電極
２３０第１半導体層
２３１ゲート絶縁膜
２３２ハードマスク
３００第２トランジスタ
３１０第２ゲート電極
３３０第２半導体層
３３１ゲート絶縁膜
３３２ハードマスク
３３４半導体膜

Claims

（ａ）半導体基板上に第１層間絶縁膜を形成する工程、
（ｂ）前記第１層間絶縁膜中に選択的に第１溝及び第２溝を形成する工程、
（ｃ）前記第１溝及び第２溝にそれぞれ金属膜を埋め込むことで、第１ゲート電極及び第２ゲート電極を形成する工程、
（ｄ）前記第１ゲート電極上、前記第２ゲート電極上及び前記第１層間絶縁膜上に第１絶縁膜を形成する工程、
（ｅ）前記第１絶縁膜上に第１半導体層を形成する工程、
（ｆ）前記第１半導体層をパターニングすることで、前記第１半導体層を前記第１ゲート電極と平面視において重なる位置に残す工程、
（ｇ）前記（ｆ）工程後、前記第１絶縁膜上、前記第１半導体層の上面上及び前記第１半導体層の側面上に第２絶縁膜を形成する工程、
（ｈ）前記第２絶縁膜上に第２半導体層を形成する工程、
（ｉ）前記第２半導体層をパターニングすることで、前記第２半導体層を前記第２ゲート電極と平面視において重なる位置に残す工程、
（ｊ）前記（ｉ）工程後、前記第１半導体層の上面及び側面が前記第２絶縁膜に覆われている状態で、前記第２絶縁膜を介した前記第１半導体層上、及び前記第２半導体層上に第２層間絶縁膜を形成する工程、
を備える半導体装置の製造方法。
請求項１に記載の半導体装置の製造方法において、
前記（ｆ）工程は、
（ｆ１）前記第１半導体層上に第３絶縁膜を形成する工程、
（ｆ２）第１レジスト膜によって前記第３絶縁膜をパターニングすることで、第１ハードマスクを形成する工程、
（ｆ３）前記第１ハードマスクによって前記第１半導体層をパターニングすることで、前記第１半導体層を前記第１ゲート電極と平面視において重なる位置に残す工程、
を備える半導体装置の製造方法。
請求項１又は２に記載の半導体装置の製造方法は、
前記（ｉ）工程は、
（ｉ１）前記第２半導体層上に第４絶縁膜を形成する工程、
（ｉ２）第２レジスト膜によって前記第４絶縁膜をパターニングすることで、第２ハードマスクを形成する工程、
（ｉ３）前記第２ハードマスクによって前記第２半導体層をパターニングすることで、前記第２半導体層を前記第２ゲート電極と平面視において重なる位置に残す工程、
を備える半導体装置の製造方法。
請求項１に記載の半導体装置の製造方法において、更に、
（ｋ）前記第１半導体層に達するように、前記第２層間絶縁膜中及び前記第２絶縁膜中に第１ビアホールを形成する工程、
（ｌ）前記第２半導体層に達するように、前記第２層間絶縁膜中に第２ビアホールを形成する工程、
（ｍ）前記（ｋ）及び（ｌ）工程後、前記第１及び第２ビアホールの底部において露出している前記第１及び第２半導体層に対して、還元性プラズマ処理または窒素含有プラズマ処理を行う工程、
を備える半導体装置の製造方法。
請求項１に記載の半導体装置の製造方法において、
前記金属膜は、Ｃｕ膜からなる、半導体装置の製造方法。
請求項５に記載の半導体装置の製造方法において、
前記第１絶縁膜は拡散防止膜を備える、半導体装置の製造方法。
請求項１に記載の半導体装置の製造方法において、更に、
（ｎ）前記第１半導体層に、第１ソースおよび第１ドレインを形成する工程、
（ｏ）前記第２半導体層に、第２ソースおよび第２ドレインを形成する工程、
を有する、半導体装置の製造方法。
請求項７に記載の半導体装置の製造方法において、更に、
（ｐ）前記第２層間絶縁膜上に、第１Ａｌ配線、第２Ａｌ配線、第３Ａｌ配線、および第４Ａｌ配線を形成する工程、
を有し、
前記第１Ａｌ配線は、前記第１ソースと電気的に接続され、
前記第２Ａｌ配線は、前記第１ドレインと電気的に接続され、
前記第３Ａｌ配線は、前記第２ソースと電気的に接続され、
前記第４Ａｌ配線は、前記第２ドレインと電気的に接続された、半導体装置の製造方法。
（ａ）半導体基板上に第１層間絶縁膜を形成する工程、
（ｂ）前記第１層間絶縁膜中に、互いに離間して配置する第１溝及び第２溝を形成する工程、
（ｃ）前記第１溝及び第２溝内に、金属膜からなる第１トランジスタの第１ゲート電極及び第２トランジスタの第２ゲート電極をそれぞれ形成する工程、
（ｄ）前記第１層間絶縁膜上に、前記第１ゲート電極の上面及び前記第２ゲート電極の上面を覆う第１絶縁膜を形成する工程、
（ｅ）前記第１絶縁膜上に、前記第１ゲート電極と平面的に重なる部分を有すように、前記第１トランジスタのソース、ドレイン及びチャネル領域として用いられる第１半導体層を形成する工程、
（ｆ）前記（ｅ）工程後、前記第１絶縁膜上に、前記第１半導体層を被覆し、かつ、前記第２ゲート電極上を覆う第２絶縁膜を形成する工程、
（ｇ）前記（ｆ）工程後、前記第２絶縁膜の全面上に、半導体材料を形成する工程、
（ｈ）前記（ｇ）工程後、前記第１半導体層が前記第２絶縁膜で被覆された状態で、前記半導体材料を選択的にエッチングすることにより、前記第２ゲート電極と平面的に重なる部分を有し、かつ、前記第２トランジスタのソース、ドレイン及びチャネル領域として用いられる前記半導体材料からなる第２半導体層を形成する工程、
を備える半導体装置の製造方法。
請求項９に記載の半導体装置の製造方法において、更に、
（ｉ）前記（ｈ）工程後、第２層間絶縁膜を被覆する工程、
（ｊ）前記（ｉ）工程後、前記第２層間絶縁膜に、前記第１半導体層、および前記第２半導体層に達するビアを形成する工程、
を備える半導体装置の製造方法。
第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜に、第１ゲート電極及び第２ゲート電極を埋め込む工程と、
前記第１ゲート電極上に、第１ゲート絶縁膜及び第１半導体層を形成する工程と、
前記第１半導体層の上面上及び側面上に被覆絶縁膜を形成する工程と、
前記被覆絶縁膜上及び前記第２ゲート電極上に第２半導体層を形成する工程と、
前記第２半導体層を選択的に除去して、前記第２半導体層のうち前記第２ゲート電極上に位置する部分を残す工程と、
前記第２半導体層を選択的に除去した後、前記第１層間絶縁膜上、前記第２半導体層上、及び前記被覆絶縁膜を介して前記第１半導体層上に、第２層間絶縁膜を形成する工程と、
を備える半導体装置の製造方法。