JP2008211195A - 半導体装置及びその作製方法 - Google Patents
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Abstract
【解決手段】第1の薄膜トランジスタの島状半導体層を形成した後、第2の薄膜トランジスタの島状半導体層を形成する半導体装置の作製方法であって、前記第2の薄膜トランジスタの島状半導体層を形成する際、前記第2の薄膜トランジスタの島状半導体層と接するゲート絶縁膜を前記第1の薄膜トランジスタの島状半導体層の保護膜(エッチングストッパー膜)として兼用する。
【選択図】図3
Description
本実施の形態では、本発明の半導体装置の作製方法について説明する。なお、アクティブマトリクス方式の表示装置、中央演算処理装置(CPU)、無線チップ(RFID)等の半導体装置は、基板上に複数のNTFTと複数のPTFTとを形成するが、本実施の形態では、便宜的にNTFTとPTFTの2つのTFTだけを図示して説明する。
実施の形態1で述べたように、第3及び第4のエッチングを行う際、第2のゲート絶縁膜202を第1の島状半導体層105の保護膜(エッチングストッパー膜)として兼用することが非常に重要である。本実施の形態では、この点について詳細に説明する。
本実施の形態では、実施の形態1、2で示した半導体装置の材料について説明する。
本実施の形態では、実施の形態1〜3の変形例について説明する。実施の形態1においては、第2のゲート電極201上の第1のゲート絶縁膜102を全て除去したが、本実施の形態では、第2のゲート電極201上の第1のゲート絶縁膜102を全て除去しない構成を説明する。
本実施の形態では、実施の形態1〜4のドープ半導体膜とノンドープ半導体膜との不純物濃度プロファイルについて図11を用いて説明する。なお、本実施の形態における不純物濃度とは、導電性を付与する不純物元素の濃度である。
本実施の形態では、実施の形態1〜5に記載の薄膜トランジスタを用いた半導体装置の全体構成について説明する。
実施の形態6に記載の半導体装置の作製方法を図13〜16を用いて説明する。
実施の形態7においては、保持容量602の下部電極404の上にマスク301を形成せず、保持容量602の下部電極404の上にマスク302を形成することでマスク数を削減した。
実施の形態7、8に記載の方法を用いると、画素TFT601、保持容量602、周辺回路部のNTFT631、周辺回路部のPTFT632、のそれぞれのゲート絶縁膜の厚さを意図的に異ならせることが可能である。異ならせる態様は、2種類のゲート絶縁膜の膜厚が同じ場合と、2種類のゲート絶縁膜の膜厚が違う場合と、の2パターンがある。
本発明の半導体装置の例を説明する。
102 第1のゲート絶縁膜
103 第1のノンドープ半導体膜
104 第1のドープ半導体膜
105 第1の島状半導体層
105a 第1のソース領域又は第1のドレイン領域のいずれか一方
105b 第1のソース領域又は第1のドレイン領域のいずれか他方
105c チャネル形成領域
205a 第2のソース領域又は第2のドレイン領域のいずれか一方
205b 第2のソース領域又は第2のドレイン領域のいずれか他方
205c チャネル形成領域
106 第1の配線
201 第2のゲート電極
202 第2のゲート絶縁膜
203 第2のノンドープ半導体膜
204 第2のドープ半導体膜
205 第2の島状半導体層
206 第2の配線
401 周辺回路のNTFTのゲート電極
402 周辺回路のPTFTのゲート電極
403 画素TFTのゲート電極
404 保持容量602の下部電極
500 線
501 ノンドープ半導体膜
502 ドープ半導体膜
510 グラフ
511 半導体膜
520 グラフ
521 半導体膜
600 画素部
600 画素部
601 画素TFT
602 保持容量
603 表示素子
606a 配線
606b 配線
606c 配線
606d 配線
606e 配線
606f 配線
607 層間絶縁膜
608 画素電極
610 信号供給回路
611 ソースバスライン
611a ソースバスライン
611b 周辺回路の配線
611c 周辺回路の配線
611d 周辺回路の配線
620 走査回路
621 ゲートバスライン
631 周辺回路部のNTFT
632 周辺回路部のPTFT
1000 基板
2001 本体
2002 表示部
2011 本体
2012 表示部
2013 キーボード
8001 第1のエッチング
8002 第2のエッチング
8003 第3のエッチング
8004 第4のエッチング
8005 第5のエッチング
8006 第6のエッチング
9101 本体
9102 表示部
9201 本体
9202 表示部
9301 本体
9302 表示部
9401 本体
9402 表示部
9701 表示部
9702 表示部
Claims (12)
- 第1のゲート電極上に形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に形成された第1のノンドープ半導体層と、前記第1のノンドープ半導体層上に形成された第1のドープ半導体層と、を有する第1の薄膜トランジスタと、
第2のゲート電極上に形成された第2のゲート絶縁膜と、前記第2のゲート絶縁膜上に形成された第2のノンドープ半導体層と、前記第2のノンドープ半導体層上に形成された第2のドープ半導体層と、を有する第2の薄膜トランジスタと、を有し、
前記第1の薄膜トランジスタは、前記第2の薄膜トランジスタと逆の導電性を有し、
前記第1のゲート絶縁膜の膜厚と前記第2のゲート絶縁膜の膜厚とが異なることを特徴とする半導体装置。 - 請求項1において、
前記第1の薄膜トランジスタは、N型薄膜トランジスタであり、
前記第2の薄膜トランジスタは、P型薄膜トランジスタであり、
前記第1のゲート絶縁膜の膜厚は、前記第2のゲート絶縁膜の膜厚よりも厚いことを特徴とする半導体装置。 - 請求項2において、
前記第1の薄膜トランジスタは、画素部に配置されており、
前記第2の薄膜トランジスタは、周辺回路部に配置されていることを特徴とする半導体装置。 - 第1のゲート電極上に形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に形成された第1のノンドープ半導体層と、前記第1のノンドープ半導体層上に形成された第1のドープ半導体層と、を有する第1の薄膜トランジスタと、
第2のゲート電極上に形成された第2のゲート絶縁膜と、前記第2のゲート絶縁膜上に形成された第2のノンドープ半導体層と、前記第2のノンドープ半導体層上に形成された第2のドープ半導体層と、を有する第2の薄膜トランジスタと、
第3のゲート電極上に形成された第3のゲート絶縁膜と、前記第3のゲート絶縁膜上に形成された第3のノンドープ半導体層と、前記第3のノンドープ半導体層上に形成された第3のドープ半導体層と、を有する第3の薄膜トランジスタと、を有し、
前記第1の薄膜トランジスタと前記第2の薄膜トランジスタとは、N型薄膜トランジスタであり、
前記第3の薄膜トランジスタは、P型薄膜トランジスタであり、
前記第1のゲート絶縁膜の膜厚及び前記第2のゲート絶縁膜の膜厚は、前記第3のゲート絶縁膜の膜厚よりも厚いことを特徴とする半導体装置。 - 請求項4において、
前記第1の薄膜トランジスタは、画素部に配置されており、
前記第2の薄膜トランジスタと前記第3の薄膜トランジスタとは、周辺回路部に配置されていることを特徴とする半導体装置。 - 第1のゲート電極上に形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に形成された第1のノンドープ半導体層と、前記第1のノンドープ半導体層上に形成された第1のドープ半導体層と、を有する第1の薄膜トランジスタと、
第2のゲート電極上に形成された第2のゲート絶縁膜と、前記第2のゲート絶縁膜上に形成された第2のノンドープ半導体層と、前記第2のノンドープ半導体層上に形成された第2のドープ半導体層と、を有する第2の薄膜トランジスタと、
第3のゲート電極上に形成された第3のゲート絶縁膜と、前記第3のゲート絶縁膜上に形成された第3のノンドープ半導体層と、前記第3のノンドープ半導体層上に形成された第3のドープ半導体層と、を有する第3の薄膜トランジスタと、
第4のゲート電極上に形成された第4のゲート絶縁膜と、前記第4のゲート絶縁膜上に形成された第4のノンドープ半導体層と、前記第4のノンドープ半導体層上に形成された第4のドープ半導体層と、を有する保持容量と、を有し、
前記第1の薄膜トランジスタと前記第2の薄膜トランジスタとは、N型薄膜トランジスタであり、
前記第3の薄膜トランジスタは、P型薄膜トランジスタであり、
前記第1のゲート絶縁膜の膜厚及び前記第2のゲート絶縁膜の膜厚は、前記第3のゲート絶縁膜の膜厚及び前記第4のゲート絶縁膜よりも厚いことを特徴とする半導体装置。 - 請求項6において、
前記第1の薄膜トランジスタと前記保持容量とは、画素部に配置されており、
前記第2の薄膜トランジスタと前記第3の薄膜トランジスタとは、周辺回路部に配置されており、
前記保持容量は、前記第1の薄膜トランジスタに電気的に接続されていることを特徴とする半導体装置。 - 第1及び第2のゲート電極を形成し、
前記第1及び第2のゲート電極の上に、第1のゲート絶縁膜と第1のノンドープ半導体膜とN型又はP型のいずれか一方の導電型を有する第1のドープ半導体膜とを順次形成し、
前記第1のノンドープ半導体膜と前記第1のドープ半導体膜とを除去することによって、前記第1のゲート電極の上に第1のノンドープ半導体層と第1のドープ半導体層が順次積層された第1の島状半導体層を形成するとともに、第2のゲート電極の上の前記第1のゲート絶縁膜を露出させ、
露出した前記第1のゲート絶縁膜を除去することによって、前記第2のゲート電極を露出させ、
露出した前記第2のゲート電極と、前記第1の島状半導体層と、の上に、第2のゲート絶縁膜と第2のノンドープ半導体膜とN型又はP型のいずれか他方の導電型を有する第2のドープ半導体膜とを順次形成し、
前記第2のノンドープ半導体膜と前記第2のドープ半導体膜とを第1のエッチングにより除去することによって、前記第2のゲート電極の上に第2のノンドープ半導体層と第2のドープ半導体層が順次積層された第2の島状半導体層を形成するとともに、第1の島状半導体層の上の前記第2のゲート絶縁膜を露出させ、
露出した前記第2のゲート絶縁膜を第2のエッチングにより除去することによって、前記第1の島状半導体層を露出させ、
前記第1及び第2の島状半導体層の上に配線を形成し、
前記配線をマスクとして、前記第1のドープ半導体膜の一部及び前記第2のドープ半導体膜の一部を除去することを特徴とする半導体装置の作製方法。 - 第1及び第2のゲート電極を形成し、
前記第1及び第2のゲート電極の上に、第1のゲート絶縁膜と第1のノンドープ半導体膜とN型又はP型のいずれか一方の導電型を有する第1のドープ半導体膜とを順次形成し、
前記第1のノンドープ半導体膜と前記第1のドープ半導体膜とを除去することによって、前記第1のゲート電極の上に第1のノンドープ半導体層と第1のドープ半導体層が順次積層された第1の島状半導体層を形成するとともに、第2のゲート電極の上の前記第1のゲート絶縁膜を露出させ、
露出した前記第1のゲート絶縁膜と、前記第1の島状半導体層と、の上に、第2のゲート絶縁膜と第2のノンドープ半導体膜とN型又はP型のいずれか他方の導電型を有する第2のドープ半導体膜とを順次形成し、
前記第2のノンドープ半導体膜と前記第2のドープ半導体膜とを第1のエッチングにより除去することによって、前記第2のゲート電極の上に第2のノンドープ半導体層と第2のドープ半導体層が順次積層された第2の島状半導体層を形成するとともに、第1の島状半導体層の上の前記第2のゲート絶縁膜を露出させ、
露出した前記第2のゲート絶縁膜を第2のエッチングにより除去することによって、前記第1の島状半導体層を露出させ、
前記第1及び第2の島状半導体層の上に配線を形成し、
前記配線をマスクとして、前記第1のドープ半導体膜の一部及び前記第2のドープ半導体膜の一部を除去することを特徴とする半導体装置の作製方法。 - 請求項8又は請求項9において、
前記第1のエッチングは、前記第2のノンドープ半導体膜のエッチング速度と比較して、前記第2のゲート絶縁膜のエッチング速度が遅い条件で行い、
前記第2のエッチングは、前記第2のゲート絶縁膜のエッチング速度と比較して、前記第1のドープ半導体層のエッチング速度が遅い条件で行うことを特徴とする半導体装置の作製方法。 - 請求項8乃至請求項10のいずれか一項において、
前記第1のゲート絶縁膜と前記第1のノンドープ半導体膜と前記第1のドープ半導体膜とを連続成膜し、
前記第2のゲート絶縁膜と前記第2のノンドープ半導体膜と前記第2のドープ半導体膜とを連続成膜することを特徴とする半導体装置の作製方法 - 請求項8乃至請求項11のいずれか一項において、
前記第1及び第2のノンドープ半導体膜は、非晶質半導体膜又は微結晶を含む非晶質半導体膜であることを特徴とする半導体装置の作製方法。
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