CN101789398B - 半导体元件的制造方法 - Google Patents

Abstract

本发明公开了一种半导体元件的制造方法。首先，于基板上形成第一栅极与第二栅极，接着，于基板上形成栅绝缘层以覆盖第一栅极与第二栅极。之后，于栅绝缘层上形成位于第一栅极上方的第一通道层以及位于第二栅极上方的第二通道层，并于第一通道层上形成第一型掺杂半导体图案层、第一源极与第一漏极，以形成第一晶体管。接着，依序形成第二型掺杂半导体材料层及导电层，图案化第二型掺杂半导体材料层及导电层，以于第二通道层上形成第二型掺杂半导体图案层、第二源极与第二漏极。

Description

半导体元件的制造方法

技术领域

本发明涉及一种半导体元件的制造方法，且尤其涉及一种互补金氧半导体元件(Complementary Metal-Oxide-Semiconductor devices，CMOS devices)的制造方法。

背景技术

针对多媒体社会的急速进步，多半受惠于半导体元件或人机显示装置的飞跃性进步。就显示器而言，阴极射线管(Cathode Ray Tube，CRT)因具有优异的显示质量与其经济性，一直独占近年来的显示器市场。然而，对于个人在桌上操作多数终端机/显示器装置的环境，或是以环保的观点切入，若以节省能源的潮流加以预测阴极射线管因空间利用以及能源消耗上仍存在很多问题，而对于轻、薄、短、小以及低消耗功率的需求无法有效提供解决之道。因此，具有高画质、空间利用效率佳、低消耗功率、无辐射等优越特性之薄膜晶体管液晶显示器(TFT-LCD)已逐渐成为市场的主流。

一般薄膜晶体管液晶显示器主要是由一薄膜晶体管阵列基板、一彩色滤光基板以及一液晶层所构成，而薄膜晶体管阵列基板上的开关元件都为单一掺杂型态的晶体管，如N型非晶硅薄膜晶体管。然而，在某些薄膜晶体管液晶显示器中，需要将一些简单的驱动电路制作于薄膜晶体管阵列基板的外围区域上，而这些制作于外围区域上的驱动电路通常会同时使用到N型非晶硅薄膜晶体管以及P型非晶硅薄膜晶体管。因此，如何在不大幅增加制造成本的情况下，于薄膜晶体管阵列基板的外围区域上制作出N型非晶硅薄膜晶体管以及P型非晶硅薄膜晶体管，是研发者持续关注的问题之一。

发明内容

本发明所要解决的技术问题在于提供一种半导体元件的制造方法，其可于基板上形成互补金氧半导体元件。

为实现上述目的，本发明提供一种半导体元件的制造方法，包括下列步骤。首先，于一基板上形成一第一栅极与一第二栅极，接着，于基板上形成一栅绝缘层，以覆盖第一栅极与第二栅极。之后，于栅绝缘层上形成位于第一栅极上方的一第一通道层以及位于第二栅极上方的一第二通道层，并于第一通道层上形成一第一型掺杂半导体图案层、一第一源极与一第一漏极，其中第一型掺杂半导体图案层位于第一源极与第一通道层之间以及第一漏极与第一通道层之间，且第一栅极、第一源极、第一漏极、第一通道层以及第一型掺杂半导体图案层构成一第一晶体管。接着，依序形成一第二型掺杂半导体材料层以及一第二导电层，以覆盖第一晶体管、栅绝缘层以及第二通道层。之后，图案化第二型掺杂半导体材料层以及第二导电层，以于第二通道层上形成一第二型掺杂半导体图案层、一第二源极与一第二漏极，其中第二型掺杂半导体图案层位于第二源极与第二通道层之间以及第二漏极与第二通道层之间，且第二栅极、第二源极、第二漏极、第二通道层以及第二型掺杂半导体图案层构成一第二晶体管。

在本发明的一实施例中，前述的第一通道层、第二通道层、第一型掺杂半导体图案层、第一源极以及第一漏极的形成方法例如是于栅绝缘层上依序形成一通道材料层以及一第一掺杂型掺杂半导体层，接着，图案化通道材料层与第一型掺杂半导体材料层，以于栅绝缘层上形成第一通道层、第二通道层以及位于第一通道层与第二通道层上的一第一图案层。之后，于第一通道层上形成第一源极与第一漏极，并以第一源极与第一漏极为掩模，移除未被第一源极与第一漏极所覆盖的第一图案层，以形成第一型掺杂半导体图案层。

在本发明的一实施例中，前述的第一通道层、第二通道层、第一型掺杂半导体图案层、第一源极以及第一漏极的形成方法例如是先于栅绝缘层上形成一通道材料层，接着，图案化通道材料层以形成第一通道层以及第二通道层。之后，于栅绝缘层、第一通道层以及第二通道层上依序形成一第一型掺杂半导体材料层以及一第一导电层，并图案化第一导电层与第一型掺杂半导体材料层，以于第一通道层上形成第一源极、第一漏极以及第一型掺杂半导体图案层。

在本发明的一实施例中，前述的第一型掺杂半导体图案层为N型掺杂半导体图案层，而第二型掺杂半导体图案层为P型掺杂半导体图案层。

在本发明的一实施例中，前述的第一型掺杂半导体图案层为P型掺杂半导体图案层，而第二型掺杂半导体图案层为N型掺杂半导体图案层。

在本发明的一实施例中，前述的第一通道层与第二通道层的材料包括一本征半导体材料(intrinsic semiconductor material)。

在本发明的一实施例中，前述的第一通道层与第二通道层的材料包括非晶硅、多晶硅、磊晶硅、铟镓锌氧化物、铟锌氧化物。

在本发明的一实施例中，前述的半导体元件的制造方法可进一步于第一晶体管以及第二晶体管上形成一保护层。

在本发明的一实施例中，前述的半导体元件的制造方法可进一步于保护层中形成多个接触窗，其中接触窗分别暴露第一晶体管的第一漏极以及第二晶体管的第二漏极。

在本发明的一实施例中，前述的半导体元件的制造方法可进一步于保护层上形成一图案化透明导电层，其中图案化透明导电层通过接触窗分别与第一漏极以及第二漏极电性连接。

基于上述，由于本发明的半导体元件的制造方法可以采用现有的机台，因此，本发明可以在不大幅度增加工艺成本的情况下制作出互补金氧半导体元件。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。

附图说明

图1A至图1J为本发明第一实施例的半导体元件的制造流程示意图；

图2A至图2J为本发明第二实施例的半导体元件的制造流程示意图。

其中，附图标记：

100：基板

110：栅绝缘层

120：通道材料层

130：第一型掺杂半导体材料层

130a：第一图案层

130b：第一型掺杂半导体图案层

140：第一导电层

150：第二型掺杂半导体材料层

150a：第二型掺杂半导体图案层

160：第二导电层

170：保护层

180：图案化透明导电层

G1：第一栅极

G2：第二栅极

C1：第一通道层

C2：第二通道层

S1：第一源极

S2：第二源极

D1：第一漏极

D2：第二漏极

TFT1：第一晶体管

TFT2：第二晶体管

W1、W2：接触窗

R、R’、R”：凹陷

具体实施方式

【第一实施例】

图1A至图1J为本发明第一实施例的半导体元件的制造流程示意图。请参照图1A，首先，于一基板100上形成一第一栅极G1与一第二栅极G2。在本实施例中，第一栅极G1与第二栅极G2例如由是由单层或是多层金属层所构成。举例而言，单层的第一栅极G1与第二栅极G2例如是由钛、铝、铜、银、金、钼、钨、镍等金属所构成，多层的第一栅极G1与第二栅极G2例如是由钛/铝/钛三层金属所构成，其中位于基板100上的钛金属层的厚度例如为130埃，铝金属层的厚度例如为1800埃，而位于铝金属层上的钛金属层之厚度例如为500埃。在其它可行的实施例中，第一栅极G1与第二栅极G2亦可以是由钼/铝/钼三层金属所构成。

接着请参照图1B，于基板100上依序形成一栅绝缘层110、一通道材料层120以及一第一掺杂型掺杂半导体层130，以覆盖第一栅极G1与第二栅极G2。在本实施例中，栅绝缘层110、通道材料层120以及第一掺杂型掺杂半导体层130全面性覆盖于基板100上。举例而言，栅绝缘层110例如为氧化硅层或是氮化硅层，通道材料层120的材料例如为本征半导体材料，诸如非晶硅、多晶硅、磊晶硅、铟镓锌氧化物、铟锌氧化物等，而第一掺杂型掺杂半导体层130的材料例如为N型掺杂半导体图案层或是P型掺杂半导体图案层。在本实施例中，通道材料层120的厚度例如介于1000埃至3000埃之间，而较佳为2000埃。此外，第一掺杂型掺杂半导体层130的厚度例如介于100埃至500埃之间，而较佳为200埃。

请参照图1C，通过微影与蚀刻工艺(Photolithography and Etch Process，PEP)将通道材料层120与第一型掺杂半导体材料层130图案化，以于栅绝缘层110上形成第一通道层C1、第二通道层C2以及位于第一通道层C1与第二通道层C2上的一第一图案层130a。

请参照图1D，在形成第一通道层C1与第二通道层C2之后，于第一通道层C1、第二通道层C2、第一图案层130a以与栅绝缘层110上全面性地形成一第一导电层140。在本实施例中，第一导电层140例如由是由单层或是多层金属层所构成。举例而言，第一导电层140例如是由钛/铝/钛三层金属所构成，其中底层的钛金属层的厚度例如为430埃，铝金属层的厚度例如为1800埃，而位于铝金属层上的钛金属层的厚度例如为1000埃。在其它可行的实施例中，第一导电层140也可以是由钼/铝/钼三层金属所构成。

接着请参照图1E，通过微影与蚀刻工艺将第一导电层140图案化，以于第一通道层C1与第一图案层130a的部分区域上形成第一源极S1与第一漏极D1。之后，以第一源极S1与第一漏极D1为掩模，移除未被第一源极S1与第一漏极D1所覆盖的第一图案层130a，以形成第一型掺杂半导体图案层130b。值得注意的是，第一型掺杂半导体图案层130b位于第一源极S1与第一通道层C1之间以及第一漏极D1与第一通道层C1之间。除此之外，在形成第一型掺杂半导体图案层130b的同时，部分的第一通道层C1会被蚀刻而形成凹陷R，而此凹陷R的深度约介于300埃至500埃之间。

由图1E可知，前述的第一栅极G1、第一源极S1、第一漏极D1、第一通道层C1以及第一型掺杂半导体图案层130a构成一第一晶体管TFT1。当第一型掺杂半导体图案层130a为N型掺杂半导体图案层时，则第一晶体管TFT1为N型晶体管。反之，当第一型掺杂半导体图案层130a为P型掺杂半导体图案层时，则第一晶体管TFT1为P型晶体管。

请参照图1F与图1G，在形成第一晶体管TFT1之后，依序形成一第二型掺杂半导体材料层150以及一第二导电层160，以覆盖第一晶体管TFT1、栅绝缘层110、部分的第一通道层C1以及第二通道层C2。在本实施例中，第二型掺杂半导体材料层150与第二导电层160全面性覆盖于第一晶体管TFT1、栅绝缘层110以及第二通道层C2上。

之后，请参照图1H，通过微影蚀刻工艺将第二型掺杂半导体材料层150以及第二导电层160图案化，以于第二通道层C2上形成一第二型掺杂半导体图案层150a、一第二源极S2与一第二漏极D2，其中第二型掺杂半导体图案层150a位于第二源极S2与第二通道层C2之间以及第二漏极D2与第二通道层C2之间。值得注意的是，第一通道层C1的凹陷R会被进一步蚀刻而形成深度介于1100埃至1400埃之间的凹陷R’，而第二通道C2的凹陷R”会被进一步蚀刻而形成深度介于700埃至1400埃之间的凹陷。由图1H可知，第二源极S2与第二漏极D2的整体图案会与第二型掺杂半导体图案层150b的图案实质上相同。前述的第二栅极G2、第二源极S2、第二漏极D2、第二通道层C2以及第二型掺杂半导体图案层150a构成一第二晶体管TFT2。

承上述，当第一型掺杂半导体图案层130a为N型掺杂半导体图案层时，第二型掺杂半导体图案层150a应为P型掺杂半导体图案层，此时第二晶体管TFT2为P型晶体管。反之，当第一型掺杂半导体图案层130a为P型掺杂半导体图案层时，第二型掺杂半导体图案层150a应为N型掺杂半导体图案层，则第二晶体管TFT2为N型晶体管。

请参照图1I，在完成前述的第一晶体管TFT1以及第二晶体管TFT2的制作之后，接着于第一晶体管TFT1以及第二晶体管TFT2上形成一保护层170。如图1I所示，前述的保护层170中具有多个接触窗W1、W2，其中接触窗W1暴露第一晶体管TFT1的第一漏极D1及/或第一源极S1，而接触窗W2暴露第二晶体管TFT2的第二漏极D2及/或第二源极S2。

接着请参照图1J，本实施例可进一步于保护层170上形成一图案化透明导电层180，其中图案化透明导电层180通过接触窗W1与第一漏极D1、第一源极S1电性连接，并通过接触窗W2与第二漏极D2、第二源极S2电性连接。在本实施例中，图案化透明导电层180例如是用以制作像素电极及导线。

本实施例上述的工艺与现有的薄膜晶体管阵列工艺兼容，本实施例无须采购新的工艺设备，仅需小幅度的修改工艺顺序，即可进行量产。因此，本实施例可以在不大幅度增加工艺成本的情况下制作出互补金氧半导体元件。

【第二实施例】

图2A至图2J为本发明第二实施例之半导体元件的制造流程示意图。本实施例的半导体元件的制造流程与第一实施例的半导体元件的制造流程类似，但二者主要差异之处在于第一晶体管TFT1的制造方法。由于本实施例的第二晶体管TFT2、保护层170以及图案化透明导电层180的制造方法(图2F至图2J)与第一实施例类似，故于此实施例中不再重述。以下，仅搭配图2A至图2E，针对第一晶体管TFT1的制造流程进行详细的描述。

首先请参照图2A，首先，于一基板100上形成一第一栅极G1与一第二栅极G2。在本实施例中，第一栅极G1与第二栅极G2例如由是由单层或是多层金属层所构成。举例而言，第一栅极G1与第二栅极G2例如是由钛/铝/钛三层金属所构成，其中位于基板100上的钛金属层的厚度例如为130埃，铝金属层的厚度例如为1800埃，而位于铝金属层上的钛金属层的厚度例如为500埃。在其它可行的实施例中，第一栅极G1与第二栅极G2也可以是由钼/铝/钼三层金属所构成。

接着请参照图2B，于基板100上依序形成一栅绝缘层110以及一通道材料层120，以覆盖第一栅极G1与第二栅极G2。在本实施例中，栅绝缘层110以及通道材料层120全面性覆盖于基板100上。举例而言，栅绝缘层110例如为氧化硅层或是氮化硅层，通道材料层120的材料例如为本征半导体材料，诸如非晶硅、多晶硅、磊晶硅、铟镓锌氧化物、铟锌氧化物等。在本实施例中，通道材料层120的厚度例如介于1000埃至3000埃之间，而较佳为2000埃。

请参照图2C，通过微影与蚀刻工艺(Photolithography and Etch Process，PEP)将通道材料层120图案化，以于栅绝缘层110上形成第一通道层C1以及第二通道层C2。

请参照图2D，在形成第一通道层C1与第二通道层C2之后，于第一通道层C1、第二通道层C2以与栅绝缘层110上依序形成一第一型掺杂半导体材料层130以及一第一导电层140。在本实施例中，第一掺杂型掺杂半导体层130的材料例如为N型掺杂半导体图案层或是P型掺杂半导体图案层，第一掺杂型掺杂半导体层130的厚度例如介于100埃至500埃之间，而较佳为200埃。此外，第一导电层140例如由是由多层金属层所构成。举例而言，第一导电层140是由钛/铝/钛三层金属所构成，其中底层的钛金属层的厚度例如为430埃，铝金属层的厚度例如为1800埃，而位于铝金属层上的钛金属层的厚度例如为1000埃。在其它可行的实施例中，第一导电层140也可以是由钼/铝/钼三层金属所构成。

接着请参照图2E，通过微影与蚀刻工艺将第一型掺杂半导体材料层130与第一导电层140图案化，以于以于第一通道层C1上形成第一源极S1、第一漏极D1以及第一型掺杂半导体图案层130b。之后，以第一源极S1与第一漏极D1为掩模，移除未被第一源极S1与第一漏极D1所覆盖的部分第一通道层C1，以于第一通道层C1会被蚀刻而形成凹陷R，而此凹陷R的深度约介于300埃至500埃之间。由图2E可知，第一源极S1与第一漏极D1的整体图案会与第一型掺杂半导体图案层130b的图案实质上相同。

基于上述，由于本发明的各个实施例都可采用现有的机台进行互补金氧半导体元件的制作，与现有工艺兼容，因此本发明可以在不大幅度增加工艺成本的情况下制作出互补金氧半导体元件。

当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (10)

1.一种半导体元件的制造方法，其特征在于，包括：

于一基板上形成一第一栅极与一第二栅极；

于该基板上形成一栅绝缘层，以覆盖该第一栅极与该第二栅极；

于该栅绝缘层上形成位于该第一栅极上方的一第一通道层以及位于该第二栅极上方的一第二通道层；

于该第一通道层上形成一第一型掺杂半导体图案层、一第一源极与一第一漏极，其中该第一型掺杂半导体图案层位于该第一源极与该第一通道层之间以及该第一漏极与该第一通道层之间，该第一栅极、该第一源极、该第一漏极、该第一通道层以及该第一型掺杂半导体图案层构成一第一晶体管；

依序形成一第二型掺杂半导体材料层以及一第二导电层，以覆盖该第一晶体管、该栅绝缘层以及该第二通道层；以及

图案化该第二型掺杂半导体材料层以及该第二导电层，以于该第二通道层上形成一第二型掺杂半导体图案层、一第二源极与一第二漏极，其中该第二型掺杂半导体图案层位于该第二源极与该第二通道层之间以及该第二漏极与该第二通道层之间，该第二栅极、该第二源极、该第二漏极、该第二通道层以及该第二型掺杂半导体图案层构成一第二晶体管。

2.根据权利要求1所述的半导体元件的制造方法，其特征在于，形成该第一通道层、该第二通道层、该第一型掺杂半导体图案层、该第一源极以及该第一漏极的方法包括：

于该栅绝缘层上依序形成一通道材料层以及一第一型掺杂半导体材料层；

图案化该通道材料层与该第一型掺杂半导体材料层，以于该栅绝缘层上形成该第一通道层、该第二通道层以及位于该第一通道层与该第二通道层上的一第一图案层；

于该第一通道层上形成该第一源极与该第一漏极；以及

以该第一源极与该第一漏极为掩模，移除未被该第一源极与该第一漏极所覆盖的该第一图案层，以形成该第一型掺杂半导体图案层。

3.根据权利要求1所述的半导体元件的制造方法，其特征在于，该形成该第一通道层、该第二通道层、该第一型掺杂半导体图案层、该第一源极以及该第一漏极的方法包括：

于该栅绝缘层上形成一通道材料层；

图案化该通道材料层以形成该第一通道层以及该第二通道层；

于该栅绝缘层、该第一通道层以及该第二通道层上依序形成一第一型掺杂半导体材料层以及一第一导电层；以及

图案化该第一导电层与该第一型掺杂半导体材料层，以于该第一通道层上形成该第一源极、该第一漏极以及该第一型掺杂半导体图案层。

4.根据权利要求1所述的半导体元件的制造方法，其特征在于，该第一型掺杂半导体图案层为N型掺杂半导体图案层，该第二型掺杂半导体图案层为P型掺杂半导体图案层。

5.根据权利要求1所述的半导体元件的制造方法，其特征在于，该第一型掺杂半导体图案层为P型掺杂半导体图案层，该第二型掺杂半导体图案层为N型掺杂半导体图案层。

6.根据权利要求1所述的半导体元件的制造方法，其特征在于，该第一通道层与该第二通道层的材料包括一本征半导体材料。

7.根据权利要求6所述的半导体元件的制造方法，其特征在于，该第一通道层与该第二通道层的材料选自非晶硅、多晶硅、磊晶硅、铟镓锌氧化物、铟锌氧化物其中之一。

8.根据权利要求1所述的半导体元件的制造方法，其特征在于，还包括于该第一晶体管以及该第二晶体管上形成一保护层。

9.根据权利要求8所述的半导体元件的制造方法，其特征在于，还包括于该保护层中形成多个接触窗，该些接触窗分别暴露该第一晶体管的该第一漏极以及该第二晶体管的该第二漏极。

10.根据权利要求9所述的半导体元件的制造方法，其特征在于，还包括于该保护层上形成一图案化透明导电层，该图案化透明导电层通过该些接触窗分别与该第一漏极以及该第二漏极电性连接。

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