CN102496625A - 薄膜晶体管、画素结构及其制造方法 - Google Patents
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Abstract
一种薄膜晶体管，其包括一栅极、一氧化物半导体层、一栅介电层、一源极以及一漏极。栅介电层位于氧化物半导体层与栅极之间，而源极以及漏极分别与氧化物半导体层的不同部分接触，其中源极与该漏极分别具有一阶梯状侧壁，且氧化物半导体层覆盖部分阶梯状侧壁。本申请案另提供一种薄膜晶体管的制造方法。
Description
【技术领域】
本申请案是有关于一种薄膜晶体管、画素结构及其制造方法，且特别是有关于一种具有氧化物半导体层的薄膜晶体管、画素结构及其制造方法。
【背景技术】
随着科技的进步，体积庞大的阴极射线管(Cathode Ray Tube，CRT)显示器已经渐渐地走入历史，因此液晶显示器(Liquid Crystal Display，LCD)、有机电激发光显示器、场发射显示器(Field Emission Display，FED)、等离子体显示器(Plasma Display Panel，PDP)等平面显示器已成为显示器的主流，其中又以液晶显示器最为普及化。
在目前最为普及的薄膜晶体管液晶显示器(TFT-LCD)中，薄膜晶体管本身的信赖性(reliability)直接影响了薄膜晶体管液晶显示器的制造良率。是以，如何进一步提升薄膜晶体管的制造良率，实为目前研发的重点之一。
【发明内容】
本申请案提供一种薄膜晶体管及其制造方法，以有效改善薄膜晶体管的制造良率。
本申请案另提供一种画素结构及其制造方法，以有效改善画素结构的制造良率。
本申请案提供一种薄膜晶体管，其包括一栅极、一氧化物半导体层、一栅介电层、一源极以及一漏极。栅介电层位于氧化物半导体层与栅极之间，而源极以及漏极分别与氧化物半导体层的不同部分接触，其中源极与漏极分别具有一阶梯状侧壁，且氧化物半导体层覆盖部分阶梯状侧壁。
在本申请案的一实施例中，前述的栅极与栅介电层配置于一基板上，栅介电层覆盖栅极，而源极与漏极配置于栅介电层上，且氧化物半导体层覆盖部分栅介电层、部分源极以及部分漏极。
在本申请案的一实施例中，前述的氧化物半导体层的材质包括氧化铟镓锌(Indium-Gallium-Zinc Oxide，IGZO)、氧化锌(ZnO)、氧化锡(SnO)、氧化铟锌(Indium-Zinc Oxide，IZO)、氧化镓锌(Gallium-Zinc Oxide，GZO)、氧化锌锡(Zinc-Tin Oxide，ZTO)或氧化铟锡(Indium-Tin Oxide，ITO)。
在本申请案的一实施例中，前述的氧化物半导体层的厚度小于源极与漏极的厚度。举例而言，氧化物半导体层的厚度系介于100A与2000A之间，而源极与漏极的厚度系介于200A与20000A之间。
本申请案另提供一种画素结构，其包括一薄膜晶体管与一画素电极。薄膜晶体管包括一栅极、一氧化物半导体层、一栅介电层、一源极以及一漏极。栅介电层位于氧化物半导体层与栅极之间。源极以及漏极分别与氧化物半导体层的不同部分接触，且源极与漏极分别具有一阶梯状侧壁。画素电极与漏极电性连接，且画素电极覆盖部分阶梯状侧壁。
在本申请案的一实施例中，前述的栅极与栅介电层配置于一基板上，栅介电层覆盖栅极，而氧化物半导体层配置于栅介电层上，且源极与漏极覆盖部分氧化物半导体层与部分栅介电层。
在本申请案的一实施例中，前述的氧化物半导体层与栅介电层配置于一基板上，栅介电层覆盖氧化物半导体层，而栅极配置于栅介电层上，且源极以及漏极分别与部分氧化物半导体层接触。
在本申请案的一实施例中，前述的画素结构可进一步包括一覆盖栅极与栅介电层的绝缘层，其中栅介电层与绝缘层中具有多个接触开口，以将部分氧化物半导体层暴露，而源极与漏极通过接触开口与部分氧化物半导体层接触。
本申请案提供一种薄膜晶体管的制造方法，其包括下列步骤。首先，于一基板上依序形成一栅极与一栅介电层，其中栅介电层覆盖栅极。接着，于栅介电层上形成一源极与一漏极，源极与漏极分别具有一阶梯状侧壁。之后，于栅介电层上形成一氧化物半导体层，以覆盖源极与漏极的部分阶梯状侧壁，其中源极与漏极分别与氧化物半导体层的不同部分接触。
在本申请案的一实施例中，形成具有阶梯状侧壁的源极与漏极的方法包括下列步骤。首先，于栅介电层上形成一导电材料层。接着，于导电材料层上形成一图案化光阻层，以将部分导电材料层暴露。之后，以图案化光阻层为罩幕，移除未被图案化光阻层覆盖的部分导电材料层，以于导电材料层中形成一凹陷图案。接着，移除部分图案化光阻层，以形成一残余图案化光阻层，其中残余图案化光阻层进一步暴露出原本被图案化光阻层所覆盖的部分导电材料层。之后，以残余图案化光阻层为罩幕，移除未被残余图案化光阻层覆盖的部分导电材料层直到部分栅介电层被暴露出来为止，以形成阶梯状侧壁。
在本申请案的一实施例中，形成具有阶梯状侧壁的源极与漏极的方法包括下列步骤：(a)于栅介电层上形成一导电材料层；(b)于导电材料层上形成一图案化光阻层，以将部分导电材料层暴露；(c)以图案化光阻层为罩幕，移除未被图案化光阻层覆盖的部分导电材料层，以于导电材料层中形成一凹陷图案；(d)移除部分图案化光阻层，以形成一残余图案化光阻层，其中残余图案化光阻层进一步暴露出原本被图案化光阻层所覆盖的部分导电材料层；(e)以残余图案化光阻层为罩幕，移除未被残余图案化光阻层覆盖的部分导电材料层；以及(f)重复步骤(d)～(e)，直到部分栅介电层被暴露出来为止，以形成阶梯状侧壁。
在本申请案的一实施例中，形成具有阶梯状侧壁的源极与漏极的方法包括下列步骤：首先，于栅介电层上形成一导电材料层。接着，于导电材料层上形成一半调式图案化光阻层，以将部分导电材料层暴露，其中半调式图案化光阻层具有阶梯状侧壁。之后，以半调式图案化光阻层为罩幕，移除未被半调式图案化光阻层覆盖的部分导电材料层，直到部分栅介电层被暴露出来为止。
本申请案提供一种画素结构的制造方法，其包括下列步骤。首先，于一基板上形成一薄膜晶体管，其中薄膜晶体管包括一栅极、一氧化物半导体层、一栅介电层、一源极以及一漏极，栅介电层位于氧化物半导体层与栅极之间，而源极以及漏极分别与氧化物半导体层的不同部分接触，且源极与漏极分别具有一阶梯状侧壁。接着，形成一与漏极电性连接的画素电极，其中画素电极覆盖部分阶梯状侧壁。
在本申请案的一实施例中，形成薄膜晶体管的方法包括下列步骤。首先，于基板上依序形成栅极与栅介电层，其中栅介电层覆盖栅极。接着，于栅介电层上形成氧化物半导体层。之后，于部分氧化物半导体层与部分栅介电层上形成源极与漏极。
在本申请案的一实施例中，形成薄膜晶体管的方法包括下列步骤：首先，于基板上依序形成氧化物半导体层与栅介电层，其中栅介电层覆盖氧化物半导体层。接着，于栅介电层上形成栅极。之后，于栅极与栅介电层上形成一绝缘层，其中栅介电层与绝缘层中具有多个接触开口，以将部分氧化物半导体层暴露。接着，于绝缘层上形成源极与漏极，其中源极与漏极通过接触开口与部分氧化物半导体层接触。
在本申请案的一实施例中，前述的画素电极的材质例如为氧化铟锌或氧化铟锡。
在本申请案中，具有阶梯状侧壁的源极与漏极可以有效改善薄膜晶体管与画素结构的制造良率。
为让本申请案的上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
【附图说明】
图1本申请案的薄膜晶体管的制造流程示意图。
图2A至图2F为本申请案第一实施例的画素结构的制造流程剖面示意图。
图3A至图3G为本申请案第二实施例的画素结构的制造流程剖面示意图。
图4为本申请案第三实施例的画素结构的剖面示意图。
图5为本申请案第四实施例的画素结构的剖面示意图。
【主要组件符号说明】
SUB：基板
G：栅极
GI：栅介电层
C：导电材料层
PR：图案化光阻层
PR’、PR”：残余图案化光阻层
R、R’、R”：凹陷图案
SW1、SW2、SW：阶梯状侧壁
S：源极
D：漏极
SE：氧化物半导体层
TFT、TFT1、TFT2：薄膜晶体管
HTPR：半调式图案化光阻层
HTPR’、HTPR”：半调式残余图案化光阻层
P1、P2：画素结构
PE：画素电极
IN：绝缘层
【具体实施方式】
图1本申请案的薄膜晶体管的制造流程示意图。请参照图1，本申请案的薄膜晶体管的制造方法包括下列步骤S110～S130。首先，于一基板上依序形成一栅极与一栅介电层，其中栅介电层覆盖栅极(步骤S110)。接着，于栅介电层上形成一源极与一漏极，源极与漏极分别具有一阶梯状侧壁(步骤S120)。之后，于栅介电层上形成一氧化物半导体层，以覆盖源极与漏极的部分阶梯状侧壁，其中源极与漏极分别与氧化物半导体层的不同部分接触(步骤S130)。
以下将通过第一实施例以及第二实施例针对步骤前述的步骤S110～S130进行详细的描述。
【第一实施例】
图2A至图2F为本申请案第一实施例的画素结构的制造流程剖面示意图。请参照图1与图2A，首先，于基板SUB上依序形成一栅极G与一栅介电层GI，其中栅介电层GI覆盖栅极G(即步骤S110)。在本实施例中，栅极G例如系通过一道微影蚀刻制程所制成，其材质包括金属、合金或其它导电材料。此外，栅介电层GI例如系通过化学气相沉积的方式形成于基板SUB上，以覆盖住栅极G。在本实施例中，栅介电层GI的材质例如为氧化硅、氮化硅或其它介电材料。
请参照图2A与图2E，在完成栅介电层GI(绘示于图2A)的制作之后，进行具有阶梯状侧壁SW1的源极S与具有阶梯状侧壁SW2的漏极D的制作(绘示于图2E)，即步骤S120。
首先，请参照图2A，于栅介电层GI上形成一导电材料层C。接着，于导电材料层C上形成一图案化光阻层PR，以将部分导电材料层C暴露。在本实施例中，前述的图案化光阻层PR系将栅极G上方的部分导电材料层C暴露。此外，图案化光阻层PR例如系通过曝光显影的方式形成，本实施例不限定图案化光阻层PR的材质。
接着请参照图2B，以图案化光阻层PR为罩幕，移除未被图案化光阻层PR覆盖的部分导电材料层C，以于导电材料层C中形成一凹陷图案R。在本实施例中，凹陷图案R的深度小于导电材料层C的厚度。
接着请参照图2C，移除部分图案化光阻层PR(绘示于图2B)，以形成一残余图案化光阻层PR’，其中残余图案化光阻层PR’除了将凹陷图案R(绘示于图2B)暴露之外，还会进一步暴露出原本被图案化光阻层PR(绘示于图2B)所覆盖的部分导电材料层C。在本实施例中，移除部分图案化光阻层PR以形成残余图案化光阻层PR’的方法例如为等离子体灰化(plasmaashing)或是其它能够移除光阻材料的制程。值得注意的是，在以等离子体灰化的方式移除部分图案化光阻层PR的过程中，图案化光阻层PR的厚度与宽度都会被缩减。换言的，残余图案化光阻层PR’的厚度与宽度皆会小于图案化光阻层PR(绘示于图2B)，故可以进一步暴露出原本被图案化光阻层PR(绘示于图2B)所覆盖的部分导电材料层C。
接着请参照图2D，以残余图案化光阻层PR’为罩幕，移除未被残余图案化光阻层PR’覆盖的部分导电材料层C，以于导电材料层C中形成一凹陷图案R’。此时，凹陷图案R’的深度仍小于导电材料层C的厚度。换言之，凹陷图案R’尚未将栅介电层GI暴露出来。
接着请参照图2E，移除部分残余图案化光阻层PR’(绘示于图2D)，以形成一残余图案化光阻层PR”，其中残余图案化光阻层PR”除了将凹陷图案R’(绘示于图2D)暴露之外，还进一步暴露出原本被残余图案化光阻层PR’(绘示于图2D)所覆盖的部分导电材料层C。接着，以残余图案化光阻层PR”为罩幕，移除未被残余图案化光阻层PR”覆盖的部分导电材料层C，以于导电材料层C中形成一凹陷图案R”。此时，部分栅介电层GI被暴露出来，而导电材料层C(绘示于图2D)则被图案化为具有阶梯状侧壁SW1的源极S以及具有阶梯状侧壁SW2的漏极D。
承上述，在形成源极S与漏极D时，本实施例并不限定必须进行3阶段的移除程序(图2B、图2D、图2E)，本实施例亦可仅进行2阶段的移除程序或是n阶段的移除程序(n≥4)，以完成源极S与漏极D的制作。
接着请参照图2F，在形成源极S与漏极D之后，于栅介电层GI上形成一氧化物半导体层SE，以覆盖源极S的部分阶梯状侧壁SW1与漏极D的部分阶梯状侧壁SW2，其中源极S与漏极D分别与氧化物半导体层SE的不同部分接触(即步骤S130)。在本实施例中，氧化物半导体层SE的材质例如为氧化铟镓锌、氧化锌、氧化锡、氧化铟锌、氧化镓锌、氧化锌锡或氧化铟锡。在氧化物半导体层SE制作完成之后，本实施例的薄膜晶体管TFT便已制作完成。
参照继续图2F，本实施例的薄膜晶体管TFT包括一栅极G、一氧化物半导体层SE、一栅介电层GI、一源极S以及一漏极D。栅介电层GI位于氧化物半导体层SE与栅极G之间，而源极S以及漏极D分别与氧化物半导体层SE的不同部分接触，其中源极S与漏极D分别具有一阶梯状侧壁SW1、SW2，且氧化物半导体层SE覆盖部分阶梯状侧壁SW1、SW2。详言之，前述的栅极G与栅介电层GI配置于基板SUB上，栅介电层GI覆盖栅极G，而源极S与漏极D配置于栅介电层GI上，且氧化物半导体层SE覆盖于部分栅介电层GI、部分源极S以及部分漏极D上。
在本实施例中，氧化物半导体层SE的厚度系小于源极S与漏极D的厚度。举例而言，氧化物半导体层SE的厚度系介于100A与2000A之间，而源极S与漏极D的厚度系介于2000A与20000A之间。
值得注意的是，此领域具有通常知识者可以进一步在此薄膜晶体管TFT上形成保护层(未绘示)，以增进组件的信赖性。此外，若要将本实施例的薄膜晶体管TFT应用于显示面板领域中，可进一步制作与漏极D电性连接的画素电极(未绘示)。
【第二实施例】
图3A至图3G为本申请案第二实施例的画素结构的制造流程剖面示意图。请参照图1与图3A，首先，于基板SUB上依序形成一栅极G与一栅介电层GI，其中栅介电层GI覆盖栅极G(即步骤S110)。在本实施例中，栅极G例如系通过一道微影蚀刻制程所制成，其材质包括金属、合金或其它导电材料。此外，栅介电层GI例如系通过化学气相沉积的方式形成于基板SUB上，以覆盖住栅极G。在本实施例中，栅介电层GI的材质例如为氧化硅、氮化硅或其它介电材料。
请参照图3A与图3F，在完成栅介电层GI(绘示于图3A)的制作之后，进行具有阶梯状侧壁SW1的源极S与具有阶梯状侧壁SW2的漏极D的制作(绘示于图3F)，即步骤S120。
首先，请参照图3A，于栅介电层GI上形成一导电材料层C。接着，于导电材料层C上形成一半调式图案化光阻层HTPR，以将部分导电材料层C暴露，其中半调式图案化光阻层HTPR具有阶梯状侧壁SW。在本实施例中，前述半调式的图案化光阻层HTPR系将栅极G上方的部分导电材料层C暴露。此外，半调式图案化光阻层HTPR例如系通过半调式光罩搭配曝光显影的方式所形成，本实施例不限定半调式图案化光阻层HTPR的材质。
接着请参照图3B，以半调式图案化光阻层HTPR为罩幕，移除未被半调式图案化光阻层HTPR覆盖的部分导电材料层C，以于导电材料层C中形成一凹陷图案R。在本实施例中，凹陷图案R的深度小于导电材料层C的厚度。
接着请参照图3C，移除部分半调式图案化光阻层HTPR(绘示于图3B)，以形成一残余半调式图案化光阻层HTPR’，其中残余半调式图案化光阻层HTPR’除了将凹陷图案R(绘示于图3B)暴露之外，还会进一步暴露出原本被半调式图案化光阻层HTPR(绘示于图3B)所覆盖的部分导电材料层C。在本实施例中，移除部分半调式图案化光阻层HTPR以形成残余半调式图案化光阻层HTPR’的方法例如为等离子体灰化(plasma ashing)或是其它能够移除光阻材料的制程。值得注意的是，在以等离子体灰化的方式移除部分半调式图案化光阻层HTPR的过程中，半调式图案化光阻层HTPR的厚度与宽度都会被缩减。换言之，残余半调式图案化光阻层HTPR’的厚度与宽度皆会小于图案化光阻层PR(绘示于图3B)，故可以进一步暴露出原本被图案化光阻层PR(绘示于图3B)所覆盖的部分导电材料层C。
接着请参照图3D，以残余半调式图案化光阻层HTPR’为罩幕，移除未被残余半调式图案化光阻层HTPR’覆盖的部分导电材料层C，以于导电材料层C中形成一凹陷图案R’。此时，凹陷图案R’的深度仍小于导电材料层C的厚度。换言之，凹陷图案R’尚未将栅介电层GI暴露出来。
接着请参照图3E，移除部分残余半调式图案化光阻层HTPR’(绘示于图3D)，以形成一残余半调式图案化光阻层HTPR”，其中残余半调式图案化光阻层HTPR”除了将凹陷图案R’(绘示于图2D)暴露之外，还进一步暴露出原本被残余半调式图案化光阻层HTPR’(绘示于图3D)所覆盖的部分导电材料层C。
接着请参照图3F，以残余半调式图案化光阻层HTPR”为罩幕，移除未被残余半调式图案化光阻层HTPR”覆盖的部分导电材料层C，以于导电材料层C中形成一凹陷图案R”。此时，部分栅介电层GI被暴露出来，而导电材料层C(绘示于图3E)则被图案化为具有阶梯状侧壁SW1的源极S以及具有阶梯状侧壁SW2的漏极D。
值得注意的是，阶梯状侧壁SW1与阶梯状侧壁SW2的轮廓是由半调式图案化光阻层HTPR的阶梯状侧壁SW所决定，此领域具有通常知识者可以适度地调整阶梯状侧壁SW的轮廓，以获得所需的阶梯状侧壁SW1与阶梯状侧壁SW2。
接着请参照图3G，在形成源极S与漏极D之后，于栅介电层GI上形成一氧化物半导体层SE，以覆盖源极S的部分阶梯状侧壁SW1与漏极D的部分阶梯状侧壁SW2，其中源极S与漏极D分别与氧化物半导体层SE的不同部分接触(即步骤S130)。在本实施例中，氧化物半导体层SE的材质例如为氧化铟镓锌、氧化锌、氧化锡、氧化铟锌、氧化镓锌、氧化锌锡或氧化铟锡。在氧化物半导体层SE制作完成之后，本实施例的薄膜晶体管TFT便已制作完成。
值得注意的是，此领域具有通常知识者可以进一步在此薄膜晶体管TFT上形成保护层(未绘示)，以增进组件的信赖性。此外，若要将本实施例的薄膜晶体管TFT应用于显示面板领域中，可进一步制作与漏极D电性连接的画素电极(未绘示)。
在上述第一、第二实施例的薄膜晶体管TFT中，由于源极S具有阶梯状侧壁SW1，且漏极D的具有阶梯状侧壁SW2，故覆盖于阶梯状侧壁SW1与阶梯状侧壁SW2上的氧化物半导体层SE具有较佳的阶梯覆盖率(stepcoverage)，不容易发生断裂的问题。
须特别注意的是，在上述各实施例中，源极S和漏极D的下表面大体均为平坦表面，而其的阶梯状侧壁SW1与阶梯状侧壁SW2系分别为源极S和漏极D本身具有的，而不是依据其它不平坦的下层结构所间接形成的。
【第三实施例】
图4为本申请案第三实施例的画素结构的剖面示意图。请参照图4，本实施例的画素结构P1包括一薄膜晶体管TFT1与一画素电极PE。薄膜晶体管TFT1包括一栅极G、一氧化物半导体层SE、一栅介电层GI、一源极S以及一漏极D。栅介电层GI位于氧化物半导体层SE与栅极G之间。源极S以及漏极D分别与氧化物半导体层SE的不同部分接触，且源极S与漏极D分别具有一阶梯状侧壁SW1、SW2。画素电极PE与漏极D电性连接，且画素电极PE覆盖漏极D的部分阶梯状侧壁SW2。如图4所示，本实施例的栅极G与栅介电层GI配置于基板SUB上，栅介电层GI覆盖栅极G，而氧化物半导体层SE配置于栅介电层GI上，且源极S与漏极D覆盖部分氧化物半导体层SE与部分栅介电层GI。
从图4可知，本实施例先于基板SUB上制作出薄膜晶体管TFT1之后，才进行画素电极PE的制作。此外，本实施例的薄膜晶体管TFT1为底栅极型态的薄膜晶体管，而其制作方法例如先于基板SUB上依序形成栅极G与栅介电层GI，再于栅介电层GI上形成氧化物半导体层SE，接着于部分氧化物半导体层SE与部分栅介电层GI上形成源极S与漏极D。
由于源极S具有阶梯状侧壁SW1，且漏极D的具有阶梯状侧壁SW2，故覆盖于阶梯状侧壁SW1与阶梯状侧壁SW2上的画素电极PE具有较佳的阶梯覆盖率，不容易发生断裂的问题。
【第四实施例】
图5为本申请案第四实施例的画素结构的剖面示意图。请参照图4与图5，本实施例的画素结构P2与第三实施例的画素结构P1类似，惟二者主要差异之处在于：本实施例的画素结构P2中采用顶电极型态的薄膜晶体管TFT2。详言的，在薄膜晶体管TFT2中，氧化物半导体层SE与栅介电层GI配置于基板SUB上，栅介电层GI覆盖氧化物半导体层SE，而栅极G配置于栅介电层GI上，且源极S以及漏极D分别与部分氧化物半导体层SE接触。此外，本实施例的画素结构P2可进一步包括一覆盖栅极G与栅介电层GI的绝缘层IN，其中栅介电层GI与绝缘层GI中具有多个接触开口W，以将部分氧化物半导体层SE暴露，而源极S与漏极D通过接触开口W与部分氧化物半导体层SE接触。
从图5可清楚得知，本实施例的薄膜晶体管TFT2的制作方法例如系先于基板SUB上依序形成氧化物半导体层SE与栅介电层GI，再于栅介电层GI上形成栅极G，接着于栅极G与栅介电层GI上形成一绝缘层IN，并于栅介电层GI与绝缘层IN中形成多个接触开口W，以将部分氧化物半导体层SE暴露。最后，于绝缘层IN上形成源极S与漏极D，并使源极S与漏极D通过接触开口W与部分氧化物半导体层SE接触。
由于源极S具有阶梯状侧壁SW1，且漏极D的具有阶梯状侧壁SW2，故覆盖于阶梯状侧壁SW1与阶梯状侧壁SW2上的画素电极PE具有较佳的阶梯覆盖率，不容易发生断裂的问题。
在前述第一、第二、第三、第四实施例中，具有阶梯状侧壁的源极与漏极可以有效改善薄膜晶体管与画素结构的制造良率。
虽然本申请案已以较佳实施例揭露如上，然其并非用以限定本申请案，任何熟习此技艺者，在不脱离本申请案的精神和范围内，当可作些许的更动与润饰，因此本申请案的保护范围当视后附的申请专利范围所界定者为准。
Claims (18)
1.一种薄膜晶体管，包括：
一栅极；
一氧化物半导体层；
一栅介电层，位于该氧化物半导体层与该栅极之间；以及
一源极与一漏极，分别与该氧化物半导体层的不同部分接触，其中该源极与该漏极分别具有一阶梯状侧壁，且该氧化物半导体层覆盖部分该阶梯状侧壁。
2.根据权利要求1所述的薄膜晶体管，其特征在于，该栅极与该栅介电层配置于一基板上，该栅介电层覆盖该栅极，而该源极与该漏极配置于该栅介电层上，且该氧化物半导体层覆盖部分该栅介电层、部分该源极以及部分该漏极。
3.根据权利要求1所述的薄膜晶体管，其特征在于，该氧化物半导体层的材质包括氧化铟镓锌、氧化锌、氧化锡、氧化铟锌、氧化镓锌、氧化锌锡或氧化铟锡。
4.根据权利要求1所述的薄膜晶体管，其特征在于，该氧化物半导体层的厚度小于该源极与该漏极的厚度。
5.根据权利要求4所述的薄膜晶体管，其特征在于，该氧化物半导体层的厚度介于100A与2000A之间，而该源极与该漏极的厚度介于2000A与20000A之间。
6.一种画素结构，包括：
一薄膜晶体管，包括：
一栅极；
一氧化物半导体层；
一栅介电层，位于该氧化物半导体层与该栅极之间；以及
一源极与一漏极，分别与该氧化物半导体层的不同部分接触，其中该源极与该漏极分别具有一阶梯状侧壁；以及
一画素电极，与该漏极电性连接，其中该画素电极覆盖部分该阶梯状侧壁。
7.根据权利要求6所述的画素结构，其特征在于，该栅极与该栅介电层配置于一基板上，该栅介电层覆盖该栅极，而该氧化物半导体层配置于该栅介电层上，且该源极与该漏极覆盖部分该氧化物半导体层与部分该栅介电层。
8.根据权利要求6所述的画素结构，其特征在于，该氧化物半导体层与该栅介电层配置于一基板上，该栅介电层覆盖该氧化物半导体层，而该栅极配置于该栅介电层上，且该源极与该漏极与部分该氧化物半导体层接触。
9.根据权利要求8所述的画素结构，其特征在于，更包括一绝缘层覆盖该栅极与该栅介电层，其中该栅介电层与该绝缘层中具有多个接触开口，以将部分该氧化物半导体层暴露，而该源极与该漏极通过该些接触开口与部分该氧化物半导体层接触。
10.根据权利要求6所述的画素结构，其特征在于，氧化物半导体层的材质包括氧化铟镓锌、氧化锌、氧化锡、氧化铟锌、氧化镓锌、氧化锌锡或氧化铟锡。
11.一种薄膜晶体管的制造方法，包括：
于一基板上依序形成一栅极与一栅介电层，其中该栅介电层覆盖该栅极；
于该栅介电层上形成一源极与一漏极，其中该源极与该漏极分别具有一阶梯状侧壁；以及
于该栅介电层上形成一氧化物半导体层，以覆盖该源极与该漏极的部分该阶梯状侧壁，其中该源极与该漏极分别与该氧化物半导体层的不同部分接触。
12.根据权利要求11所述的薄膜晶体管的制造方法，其特征在于，形成具有该阶梯状侧壁的该源极与该漏极的方法包括：
于该栅介电层上形成一导电材料层；
于该导电材料层上形成一图案化光阻层，以将部分该导电材料层暴露；
以该图案化光阻层为罩幕，移除未被该图案化光阻层覆盖的部分该导电材料层，以于该导电材料层中形成一凹陷图案；
移除部分该图案化光阻层，以形成一残余图案化光阻层，其中该残余图案化光阻层进一步暴露出原本被该图案化光阻层所覆盖的部分该导电材料层；
以该残余图案化光阻层为罩幕，移除未被该残余图案化光阻层覆盖的部分该导电材料层直到部分该栅介电层被暴露出来为止，以形成该阶梯状侧壁。
13.根据权利要求11所述的薄膜晶体管的制造方法，其特征在于，形成具有该阶梯状侧壁的该源极与该漏极的方法包括：
(a)于该栅介电层上形成一导电材料层；
(b)于该导电材料层上形成一图案化光阻层，以将部分该导电材料层暴露；
(c)以该图案化光阻层为罩幕，移除未被该图案化光阻层覆盖的部分该导电材料层，以于该导电材料层中形成一凹陷图案；
(d)移除部分该图案化光阻层，以形成一残余图案化光阻层，其中该残余图案化光阻层进一步暴露出原本被该图案化光阻层所覆盖的部分该导电材料层；
(e)以该残余图案化光阻层为罩幕，移除未被该残余图案化光阻层覆盖的部分该导电材料层；以及
(f)重复步骤(d)～(e)至少一次，直到部分该栅介电层被暴露出来为止，以形成该阶梯状侧壁。
14.根据权利要求11所述的薄膜晶体管的制造方法，其特征在于，形成具有该阶梯状侧壁的该源极与该漏极的方法包括：
于该栅介电层上形成一导电材料层；
于该导电材料层上形成一半调式图案化光阻层，以将部分该导电材料层暴露，其中该半调式图案化光阻层具有阶梯状侧壁；以及
以该半调式图案化光阻层为罩幕，移除未被该半调式图案化光阻层覆盖的部分该导电材料层，直到部分该栅介电层被暴露出来为止。
15.一种画素结构的制造方法，包括：
于一基板上形成一薄膜晶体管，其中该薄膜晶体管包括一栅极、一氧化物半导体层、一栅介电层、一源极以及一漏极，该栅介电层位于该氧化物半导体层与该栅极之间，而该源极以及漏极分别与该氧化物半导体层的不同部分接触，且该源极与该漏极分别具有一阶梯状侧壁；以及
形成一与该漏极电性连接的画素电极，其中该画素电极覆盖部分该阶梯状侧壁。
16.根据权利要求15所述的画素结构的制造方法，其特征在于，形成该薄膜晶体管的方法包括：
于该基板上依序形成该栅极与该栅介电层，其中该栅介电层覆盖该栅极；
于该栅介电层上形成该氧化物半导体层；以及
于部分该氧化物半导体层与部分该栅介电层上形成该源极与该漏极。
17.根据权利要求15所述的画素结构的制造方法，其特征在于，形成该薄膜晶体管的方法包括：
于该基板上依序形成该氧化物半导体层与该栅介电层，其中该栅介电层覆盖该氧化物半导体层；
于该栅介电层上形成该栅极；
于该栅极与该栅介电层上形成一绝缘层，其中该栅介电层与该绝缘层中具有多个接触开口，以将部分该氧化物半导体层暴露；以及
于该绝缘层上形成该源极与该漏极，其中该源极与该漏极通过该些接触开口与部分该氧化物半导体层接触。
18.根据权利要求15所述的画素结构的制造方法，其特征在于，该画素电极的材质包括氧化铟锌或氧化铟锡。
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