CN103915507A - 氧化物薄膜晶体管结构及制作氧化物薄膜晶体管的方法 - Google Patents

氧化物薄膜晶体管结构及制作氧化物薄膜晶体管的方法 Download PDF

Info

Publication number
CN103915507A
CN103915507A CN201210593030.9A CN201210593030A CN103915507A CN 103915507 A CN103915507 A CN 103915507A CN 201210593030 A CN201210593030 A CN 201210593030A CN 103915507 A CN103915507 A CN 103915507A
Authority
CN
China
Prior art keywords
layer
insulating barrier
opening
oxide
film transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201210593030.9A
Other languages
English (en)
Inventor
张民杰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hannstar Display Corp
Original Assignee
Hannstar Display Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hannstar Display Corp filed Critical Hannstar Display Corp
Priority to CN201210593030.9A priority Critical patent/CN103915507A/zh
Priority to US13/864,227 priority patent/US20140183520A1/en
Publication of CN103915507A publication Critical patent/CN103915507A/zh
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66969Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Abstract

本发明揭露一种氧化物薄膜晶体管及制作氧化物薄膜晶体管的方法。氧化物薄膜晶体管结构具有一基板,一漏极设置于基板上。一第一绝缘层设置于基板与漏极上,此第一绝缘层上设置有一第一开口以暴露出部分的漏极表面。一栅极和一栅绝缘层依序设置于第一绝缘层上,且设置于第一开口的两侧。一金属氧化物通道层设置于栅绝缘层上以及第一开口中。一源极设置于金属氧化物通道层上,其中金属氧化物通道层中对应第一开口的位置作为通道区。

Description

氧化物薄膜晶体管结构及制作氧化物薄膜晶体管的方法
技术领域
本发明是关于一种晶体管结构及其制造方法,特别是有关于一种氧化物薄膜晶体管的结构及其制造方法。
背景技术
近年来,平面显示器的发展越来越迅速,已经逐渐取代传统的阴极射线管显示器。现今的平面显示器主要有下列几种:有机发光二极管显示器(OrganicLight-Emitting Diodes Display,OLED)、等离子显示器(Plasma Display Panel,PDP)、液晶显示器(Liquid Crystal Display,LCD)、以及场发射显示器(FieldEmission Display,FED)等。其中控制这些平面显示器中每个像素的开启与关闭的薄膜晶体管(Thin Film Transistor,TFT),即为这些平面显示器中相当关键性的元件之一。
图1绘示已知金属氧化物薄膜晶体管结构的剖面示意图。如图1所示,已知金属氧化物薄膜晶体管结构100包含一基板101、一栅极102设置于基板101上、一半导体绝缘层103设置于基板101与栅极102上、一金属氧化物层104设置于半导体绝缘层103上、一源极105与一漏极106分别设置于金属氧化物层104上,且源极105与漏极106是经由蚀刻一金属层所构成。然而,已知金属氧化物薄膜晶体管100在进行源极105与漏极106的微影蚀刻制程时,位于源极105与漏极106下方的金属氧化物层104常会因受到金属蚀刻液的侵蚀而造成断线的情形。且微影蚀刻制程所使用的UV光,更会影响金属氧化物层104的电性。
因此,如何有效避免金属氧化物层在源极与漏极蚀刻时,不受蚀刻液侵蚀或其他后续制程的破坏,以提升氧化物薄膜晶体管的品质与制程合格率即成为追求的目标。
发明内容
有鉴于此,本发明提供一种氧化物薄膜晶体管制程方法,通过采垂直设置晶体管的源极和漏极,以及将栅极设置于两侧,而作为通道区的金属氧化物通道层则设置于其中。来保护金属氧化物层不会遭到蚀刻液、氢掺杂以及UV光的破坏,进而提升氧化物薄膜晶体管的品质与制程合格率。
本发明的一方面是提供一种氧化物薄膜晶体管结构,氧化物薄膜晶体管结构具有一基板。一漏极设置于基板上。一第一绝缘层设置于基板与漏极上,此第一绝缘层上设置有一第一开口以暴露出部分的漏极表面。一栅极和一栅绝缘层依序设置于第一绝缘层上,且设置于第一开口的两侧。一金属氧化物通道层设置于栅绝缘层上以及第一开口中。一源极设置于金属氧化物通道层上,其中金属氧化物通道层中对应第一开口的位置作为通道区。
在一实施例中,氧化物薄膜晶体管结构,还包括一第二绝缘层设置于源极以及栅绝缘层上,此第二绝缘层上设置有一第二开口以暴露出部分的源极表面,以及一像素电极层设置于第二绝缘层上以及第二开口中。
在一实施例中,第一绝缘层为氧化硅层(SiOx)、氮化硅层(SiNx)、氮氧化硅层(SiOxNx)、氧化铝层(AlOx)或氧化钛层(TiOx)。
在一实施例中,第二绝缘层为氧化硅层(SiOx)、氮化硅层(SiNx)、氮氧化硅层(SiOxNx)、氧化铝层(AlOx)或氧化钛层(TiOx)。
在一实施例中,栅绝缘层为氧化硅层(SiOx)、氮化硅层(SiNx)、氮氧化硅层(SiOxNx)、氧化铝层(AlOx)或氧化钛层(TiOx)。
在一实施例中,金属氧化物通道层为一氧化铟镓锌层(Indium Gallium ZincOxide,IGZO)、一氧化铟锌层(Indium Zinc Oxide,IZO)、一氧化锌层(Zinc Oxide,ZnO)、一非晶硅层(a-Si)或一多晶硅层(Poly-Silicon,p-Si)。
在一实施例中,像素电极层为氧化锌掺杂铟层(Indium Zinc Oxide,IZO)、铟锡氧化物层(Indium Tin Oxide,ITO)或铟锡氧化物层(Zinc Oxide,ZnO)。
本发明的另一方面是提供一种制作氧化物薄膜晶体管的方法,包含,首先提供一基板。接着,一漏极形成于基板上。随后,一第一绝缘层形成于漏极和基板上,其中第一绝缘层具有一第一开口以暴露出漏极的部分上表面。然后,一栅极以及一栅绝缘层依序形成于第一绝缘层上,且位于第一开口的两侧。接着,一金属氧化物通道层形成于栅绝缘层上以及第一开口中。一源极形成于金属氧化物通道层上,其中金属氧化物通道层中对应该第一开口的位置作为通道区。
在一实施例中,制作氧化物薄膜晶体管的方法还包含,于源极以及该栅绝缘层上形成一第二绝缘层,其中第二绝缘层设置有一第二开口以暴露出源极的部分上表面,以及于第二绝缘层上以及第二开口中形成一像素电极层。
依此,本发明晶体管的源极和漏极是采垂直设置,栅极位于两侧,而作为通道区的金属氧化物通道层则设置于其中。借此架构,可避免源极和漏极蚀刻时,金属氧化物通道层因受到金属蚀刻液的侵蚀而造成断线的情形。且,可避免在进行绝缘层的氢掺杂,或是微影与蚀刻制程所使用的UV光破坏金属氧化物通道层额定的电性,进而提升氧化物薄膜晶体管的品质与制程合格率。
附图说明
为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂,所附附图的说明如下:
图1绘示已知金属氧化物薄膜晶体管结构的剖面示意图;
图2A为一从图2BAA’线视入的剖视图;
图2B为于一基板上形成漏极的上视图;
图3A为从图3BAA’线视入的剖视图;
图3B为于漏极上形成栅极的上视图;
图4A为从图4BAA’线视入的剖视图;
图4B为在栅极上形成栅极绝缘层的上视图;
图5A为从图5BAA’线视入的剖视图;
图5B为在栅极绝缘层上形成金属氧化物通道层的上视图;
图6A为从图6BAA’线视入的剖视图;
图6B为在金属氧化物通道层上形成源极的上视图;
图7A为从图7BAA’线视入的剖视图;
图7B为在源极上形成第二绝缘层的上视图;
图8A为从图8BAA’线视入的剖视图;
图8B为在第二绝缘层上形成像素电极层的上视图。
【主要元件符号说明】
100  金属氧化物薄膜晶体管结构
101  基板
102  栅极
103  半导体绝缘层
104  金属氧化物层
105  源极
106  漏极
200  氧化物薄膜晶体管结构
201  基板
202  漏极
203  第一绝缘层
203a 开口
204  栅极
204a 开口
205  栅绝缘层
206  金属氧化物通道层
207  源极
208  第二绝缘层
208a 开口
209  像素电极层
具体实施方式
以下为本发明较佳具体实施例以所附附图加以详细说明,下列的说明及附图使用相同的参考数字以表示相同或类似元件,并且在重复描述相同或类似元件时则予省略。
请先参考图8A,图8A绘示本发明的一较佳实施例的氧化物薄膜晶体管结构的剖面示意图。如图8A所示,本实施例的氧化物薄膜晶体管结构200包含一基板201。一漏极202设置于基板201上。一第一绝缘层203设置于基板201与漏极202上,此第一绝缘层203上设置有一开口203a以暴露出部分的漏极202表面。一栅极204和一栅绝缘层205依序设置于第一绝缘层203上,且设置于开口203a的侧边。一金属氧化物通道层206设置于栅绝缘层205上以及开口203a中。一源极207设置于金属氧化物通道层206上,其中金属氧化物通道层206中对应开口203a的位置作为通道区。一第二绝缘层208设置于源极207以及栅绝缘层205上,此第二绝缘层208上设置有一开口208a以暴露出部分的源极207表面。一像素电极层209设置于第二绝缘层208上以及开口208a中。
请参考图2A至图8B,图2A至图8B绘示本发明的一较佳实施例的金属氧化物薄膜晶体管的制作方法示意图。首先,如图2A和图2B所示,其中图2B为于基板201上形成漏极202的上视图,图2A为一从图2BAA’线视入的剖视图。提供一基板201。随后,于基板201上形成一第一金属层,再利用一第一道光罩对第一金属层进行微影与蚀刻制程,以于基板201上定义形成漏极202。接着,形成一第一绝缘层203于漏极202与基板201上。在一较佳实施例中,构成漏极202的材料可为,例如铝(Al)、钼(Mo)、钛(Ti)、铬(Cr)、铜(Cu)、金(Au)、银(Ag)或AlNd或上述金属的合金或其化合物,但不以此为限。构成第一绝缘层203的材料可为,例如氧化硅层(SiOx)、氮化硅层(SiNx)、氮氧化硅层(SiOxNx)、氧化铝层(AlOx)、氧化钛层(TiOx)等材料,但不以此为限。
然后,如图3A和图3B所示,图3B为于漏极202上形成栅极204的上视图,图3A为从图3BAA’线视入的剖视图。于第一绝缘层203上,形成一第二金属层,再利用一第二道光罩对第二金属层进行微影与蚀刻制程,以于第一绝缘层203上定义形成一栅极204,其中栅极204在对应漏极202的区域中会形成一开口204a,以暴露出第一绝缘层203的部分上表面。且栅极204是形成在源级202至少两侧边之上。在一较佳实施例中,构成栅极204的材料可为,例如铝(Al)、钼(Mo)、钛(Ti)、铬(Cr)、铜(Cu)、金(Au)、银(Ag)或AlNd或上述金属的合金或其化合物,但不以此为限。
然后,如图4A和图4B所示,图4B为在栅极204上形成栅极绝缘层205的上视图,图4A为从图4BAA’线视入的剖视图。一绝缘层形成于栅极204以及第一绝缘层203上,并填入开口204a中。接着,利用一第三道光罩对此绝缘层进行微影与蚀刻,以于栅极204上定义形成一栅极绝缘层205。由于栅极绝缘层205与第一绝缘层203具相同的材料,因此当开口204a处的栅极绝缘层205被蚀刻移除后,暴露出的第一绝缘层203会被继续蚀刻,以于第一绝缘层203中形成一开口203a来暴露出漏极202的上表面。在一较佳实施例中,构成栅极绝缘层205的材料可为,例如氧化硅层(SiOx)、氮化硅层(SiNx)、氮氧化硅层(SiOxNx)、氧化铝层(AlOx)、氧化钛层(TiOx)等材料,但不以此为限。
接着,如图5A和图5B所示,图5B为在栅极绝缘层205上形成金属氧化物通道层206的上视图,图5A为从图5BAA’线视入的剖视图。一金属氧化物层形成于栅极绝缘层205上,并填入开口203a中。接着,利用一第四道光罩对此金属氧化物层进行微影与蚀刻,以于栅极绝缘层205上以及开口203a处形成金属氧化物通道层206。其中金属氧化物通道层206中对应开口203a的位置作为通道区。且,由于开口203a的大小与栅极204、栅极绝缘层205和第一绝缘层203的厚度有关。因此,通道区的长度亦是由栅极204、栅极绝缘层205和第一绝缘层203的厚度所决定,不受微影与蚀刻制程极限所限制。在一较佳实施例中,构成金属氧化物层206的材料可为,例如一氧化铟镓锌层(Indium Gallium Zinc Oxide,IGZO)、一氧化铟锌层(Indium Zinc Oxide,IZO)、一氧化锌层(Zinc Oxide,ZnO)、一非晶硅层(a-Si)或一多晶硅层(Poly-Silicon,p-Si),但不以此为限。在一实施例中,金属氧化物层是利用真空溅镀制程沉积于栅极绝缘层205上。在其他的实施例中,金属氧化物层亦可利用一真空镀膜制程而沉积于栅极绝缘层205上,亦可使用一溶液成膜制程成膜于于栅极绝缘层205上,或是利用其它制程加以形成。
接着,如图6A和图6B所示,图6B为在金属氧化物通道层206上形成源极207的上视图,图6A为从图6BAA’线视入的剖视图。于金属氧化物通道层206和栅极绝缘层205上形成一第二金属层,再利用一第五道光罩对第二金属层进行微影与蚀刻制程,以于金属氧化物通道层206和栅极绝缘层205上定义形成源极207。在一较佳实施例中,构成源极207的材料可为,例如铝(Al)、钼(Mo)、钛(Ti)、铬(Cr)、铜(Cu)、金(Au)、银(Ag)或AlNd或上述金属的合金或其化合物,但不以此为限。
随后,如图7A和图7B所示,图7B为在源极207上形成第二绝缘层208的上视图,图7A为从图7BAA’线视入的剖视图。于源极207和栅极绝缘层205上形成一第二绝缘层208,再利用一第六道光罩对第二绝缘层208进行微影与蚀刻制程,以于第二绝缘层208中对应源极207处形成一开口208a以暴露出部分的源极207表面,作为后续与像素电极耦接的用。由于在进行第二绝缘层208制作的过程中会牵涉到氢掺杂(H-doping),通过源极207覆盖于作为通道区的金属氧化物通道层206之上,可避免此部分的金属氧化物通道层206因为氢掺杂而转变为导体,而破坏晶体管的电性。再者,更可透过源极207的覆盖保护,使得其后进行的微影与蚀刻制程所使用的UV光,不会对金属氧化物通道层206的电性造成影响。在一较佳实施例中,构成第二绝缘层208的材料可为,例如氧化硅层(SiOx)、氮化硅层(SiNx)、氮氧化硅层(SiOxNx)、氧化铝层(AlOx)、氧化钛层(TiOx)等材料,但不以此为限。
最后,如图8A和图8B所示,图8B为在第二绝缘层208上形成像素电极层209的上视图,图8A为从图8BAA’线视入的剖视图。于第二绝缘层208上和开口208a中形成一透明电极,再利用一第七道光罩对透明电极,进行微影与蚀刻制程,以于第二绝缘层208层上定义形成像素电极209。在一较佳实施例中,构成透明金属层209的材料,例如为氧化锌掺杂铟(Indium Zinc Oxide,IZO)或铟锡氧化物(Indium Tin Oxide,ITO)或铟锡氧化物(Zinc Oxide,ZnO)的透明导电薄膜,但不以此为限。
综合上述所言,本发明晶体管的源极和漏极是采垂直设置,栅极位于两侧,而作为通道区的金属氧化物通道层则设置于其中。借此架构,可避免源极和漏极蚀刻时,金属氧化物通道层因受到金属蚀刻液的侵蚀而造成断线的情形。且,可避免在进行绝缘层的氢掺杂,或是微影与蚀刻制程所使用的UV光破坏金属氧化物通道层额定的电性。
虽然本发明已以实施方式揭露如上,然其并非用以限定本发明,任何熟悉此技艺者,在不脱离本发明的精神和范围内,当可作各种的更动与润饰,因此本发明的保护范围当视所附的权利要求书所界定的范围为准。

Claims (9)

1.一种氧化物薄膜晶体管结构,其特征在于,其包括:
一基板;
一漏极,设置于该基板上;
一第一绝缘层,设置于该漏极与该基板上,其中该第一绝缘层具有一第一开口以暴露出该漏极的部分上表面;
一栅极,设置于该第一绝缘层上,且位于该第一开口的两侧;
一栅绝缘层,设置于该栅极上,且位于该第一开口的两侧;
一金属氧化物通道层,设置于该栅绝缘层上以及该第一开口中;以及
一源极,设置于该金属氧化物通道层上,其中该金属氧化物通道层中对应该第一开口的位置作为通道区。
2.根据权利要求1所述的氧化物薄膜晶体管结构,其特征在于,还包括:
一第二绝缘层,设置于该源极以及该栅绝缘层上,其中该第二绝缘层设置有一第二开口以暴露出该源极的部分上表面;以及
一像素电极层,设置于该第二绝缘层上以及该第二开口中。
3.根据权利要求2所述的氧化物薄膜晶体管结构,其特征在于,该第一绝缘层为氧化硅层、氮化硅层、氮氧化硅层、氧化铝层或氧化钛层。
4.根据权利要求2所述的氧化物薄膜晶体管结构,其特征在于,该第二绝缘层为氧化硅层、氮化硅层、氮氧化硅层、氧化铝层或氧化钛层。
5.根据权利要求2所述的氧化物薄膜晶体管结构,其特征在于,该栅绝缘层为氧化硅层、氮化硅层、氮氧化硅层、氧化铝层或氧化钛层。
6.根据权利要求2所述的氧化物薄膜晶体管结构,其特征在于,该金属氧化物通道层为一氧化铟镓锌层、一氧化铟锌层、一氧化锌层、一非晶硅层或一多晶硅层。
7.根据权利要求2所述的氧化物薄膜晶体管结构,其特征在于,该像素电极层为氧化锌掺杂铟层、铟锡氧化物层铟锡氧化物层。
8.一种制作氧化物薄膜晶体管的方法,其特征在于,包含:
提供一基板;
形成一漏极于该基板上;
形成一第一绝缘层于该漏极和该基板上,其中该第一绝缘层具有一第一开口以暴露出该漏极的部分上表面;
形成一栅极于该第一绝缘层上,且位于该第一开口的两侧;
形成一栅绝缘层于该栅极上,且位于该第一开口的两侧;
形成一金属氧化物通道层于该栅绝缘层上以及该第一开口中;以及
形成一源极于该金属氧化物通道层上,其中该金属氧化物通道层中对应该第一开口的位置作为通道区。
9.根据权利要求8所述的制作氧化物薄膜晶体管的方法,其特征在于,还包括:
形成一第二绝缘层于该源极以及该栅绝缘层上,其中该第二绝缘层设置有一第二开口以暴露出该源极的部分上表面;以及
形成一像素电极层于该第二绝缘层上以及该第二开口中。
CN201210593030.9A 2012-12-31 2012-12-31 氧化物薄膜晶体管结构及制作氧化物薄膜晶体管的方法 Pending CN103915507A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201210593030.9A CN103915507A (zh) 2012-12-31 2012-12-31 氧化物薄膜晶体管结构及制作氧化物薄膜晶体管的方法
US13/864,227 US20140183520A1 (en) 2012-12-31 2013-04-16 Oxide thin film transistor structure and method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210593030.9A CN103915507A (zh) 2012-12-31 2012-12-31 氧化物薄膜晶体管结构及制作氧化物薄膜晶体管的方法

Publications (1)

Publication Number Publication Date
CN103915507A true CN103915507A (zh) 2014-07-09

Family

ID=51016133

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210593030.9A Pending CN103915507A (zh) 2012-12-31 2012-12-31 氧化物薄膜晶体管结构及制作氧化物薄膜晶体管的方法

Country Status (2)

Country Link
US (1) US20140183520A1 (zh)
CN (1) CN103915507A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105870125A (zh) * 2015-02-09 2016-08-17 株式会社日本显示器 显示装置
CN109308470A (zh) * 2018-09-28 2019-02-05 武汉华星光电技术有限公司 指纹感测装置及其制造方法
CN112394586A (zh) * 2019-08-19 2021-02-23 和鑫光电股份有限公司 像素结构

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10249741B2 (en) * 2014-05-13 2019-04-02 Joseph T. Smith System and method for ion-selective, field effect transistor on flexible substrate

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6107660A (en) * 1999-05-19 2000-08-22 Worldwide Semiconductor Manufacturing Corp. Vertical thin film transistor
CN101097871A (zh) * 2007-07-05 2008-01-02 友达光电股份有限公司 薄膜晶体管、像素结构及其制造方法
CN101546077A (zh) * 2008-03-26 2009-09-30 北京京东方光电科技有限公司 薄膜晶体管液晶显示器像素结构及制作方法
CN101740631A (zh) * 2008-11-07 2010-06-16 株式会社半导体能源研究所 半导体装置及该半导体装置的制造方法
CN102299260A (zh) * 2011-06-27 2011-12-28 福州华映视讯有限公司 垂直式有机薄膜晶体管及其制作方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1462481A (zh) * 2001-05-18 2003-12-17 三洋电机株式会社 薄膜晶体管及有源矩阵型显示装置及其制造方法
KR20080077846A (ko) * 2007-02-21 2008-08-26 삼성전자주식회사 박막 트랜지스터 기판 및 이의 제조 방법
JP2009224542A (ja) * 2008-03-17 2009-10-01 Sony Corp 半導体装置および表示装置
KR20110066370A (ko) * 2009-12-11 2011-06-17 한국전자통신연구원 박막트랜지스터 및 그의 제조방법
KR20130006999A (ko) * 2011-06-28 2013-01-18 삼성디스플레이 주식회사 박막 트랜지스터 및 이의 제조 방법
KR101444777B1 (ko) * 2012-08-10 2014-09-26 엘지디스플레이 주식회사 유기발광다이오드 표시소자 및 그 제조방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6107660A (en) * 1999-05-19 2000-08-22 Worldwide Semiconductor Manufacturing Corp. Vertical thin film transistor
CN101097871A (zh) * 2007-07-05 2008-01-02 友达光电股份有限公司 薄膜晶体管、像素结构及其制造方法
CN101546077A (zh) * 2008-03-26 2009-09-30 北京京东方光电科技有限公司 薄膜晶体管液晶显示器像素结构及制作方法
CN101740631A (zh) * 2008-11-07 2010-06-16 株式会社半导体能源研究所 半导体装置及该半导体装置的制造方法
CN102299260A (zh) * 2011-06-27 2011-12-28 福州华映视讯有限公司 垂直式有机薄膜晶体管及其制作方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105870125A (zh) * 2015-02-09 2016-08-17 株式会社日本显示器 显示装置
CN105870125B (zh) * 2015-02-09 2018-11-02 株式会社日本显示器 显示装置
CN109308470A (zh) * 2018-09-28 2019-02-05 武汉华星光电技术有限公司 指纹感测装置及其制造方法
CN109308470B (zh) * 2018-09-28 2021-01-01 武汉华星光电技术有限公司 指纹感测装置及其制造方法
CN112394586A (zh) * 2019-08-19 2021-02-23 和鑫光电股份有限公司 像素结构
CN112394586B (zh) * 2019-08-19 2023-10-17 和鑫光电股份有限公司 像素结构

Also Published As

Publication number Publication date
US20140183520A1 (en) 2014-07-03

Similar Documents

Publication Publication Date Title
EP3185305B1 (en) Thin film transistor and manufacturing method thereof, array substrate and manufacturing method thereof and display device
US9818775B2 (en) Array substrate, manufacturing method thereof, display device, thin-film transistor (TFT) and manufacturing method thereof
US9748280B2 (en) Thin film transistor and method of fabricating the same, array substrate and method of fabricating the same, and display device
CN109166896A (zh) 显示面板及其制作方法
WO2016000342A1 (zh) 阵列基板及其制作方法、显示装置
CN107331669A (zh) Tft驱动背板的制作方法
CN104810382A (zh) Amoled背板的制作方法及其结构
CN104465702A (zh) Amoled背板的制作方法
US20150372021A1 (en) Display device, array substrate and method for manufacturing the same
CN103236419B (zh) 阵列基板的制备方法、阵列基板以及显示装置
CN108766989B (zh) 一种光学传感器件及其制作方法、显示器件、显示设备
CN105914183A (zh) Tft基板的制造方法
US20160343739A1 (en) Thin film transistor, method of manufacturing thin film transistor, array substrate and display device
CN102496625A (zh) 薄膜晶体管、画素结构及其制造方法
CN104218094A (zh) 一种薄膜晶体管、显示基板及显示装置
CN105390443A (zh) Tft基板的制作方法
CN103745954B (zh) 显示装置、阵列基板及其制造方法
TWI497689B (zh) 半導體元件及其製造方法
CN107808826A (zh) 一种底发射顶栅自对准薄膜晶体管的制备方法
CN104241296B (zh) 一种阵列基板及其制作方法和显示装置
US20140027760A1 (en) Semiconductor device and manufacturing method thereof
KR102232539B1 (ko) 박막 트랜지스터, 이를 포함하는 표시 기판 및 박막 트랜지스터의 제조 방법
US8586406B1 (en) Method for forming an oxide thin film transistor
CN108807556A (zh) 一种光学传感器件及其制作方法、显示器件、显示设备
CN103915507A (zh) 氧化物薄膜晶体管结构及制作氧化物薄膜晶体管的方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20140709