DE102021108615A1 - Erhöhter source/drain-oxidhalbleiterdünnfilmtransistor und verfahren zur herstellung davon - Google Patents

Erhöhter source/drain-oxidhalbleiterdünnfilmtransistor und verfahren zur herstellung davon Download PDF

Info

Publication number
DE102021108615A1
DE102021108615A1 DE102021108615.9A DE102021108615A DE102021108615A1 DE 102021108615 A1 DE102021108615 A1 DE 102021108615A1 DE 102021108615 A DE102021108615 A DE 102021108615A DE 102021108615 A1 DE102021108615 A1 DE 102021108615A1
Authority
DE
Germany
Prior art keywords
oxide semiconductor
semiconductor layer
layer
structured
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102021108615.9A
Other languages
English (en)
Inventor
Gerben Doornbos
Blandine Duriez
Marcus Johannes Henricus Van Dal
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US17/215,997 external-priority patent/US20210376156A1/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102021108615A1 publication Critical patent/DE102021108615A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)

Abstract

Transistor, integrierte Halbleitervorrichtung und Verfahren zur Herstellung. Der Transistor weist eine strukturierte Gate-Elektrode, eine dielektrische Schicht, die sich über der strukturierten Gate-Elektrode befindet, und eine strukturierte erste Oxidhalbleiterschicht, die einen Kanalbereich und Source/Drain-Bereiche, die sich auf Seiten des Kanalbereichs befinden, aufweist, auf. Die Dicke der Source/Drain-Bereiche ist größer als eine Dicke des Kanalbereichs. Der Transistor weist auch Kontakte auf, die sich auf der strukturierten ersten Oxidhalbleiterschicht befinden und mit den Source/Drain-Bereichen der strukturierten ersten Oxidhalbleiterschicht verbunden sind.

Description

  • VERWANDTE ANMELDUNGEN
  • Die vorliegende Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 63/031,736 mit dem Titel „Raised Source/Drain Oxide Semiconducting Thin Film Transistor“, eingereicht am 29. Mai 2020, deren Inhalt für alle Zwecke durch Bezugnahme hierin aufgenommen ist.
  • HINTERGRUND
  • In der Halbleiterindustrie besteht ein konstanter Wunsch, die Flächendichte von integrierten Schaltungen zu erhöhen. Dazu sind einzelne Transistoren zunehmend kleiner geworden. Die Rate, mit welcher einzelne Transistoren kleiner gemacht werden können, verlangsamt sich jedoch. Das Verschieben von peripheren Transistoren von dem Front-end-of-line (FEOL) zu dem Back-end-of-line (BEOL) der Herstellung kann vorteilhaft sein, da eine Funktionalität an dem BEOL hinzugefügt werden kann, während wertvolle Chipfläche an dem FEOL verfügbar gemacht werden kann. Dünnfilmtransistoren (TFT, Thin Film Transistors), die aus Oxidhalbleitern hergestellt sind, sind eine attraktive Option für die BEOL-Integration, da die TFTs bei niedrigen Temperaturen verarbeitet werden können und somit keine zuvor hergestellten Vorrichtungen beschädigen werden.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Elemente nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Elemente zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1A ist eine vertikale Querschnittsansicht einer beispielhaften Struktur nach der Bildung von komplementären Metalloxidhalbleitertransistoren (CMOS-Transistoren, Complementary Metal-Oxide Semiconductor transistors), Metall-Interconnect-Strukturen, die in Dielektrikumsmaterialschichten eingebettet sind, und einer Verbindungsdurchkontaktierungsebenen-Dielektrikumsmaterialschicht gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 1B ist eine vertikale Querschnittsansicht der ersten beispielhaften Struktur während der Bildung der Anordnung von Dünnfilmtransistoren gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 1C ist eine vertikale Querschnittsansicht der ersten beispielhaften Struktur nach der Bildung von Metall-Interconnect-Strukturen einer oberen Ebene gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 2 ist eine vertikale Querschnittsansicht, die einen Schritt des Abscheidens einer kontinuierlichen Metall-Gate-Schicht auf einer Interconnect-Ebenen-Dielektrikumsschicht (ILD-Schicht, Interconnect Level Dielectric layer) bei einem Verfahren zur Herstellung eines Transistors gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • 3A ist eine vertikale Querschnittsansicht, die einen Schritt des Strukturierens der kontinuierlichen Metall-Gate-Schicht zum Bilden einer Gate-Elektrode bei einem Verfahren zur Herstellung eines Transistors gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • 3B ist eine vertikale Querschnittsansicht, die einen Schritt des Abscheidens und Strukturierens einer Photoresistschicht bei einem alternativen Verfahren zur Herstellung eines Transistors gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • 3C ist eine vertikale Querschnittsansicht, die einen Schritt des Ätzens der ILD-Schicht unter Verwendung der strukturierten Photoresistschicht als eine Maske bei dem alternativen Verfahren zur Herstellung eines Transistors gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • 4 ist eine vertikale Querschnittsansicht, die einen Schritt des Bildens einer Metallelektrode in der geätzten ILD-Schicht bei einem Verfahren zur Herstellung eines Transistors gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • 5 ist eine vertikale Querschnittsansicht, die einen Schritt des Abscheidens einer kontinuierlichen High-k-Dielektrikumsschicht und einer kontinuierlichen Oxidhalbleiterschicht bei einem Verfahren zur Herstellung eines Transistors gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • 6 ist eine vertikale Querschnittsansicht, die einen Schritt des Abscheidens und Strukturierens einer Photoresistschicht über der kontinuierlichen High-k-Dielektrikumsschicht und der kontinuierlichen Oxidhalbleiterschicht bei einem Verfahren zur Herstellung eines Transistors gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • 7A ist eine vertikale Querschnittsansicht, die das Strukturieren der kontinuierlichen High-k-Dielektrikumsschicht und der kontinuierlichen Oxidhalbleiterschicht unter Verwendung der strukturierten Photoresistschicht bei einem Verfahren zur Herstellung eines Transistors gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • 7B ist eine vertikale Querschnittsansicht, die einen Schritt des Strukturierens einer kontinuierlichen Metall-Gate-Schicht, einer kontinuierlichen High-k-Dielektrikumsschicht und einer kontinuierlichen Oxidhalbleiterschicht gemäß einer alternativen Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • 8 ist eine vertikale Querschnittsansicht, die einen Schritt des Abscheidens von zusätzlichem ILD-Material über der Zwischenstruktur, die in 7A veranschaulicht ist, gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • 9 ist eine vertikale Querschnittsansicht, die einen Schritt des Abscheidens und Strukturierens einer Photoresistschicht über der Zwischenstruktur, die in 8 veranschaulicht ist, gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • 10 ist eine vertikale Querschnittsansicht, die einen Schritt des Ätzens von Durchkontaktierungsöffnungen in der ILD-Schicht unter Verwendung der strukturierten Photoresistschicht als eine Maske gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • 11 ist eine vertikale Querschnittsansicht, die einen Schritt des Abscheidens einer Schicht aus Halbleitermaterial in den Durchkontaktierungsöffnungen gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • 12A ist eine vertikale Querschnittsansicht, die einen Schritt des Abscheidens von Kontaktmetall in den Durchkontaktierungsöffnungen oberhalb der Schicht aus dielektrischem Material in den Durchkontaktierungsöffnungen gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • 12B ist eine vertikale Querschnittsansicht, die eine alternative Ausführungsform, bei welcher die Schicht aus Halbleitermaterial konformal auf den Seiten und der Unterseite der Durchkontaktierungsöffnungen abgeschieden ist, veranschaulicht.
    • 13 ist eine vertikale Querschnittsansicht, die einen Schritt des Abscheidens und Bildens einer strukturierten High-k-Dielektrikumsschicht, einer ersten strukturierten Oxidhalbleiterschicht und einer zweiten strukturierten Oxidhalbleiterschicht gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • 14 ist eine vertikale Querschnittsansicht, die einen Schritt des Abscheidens von zusätzlichem ILD-Material über der Zwischenstruktur, die in 13 veranschaulicht ist, gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • 15 ist eine vertikale Querschnittsansicht, die einen Schritt des Abscheidens und Strukturierens einer Photoresistschicht über der Zwischenstruktur, die in 14 veranschaulicht ist, und des Verwendens der strukturierten Photoresistschicht als eine Maske zum Ätzen der ILD-Schicht und Freilegen einer oberen Fläche der zweiten Oxidhalbleiterschicht gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • 16 ist eine vertikale Querschnittsansicht, die einen Schritt des Ätzens eines Abschnitts der zweiten Oxidhalbleiterschicht gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • 17 ist eine vertikale Querschnittsansicht, die einen Schritt des Bildens von Durchkontaktierungsöffnungen, die sich zu der zweiten Oxidhalbleiterschicht erstrecken, gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • 18A ist eine vertikale Querschnittsansicht, die einen Schritt des Füllens der Durchkontaktierungsöffnungen zum Bilden von Metallkontakten gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • 18B ist eine vertikale Querschnittsansicht, die einen Transistor, bei welchem ein Abschnitt der strukturierten ersten Oxidhalbleiterschicht über den aktiven Bereichen durch die strukturierte zweite Oxidhalbleiterschicht ersetzt ist, gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • 18C ist eine vertikale Querschnittsansicht, die einen Transistor, bei welchem die gesamte strukturierte erste Oxidhalbleiterschicht über den aktiven Bereichen durch die strukturierte zweite Oxidhalbleiterschicht ersetzt ist, gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • 18D ist eine vertikale Querschnittsansicht, die einen Transistor, bei welchem ein Abschnitt der strukturierten ersten Oxidhalbleiterschicht über den aktiven Bereichen durch die strukturierte zweite Oxidhalbleiterschicht ersetzt ist und ein Abschnitt der strukturierten zweiten Oxidhalbleiterschicht über einem Abschnitt der ersten strukturierten Oxidhalbleiterschicht gebildet ist, gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • 19 ist eine vertikale Querschnittsansicht, die einen Schritt des Abscheidens einer kontinuierlichen ersten Oxidhalbleiterschicht und einer kontinuierlichen zweiten Oxidhalbleiterschicht auf einer ILD-Schicht gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • 20 ist eine vertikale Querschnittsansicht, die einen Schritt des Bildens einer strukturierten ersten Oxidhalbleiterschicht und einer strukturierten zweiten Oxidhalbleiterschicht auf einer ILD-Schicht gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • 21 ist eine vertikale Querschnittsansicht, die einen Schritt des Ätzens der strukturierten zweiten Oxidhalbleiterschicht zum Bilden eines Kanalbereichs gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • 22 ist eine vertikale Querschnittsansicht, die einen Schritt des Abscheidens einer konformalen High-k-Dielektrikumsschicht und des Abscheidens von Metall über der High-k-Dielektrikumsschicht zum Bilden einer Gate-Elektrode gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • 23 ist eine vertikale Querschnittsansicht, die einen Schritt des Planarisierens der Zwischenstruktur, die in 22 veranschaulicht ist, gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • 24A ist eine vertikale Querschnittsansicht, die einen Schritt des Abscheidens von zusätzlichem ILD-Schichtmaterial und Bildens von Metallkontakten mit den aktiven Bereichen und der Gate-Elektrode gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • 24B ist eine vertikale Querschnittsansicht, die einen Transistor gemäß einer alternativen Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • 25 ist ein Flussdiagramm, das allgemeine Verarbeitungsschritte von Ausführungsformverfahren der vorliegenden Offenbarung veranschaulicht.
    • 26 ist ein Flussdiagramm, das allgemeine Verarbeitungsschritte von alternativen Ausführungsformverfahren der vorliegenden Offenbarung veranschaulicht.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Elemente des bereitgestellten Gegenstands bereit. Es werden nachfolgend spezifische Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend sein. Zum Beispiel kann das Bilden eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung Ausführungsformen umfassen, in welchen das erste und das zweite Element in direktem Kontakt gebildet sind, und auch Ausführungsformen umfassen, in welchen zusätzliche Elemente zwischen dem ersten und dem zweiten Element gebildet sein können, so dass das erste und das zweite Element möglicherweise nicht in direktem Kontakt stehen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und gibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Ferner können räumlich bezogene Begriffe, wie etwa „darunterliegend“, „unterhalb“, „unterer“, „oberhalb“, „oberer“ und dergleichen hierin für eine bequemere Beschreibung zum Beschreiben der Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en), wie in den Figuren veranschaulicht, verwendet werden. Die räumlich bezogenen Begriffe sollen verschiedene Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann anders (um 90 Grad gedreht oder mit anderen Ausrichtungen) ausgerichtet sein und die räumlich bezogenen Deskriptoren, die hierin verwendet werden, können dementsprechend gleichermaßen interpretiert werden.
  • Die vorliegende Offenbarung betrifft Halbleitertransistoren, und insbesondere erhöhte Source/Drain-Oxidhalbleiterdünnfilmtransistoren und Verfahren zum Bilden davon. Ausführungsformen umfassen auch integrierte Schaltungen, die erhöhte Source/Drain-Oxiddünnfilmtransistoren, insbesondere erhöhte Source/Drain-Dünnfilmtransistoren, die in dem BEOL gebildet sind, aufweisen.
  • Wenngleich ihre Leistungsfähigkeit (Schaltgeschwindigkeit) typischerweise nicht ausreicht, um Kernlogikfunktionen durchzuführen, haben Dünnfilmtransistoren (TFT) das Potential, viele Nicht-Kernlogik-Aufgaben, wie etwa Leistungsaustasten, Speicherauswahl oder Verbinden (Eingang/Ausgang, E/A), auszuführen. Da TFTs bei niedriger Temperatur verarbeitet werden können, können sie in dem BEOL integriert werden. Das Verschieben von peripheren Vorrichtungen (Leistungsgatter, Speicherauswahlvorrichtungen, E/A-Transistoren) von dem FEOL zu dem BEOL (im Wesentlichen das Stapeln von diesen auf dem FEOL) kann als Teil einer Skalierungsstrecke zum Beispiel für die 3nm-Technologieknotenherstellung erfolgen; das Verschieben von peripheren Vorrichtungen aus dem FEOL heraus und das Stapeln von diesen kann ungefähr zu einer Dichteerhöhung von 5-10% für eine gegebene Vorrichtung führen.
  • Periphere Transistoren, welche von dem FEOL zu dem BEOL verschoben werden können, umfassen Leistungsgatter, Eingangs-/Ausgangstransistoren und Speicherauswahlvorrichtungen, ohne jedoch darauf beschränkt zu sein. Bei der aktuellen Technologie sind Leistungsgatter große Logiktransistoren, welche sich an dem FEOL befinden. Leistungsgatter können verwendet werden, um Logikblöcke im Ruhezustand auszuschalten, wodurch der statische Stromverbrauch verringert wird. E/A-Vorrichtungen sind die Schnittstelle zwischen einem Rechenelement (z. B. eine CPU) und der Außenwelt (z. B. ein externer Speicher) und werden auch an dem FEOL verarbeitet. Die Auswahlvorrichtung für ein Speicherelement, wie etwa ein magnetoresistiver Direktzugriffsspeicher (MRAM, Magnetoresistive Random-Access Memory) oder ein resistiver Direktzugriffsspeicher (RRAM, Resistive Random-Access Memory), befindet sich gegenwärtig an dem FEOL und kann dann zu dem BEOL verschoben werden. Typischerweise ist ein Auswahl-TFT für jedes Speicherelement vorhanden.
  • Es werden Oxidhalbleiter zur Verwendung als ein Kanalmaterial für TFTs entwickelt. Es sind Oxidmaterialien entdeckt worden, die halbleitend werden, wenn sie dünn sind, z. B. dünner als 8 nm sind, jedoch Halbmetalle sind, wenn sie dicker sind, z. B. 15-150 nm. Der Kontaktwiderstand zwischen einem Metall und dem Dünnfilmoxidhalbleiter ist jedoch hoch, wenn die halbleitende Oxidschicht dünn ist. Oft wird der Strom, der durch solche Dünnfilmtransistoren fließt, vollständig durch den parasitären Widerstand dominiert, was nicht erwünscht ist. Es hat sich als schwierig erwiesen, gute elektrische Kontakte mit sehr dünnen Oxidschichten herzustellen. Ferner neigen schlechte Kontakte dazu, die Dünnfilmtransistorleistungsfähigkeit zu dominieren. Kontakte mit einem geringen Kontaktwiderstand können jedoch zuverlässig mit dicken Oxidschichten, z. B. 15-150 nm, hergestellt werden.
  • Die verschiedenen Ausführungsformen, die hierin offenbart sind, verwenden eine Transistorstruktur, die die metallischen Eigenschaften einer dicken Indium-Zinn-Oxid-Schicht (ITO-Schicht, Indium-Tin-Oxide layer) und Halbleitereigenschaften einer dünnen ITO-Schicht zum Bilden eines Dünnfilmtransistors mit geringem parasitären Widerstand kombiniert. Verschiedene Ausführungsformen können andere Oxide, wie etwa Indium-Gallium-Zink-Oxid (IGZO), verwenden, welche unter demselben Zielkonflikt zwischen Kanalmodulation (was eine dünne Schicht erfordert) und geringem parasitärem Widerstand (was eine dicke Schicht erfordert) leiden. Die verschiedenen Ausführungsformen sehen die Optimierung eines Kanals unabhängig von einem beliebigen Source/Drain-Design oder einer beliebigen Source/Drain-Technik vor. Ferner erfordern die verschiedenen Ausführungsformen keine Dotierung, um aktive Bereiche zu bilden, da die Materialdicke die elektrischen Charakteristiken verschiedener Strukturen definieren kann. Ferner sehen die verschiedenen Ausführungsformen eine skalierbare Dünnfilmtransistorarchitektur vor.
  • 1A ist eine vertikale Querschnittsansicht einer beispielhaften Struktur nach der Bildung von komplementären Metalloxidhalbleitertransistoren (CMOS-Transistoren), Metall-Interconnect-Strukturen, die in Dielektrikumsmaterialschichten eingebettet sind, und einer Verbindungsdurchkontaktierungsebenen-Dielektrikumsmaterialschicht vor dem Bilden einer Anordnung von Speicherstrukturen gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. Unter Bezugnahme auf 1A ist eine beispielhafte Struktur gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht. Die beispielhafte Struktur weist komplementäre Metalloxidhalbleitertransistoren (CMOS-Transistoren) und Metall-Interconnect-Strukturen, die in den Dielektrikumsmaterialschichten gebildet sind, auf. Insbesondere weist die erste beispielhafte Struktur ein Substrat 8 auf, das eine Halbleitermaterialschicht 10 aufweist. Das Substrat 8 kann ein Bulk-Halbleitersubstrat, wie etwa ein Siliziumsubstrat, bei welchem sich die Halbleitermaterialschicht kontinuierlich von einer oberen Fläche des Substrats 8 zu einer unteren Fläche des Substrats 8 erstreckt, oder eine Halbleiter-auf-Isolator-Schicht, die die Halbleitermaterialschicht 10 als eine obere Halbleiterschicht aufweist, die über einer vergrabenen Isolatorschicht (wie etwa eine Siliziumoxidschicht) liegt, aufweisen. Flachgrabenisolationsstrukturen 12, die ein dielektrisches Material, wie etwa Siliziumoxid, enthalten, können in einem oberen Abschnitt des Substrats 8 gebildet sein. Geeignete dotierte Halbleiterwannen, wie etwa p-Wannen und n-Wannen, können innerhalb jeder Fläche, die seitlich von einem Abschnitt der Flachgrabenisolationsstrukturen 12 eingeschlossen sein kann, gebildet sein. Feldeffekttransistoren können über der oberen Fläche des Substrats 8 an einer Front-end-of-line (FEOL) gebildet sein. Zum Beispiel kann jeder Feldeffekttransistor aktive Source/Drain-Bereiche 14, einen Halbleiterkanal 15, der einen Oberflächenabschnitt des Substrats 8 aufweist, der sich zwischen den aktiven Source/Drain-Bereichen 14 erstreckt, und eine Gate-Struktur 20 aufweisen. Jede Gate-Struktur 20 kann ein Gate-Dielektrikum 22, eine Gate-Elektrode 24, ein Gate-Abdeckungsdielektrikum 28 und einen dielektrischen Gate-Abstandshalter 26 aufweisen. Es kann ein aktiver Source/Drain-Metall-Halbleiterlegierungsbereich 18 auf jedem aktiven Source/Drain-Bereich 14 gebildet werden. Wenngleich planare Feldeffekttransistoren in den Zeichnungen veranschaulicht sind, sind Ausführungsformen hierin ausdrücklich vorgesehen, in welchen die Feldeffekttransistoren zusätzlich oder alternativ Finnenfeldeffekttransistoren (FinFET), Gate-all-around-Feldeffekttransistoren (GAA FET) oder eine beliebige sonstige Art von Feldeffekttransistoren (FETs) umfassen können.
  • Die beispielhafte Struktur kann einen Speicheranordnungsbereich 50, in welchem eine Anordnung von Speicherelementen anschließend gebildet sein kann, und einen Umfangsbereich 52, in welchem Logikvorrichtungen, die den Betrieb der Anordnung von Speicherelementen unterstützen, gebildet sein können, aufweisen. In einer Ausführungsform können Vorrichtungen (wie etwa Feldeffekttransistoren) in dem Speicheranordnungsbereich 50 Bodenelektrodenzugangstransistoren aufweisen, die Zugang zu Bodenelektroden von Speicherzellen bieten, die anschließend zu bilden sind. Topelektrodenzugangstransistoren, die Zugang zu Topelektroden von Speicherzellen bieten, die anschließend zu bilden sind, können in dem Umfangsbereich 52 in diesem Verarbeitungsschritt gebildet sein.
  • Vorrichtungen (wie etwa Feldeffekttransistoren) in dem Umfangsbereich 52 können Funktionen bereitstellen, die benötigt werden können, um die Anordnung von Speicherzellen zu bedienen, die anschließend zu bilden sind. Insbesondere können Vorrichtungen in dem Umfangsbereich konfiguriert sein, um die Programmieroperation, die Löschoperation und die Abtastoperation (Leseoperation) der Anordnung von Speicherzellen zu steuern. Zum Beispiel können die Vorrichtungen in dem Umfangsbereich eine Abtastschaltungsanordnung und/oder eine Topelektrodenvorspannungsschaltungsanordnung aufweisen. Die Vorrichtungen, die auf der oberen Fläche des Substrats 8 gebildet sind, können komplementäre Metalloxidhalbleitertransistoren (CMOS-Transistoren) und wahlweise zusätzliche Halbleitervorrichtungen (wie etwa Widerstände, Dioden, Kondensatoren usw.) umfassen und werden gemeinsam als CMOS-Schaltungsanordnung 75 bezeichnet.
  • Es können verschiedene Interconnect-Ebenen-Strukturen anschließend gebildet werden, welche vor der Bildung einer Anordnung von Dünnfilmtransistoren gebildet werden und hierin als untere Interconnect-Ebenen-Strukturen (Lo, L1, L2) bezeichnet werden. Für den Fall, dass eine zweidimensionale Anordnung von TFTs anschließend über zwei Ebenen von Interconnect-Ebenen-Metallleitungen zu bilden ist, können die unteren Interconnect-Ebenen-Strukturen (L0, L1, L2) eine Interconnect-Ebenen-Struktur L0, eine erste Interconnect-Ebenen-Struktur L1 und eine zweite Interconnect-Ebenen-Struktur L2 umfassen. Die Dielektrikumsmaterialschichten können zum Beispiel eine Kontakt-Ebenen-Dielektrikumsmaterialschicht 31A, eine erste Metallleitungsebenendielektrikumsmaterialschicht 31B und eine zweite Leitungs-und-Durchkontaktierungsebenendielektrikumsmaterialschicht 32 umfassen. Es können verschiedene Metall-Interconnect-Strukturen, die in Dielektrikumsmaterialschichten eingebettet sind, anschließend über dem Substrat 8 und den Vorrichtungen (wie etwa Feldeffekttransistoren) gebildet werden. Die Metall-Interconnect-Strukturen können Vorrichtungskontaktdurchkontaktierungsstrukturen 41V, die in der Kontakt-Ebenen-Dielektrikumsmaterialschicht 31A (Interconnect-Ebenen-Struktur L0) gebildet sind und eine jeweilige Komponente der CMOS-Schaltungsanordnung 75 berühren, erste Metallleitungsstrukturen 41L, die in der ersten Metallleitungsebenendielektrikumsmaterialschicht 31B (Interconnect-Ebenen-Struktur L1) gebildet sind, erste Metalldurchkontaktierungsstrukturen 42V, die in einem unteren Abschnitt der zweiten Leitungs-und-Durchkontaktierungsebenendielektrikumsmaterialschicht 32 gebildet sind, zweite Metallleitungsstrukturen 42L, die in einem oberen Abschnitt der zweiten Leitungs-und-Durchkontaktierungsebenendielektrikumsmaterialschicht 32 (Interconnect-Ebenen-Struktur L2) gebildet sind, umfassen.
  • Jede der Dielektrikumsmaterialschichten (31A, 31B und 32) kann ein dielektrisches Material, wie etwa ein undotiertes Silikatglas, ein dotiertes Silikatglas, Organosilikatglas, amorpher fluorierter Kohlenstoff, poröse Varianten davon oder Kombinationen davon enthalten. Jede der Metall-Interconnect-Strukturen (41V, 41L, 42V und 42L) kann mindestens ein leitfähiges Material enthalten, welches eine Kombination einer metallischen Auskleidungsschicht (wie etwa ein Metallnitrid oder ein Metallcarbid) und eines metallischen Füllmaterials sein kann. Jede metallische Auskleidungsschicht kann TiN, TaN, WN, TiC, TaC und WC enthalten, und jeder metallische Füllmaterialabschnitt kann W, Cu, Al, Co, Ru, Mo, Ta, Ti, Legierungen davon und/oder Kombinationen davon enthalten. Es können auch andere geeignete Materialien innerhalb des vorgesehenen Umfangs der Offenbarung verwendet werden. In einer Ausführungsform können die ersten Metalldurchkontaktierungsstrukturen 42V und die zweiten Metallleitungsstrukturen 42L als eine integrierte Leitung und Durchkontaktierungsstrukturen 43V durch einen Dual-Damascene-Prozess gebildet werden und können die dritten Metallleitungsstrukturen 43L als eine integrierte Leitung und Durchkontaktierungsstrukturen gebildet werden.
  • Die Dielektrikumsmaterialschichten (31A, 31B und 32) können sich auf einer niedrigeren Ebene bezüglich einer Anordnung von Speicherzellen, die anschließend zu bilden sind, befinden. Von daher werden die Dielektrikumsmaterialschichten (31A, 31B und 32) hierin als Dielektrikumsmaterialschichten niederer Ebene bezeichnet, d. h., eine Dielektrikumsmaterialschicht, die sich auf einer unteren Ebene bezüglich der Anordnung von Speicherzellen, die anschließend zu bilden sind, befindet. Die Metall-Interconnect-Strukturen (41V, 41L, 42V und 42L) werden hierin als Metall-Interconnect-Strukturen niederer Ebene bezeichnet. Eine Untergruppe der Metall-Interconnect-Strukturen (41V, 41L, 42V und 42L) weist Metallleitungen niederer Ebene (wie etwa die dritten Metallleitungsstrukturen 42L) auf, die in den Dielektrikumsmaterialschichten niederer Ebene eingebettet sind und obere Flächen innerhalb einer horizontalen Ebene einschließlich einer obersten Fläche der Dielektrikumsmaterialschichten niederer Ebene aufweisen. Im Allgemeinen kann die Gesamtzahl an Metallleitungsebenen innerhalb der Dielektrikumsmaterialschichten niederer Ebene (31A, 31B und 32) in einem Bereich von 1 bis 3 liegen.
  • Die beispielhafte Struktur kann verschiedene Vorrichtungsbereiche aufweisen, welche einen Speicheranordnungsbereich 50 aufweisen können, in welchem mindestens eine Anordnung von nicht-flüchtigen Speicherzellen anschließend gebildet werden kann. Zum Beispiel kann die mindestens eine Anordnung von nicht-flüchtigen Speicherzellen einen resistiven Direktzugriffsspeicher (RRAM oder ReRAM), Magnet-/Magnetoresistiven Direktzugriffsspeicher (MRAM, Magnetic/Magneto-Resistive Random-Access Memory), einen ferroelektrischen Direktzugriffsspeicher (FeRAM, Ferroelectric Random-Access Memory) und Phasenwechselspeichervorrichtungen (PCM-Vorrichtungen, Phase-Change Memory devices) aufweisen. Die beispielhafte Struktur kann auch einen Umfangslogikbereich 52 aufweisen, in welchem das anschließende Bilden elektrischer Verbindungen zwischen jeder Anordnung von nicht-flüchtigen Speicherzellen und einer peripheren Schaltung einschließlich Feldeffekttransistoren möglich ist. Flächen des Speicheranordnungsbereichs 50 und des Logikbereichs 52 können eingesetzt werden, um verschiedene Elemente der Umfangsschaltung zu bilden.
  • Unter Bezugnahme auf 1B kann eine Anordnung 95 von nicht-flüchtigen Speicherzellen und TFTs in dem Speicheranordnungsbereich 50 über der zweiten Interconnect-Ebenen-Struktur L2 gebildet sein. Die Details für die Struktur und die Verarbeitungsschritte für die Anordnung 95 der TFTs werden nachstehend ausführlich beschrieben. Es kann eine dritte Interconnect-Ebenen-Dielektrikumsmaterialschicht 33 während der Bildung der Anordnung 95 von nicht-flüchtigen angesteuerten ferroelektrischen Speicherzellen gebildet werden. Die Gruppe aller Strukturen, die auf der Ebene der Anordnung 95 von nicht-flüchtigen Speicherzellen und TFTs gebildet ist, wird hierin als eine dritte Interconnect-Ebenen-Struktur L3 bezeichnet. Die Vorrichtungen, die innerhalb der Anordnung 95 an einem BEOL gebildet sind, können durch die verschiedenen Interconnect-Ebenen-Metall-Interconnect-Strukturen mit FEOL-Vorrichtungen, die auf dem Substrat 8 gebildet sind, oder auf anschließend gebildeten Vorrichtungen in oberen Schichten durch obere Interconnect-Ebenen-Strukturen gekoppelt werden.
  • Unter Bezugnahme auf 1C können dritte Interconnect-Ebenen-Metall-Interconnect-Strukturen (43V, 43L) in der dritten Interconnect-Ebenen-Dielektrikumsmaterialschicht 33 gebildet sein. Die dritten Interconnect-Ebenen-Metall-Interconnect-Strukturen (43V, 43L) können zweite Metalldurchkontaktierungsstrukturen 43V und dritte Metallleitungen 43L aufweisen. Es können zusätzliche Interconnect-Ebenen-Strukturen anschließend gebildet werden, welche hierin als obere Interconnect-Ebenen-Strukturen (L4, L5, L6, L7) bezeichnet werden. Zum Beispiel können die oberen Interconnect-Ebenen-Strukturen (L4, L5, L6, L7) eine vierte Interconnect-Ebenen-Struktur L4, eine fünfte Interconnect-Ebenen-Struktur L5, eine sechste Interconnect-Ebenen-Struktur L6 und eine siebte Interconnect-Ebenen-Struktur L7 umfassen. Die vierte Interconnect-Ebenen-Struktur L4 kann eine vierte Interconnect-Ebenen-Dielektrikumsmaterialschicht 34 aufweisen, in der vierte Interconnect-Ebenen-Metall-Interconnect-Strukturen (44V, 44L) gebildet sind, welche dritte Metalldurchkontaktierungsstrukturen 44V und vierte Metallleitungen 44L umfassen können. Die fünfte Interconnect-Ebenen-Struktur L5 kann eine fünfte Interconnect-Ebenen-Dielektrikumsmaterialschicht 35 aufweisen, in der fünfte Interconnect-Ebenen-Metall-Interconnect-Strukturen (45V, 45L) gebildet sind, welche vierte Metalldurchkontaktierungsstrukturen 45V und fünfte Metallleitungen 45L aufweisen können. Die sechste Interconnect-Ebenen-Struktur L6 kann eine sechste Interconnect-Ebenen-Dielektrikumsmaterialschicht 36 aufweisen, in der sechste Interconnect-Ebenen-Metall-Interconnect-Strukturen (46V, 46L) gebildet sind, welche fünfte Metalldurchkontaktierungsstrukturen 46V und sechste Metallleitungen 46L aufweisen können. Die siebte Interconnect-Ebenen-Struktur L7 kann eine siebte Interconnect-Ebenen-Dielektrikumsmaterialschicht 37 aufweisen, in der sechste Metalldurchkontaktierungsstrukturen 47V (welche siebte Interconnect-Ebenen-Metall-Interconnect-Strukturen sind) und Metall-Bondingpads 47B gebildet sind. Die Metall-Bondingpads 47B können zur Lötverbindung (welche ein C4-Kugelbonding oder Drahtbonding verwenden kann) konfiguriert sein oder für Metall-Metall-Bonding (wie etwa Kupfer-Kupfer-Bonding) eingerichtet sein.
  • Jede Interconnect-Ebenen-Dielektrikumsmaterialschicht kann als eine Interconnect-Ebenen-Dielektrikumsmaterialschicht (ILD-Schicht) (d. h., 31A, 31B, 32, 33, 34, 35, 36 und 37) bezeichnet werden. Jede Interconnect-Ebenen-Metall-Interconnect-Struktur kann als Metall-Interconnect-Struktur 40 bezeichnet werden. Jede angrenzende Kombination einer Metalldurchkontaktierungsstruktur und einer darüberliegenden Metallleitung, die sich innerhalb einer selben Interconnect-Ebenen-Struktur (L2-L7) befinden, kann anschließend als zwei unterschiedliche Strukturen durch Einsetzen von zwei Einzel-Damascene-Prozessen gebildet werden oder gleichzeitig als eine unitäre Struktur durch Einsetzen eines Dual-Damascene-Prozesses gebildet werden. Jede der Metall-Interconnect-Strukturen 40 (d. h., 41V, 41L, 42V, 42L, 43V, 43L, 44V, 44L, 45V, 45L, 46V, 46L, 47V, 47B) kann eine jeweilige metallische Auskleidung (wie etwa eine Schicht aus TiN, TaN oder WN, die eine Dicke in einem Bereich von 2 nm bis 20 nm aufweist) und ein jeweiliges metallisches Füllmaterial (wie etwa W, Cu, Co, Mo, Ru, sonstige elementare Metalle oder eine Legierung oder eine Kombination davon) aufweisen. Andere geeignete Materialien zur Verwendung als eine metallische Auskleidung und ein metallisches Füllmaterial liegen innerhalb des vorgesehenen Umfangs der Offenbarung. Es können verschiedene Ätzstoppdielektrikumsmaterialschichten und dielektrische Abdeckschichten zwischen vertikal benachbarten Paaren von ILD-Schichten 30 eingeführt werden oder in eine oder mehrere der ILD-Schichten 30 aufgenommen werden.
  • Wenngleich die vorliegende Offenbarung unter Einsatz einer Ausführungsform beschrieben ist, in welcher die Anordnung 95 von nicht-flüchtigen Speicherzellen und TFT-Auswahlvorrichtungen als eine Komponente einer dritten Interconnect-Ebenen-Struktur L3 gebildet sein kann, sind hierin ausdrücklich Ausführungsformen vorgesehen, in welchen die Anordnung 95 von nicht-flüchtigen Speicherzellen und TFT-Auswahlvorrichtungen als Komponenten einer beliebigen sonstigen Interconnect-Ebenen-Struktur (z. B. L1-L7) gebildet sein kann. Wenngleich die vorliegende Offenbarung unter Verwendung einer Ausführungsform beschrieben ist, in welcher eine Gruppe von acht Interconnect-Ebenen-Strukturen gebildet ist, sind hierin ferner ausdrücklich Ausführungsformen vorgesehen, in welchen eine andere Anzahl von Interconnect-Ebenen-Strukturen verwendet wird. Zusätzlich sind hierin ausdrücklich Ausführungsformen vorgesehen, in welchen zwei oder mehr Anordnungen 95 von nicht-flüchtigen Speicherzellen und TFT-Auswahlvorrichtungen innerhalb von mehreren Interconnect-Ebenen-Strukturen in dem Speicheranordnungsbereich 50 bereitgestellt sein können. Wenngleich die vorliegende Offenbarung unter Einsatz einer Ausführungsform beschrieben ist, in welcher eine Anordnung 95 von nicht-flüchtigen Speicherzellen und TFT-Auswahlvorrichtungen in einer einzigen Interconnect-Ebenen-Struktur gebildet sein kann, sind hierin ausdrücklich Ausführungsformen vorgesehen, in welchen eine Anordnung 95 von nicht-flüchtigen Speicherzellen und TFT-Vorrichtungen über zwei vertikal angrenzenden Interconnect-Ebenen-Strukturen gebildet sein kann.
  • 2-24 veranschaulichen verschiedene Vorsprungs-TFTs (oder erhöhte Source/Drain-Bereich-TFTs) und Verfahren zur Herstellung der verschiedenen Vorsprungs-TFTs. Unter Bezugnahme auf 2 kann eine kontinuierliche Metall-Gate-Schicht 102L auf einem ILD 100, wie etwa einer ILD-Schicht (d. h., das ILD 33), das in dem BEOL einer integriertem Halbleitervorrichtung liegt, abgeschieden werden. Die ILD-Schicht 100 kann aus einem ILD-Material, wie etwa undotiertes Silikatglas, ein dotiertes Silikatglas, Organosilikatglas, oder einem porösen dielektrischen Material gebildet sein. Andere geeignete Materialien zur Verwendung als die ILD-Schicht 100 liegen innerhalb des vorgesehenen Umfangs der Offenbarung. Die ILD-Schicht 100 kann durch einen beliebigen Abscheidungsprozess, wie etwa chemische Dampfabscheidung, Schleuderbeschichtung, physische Dampfabscheidung (PVD, Physical Vapor Deposition) (auch als Sputtern bezeichnet), Atomschichtabscheidung (ALD, Atomic Layer Deposition), gebildet werden. Die kontinuierliche Metall-Gate-Schicht 102L kann aus Metall oder einer Metalllegierung, wie etwa Wolfram (W), Aluminium (AI), Titan (Ti), Tantal (Ta), Titanaluminium (TiAl), Titannitrid (TiN) oder Tantalnitrid (TaN) oder Mehrfachschichten davon hergestellt sein. Andere geeignete Metallmaterialien für die Metall-Gate-Schicht liegen innerhalb des vorgesehenen Umfangs der Offenbarung. Die kontinuierliche Metallschicht 102L kann durch chemische Dampfabscheidung (CVD, Chemical Vapor Deposition), plasmaverstärkte chemische Dampfabscheidung (PECVD, Plasma Enhanced Chemical Vapor Deposition), Atomschichtabscheidung (ALD) oder ein beliebiges sonstiges geeignetes Verfahren hergestellt werden.
  • Unter Bezugnahme auf 3A kann die kontinuierliche Metall-Gate-Schicht 102L strukturiert werden, um eine strukturierte Gate-Elektrode 102 zu bilden. In verschiedenen Ausführungsformen kann eine Photoresistschicht (nicht gezeigt) über der kontinuierlichen Metall-Gate-Schicht 102L abgeschieden und durch einen photolithographischen Prozess strukturiert werden. Die strukturierte Photoresistschicht kann als eine Maske verwendet werden und die darunterliegende kontinuierliche Metall-Gate-Schicht 102L kann mit einem beliebigen geeigneten Ätzmittel geätzt werden. Die Photoresistschicht kann durch Auflösen in einem Lösungsmittel oder durch Veraschung entfernt werden.
  • Unter Bezugnahme auf 3B ist ein Schritt bei einem alternativen Ausführungsformverfahren zur Bildung der strukturierten Verfahrenselektrode veranschaulicht. Bei diesem Verfahren wird eine Photoresistschicht 101 auf der Oberfläche einer ILD-Schicht 100 abgeschieden und durch einen photolithographischen Prozess strukturiert. Die ILD-Schicht 100 in der alternativen Ausführungsform, die in 3B und 3C gezeigt ist, kann dicker als eine ILD-Schicht 100 sein, die bei einem Ausführungsformverfahren verwendet wird, das in 3A gezeigt ist.
  • Unter Bezugnahme auf 3C kann die ILD-Schicht 100 unter Verwendung der Photoresistschicht 101 als eine Maske strukturiert werden und kann die darunterliegende ILD-Schicht 100 mit einem beliebigen geeigneten Ätzmittel geätzt werden. Die Photoresistschicht kann durch Auflösen in einem Lösungsmittel oder durch Veraschung entfernt werden. Das Ätzen der ILD-Schicht 100 kann einen Graben 100A in der ILD-Schicht 100 bilden, die Photoresistschicht 101 kann entfernt werden. Wie zuvor erläutert wurde, kann die Photoresistschicht 101 durch Auflösen in einem Lösungsmittel oder durch Veraschung entfernt werden.
  • Unter Bezugnahme auf 4 kann Metall in dem Graben 100A in der ILD-Schicht 100 abgeschieden werden. Wie zuvor, kann das Metall durch ein beliebiges geeignetes Verfahren, wie etwa CVD, PECVD oder ALD, abgeschieden werden. In verschiedenen Ausführungsformen kann die Oberfläche der ILD-Schicht 100 und der strukturierten Gate-Elektrode 102 planarisiert werden, wie etwa durch chemisch-mechanisches Polieren (CMP), um ein überschüssiges Metall von dem Abscheidungsprozess zu entfernen. In der Ausführungsform, die in 3A gezeigt ist, kann zusätzliches dielektrisches Material, das ähnlich wie das Material der ILD-Schicht 100 ist, über der strukturierten Gate-Elektrode 102 und um diese herum abgeschieden werden. Das überschüssige dielektrische Material kann planarisiert (z. B. CMP) werden, um das überschüssige dielektrische Material zu entfernen und eine koplanare obere Fläche zwischen dem dielektrischen Material und der strukturierten Gate-Elektrode 102 zu erzeugen, wie in 4 veranschaulicht.
  • Unter Bezugnahme auf 5 kann eine kontinuierliche High-k-Dielektrikumsschicht 104L über der Oberfläche der ILD-Schicht 100 und der strukturierten Gate-Elektrode 102 abgeschieden werden. Es kann eine kontinuierliche erste Oxidhalbleiterschicht 106L über der kontinuierlichen High-k-Dielektrikumsschicht 104L abgeschieden werden. In verschiedenen Ausführungsformen kann das dielektrische High-k-Material ein beliebiges Material mit einer dielektrischen Konstante sein, die höher als SiO2 ist (dielektrische Konstante k=3,9). Beispielhafte dielektrische High-k-Materialien umfassen HfO2, Al2O3, Ta2O5, ZrO2, TiO2, HfO2, HfZrO4 (HZO), HfSiOx, HfLaOx und ein beliebiges sonstiges geeignetes Material. In einigen Ausführungsformen kann SiO2 verwendet werden. Ferner kann die kontinuierliche High-k-Dielektrikumsschicht 104L aus Mehrfachschichten der vorherigen Materialien hergestellt sein. Die kontinuierliche erste Oxidhalbleiterschicht 106L kann aus InxGayZnzOw (IGZO), In2O3, Ga2O3, ZnO, InxSnyOz (ITO) oder einem beliebigen sonstigen geeigneten Oxidhalbleiter hergestellt sein.
  • In einer anderen Ausführungsform kann die kontinuierliche erste Oxidhalbleiterschicht 106L eine laminierte Struktur aufweisen. In einem Aspekt umfassen die Schichten der laminierten Struktur Schichten aus InxGayZnzO mit unterschiedlichen molaren Prozentanteilen von In, Ga und Zn. In einer Ausführungsform gilt 0<x≥0,5, 0<y≥0,5 und 0<z≥0,5. In verschiedenen Ausführungsformen umfassen die Schichten der laminierten Struktur Schichten von anderen Oxiden, wie etwa InWo, InZnO, InSnO, GaOx und InOx, ohne jedoch darauf beschränkt zu sein.
  • Unter Bezugnahme auf 6 kann eine Photoresistschicht 101 über der Oberfläche der Zwischenstruktur abgeschieden werden, die in 5 veranschaulicht ist. Die Photoresistschicht 101 kann dann strukturiert und als eine Maske verwendet werden, wenn die darunterliegende kontinuierliche erste Oxidhalbleiterschicht 106L und die kontinuierliche High-k-Dielektrikumsschicht 104L geätzt werden.
  • Unter Bezugnahme auf 7A kann die strukturierte Photoresistschicht (nicht gezeigt) als eine Maske zum Ätzen der kontinuierlichen High-k-Dielektrikumsschicht 104L und der kontinuierlichen ersten Oxidhalbleiterschicht 106L verwendet werden, so dass eine strukturierte High-k-Dielektrikumsschicht 104 und eine strukturierte erste Oxidhalbleiterschicht 106 gebildet werden. In verschiedenen Ausführungsformen können die strukturierte High-k-Dielektrikumsschicht 104 und die strukturierte erste Oxidhalbleiterschicht 106 eine größere Länge als die strukturierte Gate-Elektrode 102 aufweisen, wie in 7A veranschaulicht ist. In alternativen Ausführungsformen können jedoch die strukturierte High-k-Dielektrikumsschicht 104 und die strukturierte erste Oxidhalbleiterschicht 106 dieselbe Länge wie die strukturierte Gate-Elektrode 102 aufweisen oder kürzer als diese sein.
  • Unter Bezugnahme auf 7B ist eine Ausführungsform veranschaulicht, bei welcher die strukturierte High-k-Dielektrikumsschicht 104, die strukturierte erste Oxidhalbleiterschicht 106 und die strukturierte Gate-Elektrode 102 dieselbe Länge aufweisen können. In einem Aspekt kann diese Ausführungsform zunächst durch sequentielles Abscheiden einer kontinuierlichen Metall-Gate-Schicht 102L, einer kontinuierlichen High-k-Dielektrikumsschicht 104L und einer kontinuierlichen ersten Oxidhalbleiterschicht 106L hergestellt werden. Dann kann eine Photoresistschicht (nicht gezeigt) über der kontinuierlichen ersten Oxidhalbleiterschicht 106L abgeschieden und strukturiert werden. Die strukturierte Photoresistschicht kann als eine Maske verwendet werden, und die darunterliegende kontinuierliche Metall-Gate-Schicht 102L, kontinuierliche High-k-Dielektrikumsschicht 104L und kontinuierliche erste Oxidhalbleiterschicht 106L werden strukturiert, um eine strukturierte Gate-Elektrode 102, eine strukturierte High-k-Dielektrikumsschicht 104 und eine strukturierte erste Oxidhalbleiterschicht 106 zu bilden, die alle dieselbe Länge aufweisen. Die kontinuierliche Metall-Gate-Schicht 102L, die kontinuierliche High-k-Dielektrikumsschicht 104L und die kontinuierliche erste Oxidhalbleiterschicht 106L können durch Nassätzen und/oder Trockenätzen geätzt werden. Ferner können die kontinuierliche Metall-Gate-Schicht 102L, die kontinuierliche High-k-Dielektrikumsschicht 104L und die kontinuierliche erste Oxidhalbleiterschicht 106L in einem einzelnen Ätzschritt oder in einer Reihe von Ätzschritten strukturiert werden.
  • Unter Bezugnahme auf 8 kann ILD-Material über der Zwischenstruktur abgeschieden werden, die in 7A (oder 7B) veranschaulicht ist, so dass die strukturierte Gate-Elektrode 102, die strukturierte High-k-Dielektrikumsschicht 104 und die strukturierte erste Oxidhalbleiterschicht 106 innerhalb der ILD-Schicht 100 eingebettet werden können.
  • Unter Bezugnahme auf 9 kann eine Photoresistschicht 101 über der ILD-Schicht 100 abgeschieden und durch einen photolithographischen Prozess strukturiert werden. Die Photoresistschicht 101 kann entweder aus einem positiven oder einem negativen Photoresistmaterial hergestellt sein.
  • Unter Bezugnahme auf 10 kann die ILD-Schicht 100 unter Verwendung der strukturierten Photoresistschicht 101 als eine Maske strukturiert werden. Die ILD-Schicht 100 kann durch Nassätzen oder Trockenätzen strukturiert werden. Die Durchkontaktierungsöffnungen 110 können in der ILD-Schicht 100 geätzt werden, bis Abschnitte der Oberfläche der strukturierten ersten Oxidhalbleiterschicht 106 freigelegt werden können.
  • Unter Bezugnahme auf 11 kann dann ein zweites Oxidhalbleitermaterial in den Durchkontaktierungsöffnungen 110 über den freigelegten Abschnitten des strukturierten ersten Oxidhalbleiters 106 abgeschieden werden, um strukturierte zweite Oxidhalbleiterschichten 112 zu bilden. Dadurch kann die Dicke tS/D der strukturierten ersten und der strukturierten zweiten Oxidhalbleiterschicht 106, 112 in aktiven Bereichen (d. h., Source/Drain-Bereichen) dicker als die Dicke tchan in einem Kanalbereich sein. In verschiedenen Ausführungsformen kann die strukturierte zweite Oxidhalbleiterschicht 112 aus einem anderen Material als die strukturierte erste Oxidhalbleiterschicht 106 hergestellt sein. In solchen Ausführungsformen kann eine definitive Materialgrenzfläche zwischen der ersten Oxidhalbleiterschicht 106 und einer zweiten Oxidhalbleiterschicht 112 vorhanden sein. Zum Beispiel kann die erste Oxidhalbleiterschicht 106 aus einem IGZO-Material gebildet sein. Die zweite Oxidhalbleiterschicht 112 kann aus einem ITO-Material gebildet sein. Die aktiven Source/Drain-Bereiche können sauerstoffarm sein. Sauerstoffleerstellen können als Donatoren in Oxidhalbleitern wirken; über n+-dotierte Materialen zu verfügen, kann in den aktiven Source/Drain-Bereichen vorteilhaft sein, jedoch in dem Kanalbereich unerwünscht sein.
  • In alternativen Ausführungsformen kann die strukturierte zweite Oxidhalbleiterschicht 112 aus demselben Material wie die strukturierte erste Oxidhalbleiterschicht 106 hergestellt sein. In noch anderen Ausführungsformen kann die strukturierte zweite Oxidhalbleiterschicht 112 aus demselben Material wie die strukturierte erste Oxidhalbleiterschicht 106 hergestellt sein, jedoch mit einer anderen Dotierkonzentration als die strukturierte erste Oxidhalbleiterschicht 106.
  • Auch in 11 veranschaulicht sind die Dicke TMG der strukturierten Gate-Elektrode 102, die Dicke tox der High-k-Dielektrikumsschicht 104, die Länge Lchan des Kanalbereichs und die Länge LS/D der aktiven Bereiche (Source/Drain-Bereiche). In verschiedenen Ausführungsformen kann die Länge Lchan des Kanalbereichs im Bereich von 15-150 nm, wie etwa 25-100 nm, liegen, wenngleich längere oder kürzere Kanalbereiche gebildet werden können. In verschiedenen Ausführungsformen kann die Länge LS/D der aktiven Bereiche im Bereich von 15-150 nm, wie etwa 25-100 nm, liegen, wenngleich längere oder kürzere aktive Bereiche gebildet werden können. In verschiedenen Ausführungsformen kann die Dicke tchan der strukturierten ersten Oxidhalbleiterschicht 106 in dem Kanalbereich im Bereich von 2-8 nm, wie etwa 4-6 nm, liegen, wenngleich dickere oder dünnere Kanalbereiche gebildet werden können. In verschiedenen Ausführungsformen kann die Gesamtdicke tS/D der strukturierten ersten und der strukturierten zweiten Oxidhalbleiterschicht 106, 112 in den aktiven Bereichen im Bereich von 8-16 nm, wie etwa 10-14 nm, liegen, wenngleich dickere oder dünnere aktive Bereiche (Source/Drain-Bereiche) gebildet werden können. In verschiedenen Ausführungsformen kann die Dicke tox der High-k-Dielektrikumsschicht 104 im Bereich von 2-8 nm, wie etwa 4-6 nm, liegen, wenngleich dickere oder dünnere dielektrische Schichten gebildet werden können. In verschiedenen Ausführungsformen kann die Dicke tMG der strukturierten Gate-Elektrode 102 im Bereich von 2-16 nm, wie etwa 4-14 nm, liegen, wenngleich dickere oder dünnere Metall-Gate-Schichten gebildet werden können. In verschiedenen Ausführungsformen kann das Verhältnis einer Dicke tS/D der Source/Drain-Bereiche zu der Dicke tchan des Kanalbereichs im Bereich von 150:2 bis 15:8 liegen. Somit kann ein dünnerer Kanal gebildet werden, der Halbleitereigenschaften aufweist, während dickere aktive Bereiche gebildet werden können, um bessere Leiteigenschaften auf den Elektrodenkontaktflächen aufzuweisen.
  • Unter Bezugnahme auf 12A kann das Restvolumen in den Durchkontaktierungsöffnungen 110 mit einem leitenden Material gefüllt werden, um Kontakte 114 mit den aktiven Bereichen zu bilden. Das leitende Material kann Al, Cu, W, Ti, Ta, TiN, TaN, TiAl oder Kombinationen davon sein. Andere geeignete leitende Materialien liegen innerhalb des vorgesehenen Umfangs der Offenbarung. Dadurch kann ein Transistor 300 fertiggestellt werden. In dieser Ausführungsform ist der Transistor 300 ein Back-Gate-Transistor, d. h., die strukturierte Gate-Elektrode 102 befindet sich unterhalb des Kanalbereichs 106R. Die Ausführungsform, die in 12A veranschaulicht ist, kann einfach skalierbar sein. Zusätzlich kann die Ausführungsform, die in 12A veranschaulicht ist, durch Abscheiden der zweiten Oxidhalbleiterschichten 112 durch einen PVD-Prozess gebildet werden, welcher ein kostengünstiger Abscheidungsprozess im Vergleich zu anderen Abscheidungsprozessen, wie ALD, ist. Um jedoch die gewünschte Dicke der abgeschiedenen zweiten Oxidhalbleiterschichten 112 zu erzielen, werden die zweiten Oxidhalbleiterschichten 112 oft überfüllt und kann dann ein Rückätzprozess durchgeführt werden. Da keine Ätzstoppschicht vorhanden ist, muss der Rückätzprozess vorsichtig gesteuert werden.
  • 12B veranschaulicht eine alternative Ausführungsform mit einer alternativen Konfiguration der strukturierten zweiten Oxidhalbleiterschicht 112 und der Kontakte 114. In dieser Ausführungsform kann die strukturierte zweite Oxidhalbleiterschicht 112 konformal in den Durchkontaktierungsöffnungen 110 in der ILD-Schicht 100 abgeschieden werden. Zum Beispiel kann ein ALD-Prozess verwendet werden, um die zweite Oxidhalbleiterschicht 112 auf den Seitenwänden und der Unterseite der Durchkontaktierungsöffnungen 110 in der ILD-Schicht 100 konformal abzuscheiden. Ein ALD-Prozess kann flexibel sein, um die Abscheidung einer Vielfalt von IGZO-Zusammensetzungen zu erlauben. Zum Beispiel kann bei einem ALD-Prozess das InGaZNo durch Wechseln von Indium, Gallium und Zink gebildet werden. Für indiumreiche Zusammensetzungen können zusätzliche Indiumzyklen während dem ALD-Prozess durchgeführt werden. Als Nächstes können die Durchkontaktierungsöffnungen 110 mit leitendem Material gefüllt werden, um die Kontakte 114 wie in der vorherigen Ausführungsform zu bilden. Die alternative Ausführungsform, die in 12B veranschaulicht ist, kann eine größere Flächenbereichsgrenzfläche zwischen dem Metallkontakt 114 und dem Source/Drain-Bereich vorsehen. Somit kann ein geringerer Kontaktwiderstand bereitgestellt werden. Solche Ausführungsformen sind jedoch möglicherweise nicht so skalierbar wie andere Ausführungsformen. Da die zweite Oxidhalbleiterschicht 112 konformal auf beiden Seitenwänden einer Kontaktdurchkontaktierung abgeschieden werden kann, nimmt mit abnehmendem Kontaktdurchkontaktierungsquerschnittsbereich auch der Bereich ab, der für das Material des Metallkontakts 114 verfügbar ist.
  • Unter Bezugnahme auf 13 ist ein Schritt bei einem alternativen Verfahren veranschaulicht. Mit der Zwischenstruktur, die in 5 veranschaulicht ist, beginnend, kann eine kontinuierliche zweite Oxidhalbleiterschicht 112L über der kontinuierlichen ersten Oxidhalbleiterschicht 106L und der kontinuierlichen High-k-Dielektrikumsschicht 104L gebildet werden. In einigen Ausführungsformen können die kontinuierliche erste Oxidhalbleiterschicht 106L und die kontinuierliche zweite Oxidhalbleiterschicht 112L in einem ALD-Prozess gebildet werden. Wie zuvor erwähnt wurde, kann der ALD-Prozess flexibel sein, um die Abscheidung einer Vielfalt von IGZO-Zusammensetzungen zu erlauben. Durch Abändern des Wechselns von Material in dem ALD-Prozess können die verschiedenen Zusammensetzungen der kontinuierlichen ersten Oxidhalbleiterschicht 106L und der kontinuierlichen zweiten Oxidhalbleiterschicht 112L erzielt werden. Wie in 6 und 7A veranschaulicht ist, kann als Nächstes eine Photoresistschicht 101 über der Oberfläche der kontinuierlichen zweiten Oxidhalbleiterschicht 112L abgeschieden und strukturiert werden. Ähnlich wie bei dem Schritt, der in 7A veranschaulicht ist, können dann die kontinuierliche zweite Oxidhalbleiterschicht 112L, die kontinuierliche erste Oxidhalbleiterschicht 106L und die kontinuierliche High-k-Dielektrikumsschicht 104L strukturiert werden, um eine strukturierte zweite Oxidhalbleiterschicht 112, eine strukturierte erste Oxidhalbleiterschicht 106 und eine strukturierte High-k-Dielektrikumsschicht 104 zu bilden.
  • Unter Bezugnahme auf 14 kann ILD-Material, ähnlich wie bei dem Schritt, der in 8 veranschaulicht ist, über der Zwischenstruktur, die in 13 veranschaulicht ist, abgeschieden werden. Somit können dadurch die strukturierte zweite Oxidhalbleiterschicht 112, die strukturierte erste Oxidhalbleiterschicht 106 und die strukturierte High-k-Dielektrikumsschicht 104 innerhalb der ILD-Schicht 100 eingebettet sein.
  • Unter Bezugnahme auf 15 kann eine Photoresistschicht 101 über der ILD-Schicht 100 abgeschieden und durch einen photolithographischen Prozess strukturiert werden. Dann kann die ILD-Schicht 100 geätzt werden, um einen Abschnitt der Oberfläche der strukturierten zweiten Oxidhalbleiterschicht 112 in einem Kanalbereich freizulegen. Der Ätzschritt kann durch Nassätzen oder Trockenätzen durchgeführt werden.
  • Unter Bezugnahme auf 16 kann ein weiterer anisotroper Ätzprozess durchgeführt werden, um den freigelegten Abschnitt 115 der strukturierten zweiten Oxidhalbleiterschicht 112 selektiv zu entfernen. Zum Beispiel verwendet der weitere Ätzprozess einen Trockenätz- oder Nassätzprozess. Dadurch kann der Kanalbereich 106R dünner als die aktiven Bereiche gemacht werden. In einigen Ausführungsformen kann die Photoresistschicht 101 vor dem weiteren Ätzprozess zum Entfernen der strukturierten zweiten Oxidhalbleiterschicht 112 entfernt werden. In anderen Ausführungsformen kann die Photoresistschicht 101 nach dem weiteren Ätzprozess zum Entfernen der strukturierten zweiten Oxidhalbleiterschicht 112 entfernt werden. Die Photoresistschicht 101 kann zum Beispiel durch Veraschung oder Auflösen der Photoresistschicht 101 entfernt werden.
  • Unter Bezugnahme auf 17 kann ILD-Material über der Zwischenstruktur abgeschieden werden, die in 16 veranschaulicht ist, um den freigelegten Abschnitt 115 in dem Kanalbereich 106R zu füllen. Dann kann eine Photoresistschicht (nicht gezeigt) über der ILD-Schicht 100 abgeschieden und strukturiert werden, um Abschnitte der ILD-Schicht 100 über den aktiven Bereichen freizulegen. Abschnitte der ILD-Schicht 100 über den aktiven Bereichen können geätzt werden, um Durchkontaktierungsöffnungen 110 auf einer oberen Fläche der strukturierten zweiten Oxidhalbleiterschicht 112 in den aktiven Bereichen zu bilden.
  • Unter Bezugnahme auf 18A können die Durchkontaktierungsöffnungen 110 mit einem leitfähigen Material zum Bilden von Kontakten 114 mit den aktiven Bereichen gefüllt werden. Das leitende Material kann Al, Cu, W, Ti, Ta, TiN, TaN, TiAl oder Kombinationen davon sein. Andere geeignete leitende Materialien liegen innerhalb des vorgesehenen Umfangs der Offenbarung. Dadurch kann ein Transistor 500 fertiggestellt werden.
  • 18B veranschaulicht eine alternative Ausführungsform, in welcher ein Abschnitt der strukturierten ersten Oxidhalbleiterschicht 106 über den aktiven Bereichen entfernt werden kann. Zum Beispiel mit der Zwischenstruktur, die in 5 veranschaulicht ist, beginnend, kann die strukturierte Photoresistschicht (nicht gezeigt) als eine Maske zum Ätzen der kontinuierlichen High-k-Dielektrikumsschicht 104L und der kontinuierlichen ersten Oxidhalbleiterschicht 106L verwendet werden, so dass eine strukturierte High-k-Dielektrikumsschicht 104 und eine strukturierte erste Oxidhalbleiterschicht 106 gebildet werden. Zusätzlich kann die strukturierte Photoresistschicht (nicht gezeigt) verwendet werden, um Abschnitte der Halbleiterschicht 106 in dem Kanalbereich 106 zu maskieren, so dass Abschnitte der ersten Oxidhalbleiterschicht 106 in den eventuellen aktiven Bereichen entfernt werden können. Der entfernte Abschnitt der ersten Oxidhalbleiterschicht 106 kann durch die strukturierte zweite Oxidhalbleiterschicht 112 ersetzt werden. Somit kann die Materialgrenzfläche zwischen der strukturierten ersten Oxidhalbleiterschicht 106 und der zweiten Oxidhalbleiterschicht 112 komplexer als eine einfache Grenzfläche mit gerader Linie sein. D. h., wie in 18B und 18D veranschaulicht ist, die nachstehend ausführlicher beschrieben sind, kann die Grenzfläche zwischen der strukturierten ersten Oxidhalbleiterschicht 106 und der zweiten Oxidhalbleiterschicht 112 mehrere Flächen aufweisen, um eine Stufenform zu bilden. Wie in 18B und 18D gezeigt ist, kann die Grenzfläche zwischen der strukturierten ersten Oxidhalbleiterschicht 106 und der zweiten Oxidhalbleiterschicht 112 sowohl eine vertikale als auch eine horizontale Fläche aufweisen. In der Ausführungsform, die in 18B veranschaulicht ist, kann die strukturierte erste Oxidhalbleiterschicht 106 unter der gesamten Breite jedes der Source- und Drain-Bereiche der strukturierten zweiten Oxidhalbleiterschicht 112 liegen.
  • 18C veranschaulicht eine alternative Ausführungsform, in welcher die gesamte strukturierte erste Oxidhalbleiterschicht 106 über den aktiven Bereichen entfernt und durch die strukturierte zweite Oxidhalbleiterschicht 112 ersetzt werden kann.
  • 18D veranschaulicht noch eine andere alternative Ausführungsform, in welcher ein Abschnitt der strukturierten ersten Oxidhalbleiterschicht 106, der die aktiven Bereiche überlappt, durch die strukturierte zweite Oxidhalbleiterschicht 112 ersetzt werden kann und ein Abschnitt der strukturierten zweiten Oxidhalbleiterschicht 112 über einem Abschnitt der ersten strukturierten Oxidhalbleiterschicht 106 gebildet werden kann. Wie zuvor unter Bezugnahme auf die Ausführungsform erläutert wurde, die in 18B gezeigt ist, kann die Grenzfläche zwischen der strukturierten ersten Oxidhalbleiterschicht 106 und der zweiten Oxidhalbleiterschicht 112 mehrere Flächen zum Bilden einer Stufenform aufweisen. Die Grenzfläche zwischen der strukturierten ersten Oxidhalbleiterschicht 106 und der zweiten Oxidhalbleiterschicht 112 kann sowohl eine vertikale als auch eine horizontale Fläche aufweisen. Im Gegensatz zu der Ausführungsform, die in 18B veranschaulicht ist, kann in der Ausführungsform, die in 18D veranschaulicht ist, die strukturierte erste Oxidhalbleiterschicht 106 unter einem Abschnitt der Breite jedes der Abschnitte der strukturierten zweiten Oxidhalbleiterschicht 112 liegen. Die alternativen Ausführungsformen, die in 18A-18D veranschaulicht sind, variieren die Konfiguration der Grenzfläche zwischen der strukturierten ersten Oxidhalbleiterschicht 106 und der zweiten Oxidhalbleiterschicht 112. Durch Variieren des Ausmaßes, in dem die Source/Drain-Schicht in der zweiten Oxidhalbleiterschicht 112 in den Kanalbereich 106R eindringt, kann der Widerstand des Source/Drain-Kontakts verändert werden. Durch Erweitern der zweiten Oxidhalbleiterschicht 112 in den Kanalbereich 106R hinein, kann der Source/Drain-Bereichswiderstand verringert werden. Solche komplexen Grenzflächen können jedoch eine größere Prozesssteuerung während der Herstellung erfordern.
  • Unter Bezugnahme auf 19 ist ein Verfahren zur Herstellung eines Ober- oder Vordergate-Dünnfilmtransistors gemäß einer anderen Ausführungsform veranschaulicht. In einem ersten Schritt kann eine kontinuierliche erste Oxidhalbleiterschicht 106L über der ILD-Schicht 100 abgeschieden werden. Als Nächstes kann eine kontinuierliche zweite Oxidhalbleiterschicht 112L über der kontinuierlichen ersten Oxidhalbleiterschicht 106L abgeschieden werden.
  • Unter Bezugnahme auf 20 können die kontinuierliche zweite Oxidhalbleiterschicht 112L und die kontinuierliche erste Oxidhalbleiterschicht 106L strukturiert werden. Das Strukturieren kann durch Abdecken der kontinuierlichen zweiten Oxidhalbleiterschicht 112L mit einer Photoresistschicht (nicht gezeigt) und Strukturieren des Photoresists erzielt werden. Das strukturierte Photoresist kann als eine Maske zum Strukturieren der kontinuierlichen zweiten Oxidhalbleiterschicht 112L und der kontinuierlichen ersten Oxidhalbleiterschicht 106L zum Bilden einer strukturierten zweiten Oxidhalbleiterschicht 112 und einer strukturierten ersten Oxidhalbleiterschicht 106 verwendet werden. Als Nächstes kann zusätzliches ILD-Material 100 über der strukturierten zweiten Oxidhalbleiterschicht 112 und der strukturierten ersten Oxidhalbleiterschicht 106 abgeschieden werden, so dass die strukturierte zweite Oxidhalbleiterschicht 112 und die strukturierte erste Oxidhalbleiterschicht 106 innerhalb der ILD-Schicht 100 eingebettet werden können.
  • Unter Bezugnahme auf 21 können die ILD-Schicht 100 und die strukturierte zweite Oxidhalbleiterschicht 112 in einem Kanalbereich geätzt werden, um einen Graben in der ILD-Schicht 100 und der strukturierten zweiten Oxidhalbleiterschicht 112 zu bilden. Das Ätzen kann zunächst durch Abscheiden einer Photoresistschicht (nicht gezeigt) und Strukturieren der Photoresistschicht erzielt werden. Die ILD-Schicht 100 und die strukturierte zweite Oxidhalbleiterschicht 112 können in demselben Schritt mit demselben Ätzmittel oder in sequentiellen Ätzschritten geätzt werden. Die ILD-Schicht 100 und die strukturierte zweite Oxidhalbleiterschicht 112 können nassgeätzt oder trockengeätzt werden.
  • Unter Bezugnahme auf 22 kann eine High-k-Dielektrikumsschicht 104 konformal auf den Seitenwänden und der Unterseite des Grabens in der ILD-Schicht 100 und der strukturierten zweiten Oxidhalbleiterschicht 112 abgeschieden werden. Als Nächstes kann das Restvolumen des Grabens mit einem Gate-Elektrodenmaterial zum Bilden einer strukturierten Gate-Elektrode 102 über dem Kanalbereich gefüllt werden.
  • Unter Bezugnahme auf 23 kann die Oberfläche der Zwischenstruktur, die in 21 veranschaulicht ist, planarisiert werden, um ein beliebiges überschüssiges Material des High-k-Dielektrikums 104 und/oder ein beliebiges überschüssiges Material der Gate-Elektrode 102 zu entfernen. Die Planarisierung kann durch chemisch-mechanisches Polieren erzielt werden. Auf die Planarisierung folgend können die oberen Flächen des ILD 100, die strukturierte zweite Oxidhalbleiterschicht 112, das dielektrische High-k-Material 104 und die Gate-Elektrode 102 koplanar sein.
  • Unter Bezugnahme auf 24A kann zusätzliches ILD-Material über der Zwischenstruktur, die in 23 veranschaulicht ist, abgeschieden werden. Als Nächstes können Durchkontaktierungsöffnungen (nicht gezeigt) in der ILD-Schicht 100 gebildet werden. In verschiedenen Ausführungsformen sind Durchkontaktierungsöffnungen gebildet, die obere Flächen der strukturierten zweiten Oxidhalbleiterschicht 112 in aktiven Bereichen freilegen und eine obere Fläche der strukturierten Gate-Elektrode 102 in einem Kanalbereich freilegen. Dadurch kann ein Transistor 600 fertiggestellt werden. In dieser Ausführungsform ist der Transistor 600 ein Top-Gate-Transistor.
  • 24B veranschaulicht einen Transistor 650 gemäß einer alternativen Ausführungsform. In dieser Ausführungsform weist der Transistor 650 nur die strukturierte erste Oxidhalbleiterschicht 106 auf. Unter Bezugnahme auf 19 kann anstelle des Abscheidens sowohl einer kontinuierlichen ersten Oxidhalbleiterschicht 106L als auch einer kontinuierlichen zweiten Oxidhalbleiterschicht 112L eine einzige kontinuierliche erste Oxidhalbleiterschicht 106L mit einer Dicke, die ungefähr der kombinierten Dicke der kontinuierlichen ersten Oxidhalbleiterschicht 106L und der kontinuierlichen zweiten Oxidhalbleiterschicht 112L der vorherigen Ausführungsform entspricht, über der ILD-Schicht 100 abgeschieden werden. Die Verarbeitung fährt fort, wie in 20-24A zuvor veranschaulicht wurde, was zu dem Transistor 650 führt. Da die Ausführungsform, die in 24B veranschaulicht ist, eine einzige kontinuierliche Oxidhalbleiterschicht 106L umfasst, können die Verarbeitungsschritte zum Bilden des Transistors 650 vereinfacht werden.
  • 25 ist ein Flussdiagramm, das ein Ausführungsformverfahren 700 zur Herstellung eines Transistors 300, 400, 500 veranschaulicht. Unter Bezugnahme auf Schritt 702 umfasst das Verfahren 700 das Abscheiden mindestens einer Oxidhalbleiterschicht 106, 112 über einem Substrat oder einer Interconnect-Ebenen-Dielektrikumsschicht 100. Unter Bezugnahme auf Schritt 704 umfasst das Verfahren 700 das Ätzen eines zentralen Abschnitts der mindestens einen Oxidhalbleiterschicht 106, 112 zum Bilden eines Kanalbereichs 106R und von Source/Drain-Bereichen auf jeder Seite des Kanalbereichs 106R, wobei die Gesamtdicke des Kanalbereichs 106R dünner als die Gesamtdicke der Source/Drain-Bereiche ist.
  • 26 ist ein Flussdiagramm, das ein Ausführungsformverfahren 800 zur Herstellung eines Transistors 300, 400, 500 veranschaulicht. Unter Bezugnahme auf Schritt 802 umfasst das Verfahren 800 das Abscheiden einer ersten Oxidhalbleiterschicht 106 über einem Substrat oder einer Interconnect-Ebenen-Dielektrikumsschicht 100. Unter Bezugnahme auf Schritt 804 umfasst das Verfahren 800 das Abscheiden und Strukturieren einer Photoresistschicht 101 über der ersten Oxidhalbleiterschicht 106 zum Freilegen von Umfangsabschnitten der Oxidhalbleiterschicht 106. Unter Bezugnahme auf Schritt 806 umfasst das Verfahren 800 das Abscheiden einer zweiten Oxidhalbleiterschicht 112 über den freigelegten Umfangsabschnitten der ersten Oxidhalbleiterschicht 106 zum Bilden von Source/Drain-Bereichen, wobei sich ein Kanalbereich 106R zwischen den Source/Drain-Bereichen befindet.
  • Allgemein können die Strukturen und Verfahren der vorliegenden Offenbarung verwendet werden, um Dünnfilmtransistoren (TFTs) zu bilden, welche für eine BEOL-Integration attraktiv sein können, da sie bei niedriger Temperatur verarbeitet werden können und dem BEOL eine Funktionalität hinzufügen können, während ein Bereich in dem FEOL freigemacht wird. Die Verwendung von TFTs in dem BEOL kann als eine Skalierstrecke für den 3nm-Technologieknoten oder darüber hinaus durch Verschieben von peripheren Vorrichtungen, wie etwa Leistungsgattern oder E/A-Vorrichtungen, von dem FEOL in höhere Metallebenen des BEOL verwendet werden. Das Verschieben der TFTs von dem FEOL zu dem BEOL kann zu einem Verkleinern der Fläche um ungefähr 5-10% für eine gegebene Vorrichtung führen.
  • Eine Ausführungsform betrifft einen Transistor 300, 400, 500, der eine strukturierte Gate-Elektrode 102; eine dielektrische Schicht 104, die sich über der strukturierten Gate-Elektrode 102 befindet; eine strukturierte erste Oxidhalbleiterschicht 106, die einen Kanalbereich 106R aufweist; und eine strukturierte zweite Oxidhalbleiterschicht 112, die Source/Drain-Bereiche aufweist, die sich auf jeder Seite des Kanalbereichs 106R befinden, wobei eine Dicke der Source/Drain-Bereiche, tS/D, größer als eine Dicke des Kanalbereichs 106R, tchan, ist, aufweist.
  • In einer Ausführungsform unterscheidet sich ein Material der strukturierten zweiten Oxidhalbleiterschicht 112 von dem Material der strukturierten ersten Oxidhalbleiterschicht 106. In einer anderen Ausführungsform können die Source/Drain-Bereiche aus der ersten Oxidhalbleiterschicht 106 und der zweiten Oxidhalbleiterschicht 112 hergestellt sein. In einigen Ausführungsformen der Erfindung berührt die strukturierte zweite Oxidhalbleiterschicht 112 die dielektrische Schicht 104. Ausführungsformen der Erfindung können eine dielektrische Schicht 104 umfassen, die aus einem von Si02, Al2O3, HfO2, HZO, HfSiOx, HfLaOx oder Mehrfachschichten davon gebildet werden kann. Ausführungsformen der Erfindung umfassen eine strukturierte erste Oxidhalbleiterschicht 106, die aus einem von InxGayZnzOw, In2O3, Ga2O3, ZnO oder InxSnyOz gebildet werden kann.
  • Eine andere Ausführungsform betrifft einen Transistor 600, der eine strukturierte erste Oxidhalbleiterschicht 106, die einen Kanalbereich 106R aufweist; eine dielektrische Schicht 104, die sich über der strukturierten ersten Oxidhalbleiterschicht 106 befindet; eine strukturierte Gate-Elektrode 102, die sich über der dielektrischen Schicht 104 befindet; und eine strukturierte zweite Oxidhalbleiterschicht 112, die Source/Drain-Bereiche aufweist, die sich auf jeder Seite des Kanalbereichs 106R befinden, wobei eine Dicke der Source/Drain-Bereiche, tS/D, größer als eine Dicke des Kanalbereichs 106R, tchan, ist, aufweist. Ausführungsformen der Erfindung umfassen einen Transistor, bei welchem sich ein Material der strukturierten zweiten Oxidhalbleiterschicht 112 von dem Material der strukturierten ersten Oxidhalbleiterschicht 106 unterscheidet. Weitere Ausführungsformen der Erfindung umfassen, dass die Source/Drain-Bereiche aus der ersten Oxidhalbleiterschicht 106 und der zweiten Oxidhalbleiterschicht 112 hergestellt sind. In einigen Ausführungsformen der Erfindung berührt die strukturierte zweite Oxidhalbleiterschicht 112 die dielektrische Schicht 104. Ausführungsformen der Erfindung umfassen eine dielektrische Schicht 104, die aus einem von SiO2, Al2O3, HfO2, HZO, HfSiOx, HfLaOx oder Mehrfachschichten davon gebildet werden kann. Ausführungsformen der Erfindung umfassen eine strukturierte erste Oxidhalbleiterschicht, die aus einem von InxGayZnzOw, In2O3, Ga2O3, ZnO oder InxSnyOz gebildet werden kann. In verschiedenen Ausführungsformen der Erfindung liegt ein Verhältnis einer Dicke der Source/Drain-Bereiche zu dem Kanalbereich 106R in einem Bereich von 150:2 bis 15:8.
  • Eine andere Ausführungsform betrifft ein Verfahren zur Herstellung eines Transistors 300, 400, 500, 600, das die Operationen des Abscheidens einer ersten Oxidhalbleiterschicht 106 über einer Interconnect-Ebenen-Dielektrikumsschicht 100 umfasst. Das Ausführungsformverfahren umfasst ferner die Operation des Bildens eines Kanalbereichs 106R in der ersten Oxidhalbleiterschicht 106. Das Ausführungsformverfahren umfasst ferner die Operation des Bildens von Source/Drain-Bereichen auf jeder Seite des Kanalbereichs 106R, wobei eine Dicke der Source/Drain-Bereiche, tS/D, größer als eine Dicke des Kanalbereichs 106R, tchan, ist.
  • In einer Ausführungsform kann das Verfahren ferner die Operation des Abscheidens einer zweiten Oxidhalbleiterschicht in den Source/Drain-Bereichen umfassen, wobei die zweite Oxidhalbleiterschicht 112 ein anderes Material als die erste Oxidhalbleiterschicht 106 ist. Bei einem Ausführungsformverfahren wird die zweite Oxidhalbleiterschicht 112 über der ersten Oxidhalbleiterschicht 106 abgeschieden, wobei die Source/Drain-Bereiche die erste Oxidhalbleiterschicht 106 und die zweite Oxidhalbleiterschicht 112 aufweisen. In einer anderen Ausführungsform kann das Verfahren ferner die Operationen des Abscheidens einer Metall-Gate-Schicht 102; und des Abscheidens einer dielektrischen Schicht 104 umfassen, wobei die dielektrische Schicht 104 eines von SiO2, Al2O3, HfO2, HZO, HfSiOx, HfLaOx oder Mehrfachschichten davon enthält und wobei die erste Oxidhalbleiterschicht 106 eines von InxGayZnzOw, In2O3, Ga2O3, ZnO oder InxSnyOz enthält. Bei einem Ausführungsformverfahren wird die Metall-Gate-Schicht 102 unter der ersten Oxidhalbleiterschicht 106 und der dielektrischen Schicht 104 abgeschieden. Bei einem anderen Ausführungsformverfahren wird die Metall-Gate-Schicht 102 über der ersten Oxidhalbleiterschicht 106 und der dielektrischen Schicht 104 abgeschieden. Bei einem Ausführungsformverfahren liegt ein Verhältnis einer Dicke der Source/Drain-Bereiche zu dem Kanalbereich 106R in einem Bereich von 150:2 bis 15:8.
  • Das Vorherige erläutert Merkmale verschiedener Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Fachmann sollte erkennen, dass er die vorliegende Offenbarung leicht als Grundlage zum Gestalten oder Abändern anderer Prozesse und Strukturen zum Erreichen derselben Zwecke und/oder Erzielen derselben Vorteile der hierin vorgestellten Ausführungsformen verwenden kann. Ein Fachmann sollte auch realisieren, dass sich solche äquivalenten Konstruktionen nicht von dem Wesen und Umfang der vorliegenden Offenbarung entfernen und er verschiedene Änderungen, Ersetzungen und Abänderungen hierin vornehmen kann, ohne sich von dem Wesen und Umfang der vorliegenden Offenbarung zu entfernen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63031736 [0001]

Claims (20)

  1. Transistor, der Folgendes aufweist: eine strukturierte Gate-Elektrode; eine dielektrische Schicht, die sich über der strukturierten Gate-Elektrode befindet; eine strukturierte erste Oxidhalbleiterschicht, die einen Kanalbereich aufweist; und eine strukturierte zweite Oxidhalbleiterschicht, die Source/Drain-Bereiche aufweist, die sich auf jeder Seite des Kanalbereichs befinden, wobei eine Dicke der Source/Drain-Bereiche größer als eine Dicke des Kanalbereichs ist.
  2. Transistor nach Anspruch 1, wobei die Source/Drain-Bereiche ferner Folgendes aufweisen: die strukturierte erste Oxidhalbleiterschicht, wobei sich ein Material der strukturierten zweiten Oxidhalbleiterschicht von dem Material der strukturierten ersten Oxidhalbleiterschicht unterscheidet.
  3. Transistor nach Anspruch 1 oder 2, wobei sich ein Material der strukturierten zweiten Oxidhalbleiterschicht von dem Material der strukturierten ersten Oxidhalbleiterschicht unterscheidet.
  4. Transistor nach einem der vorherigen Ansprüche, wobei die strukturierte zweite Oxidhalbleiterschicht die dielektrische Schicht berührt.
  5. Transistor nach einem der vorherigen Ansprüche, wobei die dielektrische Schicht eines von SiO2, Al2O3, HfO2, HZO, HfSiOx, HfLaOx oder Mehrfachschichten davon enthält.
  6. Transistor nach einem der vorherigen Ansprüche, wobei die strukturierte erste Oxidhalbleiterschicht eines von InxGayZnzOw, In2O3, Ga2O3, ZnO oder InxSnyOz enthält.
  7. Transistor nach einem der vorhergehenden Ansprüche, wobei eine Grenzfläche zwischen der strukturierten ersten Oxidhalbleiterschicht und der strukturierten zweiten Oxidhalbleiterschicht eine vertikale Fläche und eine horizontale Fläche aufweist.
  8. Transistor nach einem der vorherigen Ansprüche, wobei die strukturierte erste Oxidhalbleiterschicht 106 unter der gesamten Breite jedes der Source- und Drain-Bereiche der strukturierten zweiten Oxidhalbleiterschicht liegt.
  9. Transistor, der Folgendes aufweist: eine strukturierte erste Oxidhalbleiterschicht, die einen Kanalbereich aufweist; eine dielektrische Schicht, die sich über der strukturierten ersten Oxidhalbleiterschicht befindet; eine strukturierte Gate-Elektrode, die sich über der dielektrischen Schicht befindet; und eine strukturierte zweite Oxidhalbleiterschicht, die Source/Drain-Bereiche aufweist, die sich auf jeder Seite des Kanalbereichs befinden, wobei eine Dicke der Source/Drain-Bereiche größer als eine Dicke des Kanalbereichs ist.
  10. Transistor nach Anspruch 9, wobei die Source/Drain-Bereiche ferner Folgendes aufweisen: die strukturierte erste Oxidhalbleiterschicht, wobei sich ein Material der strukturierten zweiten Oxidhalbleiterschicht von dem Material der strukturierten ersten Oxidhalbleiterschicht unterscheidet und wobei die strukturierte zweite Oxidhalbleiterschicht über der ersten Oxidhalbleiterschicht gebildet ist.
  11. Transistor nach Anspruch 9, wobei sich ein Material der strukturierten zweiten Oxidhalbleiterschicht von dem Material der strukturierten ersten Oxidhalbleiterschicht unterscheidet.
  12. Transistor nach einem der Ansprüche 9 bis 11, wobei die dielektrische Schicht eines von SiO2, Al2O3, HfO2, HZO, HfSiOx, HfLaOx oder Mehrfachschichten davon enthält.
  13. Verfahren zur Herstellung eines Transistors umfassend: Abscheiden einer ersten Oxidhalbleiterschicht über einer Interconnect-Ebenen-Dielektrikumsschicht; Bilden eines Kanalbereichs in der ersten Oxidhalbleiterschicht; Bilden von Source/Drain-Bereichen auf jeder Seite des Kanalbereichs, wobei eine Dicke der Source/Drain-Bereiche größer als eine Dicke des Kanalbereichs ist.
  14. Verfahren nach Anspruch 13, ferner umfassend: Abscheiden einer zweiten Oxidhalbleiterschicht in den Source/Drain-Bereichen, wobei die zweite Oxidhalbleiterschicht ein anderes Material als die erste Oxidhalbleiterschicht ist.
  15. Verfahren nach Anspruch 14, wobei die zweite Oxidhalbleiterschicht über der ersten Oxidhalbleiterschicht abgeschieden wird, wobei die Source/Drain-Bereiche die erste Oxidhalbleiterschicht und die zweite Oxidhalbleiterschicht aufweisen.
  16. Verfahren nach einem der Ansprüche 13 bis 15, ferner umfassend: Abscheiden einer Metall-Gate-Schicht; Abscheiden einer dielektrischen Schicht, wobei die dielektrische Schicht eines von SiO2, Al2O3, HfO2, HZO, HfSiOx, HfLaOx oder Mehrfachschichten davon enthält und wobei die erste Oxidhalbleiterschicht eines von InxGayZnzOw, In2O3, Ga2O3, ZnO oder InxSnyO2 enthält.
  17. Verfahren nach Anspruch 16, wobei die Metall-Gate-Schicht unter der ersten Oxidhalbleiterschicht und der dielektrischen Schicht abgeschieden wird.
  18. Verfahren nach Anspruch 16, wobei die Metall-Gate-Schicht über der ersten Oxidhalbleiterschicht und der dielektrischen Schicht abgeschieden wird.
  19. Verfahren nach einem der Ansprüche 14 bis 18, ferner umfassend ein Entfernen eines Abschnitts der ersten Oxidhalbleiterschicht in den Source/Drain-Bereichen vor dem Abscheiden der zweiten Oxidhalbleiterschicht in den Source/Drain-Bereichen.
  20. Verfahren nach einem der Ansprüche 14 bis 18, ferner umfassend ein Entfernen der gesamten ersten Oxidhalbleiterschicht in den Source/Drain-Bereichen vor dem Abscheiden der zweiten Oxidhalbleiterschicht in den Source/Drain-Bereichen.
DE102021108615.9A 2020-05-29 2021-04-07 Erhöhter source/drain-oxidhalbleiterdünnfilmtransistor und verfahren zur herstellung davon Pending DE102021108615A1 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063031736P 2020-05-29 2020-05-29
US63/031,736 2020-05-29
US17/215,997 US20210376156A1 (en) 2020-05-29 2021-03-29 Raised source/drain oxide semiconducting thin film transistor and methods of making the same
US17/215,997 2021-03-29

Publications (1)

Publication Number Publication Date
DE102021108615A1 true DE102021108615A1 (de) 2021-12-02

Family

ID=77575155

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102021108615.9A Pending DE102021108615A1 (de) 2020-05-29 2021-04-07 Erhöhter source/drain-oxidhalbleiterdünnfilmtransistor und verfahren zur herstellung davon

Country Status (5)

Country Link
US (1) US20230387314A1 (de)
KR (2) KR20210148925A (de)
CN (1) CN113380897A (de)
DE (1) DE102021108615A1 (de)
TW (1) TWI831012B (de)

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101345376B1 (ko) * 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5546794B2 (ja) * 2009-05-22 2014-07-09 富士フイルム株式会社 電界効果型トランジスタの製造方法、電界効果型トランジスタ、及び表示装置の製造方法
CN102760697B (zh) * 2011-04-27 2016-08-03 株式会社半导体能源研究所 半导体装置的制造方法
TWI473273B (zh) * 2011-08-15 2015-02-11 Au Optronics Corp 薄膜電晶體、畫素結構及其製造方法
TW201608642A (zh) * 2014-08-29 2016-03-01 中華映管股份有限公司 氧化物半導體薄膜電晶體及其製造方法
US9478467B2 (en) * 2014-11-17 2016-10-25 Freescale Semiconductor, Inc. Semiconductor device including power and logic devices and related fabrication methods
US9954003B2 (en) * 2016-02-17 2018-04-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
WO2017151148A1 (en) * 2016-03-04 2017-09-08 Intel Corporation Field effect transistors with a gated oxide semiconductor source/drain spacer
US11302717B2 (en) * 2016-04-08 2022-04-12 Semiconductor Energy Laboratory Co., Ltd. Transistor and method for manufacturing the same
US10283590B2 (en) * 2016-07-06 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Field-effect transistors having contacts to 2D material active region
CN110447093B (zh) * 2017-02-22 2023-04-25 出光兴产株式会社 氧化物半导体膜、薄膜晶体管、氧化物烧结体以及溅射靶
WO2019224656A1 (ja) * 2018-05-25 2019-11-28 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
US20200091274A1 (en) * 2018-09-18 2020-03-19 Abhishek Sharma Non-linear gate dielectric material for thin-film transistors
US11527656B2 (en) * 2018-09-25 2022-12-13 Intel Corporation Contact electrodes for vertical thin-film transistors
US11522060B2 (en) * 2018-09-26 2022-12-06 Intel Corporation Epitaxial layers on contact electrodes for thin- film transistors

Also Published As

Publication number Publication date
TW202213788A (zh) 2022-04-01
CN113380897A (zh) 2021-09-10
KR20240027656A (ko) 2024-03-04
US20230387314A1 (en) 2023-11-30
TWI831012B (zh) 2024-02-01
KR20210148925A (ko) 2021-12-08

Similar Documents

Publication Publication Date Title
DE102021100089B4 (de) Dreidimensionale speichervorrichtung und verfahren
DE102016100272B4 (de) Integrierter Schaltkreis, der zumindest eine Speicherzelle mit einer Datenspeicherschicht enthält, und Verfahren zu dessen Herstellung
DE102020128755A1 (de) Speicherarray-treppenstruktur
DE102020126631B4 (de) Speicheranordnungen enthaltend Dummy-Bereiche und Verfahren zu ihrer Herstellung
DE102020130890B4 (de) Dreidimensionale speichervorrichtung und verfahren
DE102020123978B4 (de) Speicherarray-wortleitungsrouting
DE102020133522A1 (de) Speicherarray-source-/drain-elektrodenstrukturen
DE102020134397A1 (de) Speicherarraykontaktstrukturen
DE102021112578A1 (de) Speicherbauelement und verfahren zum bilden davon
DE102021110537A1 (de) Stapelbarer 3D-Speicher und Verfahren zum Herstellen
DE102021110748A1 (de) Transistor, der einen wasserstoffdiffusionsbarrierefilm aufweist undverfahren zu dessen ausbildung
DE102020135119B4 (de) Ferroelektrische speichervorrichtung und verfahren zu deren herstellung
DE112020000190T5 (de) Fin-feldeffekttransistoren mit vertikalem transport kombiniert mit resistiven speicherstrukturen
DE102021100674A1 (de) Speicherarray mit epitaktischer sourceleitung und bitleitung
DE102020124219A1 (de) Dreidimensionale Speichervorrichtung und Verfahren
DE102019128703A1 (de) Halbleitervorrichtung und herstellungsverfahren
DE102022100084A1 (de) Zugangstransistor mit einer metalloxidsperrschicht und verfahren zu dessen herstellung
DE102021110683A1 (de) Speicherzellenbauelement mit dünnschichttransistor-auswahleinrichtung und verfahren zum bilden desselben
DE102021108598A1 (de) Heterostruktur-oxidhalbleitertransistor mit vertikalem gate-all-around (vgaa) und verfahren zu dessen herstellung
DE102021101243A1 (de) Speicherblock-kanalregionen
DE102020132537A1 (de) Dreidimensionale Speichervorrichtung und Herstellungsverfahren dafür
DE102021102536A1 (de) Dreidimensionales Speicherbauelement und Verfahren
DE102021105045A1 (de) Speichermatrix und verfahren zu deren herstellung
DE102020105127A1 (de) Source- oder drain-strukturen für germanium-n-kanalvorrichtungen
DE102021108348A1 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication