WO2019224656A1 - 半導体装置、および半導体装置の作製方法 - Google Patents

半導体装置、および半導体装置の作製方法 Download PDF

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WO2019224656A1
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insulator
conductor
transistor
region
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山崎舜平
高橋絵里香
本多大章
菅谷健太郎
笹川慎也
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株式会社半導体エネルギー研究所
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    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components

Definitions

  • One embodiment of the present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.
  • One embodiment of the present invention relates to a semiconductor wafer, a module, and an electronic device.
  • a semiconductor device refers to all devices that can function by utilizing semiconductor characteristics.
  • a semiconductor element such as a transistor, a semiconductor circuit, an arithmetic device, and a memory device are one embodiment of the semiconductor device.
  • a display device (a liquid crystal display device, a light-emitting display device, or the like), a projection device, a lighting device, an electro-optical device, a power storage device, a memory device, a semiconductor circuit, an imaging device, an electronic device, or the like may have a semiconductor device.
  • one embodiment of the present invention is not limited to the above technical field.
  • One embodiment of the invention disclosed in this specification and the like relates to an object, a method, or a manufacturing method.
  • one embodiment of the present invention relates to a process, a machine, a manufacture, or a composition (composition of matter).
  • oxide semiconductors As a semiconductor thin film applicable to a transistor, a silicon-based semiconductor material is widely known, but an oxide semiconductor has attracted attention as another material.
  • oxide semiconductors for example, not only single-component metal oxides such as indium oxide and zinc oxide but also multi-component metal oxides are known.
  • IGZO In—Ga—Zn oxide
  • Non-Patent Document 1 and Non-Patent Document 2 also disclose a technique for manufacturing a transistor using an oxide semiconductor having a CAAC structure. Furthermore, Non-Patent Document 4 and Non-Patent Document 5 show that even an oxide semiconductor having lower crystallinity than the CAAC structure and the nc structure has a minute crystal.
  • Non-Patent Document 6 a transistor using IGZO as an active layer has extremely low off-state current (see Non-Patent Document 6), and an LSI and a display using the characteristics have been reported (see Non-Patent Document 7 and Non-Patent Document 8). .
  • An object of one embodiment of the present invention is to provide a semiconductor device with favorable reliability. Another object of one embodiment of the present invention is to provide a semiconductor device having favorable electrical characteristics. Another object of one embodiment of the present invention is to provide a semiconductor device with high on-state current. Another object of one embodiment of the present invention is to provide a semiconductor device having high frequency characteristics. Another object of one embodiment of the present invention is to provide a semiconductor device that can be miniaturized or highly integrated. Another object of one embodiment of the present invention is to provide a semiconductor device with high productivity.
  • An object of one embodiment of the present invention is to provide a semiconductor device capable of retaining data for a long period of time.
  • An object of one embodiment of the present invention is to provide a semiconductor device with high information writing speed.
  • An object of one embodiment of the present invention is to provide a semiconductor device with high design freedom.
  • An object of one embodiment of the present invention is to provide a semiconductor device with low power consumption.
  • An object of one embodiment of the present invention is to provide a novel semiconductor device.
  • One embodiment of the present invention includes a first oxide, a second oxide, a first conductor, a second conductor, a third conductor, a first insulator,
  • the first conductor is provided in contact with the top surface of the first oxide
  • the second conductor is in contact with the top surface of the first oxide.
  • the first insulator is disposed on the first conductor and the second conductor
  • the second oxide is provided in contact with the top surface of the first oxide
  • the second insulator The insulator is disposed on the second oxide
  • the third conductor is disposed on the second insulator
  • the first insulator has a function of suppressing oxygen diffusion
  • the oxide 1 includes indium, an element M (M is gallium, yttrium, or tin), and zinc.
  • the first oxide includes a first region overlapping with the third conductor. Have the first The frequency, the area in contact with the second oxide, the atomic ratio of aluminum to the element M has an area of less than 0.1.
  • Another embodiment of the present invention is the first oxide, the second oxide, the first conductor, the second conductor, the third conductor, and the first insulation.
  • a second insulator wherein the first conductor is provided in contact with the top surface of the first oxide, and the second conductor is the first oxide.
  • the first insulator is disposed on the first conductor and the second conductor, and the second oxide is disposed on the top surface of the first oxide.
  • the second insulator is disposed on the second oxide, the third conductor is disposed on the second insulator, the first insulator comprises aluminum,
  • the oxide includes indium, an element M (M is gallium, yttrium, or tin), and zinc, and the first oxide includes a first region that overlaps with the third conductor.
  • the first territory Of the region in contact with the second oxide the atomic ratio of aluminum to the element M has an area of less than 0.1.
  • Another embodiment of the present invention is the first oxide, the second oxide, the third oxide, the first conductor, the second conductor, and the third conductor.
  • a semiconductor device having a body, a fourth conductor, a first insulator, a second insulator, a third insulator, a fourth insulator, and a fifth insulator
  • the fifth insulator is disposed on the fourth conductor
  • the third insulator is disposed on the fifth insulator
  • the third oxide is disposed on the third insulator.
  • the first oxide is disposed on the third oxide
  • the first conductor is provided in contact with the top surface of the first oxide
  • the second conductor is the first oxide.
  • the first insulator is disposed on the first conductor and the second conductor, and the fourth insulator is disposed on the first insulator.
  • the first insulator and the fourth insulator include the first insulator
  • the second oxide is disposed to contact the upper surface of the first oxide and cover the inner wall of the opening; and the second insulator includes the second oxide.
  • the third conductor is disposed so as to embed the opening via the second insulator and the second oxide, and the first insulator is formed so as to cover the inner wall of the opening.
  • the first oxide includes aluminum, the first oxide includes indium, the element M (M is gallium, yttrium, or tin), and zinc, and the first oxide includes the third conductor.
  • the first region which overlaps, the region in contact with the second oxide in the first region has a region where the atomic ratio of aluminum to the element M is less than 0.1, and the fourth conductor Has a region overlapping with the third conductor via the first region.
  • the second oxide includes indium, an element M (M is gallium, yttrium, or tin), and zinc.
  • the first region includes a channel formation region. In the cross section in the channel width direction, the region in contact with the second oxide in the first region includes a region including a c-axis-oriented crystal in the normal direction of the bottom surface of the first oxide.
  • the region of the oxide that is in contact with the first region preferably includes a region including a c-axis-oriented crystal in the normal direction of the surface of the first oxide.
  • the first oxide includes a second region in contact with the first conductor and a third region in contact with the second conductor, and the first oxide in the first region.
  • the thickness of the first oxide is smaller than the thickness of the first oxide in the second region, and the thickness of the first oxide in the first region is the first oxidation in the third region. It is preferable that it is smaller than the film thickness of a thing.
  • Another embodiment of the present invention is the first oxide, the second oxide, the third oxide, the first conductor, the second conductor, and the third conductor.
  • a third insulator is formed, A third oxide is formed on the third insulator, the first oxide is formed on the third oxide, indium, an element M (M is gallium, yttrium, or tin), zinc, Are formed using a sputtering method, a conductive film to be a first conductor and a second conductor is formed over the first oxide, the third oxide, the first oxide The oxide and the conductive film are processed into an island shape, and the first insulator is formed over the third insulator and the conductive film so as to include aluminum.
  • a second insulator is formed on the second oxide
  • a third conductor is formed on the second insulator, and the second oxide, the second insulator, and the third oxide are formed. Part of the conductor is removed until part of the fourth insulator is exposed.
  • a part of the first region is removed using diluted ammonia water.
  • the ammonia concentration of the diluted ammonia water is preferably 0.1% or more and 0.5% or less.
  • the region of the first oxide in contact with the second oxide preferably includes a region where the atomic ratio of aluminum to the element M is less than 0.1.
  • a highly reliable semiconductor device can be provided.
  • a semiconductor device having favorable electric characteristics can be provided.
  • a semiconductor device with high on-state current can be provided.
  • a semiconductor device having high frequency characteristics can be provided.
  • a semiconductor device that can be miniaturized or highly integrated can be provided.
  • a highly productive semiconductor device can be provided.
  • a semiconductor device capable of retaining data for a long period can be provided.
  • a semiconductor device with high information writing speed can be provided.
  • a semiconductor device with a high degree of design freedom can be provided.
  • a semiconductor device with reduced power consumption can be provided.
  • a novel semiconductor device can be provided.
  • FIG. 5A is a top view of a semiconductor device according to one embodiment of the present invention.
  • FIGS. 3B and 3C are cross-sectional views of a semiconductor device according to one embodiment of the present invention.
  • FIGS. FIGS. 3A and 3B are cross-sectional views of a semiconductor device according to one embodiment of the present invention.
  • FIGS. FIG. 5A is a top view illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIGS. 3B and 3C are cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIGS. FIG. 5A is a top view illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIGS. FIG. 5A is a top view illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIGS. 3B and 3C are cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIGS. FIG. 5A is a top view illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIGS. 3B and 3C are cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIGS. FIG. FIG. 5A is a top view illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIGS. 3B and 3C are cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIGS. 5A is a top view illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIGS. 3B and 3C are cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIGS. FIG. 5A is a top view illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIGS. 3B and 3C are cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIGS. FIG. 5A is a top view illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIGS. FIG. 5A is a top view illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIGS. 3B and 3C are cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIGS. FIG. 5A is a top view of a semiconductor device according to one embodiment of the present invention.
  • FIGS. 3B and 3C are cross-sectional views of a semiconductor device according to one embodiment of the present invention.
  • FIGS. FIG. 10 is a cross-sectional view illustrating a structure of a memory device according to one embodiment of the present invention.
  • FIG. 10 is a cross-sectional view illustrating a structure of a memory device according to one embodiment of the present invention.
  • FIG. 10 is a cross-sectional view illustrating a structure of a memory device according to one embodiment of the present invention.
  • FIG. 10 is a cross-sectional view illustrating a structure of a memory device according to one embodiment of the present invention.
  • FIG. 10 is a cross-sectional view illustrating a structure of a memory device according to one embodiment of the present invention.
  • FIG. 10 is a cross-sectional view illustrating a structure of a memory device according to one embodiment of the present invention.
  • FIG. 10 is a cross-sectional view illustrating a structure of a memory device according to one embodiment of the present invention.
  • FIG. 10 is a cross-sectional view illustrating a structure of a memory device according to one embodiment of the present invention.
  • FIG. 10 is a cross-sectional view illustrating a structure of a memory device according to one embodiment of the present invention.
  • FIG. 10 is a cross-sectional view illustrating a structure of a memory device according to one embodiment of the present invention.
  • FIG. 10 is a cross-sectional view illustrating a structure of a memory device according to one embodiment of the present invention.
  • FIG. 5A is a block diagram illustrating a structure example of a memory device according to one embodiment of the present invention.
  • FIG. 5B is a schematic diagram illustrating a structure example of a memory device according to one embodiment of the present invention.
  • FIGS. 7A to 7H are circuit diagrams illustrating structural examples of a memory device according to one embodiment of the present invention.
  • FIGS. FIGS. 4A and 4B are schematic views of a semiconductor device according to one embodiment of the present invention.
  • FIGS. FIGS. 4A to 4E are schematic views of a memory device according to one embodiment of the present invention.
  • FIGS. The cross-sectional STEM image of the sample which concerns on an Example. The figure explaining the EDX result of the sample which concerns on an Example. (A) thru
  • a top view also referred to as a “plan view”
  • a perspective view a perspective view, and the like
  • some components may be omitted in order to facilitate understanding of the invention.
  • description of some hidden lines may be omitted.
  • the ordinal numbers attached as the first and second are used for convenience and do not indicate the order of steps or the order of lamination. Therefore, for example, the description can be made by appropriately replacing “first” with “second” or “third”.
  • the ordinal numbers described in this specification and the like may not match the ordinal numbers used to specify one embodiment of the present invention.
  • X and Y are explicitly described as being connected, X and Y are electrically connected, and X and Y are functional. And the case where X and Y are directly connected are disclosed in this specification and the like. Therefore, it is not limited to a predetermined connection relationship, for example, the connection relationship shown in the figure or text, and anything other than the connection relation shown in the figure or text is also disclosed in the figure or text.
  • X and Y are assumed to be objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, etc.).
  • a transistor is an element having at least three terminals including a gate, a drain, and a source. And a region where a channel is formed between the drain (drain terminal, drain region or drain electrode) and the source (source terminal, source region or source electrode) (hereinafter also referred to as channel forming region). A current can flow between the source and the drain through the channel formation region.
  • a channel formation region refers to a region through which a current mainly flows.
  • the functions of the source and drain may be switched when transistors with different polarities are used or when the direction of current changes during circuit operation. Therefore, in this specification and the like, the terms “source” and “drain” may be used interchangeably.
  • the channel length refers to, for example, a source in a region where a semiconductor (or a portion in which a current flows in the semiconductor when the transistor is on) and a gate electrode overlap with each other in a top view of the transistor or a channel formation region The distance between the (source region or source electrode) and the drain (drain region or drain electrode).
  • the channel length is not necessarily the same in all regions. That is, the channel length of one transistor may not be fixed to one value. Therefore, in this specification, the channel length is any one of values, the maximum value, the minimum value, or the average value in a channel formation region.
  • the channel width is a channel length direction in a region where a semiconductor (or a portion in which a current flows in the semiconductor when the transistor is on) and a gate electrode overlap each other, or in a channel formation region Is the length of the channel forming region in the vertical direction.
  • the channel width is not necessarily the same in all regions. That is, the channel width of one transistor may not be fixed to one value. Therefore, in this specification, the channel width is any one of values, the maximum value, the minimum value, or the average value in the channel formation region.
  • the channel width in a region where a channel is actually formed (hereinafter also referred to as an “effective channel width”) and the channel width shown in the top view of the transistor (Hereinafter also referred to as “apparent channel width”) may be different.
  • the effective channel width when the gate electrode covers the side surface of the semiconductor, the effective channel width may be larger than the apparent channel width, and the influence may not be negligible.
  • the ratio of a channel formation region formed on the side surface of the semiconductor may increase. In that case, the effective channel width is larger than the apparent channel width.
  • channel width when it is simply described as a channel width, it may indicate an apparent channel width.
  • channel width in the case where the term “channel width” is simply used, it may denote an effective channel width. Note that the channel length, channel width, effective channel width, apparent channel width, and the like can be determined by analyzing a cross-sectional TEM image or the like.
  • the impurity of a semiconductor means the thing other than the main component which comprises a semiconductor, for example.
  • an element having a concentration of less than 0.1 atomic% can be said to be an impurity.
  • the defect level density of the semiconductor may increase or the crystallinity may decrease.
  • the impurity that changes the characteristics of the semiconductor include a Group 1 element, a Group 2 element, a Group 13 element, a Group 14 element, a Group 15 element, and an oxide semiconductor.
  • water may also function as an impurity.
  • oxygen vacancies may be formed, for example, by mixing impurities.
  • impurities that change the characteristics of the semiconductor include group 1 elements, group 2 elements, group 13 elements, and group 15 elements excluding oxygen and hydrogen.
  • silicon oxynitride has a higher oxygen content than nitrogen.
  • silicon nitride oxide has a composition containing more nitrogen than oxygen.
  • the term “insulator” can be referred to as an insulating film or an insulating layer.
  • the term “conductor” can be restated as a conductive film or a conductive layer.
  • the term “semiconductor” can be restated as a semiconductor film or a semiconductor layer.
  • parallel means a state in which two straight lines are arranged at an angle of ⁇ 10 degrees to 10 degrees. Therefore, the case of -5 degrees or more and 5 degrees or less is also included.
  • substantially parallel means a state in which two straight lines are arranged at an angle of ⁇ 30 degrees to 30 degrees.
  • Vertical means a state in which two straight lines are arranged at an angle of 80 degrees to 100 degrees. Therefore, the case of 85 degrees or more and 95 degrees or less is also included.
  • substantially vertical means a state in which two straight lines are arranged at an angle of 60 degrees or more and 120 degrees or less.
  • a metal oxide is a metal oxide in a broad sense.
  • Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), and oxide semiconductors (also referred to as oxide semiconductors or simply OS).
  • oxide semiconductors also referred to as oxide semiconductors or simply OS.
  • the metal oxide may be referred to as an oxide semiconductor. That is, in the case of describing an OS transistor, it can be said to be a transistor including a metal oxide or an oxide semiconductor.
  • normally-off means that when a potential is not applied to the gate or a ground potential is applied to the gate, a current per channel width of 1 ⁇ m flowing through the transistor is 1 ⁇ 10 ⁇ 20 at room temperature. A or lower, 1 ⁇ 10 ⁇ 18 A or lower at 85 ° C., or 1 ⁇ 10 ⁇ 16 A or lower at 125 ° C.
  • ⁇ Configuration Example 1 of Semiconductor Device> 1A to 1C are a top view and a cross-sectional view of the transistor 200 according to one embodiment of the present invention and the periphery of the transistor 200.
  • FIG. 1A is a top view of a semiconductor device having a transistor 200.
  • FIG. 1B and 1C are cross-sectional views of the semiconductor device.
  • FIG. 1B is a cross-sectional view taken along dashed-dotted line A1-A2 in FIG. 1A and also a cross-sectional view in the channel length direction of the transistor 200.
  • FIG. 1C is a cross-sectional view taken along the dashed-dotted line A3-A4 in FIG. 1A and is a cross-sectional view in the channel width direction of the transistor 200. Note that in the top view of FIG. 1A, some elements are omitted for clarity.
  • the semiconductor device of one embodiment of the present invention includes the transistor 200, the insulator 214 functioning as an interlayer film, the insulator 216, the insulator 280, the insulator 274, and the insulator 281.
  • a conductor 240 (a conductor 240a and a conductor 240b) which is electrically connected to the transistor 200 and functions as a plug is provided.
  • an insulator 241 (the insulator 241a and the insulator 241b) is provided in contact with a side surface of the conductor 240 functioning as a plug.
  • an insulator 241 is provided in contact with a sidewall of an opening formed in the insulator 280, the insulator 274, the insulator 281 and the like, and a first conductor of the conductor 240 is provided in contact with a side surface thereof. Further, a second conductor of the conductor 240 is provided inside.
  • the height of the upper surface of the conductor 240 and the height of the upper surface of the insulator 281 can be approximately the same.
  • the conductor 240 may be provided as a single layer or a stacked structure of three or more layers. When a structure has a laminated structure, an ordinal number may be given in order of formation to distinguish the structures.
  • the transistor 200 is provided over a substrate (not shown) and insulated from a conductor 205 arranged to be embedded in an insulator 216.
  • An insulator 222 disposed on the body 216 and on the conductor 205, an insulator 224 disposed on the insulator 222, and an oxide 230 (oxide 230a, Oxide 230b and oxide 230c), insulator 250 disposed on oxide 230, conductor 260 (conductor 260a and conductor 260b) disposed on insulator 250, oxide
  • the conductors 242a and 242b in contact with part of the upper surface of 230b, part of the upper surface of the insulator 224, the side surface of the oxide 230a, the side surface of the oxide 230b, the side surface of the conductor 242a, the conductor 242a Top, a side surface of the conductor 242b, and an insulator 254 which is arranged in contact with the
  • the oxide 230 includes an oxide 230a disposed over the insulator 224, an oxide 230b disposed over the oxide 230a, and an oxide 230b, and at least a portion of the oxide 230b. And an oxide 230c in contact with the upper surface.
  • the oxide 230a under the oxide 230b diffusion of impurities from the structure formed below the oxide 230a to the oxide 230b can be suppressed.
  • the oxide 230c over the oxide 230b diffusion of impurities from the structure formed above the oxide 230c to the oxide 230b can be suppressed.
  • a metal oxide that functions as a semiconductor (hereinafter also referred to as an oxide semiconductor) is preferably used for the oxide 230 including a channel formation region.
  • An oxide semiconductor can be formed by a sputtering method or the like, and thus can be used for the transistor 200 included in a highly integrated semiconductor device.
  • the oxide 230 includes an In-M-Zn oxide (the element M is gallium, yttrium, tin, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, or neodymium. , One or a plurality of metal oxides selected from hafnium, tantalum, tungsten, magnesium, and the like may be used.
  • the element M may be gallium, yttrium, or tin.
  • an In—M oxide, an In—Zn oxide, or an M—Zn oxide may be used as the oxide 230.
  • the conductor 260 functions as a first gate (also referred to as a top gate) electrode of the transistor 200, and the conductor 242a and the conductor 242b function as a source electrode or a drain electrode of the transistor 200, respectively.
  • a conductor 260 functioning as a first gate electrode is formed in a self-aligning manner so as to fill an opening formed in the insulator 280 and the like. By forming the conductor 260 in this manner, the conductor 260 can be reliably arranged in the region between the conductors 242a and 242b without being aligned.
  • the conductor 260 has the conductor 260a and the conductor 260b arrange
  • the conductor 260a is preferably arranged so as to wrap around the bottom and side surfaces of the conductor 260b.
  • the upper surface of the conductor 260 is substantially coincident with the upper surface of the insulator 250 and the upper surface of the oxide 230c.
  • the conductor 205 may function as a second gate (also referred to as a bottom gate) electrode.
  • the threshold voltage (Vth) of the transistor 200 can be controlled by changing the potential applied to the conductor 205 independently of the potential applied to the conductor 260 without being linked.
  • the Vth of the transistor 200 can be increased and the off-state current can be reduced. Therefore, when a negative potential is applied to the conductor 205, the drain current when the potential applied to the conductor 260 is 0 V can be made smaller than when a negative potential is not applied.
  • the insulator 222 and the insulator 254 have a function of suppressing diffusion of hydrogen (for example, at least one of a hydrogen atom and a hydrogen molecule).
  • the insulator 222 and the insulator 254 preferably have a function of suppressing diffusion of oxygen (for example, at least one of an oxygen atom and an oxygen molecule).
  • the insulator 222 and the insulator 254 preferably have a function of suppressing diffusion of one or both of hydrogen and oxygen as compared to the insulator 224.
  • the insulator 222 and the insulator 254 preferably have a function of suppressing diffusion of one or both of hydrogen and oxygen, as compared to the insulator 250.
  • the insulator 222 and the insulator 254 preferably have a function of suppressing diffusion of one or both of hydrogen and oxygen as compared to the insulator 280.
  • a film having a function of suppressing diffusion of hydrogen or oxygen is a film that does not easily transmit hydrogen or oxygen, a film that has low hydrogen or oxygen permeability, or a barrier property against hydrogen or oxygen. It may be called a film, a barrier film against hydrogen or oxygen, or the like. When the barrier film has conductivity, the barrier film may be referred to as a conductive barrier film.
  • the insulator 254 includes conductors 242a and 242b other than the top surfaces of the conductors 242a and 242b and the side surfaces where the conductors 242a and 242b face each other. It is preferable to be in contact with the side surfaces of the oxide 230a and the oxide 230b and part of the top surface of the insulator 224.
  • the insulator 280 is separated from the insulator 224, the oxide 230a, and the oxide 230b by the insulator 254. Accordingly, impurities such as hydrogen contained in the insulator 280 and the like can be prevented from entering the insulator 224, the oxide 230a, and the oxide 230b, so that the transistor 200 has favorable electrical characteristics and reliability. Can be given.
  • the transistor 200 has a structure in which the insulator 274 is in contact with the upper surfaces of the conductor 260, the insulator 250, and the oxide 230c.
  • impurities such as hydrogen contained in the insulator 281 and the like can be prevented from entering the insulator 250. Accordingly, adverse effects on the electrical characteristics of the transistor and the reliability of the transistor can be suppressed.
  • an element included in the conductor 242 (the conductor 242a and the conductor 242b) that is provided in contact with the oxide 230 and functions as a source electrode or a drain electrode has a function of absorbing oxygen in the oxide 230.
  • a low resistance region is partially formed between the oxide 230 and the conductor 242 or in the vicinity of the surface of the oxide 230.
  • impurities hydrogen, nitrogen, metal elements, etc.
  • the carrier density may increase.
  • FIG. 2 (A) shows an enlarged view of a region surrounded by a dashed line in FIG. 1 (B).
  • the oxide 230 includes a region 234 functioning as a channel formation region of the transistor 200 and a region 231 (region 231a and region 231b) functioning as a source region or a drain region.
  • the region 231 is a region with high carrier density and low resistance.
  • the region 231 may include a part of the low resistance region.
  • the region 234 is a region having a carrier density lower than that of the region 231.
  • the region 231 and the region 234 are formed in the oxide 230b; however, the region 231 and the region 234 are not limited to this, for example, the oxide 230a and the oxide 230b. 230c may also be formed.
  • the boundary of each region is displayed substantially perpendicular to the upper surface of the oxide 230b; however, this embodiment is not limited to this.
  • the region 234 may advance toward the conductor 240 near the surface of the oxide 230b and may have a narrow shape near the lower surface of the oxide 230b.
  • an impurity and an oxygen vacancy exist in a channel formation region in the oxide semiconductor, electric characteristics are likely to be changed and reliability may be deteriorated.
  • the impurity include aluminum (Al) and silicon (Si).
  • the impurity is mixed into the channel formation region, defect levels or oxygen vacancies may be formed.
  • the channel formation region contains oxygen vacancies, the transistor tends to be normally on. Therefore, it is preferable that impurities and oxygen vacancies be reduced as much as possible in and around the channel formation region of the oxide semiconductor.
  • the crystallinity of the channel formation region may be low, or the crystallinity of the oxide provided in contact with the channel formation region may be low.
  • the ionic radius of Al and Si is smaller than that of In and Zn. Therefore, in the case where an In-M-Zn oxide is used as an oxide semiconductor, when Al or Si is mixed into the oxide semiconductor, the crystal structure of the oxide semiconductor is distorted and crystallinity is lowered.
  • the channel formation region has low crystallinity, the stability or reliability of the transistor tends to deteriorate. Further, when the crystallinity of the oxide provided in contact with the channel formation region is low, an interface state is formed, and stability or reliability of the transistor may be deteriorated.
  • the impurity concentration obtained by secondary ion mass spectrometry is 1 ⁇ 10 18 atoms / cm 3 or less in the channel formation region of the oxide semiconductor and in the vicinity thereof. , Preferably 2 ⁇ 10 16 atoms / cm 3 or less.
  • the concentration of the impurity obtained by elemental analysis using EDX is set to 1.0 atomic% or less in the channel formation region of the oxide semiconductor and in the vicinity thereof.
  • the concentration ratio of the impurity to the element M is less than 0.10 in the channel formation region of the oxide semiconductor and in the vicinity thereof, preferably 0. Make it less than 05.
  • the concentration of the element M used when calculating the concentration ratio may be the same concentration as the region where the impurity concentration is calculated, or may be the concentration in the oxide semiconductor.
  • the channel formation region of the transistor 200 is formed in the region 234 of the oxide 230b.
  • the oxide 230 c is provided over the oxide 230 b in the region 234. That is, in the vicinity of the channel formation region, the interface between the oxide 230b and the oxide 230c in the region 234 and the oxide 230c on the side in contact with the region 234 of the oxide 230b may be included.
  • an opening for arranging the oxide 230c and the like is formed in the insulator 280 and the insulator 254, and the oxide 230c is formed after the region 234 of the oxide 230b is exposed.
  • the impurity is used for a component included in a film (the insulator 280 and the insulator 254) from which part of the impurity is removed in the step of forming the opening and a device used for forming the opening. It is presumed to be derived from components contained in the existing members.
  • hydrofluoric acid or ammonia water diluted with carbonated water or pure water, pure water, carbonated water, or the like is preferably used as the cleaning liquid.
  • diluted hydrofluoric acid an aqueous solution obtained by diluting commercially available hydrofluoric acid with pure water
  • diluted ammonia water an aqueous solution obtained by diluting commercially available ammonia water with pure water.
  • the concentration, temperature, and the like of the aqueous solution may be adjusted as appropriate depending on impurities to be removed, the structure of the semiconductor device to be cleaned, and the like.
  • the ammonia concentration of the diluted ammonia water may be 0.01% or more and 5% or less, preferably 0.1% or more and 0.5% or less.
  • the hydrogen fluoride concentration of diluted hydrofluoric acid may be 0.01 ppm or more and 100 ppm or less, preferably 0.1 ppm or more and 10 ppm or less.
  • the above cleaning process may be performed a plurality of times, and the cleaning liquid may be changed for each cleaning process.
  • a process using diluted hydrofluoric acid or diluted ammonia water may be performed as the first cleaning process
  • a process using pure water or carbonated water may be performed as the second cleaning process.
  • dilute aqueous ammonia for the cleaning process, particularly the first cleaning process.
  • ultrasonic cleaning using diluted hydrofluoric acid, diluted ammonia water, pure water, carbonated water, or the like may be performed. Since ultrasonic cleaning obtains a cleaning effect by combining a chemical action and a physical action, impurities can be reduced more efficiently.
  • ultrasonic cleaning by applying ultrasonic waves to a liquid such as a chemical solution or pure water used in the cleaning process, molecules in the liquid can be vibrated to enhance the cleaning effect. Further, by applying ultrasonic waves, vacuum bubbles called so-called cavitation may be generated in the liquid. The cavitation is repeatedly generated and collapsed by application of ultrasonic waves. At this time, shock waves are generated by the collapse of cavitation, and the cleaning effect can be further enhanced. On the other hand, shock waves caused by the collapse of cavitation may cause damage to precision equipment such as semiconductor devices.
  • the frequency used for ultrasonic cleaning can be determined in consideration of the cleaning effect on impurities to be removed and the damage to the semiconductor device to be cleaned.
  • a frequency of 10 kHz to less than 200 kHz, 200 kHz to less than 900 kHz, or 900 kHz to 3 MHz can be used for ultrasonic cleaning.
  • a frequency of 200 kHz or more, preferably 900 kHz or more it is preferable to use a frequency of 200 kHz or more, preferably 900 kHz or more. By using the frequency, the occurrence of cavitation can be suppressed while maintaining a high cleaning effect, and damage to the film exposed during the cleaning process can be reduced.
  • the impurities attached to the region 234 of the oxide 230b can be removed by performing the above cleaning treatment.
  • the type and concentration of the cleaning liquid used for the cleaning process, the frequency used for the ultrasonic cleaning, the combination of the cleaning methods, and the like may be appropriately selected depending on the impurity to be removed, the configuration of the semiconductor device to be cleaned, and the like.
  • the defect level density in the region 234 can be reduced by removing the impurity.
  • the crystallinity of the oxide 230b in the region 234 and the oxide 230c in contact with the region 234 can be increased. Accordingly, stability or reliability of the transistor can be improved, and a transistor with favorable electrical characteristics or reliability can be obtained.
  • the thickness of the oxide 230b in the region 234 may be reduced as illustrated in FIG. At this time, the thickness of the oxide 230b in the region 234 is smaller than the thickness of the oxide 230b in the region 231.
  • an insulating material which does not contain an element which is an impurity of the oxide semiconductor as a main component among insulating materials having a function of suppressing diffusion of hydrogen or oxygen is preferably used.
  • an insulating material containing at least one of the elements included in the oxide semiconductor as a main component is preferably used. Accordingly, when part of the insulator 254 is removed, impurities derived from the insulator 254 are not generated, and adhesion of impurities to the region 234 of the oxide 230b can be suppressed.
  • an oxide containing the element M, an M-Zn oxide, an In-M-Zn oxide, or the like can be used, for example.
  • an In-M-Zn oxide is used as the insulator 254, a larger atomic ratio of the element M to indium is preferable.
  • the atomic ratio is set to 1 or more. By increasing the atomic ratio, the insulating property of the oxide can be increased.
  • the crystallinity of the oxide 230b and the oxide 230c can be increased by performing the cleaning treatment or using the insulating material for the insulator 254.
  • the c-axis of the crystal included in the oxide 230b and the c-axis of the crystal included in the oxide 230c are parallel to each other at and near the interface between the upper surface of the oxide 230b and the oxide 230c.
  • a region having low crystallinity is not observed in a region between the crystal including the crystal and the crystal included in the oxide 230c. In this specification, such a case may be referred to as a crystal having continuity.
  • the crystal structure of the oxide semiconductor used for the oxide 230b and the oxide 230c has a CAAC structure
  • a layered crystal structure is observed from the top surface of the oxide 230b to the bottom surface of the oxide 230c. Since the crystal has continuity at and near the interface between the top surface of the oxide 230b and the oxide 230c, the defect level of the oxide at the interface and the vicinity thereof can be reduced, and the transistor characteristics can be improved. Can be obtained.
  • a region of the oxide 230b in contact with the oxide 230c includes a crystal having c-axis orientation in the normal direction of the bottom surface of the oxide 230b.
  • the region in contact with 230b includes a crystal that is c-axis aligned in the normal direction of the surface of the oxide 230b.
  • the impurity concentration on the surface of the oxide 230b is reduced, a region having low crystallinity is not observed in a region between the crystals.
  • the transistor 200 shows a structure in which three layers of the oxide 230a, the oxide 230b, and the oxide 230c are stacked in and near the channel formation region
  • the present invention is not limited to this.
  • a single layer of the oxide 230b, a two-layer structure of the oxide 230a and the oxide 230b, a two-layer structure of the oxide 230b and the oxide 230c, or a stacked structure of four or more layers may be provided.
  • Each of the object 230a, the oxide 230b, and the oxide 230c may have a stacked structure.
  • FIG. 2B shows an enlarged view of the region surrounded by the alternate long and short dash line in FIG.
  • the bottom surface of the region where the conductor 260 and the oxide 230b do not overlap with each other in the channel width direction of the transistor 200 is preferably lower than the bottom surface of the oxide 230b.
  • the conductor 260 functioning as a gate electrode covers the side surface and the upper surface of the channel formation region of the oxide 230b with the insulator 250 or the like interposed therebetween, whereby the electric field of the conductor 260 is changed to the channel formation region of the oxide 230b. It becomes easy to act on the whole. Thus, the on-state current of the transistor 200 can be increased and the frequency characteristics can be improved.
  • a semiconductor device with good reliability can be provided.
  • a semiconductor device having favorable electrical characteristics can be provided.
  • a semiconductor device including a transistor with high on-state current can be provided.
  • a semiconductor device including a transistor having high frequency characteristics can be provided.
  • a semiconductor device including a transistor with low off-state current can be provided.
  • the insulator 214 preferably functions as an insulating barrier film that suppresses diffusion of impurities such as water and hydrogen from the substrate side to the transistor 200. Therefore, the insulator 214 has a function of suppressing diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitric oxide molecules (N 2 O, NO, NO 2, and the like) and copper atoms. It is preferable to use an insulating material. Alternatively, an insulating material having a function of suppressing diffusion of oxygen (for example, at least one of oxygen atoms and oxygen molecules) is preferably used.
  • the insulator 214 it is preferable to use aluminum oxide, silicon nitride, or the like as the insulator 214.
  • impurities such as water and hydrogen can be prevented from diffusing from the substrate side to the transistor 200 side with respect to the insulator 214.
  • diffusion of oxygen contained in the insulator 224 and the like to the substrate side with respect to the insulator 214 can be suppressed.
  • the insulator 214 may be a stack of aluminum oxide and silicon nitride.
  • silicon nitride formed by a sputtering method is preferably used as the insulator 214.
  • a silicon target is used to form the insulator 214, and a mixed gas of argon and nitrogen is used as a sputtering gas. Since hydrogen is not used for forming the insulator 214, the hydrogen concentration in the insulator 214 can be reduced, and impurities such as water and hydrogen can diffuse from the substrate side to the transistor 200 side rather than the insulator 214. It can be suppressed more.
  • the hydrogen concentration obtained by SIMS is less than 5 ⁇ 10 21 atoms / cm 3 , preferably less than 5 ⁇ 10 20 atoms / cm 3 , more preferably 1 ⁇ 10 20 atoms / cm 3. Less than 3 .
  • the insulator 216, the insulator 280, and the insulator 281 that function as interlayer films preferably have a lower dielectric constant than the insulator 214.
  • a material having a low dielectric constant as the interlayer film, parasitic capacitance generated between the wirings can be reduced.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide added with fluorine, silicon oxide added with carbon, carbon, and nitrogen were added. Silicon oxide, silicon oxide having holes, or the like may be used as appropriate.
  • the insulator 216 has a low hydrogen concentration and a region where oxygen is present in excess of the stoichiometric composition (hereinafter also referred to as an excess oxygen region) or oxygen released by heating (hereinafter also referred to as excess oxygen). ). Accordingly, mixing of hydrogen into the oxide 230 can be suppressed, or oxygen can be supplied to the oxide 230 and oxygen vacancies in the oxide 230 can be reduced. Therefore, it is possible to provide a transistor that suppresses fluctuations in electrical characteristics, has stable electrical characteristics, and has improved reliability.
  • the hydrogen concentration obtained by SIMS is less than 5 ⁇ 10 20 atoms / cm 3 , preferably 1 ⁇ 10 20 atoms / cm 3. Or less, more preferably less than 5 ⁇ 10 19 atoms / cm 3 .
  • the amount of desorption of oxygen molecules is 2.0 ⁇ 10 14 molecules / cm 2 or more, preferably 1.0 ⁇ 10 15 molecules / cm 2 or more in TDS (Thermal Desorption Spectroscopy) analysis.
  • the surface temperature of the film during the TDS analysis is preferably in the range of 100 ° C. to 700 ° C., or 100 ° C. to 500 ° C.
  • the insulator for example, silicon oxide formed by a sputtering method in an atmosphere containing oxygen can be used.
  • the insulator 216 may have a stacked structure.
  • an insulator similar to the insulator 214 may be provided at least in a portion in contact with the side surface of the conductor 205.
  • the conductor 205 can be prevented from being oxidized by oxygen contained in the insulator 216.
  • the conductor 205 can suppress a reduction in the amount of oxygen contained in the insulator 216.
  • the conductor 205 is disposed so as to overlap with the oxide 230 and the conductor 260.
  • the conductor 205 is preferably provided so as to be embedded in the insulator 214 or the insulator 216.
  • the flatness of the upper surface of the conductor 205 is preferably improved.
  • the average surface roughness (Ra) of the upper surface of the conductor 205 may be 1 nm or less, preferably 0.5 nm or less, more preferably 0.3 nm or less. Accordingly, the flatness of the insulator 224 formed over the conductor 205 can be improved, and the crystallinity of the oxide 230a, the oxide 230b, and the oxide 230c can be improved.
  • the conductor 205 is preferably provided larger than the channel formation region in the oxide 230 as illustrated in FIG.
  • the conductor 205 is preferably extended also in a region outside the end portion intersecting with the channel width direction of the oxide 230. That is, it is preferable that the conductor 205 and the conductor 260 overlap with each other with an insulator outside the side surface in the channel width direction of the oxide 230.
  • the channel formation region of the oxide 230 is electrically surrounded by the electric field of the conductor 260 functioning as the first gate electrode and the electric field of the conductor 205 functioning as the second gate electrode. Can do.
  • the conductor 205 is extended to function as wiring.
  • the present invention is not limited to this, and a conductor functioning as a wiring may be provided below the conductor 205.
  • One conductor 205 is not necessarily provided for each transistor.
  • the conductor 205 may be shared by a plurality of transistors.
  • the transistor 200 has a structure in which the first conductor of the conductor 205 and the second conductor of the conductor 205 are stacked, the present invention is not limited to this.
  • the conductor 205 may be provided as a single layer or a stacked structure including three or more layers.
  • the first conductor of the conductor 205 is an impurity such as a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, a nitrogen oxide molecule (N 2 O, NO, NO 2, etc.) or a copper atom. It is preferable to use a conductive material having a function of suppressing diffusion. Alternatively, it is preferable to use a conductive material having a function of suppressing diffusion of oxygen (for example, at least one of oxygen atoms and oxygen molecules). Note that in this specification, the function of suppressing diffusion of impurities or oxygen is a function of suppressing diffusion of any one or all of the impurities or oxygen.
  • the second conductor of the conductor 205 is prevented from being oxidized and reduced in conductivity. be able to.
  • a conductive material having a function of suppressing oxygen diffusion for example, tantalum, tantalum nitride, ruthenium, ruthenium oxide, or the like is preferably used. Therefore, the first conductor of the conductor 205 may be a single layer or a stack of the above conductive materials.
  • the first conductor of the conductor 205 may be a stack of tantalum, tantalum nitride, ruthenium, or ruthenium oxide, and titanium or titanium nitride.
  • the second conductor of the conductor 205 is preferably formed using a conductive material containing tungsten, copper, or aluminum as a main component. Note that the second conductor of the conductor 205 is illustrated as a single layer, but may have a stacked structure, for example, a stack of titanium or titanium nitride and the conductive material.
  • a structure in which three layers of the conductor 205 (a first conductor of the conductor 205, a second conductor of the conductor 205, and a third conductor of the conductor 205) are stacked may be employed.
  • part of the second conductor of the conductor 205 is removed, and the second conductor 205 is formed.
  • a groove may be formed in the conductor, and the third conductor of the conductor 205 may be embedded in the groove. Thereby, the conductor 205 having a flat upper surface can be formed.
  • the crystallinity of the oxide 230a, the oxide 230b, and the oxide 230c can be improved.
  • a material similar to that of the first conductor of the conductor 205 or the second conductor of the conductor 205 is preferably used.
  • the insulator 222 and the insulator 224 function as gate insulators.
  • the insulator 222 preferably functions as an insulating barrier film that suppresses diffusion of impurities such as water and hydrogen from the substrate side to the transistor 200.
  • the insulator 222 preferably has lower hydrogen permeability than the insulator 224.
  • the insulator 222 preferably has a function of suppressing diffusion of oxygen (for example, at least one of oxygen atoms and oxygen molecules).
  • the insulator 222 preferably has lower oxygen permeability than the insulator 224. Since the insulator 222 has a function of suppressing diffusion of oxygen and impurities, oxygen included in the oxide 230 can be reduced from being diffused toward the substrate, which is preferable.
  • the conductor 205 can be prevented from reacting with the oxygen included in the insulator 224 and the oxide 230.
  • an insulator containing one or both oxides of aluminum and hafnium which are insulating materials may be used.
  • the insulator containing one or both of aluminum and hafnium aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like is preferably used.
  • the insulator 222 suppresses release of oxygen from the oxide 230 and diffusion of impurities such as hydrogen from the peripheral portion of the transistor 200 to the oxide 230. Acts as a layer.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to the insulator.
  • these insulators may be nitrided.
  • the insulator 222 may be formed by stacking silicon oxide, silicon oxynitride, or silicon nitride on these insulators.
  • the insulator 222 is made of, for example, aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), or (Ba, Sr) TiO 3 (BST).
  • An insulator including a so-called high-k material may be used as a single layer or a stacked layer. As transistor miniaturization and higher integration progress, problems such as leakage current may occur due to thinning of the gate insulator. By using a high-k material for the insulator functioning as a gate insulator, the gate potential during transistor operation can be reduced while maintaining the physical film thickness.
  • the insulator 224 in contact with the oxide 230 preferably releases oxygen by heating.
  • the insulator 224 may be formed using silicon oxide, silicon oxynitride, or the like as appropriate.
  • an oxide material from which part of oxygen is released by heating is preferably used as the insulator 224.
  • the oxide from which oxygen is desorbed by heating means that the amount of desorbed oxygen converted to oxygen atoms is 1.0 ⁇ 10 18 atoms / cm 3 or more, preferably 1.0 ⁇ 10 19 in TDS analysis.
  • the oxide is atoms / cm 3 or more, more preferably 2.0 ⁇ 10 19 atoms / cm 3 or more, or 3.0 ⁇ 10 20 atoms / cm 3 or more.
  • the surface temperature of the film at the time of the TDS analysis is preferably in the range of 100 ° C. to 700 ° C., or 100 ° C. to 400 ° C.
  • the insulator 224 preferably has a low hydrogen concentration and an excess oxygen region or excess oxygen.
  • the insulator 224 may be provided using a material similar to that of the insulator 216.
  • the insulator 222 and the insulator 224 may have a stacked structure of two or more layers. In that case, it is not limited to the laminated structure which consists of the same material, The laminated structure which consists of a different material may be sufficient. For example, an insulator similar to the insulator 224 may be provided below the insulator 222.
  • a metal oxide that functions as an oxide semiconductor is preferably used.
  • a metal oxide serving as a channel formation region a metal oxide having a band gap of 2 eV or more, preferably 2.5 eV or more is preferably used. In this manner, off-state current of a transistor can be reduced by using a metal oxide having a large band gap. By using such a transistor, a semiconductor device with low power consumption can be provided.
  • the oxide 230 preferably has a stacked structure of oxides having different chemical compositions.
  • the atomic ratio of the element M to the metal element as the main component is such that the element M has a ratio of the element M to the metal element as the main component in the metal oxide used for the oxide 230b. It is preferably larger than the atomic ratio.
  • the atomic ratio of the element M to In is preferably larger than the atomic ratio of the element M to In in the metal oxide used for the oxide 230b.
  • the atomic ratio of In to the element M is preferably larger than the atomic ratio of In to the element M in the metal oxide used for the oxide 230a.
  • the oxide 230c a metal oxide that can be used for the oxide 230a or the oxide 230b can be used.
  • the oxide 230b and the oxide 230c preferably have crystallinity.
  • a CAAC-OS c-axis aligned crystalline semiconductor
  • An oxide having crystallinity such as a CAAC-OS has a dense structure with few impurities and defects (such as oxygen vacancies) and high crystallinity. Accordingly, extraction of oxygen from the oxide 230b due to the source electrode or the drain electrode can be suppressed. Accordingly, even when heat treatment is performed, extraction of oxygen from the oxide 230b can be reduced, so that the transistor 200 is stable with respect to a high temperature (so-called thermal budget) in the manufacturing process.
  • the lower end of the conduction band of the oxide 230a and the oxide 230c is preferably closer to the vacuum level than the lower end of the conduction band of the oxide 230b.
  • the electron affinity of the oxide 230a and the oxide 230c is preferably smaller than the electron affinity of the oxide 230b.
  • the oxide 230c is preferably a metal oxide that can be used for the oxide 230a.
  • the main path of carriers is the oxide 230b.
  • the conduction band lower end gently changes.
  • the lower end of the conduction band at the junction of the oxide 230a, the oxide 230b, and the oxide 230c is continuously changed or continuously joined.
  • the density of defect states in the mixed layer formed at the interface between the oxide 230a and the oxide 230b and the interface between the oxide 230b and the oxide 230c is preferably low.
  • the oxide 230a and the oxide 230b and the oxide 230b and the oxide 230c each include a common element other than oxygen as a main component, whereby a mixed layer with a low density of defect states can be formed.
  • the oxide 230b is an In—Ga—Zn oxide
  • an In—Ga—Zn oxide, a Ga—Zn oxide, a gallium oxide, or the like may be used as the oxide 230a and the oxide 230c.
  • the above atomic ratio is not limited to the atomic ratio of the formed metal oxide, but the atomic ratio of the sputtering target used for forming the metal oxide. It may be.
  • the oxides 230a and 230c have the above structure, the density of defect states at the interface between the oxide 230a and the oxide 230b and the interface between the oxide 230b and the oxide 230c can be reduced. Therefore, the influence on carrier conduction due to interface scattering is reduced, and the transistor 200 can obtain a high on-state current and a high frequency characteristic.
  • the oxide 230c may have a stacked structure of two or more layers.
  • a conductor 242 (conductor 242a and conductor 242b) functioning as a source electrode and a drain electrode is provided over the oxide 230b.
  • the thickness of the conductor 242 may be, for example, 1 nm to 50 nm, preferably 2 nm to 25 nm.
  • Examples of the conductor 242 include tantalum nitride, titanium nitride, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, and oxide containing lanthanum and nickel. It is preferable to use a thing etc. These materials are preferable because they are a conductive material that is not easily oxidized or a material that maintains conductivity even when oxygen is absorbed.
  • the insulator 254 preferably functions as a barrier film which suppresses diffusion of impurities such as water and hydrogen from the insulator 280 side to the transistor 200, like the insulator 214.
  • the insulator 254 preferably has lower hydrogen permeability than the insulator 224.
  • the insulator 254 preferably has a function of suppressing diffusion of oxygen (for example, at least one of oxygen atoms and oxygen molecules).
  • the insulator 254 preferably has lower oxygen permeability than the insulator 280 or the insulator 224.
  • the insulator 254 is preferably formed using a sputtering method.
  • oxygen can be added in the vicinity of the region of the insulator 224 that is in contact with the insulator 254. Accordingly, oxygen can be supplied from the region into the oxide 230 through the insulator 224.
  • the insulator 254 has a function of suppressing diffusion of oxygen upward, whereby oxygen can be prevented from diffusing from the oxide 230 to the insulator 280.
  • the insulator 222 has a function of suppressing diffusion of oxygen downward, whereby oxygen can be prevented from diffusing from the oxide 230 to the substrate side. In this manner, oxygen is supplied to the channel formation region of the oxide 230. Accordingly, oxygen vacancies in the oxide 230 can be reduced, and the transistor can be prevented from being normally on.
  • the insulator 254 for example, an insulator containing one or both of aluminum and hafnium may be formed.
  • the insulator 254 is preferably formed using an atomic layer deposition (ALD) method. Since the ALD method is a film-forming method with good coverage, it is possible to prevent step breakage and the like from being formed due to the unevenness of the insulator 254.
  • ALD atomic layer deposition
  • an insulator containing aluminum nitride may be used.
  • a nitride insulator satisfying the composition formula of AlNx x is a real number greater than 0 and less than or equal to 2, preferably x is greater than 0.5 and less than or equal to 1.5
  • the insulator 254 can be formed using aluminum titanium nitride, titanium nitride, or the like.
  • the film by using a sputtering method because the film can be formed without using a highly oxidizing gas such as oxygen or ozone as the film forming gas.
  • a highly oxidizing gas such as oxygen or ozone as the film forming gas.
  • silicon nitride, silicon nitride oxide, or the like can be used.
  • an oxide containing gallium may be used as the insulator 254.
  • An oxide containing gallium is preferable because it may have a function of suppressing diffusion of one or both of hydrogen and oxygen.
  • the oxide containing gallium gallium oxide, gallium zinc oxide, indium gallium zinc oxide, or the like can be used.
  • indium gallium zinc oxide it is preferable that the atomic ratio of gallium to indium be large. By increasing the atomic ratio, the insulating property of the oxide can be increased.
  • the insulator 254 can have a multilayer structure of two or more layers.
  • the insulator 254 may have a two-layer structure in which a first layer is formed using a sputtering method in an atmosphere containing oxygen and then a second layer is formed using an ALD method. Since the ALD method is a film forming method with good coverage, it is possible to prevent the formation of step breaks or the like due to the unevenness of the first layer. Note that in the case where the insulator 254 has a multilayer structure including two or more layers, a multilayer structure including different materials may be used.
  • a stacked structure of silicon oxide, silicon oxynitride, silicon nitride oxide, or silicon nitride and an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen may be employed.
  • an insulator containing one or both oxides of aluminum and hafnium can be used as the insulator having a function of suppressing transmission of impurities such as hydrogen and oxygen.
  • the insulator 250 functions as a gate insulator.
  • the insulator 250 is preferably provided in contact with at least part of the oxide 230c.
  • the insulator 250 includes silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, silicon oxide having a hole, and the like. Can be used. In particular, silicon oxide and silicon oxynitride are preferable because they are stable against heat.
  • the insulator 250 is preferably formed using an insulator from which oxygen is released by heating.
  • An insulator from which oxygen is released by heating is provided as the insulator 250 so as to be in contact with at least part of the oxide 230c, whereby oxygen is effectively supplied to the channel formation region of the oxide 230b. Oxygen vacancies in the channel formation region can be reduced. Therefore, it is possible to provide a transistor that suppresses fluctuations in electrical characteristics, has stable electrical characteristics, and has improved reliability.
  • the concentration of impurities such as water and hydrogen in the insulator 250 is preferably reduced.
  • the thickness of the insulator 250 is preferably greater than or equal to 1 nm and less than or equal to 20 nm.
  • a metal oxide may be provided between the insulator 250 and the conductor 260.
  • the metal oxide preferably suppresses diffusion of oxygen from the insulator 250 to the conductor 260.
  • the diffusion of oxygen from the insulator 250 to the conductor 260 is suppressed. That is, a decrease in the amount of oxygen supplied to the oxide 230 can be suppressed. Further, oxidation of the conductor 260 due to oxygen in the insulator 250 can be suppressed.
  • the metal oxide may function as a part of the gate insulator. Therefore, when silicon oxide, silicon oxynitride, or the like is used for the insulator 250, the metal oxide is preferably a metal oxide that is a high-k material having a high relative dielectric constant.
  • the gate insulator has a stacked structure of the insulator 250 and the above metal oxide, a stacked structure with high heat resistance and high relative dielectric constant can be obtained. Therefore, it is possible to reduce the gate potential applied during transistor operation while maintaining the physical film thickness of the gate insulator. In addition, it is possible to reduce the equivalent oxide thickness (EOT) of an insulator that functions as a gate insulator.
  • EOT equivalent oxide thickness
  • the metal oxide may have a function as a part of the first gate electrode.
  • an oxide semiconductor that can be used as the oxide 230 can be used as the metal oxide. In that case, by forming a film of the conductor 260 by a sputtering method, the electric resistance value of the metal oxide can be reduced to obtain a conductor.
  • the on-state current of the transistor 200 can be improved without weakening the influence of the electric field from the conductor 260. Further, the leakage current between the conductor 260 and the oxide 230 is maintained by maintaining the distance between the conductor 260 and the oxide 230 depending on the physical thickness of the insulator 250 and the metal oxide. Can be suppressed. Further, by providing a stacked structure of the insulator 250 and the metal oxide, the physical distance between the conductor 260 and the oxide 230 and the electric field strength applied from the conductor 260 to the oxide 230 are It can be easily adjusted as appropriate.
  • a metal oxide containing one or more selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, magnesium and the like can be used.
  • an insulator including one or both of aluminum and hafnium is preferably used.
  • the metal oxide can be used.
  • the conductor 260 is illustrated as a two-layer structure of the conductor 260a and the conductor 260b in FIGS. 1B and 1C, but may have a single-layer structure or a stacked structure of three or more layers. May be.
  • a conductive material having a function of suppressing diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitric oxide molecules, and copper atoms is preferably used.
  • impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitric oxide molecules, and copper atoms.
  • a conductive material having a function of suppressing diffusion of oxygen for example, at least one of oxygen atoms and oxygen molecules).
  • the conductor 260a has a function of suppressing diffusion of oxygen, it is possible to prevent the conductivity of the conductor 260b from being oxidized by the oxygen contained in the insulator 250 and the conductivity from being lowered.
  • a conductive material having a function of suppressing oxygen diffusion for example, tantalum, tantalum nitride, ruthenium, ruthenium oxide, or the like is preferably used.
  • the conductor 260 also functions as a wiring, it is preferable to use a conductor having high conductivity.
  • the conductor 260b can be formed using a conductive material containing tungsten, copper, or aluminum as a main component.
  • the conductor 260b may have a stacked structure, for example, a stacked structure of titanium, titanium nitride, and the conductive material.
  • the insulator 280 is provided over the insulator 224, the oxide 230, and the conductor 242 with the insulator 254 interposed therebetween.
  • the insulator 280 includes silicon oxide, silicon oxynitride, silicon nitride oxide, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, silicon oxide having a hole, and the like. It is preferable.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • a material such as silicon oxide, silicon oxynitride, or silicon oxide having a hole is preferable because a region containing oxygen that is released by heating can be easily formed.
  • the insulator 280 may have a stacked structure of two or more layers. Further, the upper surface of the insulator 280 may be planarized. The insulator 280 preferably has a low hydrogen concentration and an excess oxygen region or excess oxygen. For example, the insulator 280 may be provided using a material similar to that of the insulator 216.
  • the insulator 274 preferably functions as an insulating barrier film that suppresses diffusion of impurities such as water and hydrogen into the insulator 280 from above, similarly to the insulator 214 and the like.
  • the insulator 274 preferably has a low hydrogen concentration and a function of suppressing hydrogen diffusion.
  • an insulator that can be used for the insulator 214, the insulator 254, and the like may be used, for example.
  • an insulator 281 that functions as an interlayer film is preferably provided over the insulator 274.
  • the insulator 281 preferably has reduced concentration of impurities such as water and hydrogen in the film.
  • the conductor 240a and the conductor 240b are disposed in openings formed in the insulator 281, the insulator 274, the insulator 280, and the insulator 254.
  • the conductor 240a and the conductor 240b are provided to face each other with the conductor 260 interposed therebetween. Note that the top surfaces of the conductors 240a and 240b may be flush with the top surface of the insulator 281.
  • the insulator 241a is provided in contact with the sidewalls of the openings of the insulator 281, the insulator 274, the insulator 280, and the insulator 254, and the first conductor of the conductor 240a is formed in contact with the side surface.
  • a conductor 242a is located at least at a part of the bottom of the opening, and the conductor 240a is in contact with the conductor 242a.
  • the insulator 241b is provided in contact with the sidewalls of the openings of the insulator 281, the insulator 274, the insulator 280, and the insulator 254, and the first conductor of the conductor 240b is formed in contact with the side surface.
  • the conductor 242b is located at least at a part of the bottom of the opening, and the conductor 240b is in contact with the conductor 242b.
  • the conductive material 240a and the conductive material 240b are preferably formed using a conductive material containing tungsten, copper, or aluminum as a main component.
  • the conductor 240a and the conductor 240b may have a stacked structure.
  • the conductors 240a and 240b have a stacked structure, they are in contact with the conductor 242 and are in contact with the insulator 254, the insulator 280, the insulator 274, and the insulator 281 through the insulator 241.
  • a conductive material having a function of suppressing permeation of impurities such as water and hydrogen is preferably used.
  • tantalum, tantalum nitride, titanium, titanium nitride, ruthenium, ruthenium oxide, or the like is preferably used.
  • a conductive material having a function of suppressing permeation of impurities such as water and hydrogen may be used in a single layer or a stacked layer.
  • oxygen added to the insulator 280 can be prevented from being absorbed by the conductor 240a and the conductor 240b.
  • impurities such as water and hydrogen contained in a layer above the insulator 281 can be prevented from diffusing into the oxide 230 through the conductor 240a and the conductor 240b.
  • the insulator 241a and the insulator 241b for example, an insulator that can be used for the insulator 254 or the like may be used. Since the insulator 241a and the insulator 241b are provided in contact with the insulator 254, impurities such as water and hydrogen contained in the insulator 280 and the like can be diffused into the oxide 230 through the conductor 240a and the conductor 240b. Can be suppressed. In addition, oxygen contained in the insulator 280 can be prevented from being absorbed by the conductors 240a and 240b. Note that the insulator 241a and the insulator 241b can be formed by an ALD method or a chemical vapor deposition (CVD) method.
  • ALD method ALD method
  • CVD chemical vapor deposition
  • a conductor functioning as a wiring may be disposed in contact with the upper surface of the conductor 240a and the upper surface of the conductor 240b.
  • a conductive material containing tungsten, copper, or aluminum as a main component is preferably used.
  • the conductor may have a stacked structure, for example, a stack of titanium, titanium nitride, and the conductive material. Note that the conductor may be formed so as to be embedded in an opening provided in the insulator.
  • the resistivity is 1.0 ⁇ 10 13 ⁇ cm or more and 1.0 ⁇ 10 15 ⁇ cm or less, preferably 5.0 ⁇ 10 13 ⁇ cm or more and 5.0 ⁇ 10 14 so as to cover the conductor. It is preferable to provide an insulator of ⁇ cm or less. By providing an insulator having the above-described resistivity on the conductor, the insulator disperses the charge accumulated between the wirings of the transistor 200 and the conductor while maintaining the insulating property. It is preferable because it can suppress poor characteristics and electrostatic breakdown of the transistor due to the charge and an electronic device including the transistor.
  • a substrate over which the transistor 200 is formed for example, an insulator substrate, a semiconductor substrate, or a conductor substrate may be used.
  • the insulator substrate include a glass substrate, a quartz substrate, a sapphire substrate, a stabilized zirconia substrate (such as a yttria stabilized zirconia substrate), and a resin substrate.
  • the semiconductor substrate include a semiconductor substrate made of silicon or germanium, or a compound semiconductor substrate made of silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, or gallium oxide.
  • a semiconductor substrate having an insulator region inside the above-described semiconductor substrate for example, an SOI (Silicon On Insulator) substrate.
  • the conductor substrate include a graphite substrate, a metal substrate, an alloy substrate, and a conductive resin substrate.
  • a substrate in which a conductor or a semiconductor is provided on an insulator substrate a substrate in which a conductor or an insulator is provided on a semiconductor substrate, a substrate in which a semiconductor or an insulator is provided on a conductor substrate, and the like.
  • a substrate in which an element is provided may be used. Examples of the element provided on the substrate include a capacitor element, a resistor element, a switch element, a light emitting element, and a memory element.
  • Insulator examples include an insulating oxide, nitride, oxynitride, nitride oxide, metal oxide, metal oxynitride, and metal nitride oxide.
  • the transistor when the transistor is miniaturized and highly integrated, problems such as leakage current may occur due to thinning of the gate insulator.
  • a high-k material for the insulator functioning as a gate insulator the voltage during transistor operation can be reduced while maintaining the physical film thickness.
  • a parasitic capacitance generated between wirings can be reduced by using a material having a low relative dielectric constant for the insulator functioning as an interlayer film. Therefore, the material may be selected according to the function of the insulator.
  • Insulators having a high relative dielectric constant include gallium oxide, hafnium oxide, zirconium oxide, oxides containing aluminum and hafnium, oxynitrides containing aluminum and hafnium, oxides containing silicon and hafnium, silicon and hafnium.
  • an oxynitride having silicon, or a nitride having silicon and hafnium are examples of gallium oxide, hafnium oxide, zirconium oxide, oxides containing aluminum and hafnium, oxynitrides containing aluminum and hafnium, oxides containing silicon and hafnium, silicon and hafnium.
  • Insulators having a low dielectric constant include silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, For example, silicon oxide having a hole or resin may be used.
  • a transistor including an oxide semiconductor is surrounded by an insulator (such as the insulator 214, the insulator 222, the insulator 254, and the insulator 274) having a function of suppressing transmission of impurities such as hydrogen and oxygen.
  • an insulator such as the insulator 214, the insulator 222, the insulator 254, and the insulator 2704.
  • the insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, and zirconium.
  • An insulator containing lanthanum, neodymium, hafnium, or tantalum may be used in a single layer or a stacked layer.
  • an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen
  • a metal oxide such as tantalum oxide, or a metal nitride such as aluminum nitride, aluminum titanium nitride, titanium nitride, silicon nitride oxide, or silicon nitride can be used.
  • the insulator functioning as a gate insulator is preferably an insulator having a region containing oxygen that is desorbed by heating.
  • the oxide 230 By using a structure in which silicon oxide or silicon oxynitride including a region containing oxygen which is released by heating is in contact with the oxide 230, oxygen vacancies in the oxide 230 can be compensated.
  • Conductor aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, lanthanum It is preferable to use a metal element selected from the above, an alloy containing the above-described metal element as a component, or an alloy combining the above-described metal elements.
  • tantalum nitride, titanium nitride, tungsten, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, oxide containing lanthanum and nickel, or the like is used. It is preferable. Also, tantalum nitride, titanium nitride, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, and oxide containing lanthanum and nickel are difficult to oxidize.
  • a conductive material or a material that maintains conductivity even when oxygen is absorbed is preferable.
  • a semiconductor with high electrical conductivity typified by polycrystalline silicon containing an impurity element such as phosphorus, or silicide such as nickel silicide may be used.
  • a plurality of conductive layers formed of the above materials may be stacked.
  • a stacked structure in which the above-described material containing a metal element and a conductive material containing oxygen may be combined.
  • a stacked structure in which the above-described material containing a metal element and a conductive material containing nitrogen are combined may be employed.
  • a stacked structure of a combination of the above-described material containing a metal element, a conductive material containing oxygen, and a conductive material containing nitrogen may be employed.
  • the conductor functioning as the gate electrode has a stacked structure in which the above-described material containing a metal element and the conductive material containing oxygen are combined. Is preferred.
  • a conductive material containing oxygen is preferably provided on the channel formation region side.
  • a conductive material containing oxygen and a metal element contained in a metal oxide in which a channel is formed as a conductor functioning as a gate electrode it is preferable to use a conductive material containing oxygen and a metal element contained in a metal oxide in which a channel is formed as a conductor functioning as a gate electrode.
  • the above-described conductive material containing a metal element and nitrogen may be used.
  • a conductive material containing nitrogen such as titanium nitride or tantalum nitride may be used.
  • Indium tin oxide may be used.
  • indium gallium zinc oxide containing nitrogen may be used.
  • Metal oxide As the oxide 230, a metal oxide that functions as an oxide semiconductor is preferably used. Below, the metal oxide applicable to the oxide 230 which concerns on this invention is demonstrated.
  • the metal oxide preferably contains at least indium or zinc.
  • indium and zinc are preferably included.
  • gallium, yttrium, tin, or the like is contained.
  • One or more kinds selected from boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, and the like may be included.
  • the metal oxide is an In-M-Zn oxide containing indium, the element M, and zinc is considered.
  • the element M is gallium, yttrium, or tin.
  • Other elements applicable to the element M include boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, and magnesium.
  • the element M may be a combination of a plurality of the aforementioned elements.
  • metal oxides containing nitrogen may be collectively referred to as metal oxides.
  • a metal oxide containing nitrogen may be referred to as a metal oxynitride.
  • An oxide semiconductor (metal oxide) is classified into a single crystal oxide semiconductor and a non-single crystal oxide semiconductor.
  • the non-single-crystal oxide semiconductor for example, a CAAC-OS, a polycrystalline oxide semiconductor, an nc-OS (nanocrystalline oxide semiconductor), a pseudo-amorphous oxide semiconductor (a-like OS: amorphous-oxide semiconductor), And amorphous oxide semiconductors.
  • the CAAC-OS has a c-axis orientation and a crystal structure in which a plurality of nanocrystals are connected in the ab plane direction and has a strain.
  • the strain refers to a portion where the orientation of the lattice arrangement changes between a region where the lattice arrangement is aligned and a region where another lattice arrangement is aligned in a region where a plurality of nanocrystals are connected.
  • Nanocrystals are based on hexagons, but are not limited to regular hexagons and may be non-regular hexagons.
  • a lattice arrangement such as a pentagon and a heptagon in the distortion.
  • it is difficult to check a clear crystal grain boundary also referred to as a grain boundary
  • the formation of crystal grain boundaries is suppressed by the distortion of the lattice arrangement. This is because the CAAC-OS can tolerate distortion due to the fact that the arrangement of oxygen atoms is not dense in the ab plane direction and the bond distance between atoms changes due to substitution of metal elements. Because.
  • the CAAC-OS includes a layered crystal in which a layer containing indium and oxygen (hereinafter referred to as In layer) and a layer including elements M, zinc, and oxygen (hereinafter referred to as (M, Zn) layers) are stacked.
  • In layer a layer containing indium and oxygen
  • M, Zn elements M, zinc, and oxygen
  • indium and the element M can be replaced with each other, and when the element M in the (M, Zn) layer is replaced with indium, it can also be expressed as an (In, M, Zn) layer. Further, when indium in the In layer is replaced with the element M, it can also be expressed as an (In, M) layer.
  • CAAC-OS is a highly crystalline metal oxide.
  • the CAAC-OS since it is difficult to confirm a clear crystal grain boundary in the CAAC-OS, it can be said that a decrease in electron mobility due to the crystal grain boundary hardly occurs.
  • the CAAC-OS since the crystallinity of the metal oxide may be reduced due to entry of impurities, generation of defects, or the like, the CAAC-OS can be said to be a metal oxide with few impurities and defects (such as oxygen vacancies). Therefore, the physical properties of the metal oxide including a CAAC-OS are stable. Therefore, a metal oxide including a CAAC-OS is resistant to heat and has high reliability.
  • Nc-OS has periodicity in atomic arrangement in a minute region (for example, a region of 1 nm to 10 nm, particularly a region of 1 nm to 3 nm).
  • the nc-OS has no regularity in crystal orientation between different nanocrystals. Therefore, no orientation is observed in the entire film. Therefore, the nc-OS may not be distinguished from an a-like OS or an amorphous oxide semiconductor depending on an analysis method.
  • an In—Ga—Zn oxide which is a kind of metal oxide including indium, gallium, and zinc
  • IGZO may have a stable structure by using the above-described nanocrystal.
  • a crystal smaller than a large crystal here, a crystal of several millimeters or a crystal of several centimeters
  • it may be structurally stable.
  • A-like OS is a metal oxide having a structure between nc-OS and an amorphous oxide semiconductor.
  • the a-like OS has a void or a low density region. That is, the a-like OS has lower crystallinity than the nc-OS and the CAAC-OS.
  • Oxide semiconductors have various structures and have different characteristics.
  • the oxide semiconductor of one embodiment of the present invention may include two or more of an amorphous oxide semiconductor, a polycrystalline oxide semiconductor, an a-like OS, an nc-OS, and a CAAC-OS.
  • a transistor with high field-effect mobility can be realized by using the metal oxide for a channel formation region of the transistor.
  • a highly reliable transistor can be realized.
  • a metal oxide with low carrier density is preferably used.
  • the impurity concentration in the metal oxide may be lowered and the defect level density may be lowered.
  • a low impurity concentration and a low density of defect states are referred to as high purity intrinsic or substantially high purity intrinsic.
  • the metal oxide has a carrier density of less than 8 ⁇ 10 11 cm ⁇ 3 , preferably less than 1 ⁇ 10 11 cm ⁇ 3 , more preferably less than 1 ⁇ 10 10 cm ⁇ 3 , and 1 ⁇ 10 ⁇ 9 cm. -3 or more.
  • the trap level density may also be low.
  • the charge trapped in the trap level of the metal oxide takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, a transistor including a metal oxide with a high trap state density in a channel formation region may have unstable electrical characteristics.
  • Impurities include hydrogen, nitrogen, alkali metal, alkaline earth metal, iron, nickel, silicon, and the like.
  • the metal oxide contains an alkali metal or an alkaline earth metal
  • a defect level is formed and carriers may be generated. Therefore, a transistor in which a metal oxide containing an alkali metal or an alkaline earth metal is used for a channel formation region is likely to be normally on. Therefore, it is preferable to reduce the concentration of alkali metal or alkaline earth metal in the metal oxide.
  • the concentration of the alkali metal or alkaline earth metal in the metal oxide obtained by SIMS is set to 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less.
  • hydrogen contained in the metal oxide reacts with oxygen bonded to metal atoms to become water, so that oxygen vacancies may be formed. If the channel formation region in the metal oxide contains oxygen vacancies, the transistor tends to be normally on. Further, when hydrogen enters the oxygen vacancy, electrons serving as carriers may be generated. In addition, a part of hydrogen may be combined with oxygen bonded to a metal atom to generate electrons as carriers. Therefore, a transistor including a metal oxide containing hydrogen is likely to be normally on.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 1 ⁇ 10 19 atoms / cm 3 , more preferably 5 ⁇ 10 18 atoms / cm 3. Less than 3 , more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • a thin film with high crystallinity As a metal oxide used for a semiconductor of a transistor.
  • the stability or reliability of the transistor can be improved.
  • the thin film include a single crystal metal oxide thin film and a polycrystalline metal oxide thin film.
  • a high temperature or laser heating process is required in order to form a single crystal metal oxide thin film or a polycrystalline metal oxide thin film on a substrate. Therefore, the cost of the manufacturing process increases and the throughput also decreases.
  • Non-Patent Document 1 and Non-Patent Document 2 an In—Ga—Zn oxide having a CAAC structure (referred to as CAAC-IGZO) was discovered in 2009.
  • CAAC-IGZO In—Ga—Zn oxide having a CAAC structure
  • CAAC-IGZO can be formed on a substrate at a low temperature with c-axis orientation, crystal grain boundaries are not clearly confirmed.
  • a transistor using CAAC-IGZO has excellent electrical characteristics and reliability.
  • nc-IGZO In 2013, an In—Ga—Zn oxide having an nc structure (referred to as nc-IGZO) was discovered (see Non-Patent Document 3). Here, it is reported that nc-IGZO has periodicity in atomic arrangement in a minute region (for example, a region of 1 nm or more and 3 nm or less), and regularity is not observed in crystal orientation between different regions. Yes.
  • Non-Patent Document 4 and Non-Patent Document 5 show the transition of the average crystal size due to the electron beam irradiation on the thin films of CAAC-IGZO, nc-IGZO, and IGZO having low crystallinity.
  • a CAAC-IGZO thin film or an nc-IGZO thin film is preferably used as a semiconductor of the transistor.
  • a transistor using a metal oxide has extremely small leakage current in a non-conducting state. Specifically, an off-current per 1 ⁇ m channel width of the transistor is on the order of yA / ⁇ m (10 ⁇ 24 A / ⁇ m).
  • yA / ⁇ m 10 ⁇ 24 A / ⁇ m.
  • Non-Patent Document 8 an application of the transistor using a metal oxide to a display device utilizing the characteristic that the leakage current of the transistor is small has been reported (see Non-Patent Document 8).
  • the display device the displayed image is switched several tens of times per second. The number of switching of images per second is called a refresh rate.
  • the refresh rate may be referred to as a drive frequency.
  • Such high-speed screen switching that is difficult for human eyes to perceive is considered as a cause of eye fatigue.
  • power consumption of the display device can be reduced by driving at a reduced refresh rate.
  • Such a driving method is called idling stop (IDS) driving.
  • IDS idling stop
  • the discovery of the CAAC structure and the nc structure contributes to the improvement of the electrical characteristics and reliability of the transistor using the metal oxide having the CAAC structure or the nc structure, and the cost reduction and the throughput of the manufacturing process.
  • research on application of the transistor to a display device and LSI using the characteristic that the leakage current of the transistor is small is underway.
  • FIG. 3 A), FIG. 4 (A), FIG. 5 (A), FIG. 6 (A), FIG. 7 (A), FIG. 8 (A), FIG. 9 (A), and FIG.
  • the figure is shown. 3B, FIG. 4B, FIG. 5B, FIG. 6B, FIG. 7B, FIG. 8B, FIG. 9B, and FIG. 10B.
  • 3A, FIG. 4A, FIG. 5A, FIG. 6A, FIG. 7A, FIG. 8A, FIG. 9A, and FIG. 3A is a cross-sectional view corresponding to a portion indicated by a one-dot chain line of A1-A2 illustrated in A) and is a cross-sectional view in the channel length direction of the transistor 200.
  • FIG. 3A is a cross-sectional view corresponding to a portion indicated by a dashed-dotted line A3-A4 in FIG. 3 (A), FIG. 4 (A), FIG. 5 (A), FIG. 6 (A), FIG. 7 (A), FIG. 8 (A), FIG. 9 (A), and 10 (A).
  • FIG. 3A is a cross-sectional view corresponding to a portion indicated by a dashed-dotted line A3-A4 in FIG. 3 (A), FIG. 4 (A), FIG. 5 (A), FIG. 6 (A), FIG. 7 (A), FIG. 8 (A), FIG. 9 (A), and 10 (A).
  • some elements are omitted for clarity.
  • a substrate (not shown) is prepared, and an insulator 214 is formed on the substrate.
  • the insulator 214 can be formed by a sputtering method, a CVD method, a molecular beam epitaxy (MBE) method, a pulsed laser deposition (PLD) method, an ALD method, or the like.
  • the CVD method can be classified into a plasma CVD (PECVD: Plasma Enhanced CVD) method using plasma, a thermal CVD (TCVD: Thermal CVD) method using heat, a photo CVD (Photo CVD) method using light, and the like.
  • PECVD Plasma Enhanced CVD
  • TCVD Thermal CVD
  • Photo CVD Photo CVD
  • MCVD Metal CVD
  • MOCVD Metal Organic CVD
  • the plasma CVD method can obtain a high-quality film at a relatively low temperature.
  • the thermal CVD method is a film formation method that can reduce plasma damage to an object to be processed because plasma is not used.
  • a wiring, an electrode, an element (a transistor, a capacitor, or the like) included in the semiconductor device may be charged up by receiving electric charge from plasma.
  • a wiring, an electrode, an element, or the like included in the semiconductor device may be destroyed by the accumulated charge.
  • plasma damage during film formation does not occur, so that a film with few defects can be obtained.
  • the ALD method utilizes the self-controllability that is the nature of atoms and can deposit atoms one layer at a time, so it is possible to form a very thin film, and to form a structure with a high aspect ratio. There are effects such as film formation with few defects such as holes, film formation with excellent coverage, and film formation at low temperature.
  • the ALD method also includes a PEALD (Plasma Enhanced ALD) method using plasma. Use of plasma may be preferable because it enables film formation at a lower temperature.
  • some precursors used in the ALD method include impurities such as carbon. Therefore, a film provided by the ALD method may contain a larger amount of impurities such as carbon than a film provided by another film formation method.
  • the quantification of impurities can be performed using X-ray photoelectron spectroscopy (XPS: X-ray Photoelectron Spectroscopy).
  • the CVD method and the ALD method are film forming methods in which a film is formed by a reaction on the surface of an object to be processed, unlike a film forming method in which particles emitted from a target or the like are deposited. Therefore, it is a film forming method that is not easily affected by the shape of the object to be processed and has good step coverage.
  • the ALD method has excellent step coverage and excellent thickness uniformity, and thus is suitable for covering the surface of an opening having a high aspect ratio.
  • the ALD method since the ALD method has a relatively low film formation rate, it may be preferable to use it in combination with another film formation method such as a CVD method with a high film formation rate.
  • the composition of the obtained film can be controlled by the flow rate ratio of the source gases.
  • a film having an arbitrary composition can be formed depending on the flow rate ratio of the source gases.
  • a film whose composition is continuously changed can be formed by changing the flow rate ratio of the source gas while forming the film.
  • an aluminum oxide film is formed as the insulator 214 by a sputtering method.
  • the insulator 214 may have a multilayer structure.
  • an aluminum oxide film may be formed by a sputtering method, and the aluminum oxide film may be formed on the aluminum oxide by an ALD method.
  • an aluminum oxide film may be formed by an ALD method, and an aluminum oxide film may be formed on the aluminum oxide by a sputtering method.
  • an insulator 216 is formed over the insulator 214.
  • the insulator 216 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • silicon oxynitride is formed by a CVD method as the insulating film to be the insulator 216.
  • an opening reaching the insulator 214 is formed in the insulator 216.
  • the opening includes, for example, a groove and a slit. In some cases, the opening is pointed to a region where the opening is formed. Wet etching may be used to form the opening, but dry etching is preferable for fine processing.
  • an insulator that functions as an etching stopper film when the insulator 216 is etched to form a groove is preferably selected. For example, in the case where silicon oxynitride is used for the insulator 216 that forms the groove, silicon nitride, aluminum oxide, or hafnium oxide is preferably used for the insulator 214.
  • a capacitively coupled plasma (CCP) etching apparatus having parallel plate electrodes can be used as the dry etching apparatus.
  • the capacitively coupled plasma etching apparatus having parallel plate electrodes may be configured to apply a high frequency voltage to one of the parallel plate electrodes.
  • a configuration in which a plurality of different high-frequency voltages are applied to one electrode of the parallel plate electrode may be employed.
  • mold electrode may be sufficient.
  • mold electrode may be sufficient.
  • a dry etching apparatus having a high-density plasma source can be used.
  • an inductively coupled plasma (ICP) etching apparatus can be used as the dry etching apparatus having a high-density plasma source.
  • the conductive film preferably includes a conductor having a function of suppressing permeation of oxygen.
  • a conductor having a function of suppressing permeation of oxygen For example, tantalum nitride, tungsten nitride, titanium nitride, or the like can be used.
  • a stacked film of a conductor having a function of suppressing permeation of oxygen and tantalum, tungsten, titanium, molybdenum, aluminum, copper, and molybdenum tungsten alloy can be used.
  • the conductive film can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a tantalum nitride film or a film in which titanium nitride is stacked over tantalum nitride is formed by a sputtering method.
  • a conductive film to be the second conductor of the conductor 205 is formed over the conductive film to be the first conductor of the conductor 205.
  • the conductive film can be formed by a plating method, a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • tungsten is formed as the conductive film.
  • the conductor 205 including the first conductor of the conductor 205 and the second conductor of the conductor 205 having a flat upper surface can be formed (FIGS. 3A to 3C). reference.).
  • part of the insulator 216 may be removed by the CMP treatment.
  • a part of the second conductor of the conductor 205 is removed, a conductive film is formed over the conductor 205 and the insulator 216, and a CMP process is performed. Also good. By the CMP treatment, part of the conductive film is removed and the insulator 216 is exposed. Note that part of the second conductor of the conductor 205 is preferably removed by a dry etching method or the like. For the conductive film, a material similar to that of the first conductor of the conductor 205 or the second conductor of the conductor 205 is preferably used.
  • the conductor 205 including the conductive film with a flat upper surface can be formed.
  • the crystallinity of the CAAC-OS for forming the oxide 230b and the oxide 230c can be improved.
  • a conductive film to be the conductor 205 is formed over the insulator 214.
  • the conductive film can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the conductive film can be a multilayer film. For example, tungsten is formed as the conductive film.
  • the conductive film to be the conductor 205 is processed using a lithography method to form the conductor 205.
  • a resist is exposed through a mask.
  • a resist mask is formed by removing or leaving the exposed region using a developer.
  • a conductor, a semiconductor, an insulator, or the like can be processed into a desired shape by etching through the resist mask.
  • the resist mask may be formed by exposing the resist using KrF excimer laser light, ArF excimer laser light, EUV (Extreme Ultra violet) light, or the like.
  • an immersion technique may be used in which exposure is performed by filling a liquid (for example, water) between the substrate and the projection lens.
  • an electron beam or an ion beam may be used.
  • a mask is not necessary when an electron beam or an ion beam is used.
  • the resist mask can be removed by performing a dry etching process such as ashing, performing a wet etching process, performing a wet etching process after the dry etching process, or performing a dry etching process after the wet etching process.
  • a hard mask made of an insulator or a conductor may be used instead of the resist mask.
  • an insulating film or a conductive film to be a hard mask material is formed over the conductive film to be the conductor 205, a resist mask is formed thereover, and the hard mask material is etched to have a desired shape.
  • a hard mask can be formed. Etching of the conductive film to be the conductor 205 may be performed after removing the resist mask, or may be performed with the resist mask remaining. In the latter case, the resist mask may disappear during etching. The hard mask may be removed by etching after the conductive film to be the conductor 205 is etched. On the other hand, when the material of the hard mask does not affect the subsequent process or can be used in the subsequent process, it is not always necessary to remove the hard mask.
  • an insulating film to be the insulator 216 is formed over the insulator 214 and the conductor 205.
  • the insulating film is formed so as to be in contact with the upper surface and the side surface of the conductor 205.
  • the insulating film can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the thickness of the insulating film to be the insulator 216 is preferably greater than or equal to the thickness of the conductor 205.
  • the thickness of the conductor 205 is 1, the thickness of the insulating film is 1 or more and 3 or less.
  • the conductor 205 having a flat upper surface and the insulator 216 in contact with the side surface of the conductor 205 can be formed.
  • the above is a different method for forming the conductor 205.
  • the insulator 222 is formed over the insulator 216 and the conductor 205.
  • an insulator including one or both of aluminum and hafnium may be formed.
  • An insulator including one or both of aluminum and hafnium has a barrier property against oxygen, hydrogen, and water. Since the insulator 222 has a barrier property against hydrogen and water, diffusion of hydrogen and water contained in the structure provided around the transistor 200 to the inside of the transistor 200 through the insulator 222 is suppressed. Thus, generation of oxygen vacancies in the oxide 230 can be suppressed.
  • the insulator 222 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • hafnium oxide or aluminum oxide is formed as the insulator 222 by an ALD method.
  • heat treatment is preferably performed.
  • the heat treatment may be performed at 250 ° C to 650 ° C, preferably 300 ° C to 500 ° C, more preferably 320 ° C to 450 ° C.
  • the heat treatment is performed in an atmosphere of nitrogen gas or an inert gas, or an atmosphere containing an oxidizing gas of 10 ppm or more, 1% or more, or 10% or more.
  • the heat treatment may be performed in a reduced pressure state.
  • the heat treatment is performed in an atmosphere containing an oxidizing gas of 10 ppm or more, 1% or more, or 10% or more in order to supplement the desorbed oxygen after the heat treatment in an atmosphere of nitrogen gas or inert gas. May be.
  • the treatment is performed in a nitrogen atmosphere at a temperature of 400 ° C. for 1 hour, and then continuously in an oxygen atmosphere at a temperature of 400 ° C. for 1 hour. Process.
  • impurities such as water and hydrogen contained in the insulator 222 can be removed.
  • the heat treatment can also be performed at a timing such as after the insulator 224 is formed.
  • an insulator 224 is formed over the insulator 222.
  • the insulator 224 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a silicon oxynitride film is formed as the insulator 224 by a CVD method.
  • plasma treatment including oxygen may be performed in a reduced pressure state.
  • an apparatus having a power source that generates high-density plasma using microwaves for example.
  • a power source for applying RF Radio Frequency
  • high-density plasma high-density oxygen radicals can be generated.
  • RF Radio Frequency
  • oxygen radicals generated by the high-density plasma can be efficiently guided into the insulator 224. it can.
  • plasma treatment containing oxygen may be performed to supplement the desorbed oxygen. Note that impurities such as water and hydrogen contained in the insulator 224 can be removed by appropriately selecting the conditions for the plasma treatment. In that case, heat treatment may not be performed.
  • CMP treatment may be performed until the insulator 224 is reached.
  • the surface of the insulator 224 can be planarized and smoothed.
  • the end point of the CMP process can be easily detected.
  • part of the insulator 224 is polished by CMP treatment so that the thickness of the insulator 224 may be reduced; however, the thickness may be adjusted when the insulator 224 is formed.
  • planarizing and smoothing the surface of the insulator 224 By planarizing and smoothing the surface of the insulator 224, deterioration in coverage of an oxide to be formed later can be prevented, and reduction in yield of the semiconductor device can be prevented in some cases. Further, it is preferable to form aluminum oxide over the insulator 224 by a sputtering method because oxygen can be added to the insulator 224.
  • an oxide film 230A to be the oxide 230a and an oxide film 230B to be the oxide 230b are sequentially formed over the insulator 224 (see FIGS. 3B and 3C).
  • the oxide film 230A and the oxide film 230B are preferably formed continuously without being exposed to the air environment. By forming the film without opening to the atmosphere, impurities or moisture from the atmospheric environment can be prevented from adhering to the oxide film 230A and the oxide film 230B, and the vicinity of the interface between the oxide film 230A and the oxide film 230B can be prevented. Can be kept clean.
  • the oxide film 230A and the oxide film 230B can be formed by sputtering, CVD, MBE, PLD, ALD, or the like.
  • the oxide film 230A and the oxide film 230B are formed by a sputtering method
  • oxygen or a mixed gas of oxygen and a rare gas is used as a sputtering gas.
  • excess oxygen in the oxide film to be formed can be increased.
  • the above oxide film is formed by a sputtering method
  • the above In-M-Zn oxide target or the like can be used.
  • a direct current (DC) power source or an alternating current (AC) power source such as a radio frequency (RF) power source is connected to the target, and necessary power can be applied according to the electric conductivity of the target.
  • DC direct current
  • AC alternating current
  • RF radio frequency
  • part of oxygen contained in the sputtering gas may be supplied to the insulator 224 when the oxide film 230A is formed. Therefore, the proportion of oxygen contained in the sputtering gas may be 70% or more, preferably 80% or more, more preferably 100%.
  • the oxide film 230B is formed by a sputtering method
  • the film is formed with the proportion of oxygen contained in the sputtering gas exceeding 30% and not more than 100%, preferably not less than 70% and not more than 100%, oxygen-excess oxidation
  • a physical semiconductor is formed.
  • a transistor using an oxygen-excess type oxide semiconductor for a channel formation region can have relatively high reliability. Note that one embodiment of the present invention is not limited to this.
  • an oxygen-deficient oxide semiconductor is formed when the proportion of oxygen contained in the sputtering gas is 1% to 30%, preferably 5% to 20%.
  • the A transistor using an oxygen-deficient oxide semiconductor for a channel formation region can have a relatively high field-effect mobility. Further, by performing film formation while heating the substrate, the crystallinity of the oxide film can be improved.
  • the oxide film 230A is formed using a 1: 3: 4 [atomic ratio] In—Ga—Zn oxide target by a sputtering method.
  • the insulator 222, the insulator 224, the oxide film 230A, and the oxide film 230B are preferably formed without being exposed to the atmosphere.
  • a multi-chamber film deposition apparatus may be used.
  • heat treatment may be performed.
  • the heat treatment conditions described above can be used for the heat treatment.
  • impurities such as water and hydrogen in the oxide film 230A and the oxide film 230B can be removed.
  • the processing is continuously performed for one hour at a temperature of 400 ° C. in an oxygen atmosphere.
  • a conductive film 242A is formed over the oxide film 230B.
  • the conductive film 242A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like (see FIGS. 3B and 3C).
  • heat treatment may be performed before the formation of the conductive film 242A.
  • the heat treatment may be performed under reduced pressure, and the conductive film 242A may be formed continuously without being exposed to the air. By performing such treatment, moisture and hydrogen adsorbed on the surface of the oxide film 230B and the like can be removed, and the moisture concentration and hydrogen concentration in the oxide film 230A and the oxide film 230B can be reduced.
  • the temperature of the heat treatment is preferably 100 ° C. or higher and 400 ° C. or lower. In this embodiment mode, the temperature of the heat treatment is 200 ° C.
  • the oxide film 230A, the oxide film 230B, and the conductive film 242A are processed into island shapes to form the oxide 230a, the oxide 230b, and the conductive layer 242B. Note that in this step, the thickness of the region where the insulator 224 does not overlap with the oxide 230a may be thin (see FIGS. 4A to 4C).
  • the oxide 230a, the oxide 230b, and the conductive layer 242B are formed so that at least part of them overlaps with the conductor 205.
  • the side surfaces of the oxide 230a, the oxide 230b, and the conductive layer 242B are preferably substantially perpendicular to the top surface of the insulator 224. Since the side surfaces of the oxide 230a, the oxide 230b, and the conductive layer 242B are substantially perpendicular to the top surface of the insulator 224, when the plurality of transistors 200 are provided, the area can be reduced and the density can be increased. Become.
  • the angle formed by the side surfaces of the oxide 230a, the oxide 230b, and the conductive layer 242B and the top surface of the insulator 224 may be a low angle.
  • the angle formed between the side surfaces of the oxide 230a, the oxide 230b, and the conductive layer 242B and the top surface of the insulator 224 is preferably greater than or equal to 60 degrees and less than 70 degrees.
  • a curved surface is provided between the side surface of the conductive layer 242B and the upper surface of the conductive layer 242B. That is, the end of the side surface and the end of the upper surface are preferably curved.
  • the curvature radius of the curved surface is 3 nm to 10 nm, preferably 5 nm to 6 nm, at the end of the conductive layer 242B.
  • the oxide film 230A, the oxide film 230B, and the conductive film 242A may be processed by a lithography method.
  • a dry etching method or a wet etching method can be used. Processing by the dry etching method is suitable for fine processing.
  • the oxide film 230A, the oxide film 230B, and the conductive film 242A may be processed under different conditions.
  • an insulating film 254A to be the insulator 254 is formed over the insulator 224, the oxide 230a, the oxide 230b, and the conductive layer 242B (see FIGS. 5B and 5C).
  • the insulating film 254A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • an insulating film having a function of suppressing permeation of oxygen is preferably used.
  • silicon nitride, silicon oxide, or aluminum oxide is formed by a sputtering method.
  • a material that can be used for the oxide 230a and the oxide 230b can be used.
  • the insulating film 254A may have a two-layer structure.
  • the above method can be used to form the lower layer of the insulating film 254A and the upper layer of the insulating film 254A.
  • the lower layer of the insulating film 254A and the upper layer of the insulating film 254A can be formed using the same method. Alternatively, different methods may be used.
  • the above materials can be used for the lower layer of the insulating film 254A and the upper layer of the insulating film 254A.
  • the lower layer of the insulating film 254A and the upper layer of the insulating film 254A may be the same material or different materials. .
  • an aluminum oxide film may be formed as a lower layer of the insulating film 254A by a sputtering method, and an aluminum oxide film may be formed as an upper layer of the insulating film 254A by an ALD method.
  • an aluminum oxide film may be formed as a lower layer of the insulating film 254A by a sputtering method, and a silicon nitride film may be formed as an upper layer of the insulating film 254A by an ALD method.
  • an insulating film to be the insulator 280 is formed over the insulating film 254A.
  • the insulating film can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a silicon oxide film is formed as the insulating film by a CVD method or a sputtering method.
  • heat treatment may be performed before the insulating film is formed. The heat treatment may be performed under reduced pressure, and the insulating film may be continuously formed without being exposed to the air.
  • the insulating film to be the insulator 280 may have a multilayer structure.
  • a silicon oxide film may be formed by a sputtering method, and a silicon oxide film may be formed on the silicon oxide film by a CVD method.
  • CMP treatment is performed on the insulating film to be the insulator 280 to form the insulator 280 having a flat upper surface (see FIGS. 5B and 5C).
  • part of the insulator 280, part of the insulating film 254A, and part of the conductive layer 242B are processed to form an opening reaching the oxide 230b.
  • the opening is preferably formed so as to overlap with the conductor 205.
  • the conductor 242a, the conductor 242b, and the insulator 254 are formed (see FIGS. 6A to 6C).
  • part of the insulator 280, part of the insulating film 254A, and part of the conductive layer 242B may be processed under different conditions.
  • part of the insulator 280 may be processed by dry etching
  • part of the insulating film 254A may be processed by wet etching
  • part of the conductive layer 242B may be processed by dry etching.
  • impurities adhering to the surface of the oxide 230a, the oxide 230b, or the like or diffusing inside examples include components included in the insulator 280, the insulating film 254A, and the conductive layer 242B, components included in a member used in an apparatus used for forming the opening, and a gas or liquid used for etching. Can be attributed to the components contained in Examples of the impurity include aluminum, silicon, tantalum, fluorine, and chlorine.
  • ⁇ Cleaning is performed to remove the above impurities.
  • the cleaning method include wet cleaning using a cleaning liquid, plasma processing using plasma, cleaning by heat treatment, and the like, and the above cleaning may be combined as appropriate.
  • cleaning treatment may be performed using an aqueous solution obtained by diluting ammonia water, oxalic acid, phosphoric acid, hydrofluoric acid or the like with carbonated water or pure water, pure water, carbonated water, or the like.
  • aqueous solution obtained by diluting ammonia water, oxalic acid, phosphoric acid, hydrofluoric acid or the like with carbonated water or pure water, pure water, carbonated water, or the like.
  • ultrasonic cleaning using these aqueous solutions, pure water, or carbonated water may be performed. Or you may perform combining these washing
  • wet cleaning is performed using diluted hydrofluoric acid or diluted ammonia water, and then wet cleaning is performed using pure water or carbonated water.
  • impurities attached to the surface of the oxide 230a, the oxide 230b, or the like or diffused in the interior can be removed.
  • the crystallinity of the oxide 230c over the oxide 230b can be increased.
  • heat treatment may be performed.
  • the heat treatment may be performed under reduced pressure, and the oxide film 230C may be continuously formed without being exposed to the atmosphere.
  • moisture and hydrogen adsorbed on the surface of the oxide 230b and the like can be removed, and further, the moisture concentration and the hydrogen concentration in the oxide 230a and the oxide 230b can be reduced.
  • the temperature of the heat treatment is preferably 100 ° C. or higher and 400 ° C. or lower. In this embodiment, the temperature of heat treatment is 200 ° C. (see FIGS. 7A to 7C).
  • the oxide film 230C can be formed by sputtering, CVD, MBE, PLD, ALD, or the like.
  • the oxide film 230C may be formed using a film formation method similar to that for the oxide film 230A or the oxide film 230B in accordance with characteristics required for the oxide film 230C.
  • a film is formed using a Zn oxide target.
  • the ratio of oxygen contained in the sputtering gas for the oxide film 230C may be 70% or more, preferably 80% or more, more preferably 100%.
  • heat treatment may be performed.
  • the heat treatment may be performed under reduced pressure, and the insulating film 250A may be continuously formed without being exposed to the air.
  • moisture and hydrogen adsorbed on the surface of the oxide film 230C and the like are removed, and the moisture concentration and hydrogen concentration in the oxide 230a, the oxide 230b, and the oxide film 230C are further increased.
  • the temperature of the heat treatment is preferably 100 ° C. or higher and 400 ° C. or lower. (See FIGS. 8A to 8C.)
  • the insulating film 250A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • silicon oxynitride is formed as the insulating film 250A by a CVD method.
  • the deposition temperature at the time of forming the insulating film 250A is preferably 350 ° C. or higher and lower than 450 ° C., particularly preferably around 400 ° C. By forming the insulating film 250A at 400 ° C., an insulating film with few impurities can be formed.
  • a conductive film 260A and a conductive film 260B are sequentially formed.
  • the conductive film 260A and the conductive film 260B can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a CVD method it is preferable to use a CVD method.
  • the conductive film 260A is formed using an ALD method
  • the conductive film 260B is formed using a CVD method (see FIGS. 9A to 9C).
  • the oxide film 230C, the insulator 250, and the conductor 260 are polished by polishing the oxide film 230C, the insulating film 250A, the conductive film 260A, and the conductive film 260B until the insulator 280 is exposed by CMP treatment.
  • Body 260a and conductor 260b) are formed (see FIGS. 10A to 10C).
  • the oxide 230c is arranged so as to cover the inner walls (side walls and bottom surface) of the opening reaching the oxide 230b.
  • the insulator 250 is arranged so as to cover the inner wall of the opening with the oxide 230c interposed therebetween.
  • the conductor 260 is disposed so as to fill the opening with the oxide 230c and the insulator 250 interposed therebetween.
  • heat treatment may be performed.
  • treatment is performed at a temperature of 400 ° C. for 1 hour in a nitrogen atmosphere.
  • moisture concentration and hydrogen concentration in the insulator 250 and the insulator 280 can be reduced.
  • the insulator 274 is formed over the oxide 230c, the insulator 250, the conductor 260, and the insulator 280.
  • the insulator 274 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • an aluminum oxide film or a silicon nitride film is preferably formed by a sputtering method, for example.
  • diffusion of hydrogen included in the insulator 281 to the oxide 230 can be suppressed.
  • oxygen can be supplied to the insulator 280 by forming an aluminum oxide film as the insulator 274 by a sputtering method.
  • oxygen supplied to the insulator 280 is supplied to the channel formation region included in the oxide 230b through the oxide 230c.
  • oxygen contained in the insulator 280 before the insulator 274 is formed is supplied to the channel formation region included in the oxide 230b through the oxide 230c. There is a case.
  • the insulator 274 may have a multilayer structure.
  • an aluminum oxide film may be formed by a sputtering method, and silicon nitride may be formed on the aluminum oxide film by a sputtering method.
  • heat treatment may be performed.
  • the heat treatment conditions described above can be used for the heat treatment.
  • the moisture concentration and the hydrogen concentration of the insulator 280 can be reduced.
  • oxygen included in the insulator 274 can be injected into the insulator 280.
  • an aluminum oxide film is first formed over the insulator 280 by a sputtering method, and then heat treatment is performed using the above-described heat treatment conditions.
  • the aluminum oxide film may be removed by CMP treatment, and then the insulator 274 may be formed.
  • more excess oxygen regions can be formed in the insulator 280.
  • part of the insulator 280, part of the conductor 260, part of the insulator 250, and part of the oxide 230c may be removed.
  • an insulator may be provided between the insulator 280 and the insulator 274.
  • the insulator for example, silicon oxide formed by a sputtering method may be used. By providing the insulator, an excess oxygen region can be formed in the insulator 280.
  • an insulator 281 may be formed over the insulator 274.
  • the insulator 281 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like (see FIGS. 10B and 10C).
  • openings that reach the conductor 242a and the conductor 242b are formed in the insulator 254, the insulator 280, the insulator 274, and the insulator 281.
  • the opening may be formed using a lithography method.
  • an insulating film to be the insulator 241 is formed, and the insulating film is anisotropically etched to form the insulator 241.
  • the insulating film can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • an insulating film having a function of suppressing permeation of oxygen is preferably used.
  • a silicon nitride film may be formed by using an ALD method or a CVD method.
  • a precursor containing silicon and halogen or a precursor of aminosilanes can be used.
  • a precursor containing silicon and halogen SiCl 4 , SiH 2 Cl 2 , Si 2 Cl 6 , Si 3 Cl 8, or the like can be used.
  • monovalent, divalent, or trivalent aminosilanes can be used as precursors for aminosilanes.
  • ammonia or hydrazine can be used as the nitriding gas.
  • the anisotropic etching may be performed by, for example, a dry etching method.
  • the conductive film preferably has a stacked structure including a conductor having a function of suppressing diffusion of impurities such as water and hydrogen.
  • a stack of tantalum nitride, titanium nitride, or the like and tungsten, molybdenum, copper, or the like can be used.
  • the conductive film can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a part of the conductive film to be the conductor 240a and the conductor 240b is removed, and the insulator 281 is exposed.
  • the conductive film 240a and the conductor 240b with flat top surfaces can be formed by the conductive film remaining only in the openings (see FIGS. 1A to 1C).
  • part of the insulator 281 may be removed by the CMP treatment.
  • the semiconductor device in which the channel formation region and the impurities in the vicinity thereof are reduced as illustrated in FIGS. 1A to 1C can be manufactured.
  • a highly reliable semiconductor device can be provided.
  • a semiconductor device having favorable electric characteristics can be provided.
  • a semiconductor device with high on-state current can be provided.
  • a semiconductor device having high frequency characteristics can be provided.
  • a semiconductor device that can be miniaturized or highly integrated can be provided.
  • a semiconductor device with low off-state current can be provided.
  • a semiconductor device with reduced power consumption can be provided.
  • a highly productive semiconductor device can be provided.
  • 11A to 11C are a top view and a cross-sectional view of the transistor 200A according to one embodiment of the present invention and the periphery of the transistor 200A.
  • a semiconductor device and a transistor 200A illustrated in FIGS. 11A to 11C are modifications of the semiconductor device and the transistor 200 illustrated in FIGS. 1A to 1C.
  • FIG. 11A is a top view of a semiconductor device having a transistor 200A.
  • 11B and 11C are cross-sectional views of the semiconductor device.
  • FIG. 11B is a cross-sectional view taken along dashed-dotted line A1-A2 in FIG. 11A and also a cross-sectional view in the channel length direction of the transistor 200A.
  • FIG. 11C is a cross-sectional view taken along dashed-dotted line A3-A4 in FIG. 11A and is a cross-sectional view in the channel width direction of the transistor 200A. Note that in the top view of FIG. 11A, some elements are omitted for clarity.
  • the semiconductor device of one embodiment of the present invention includes the transistor 200A, the insulator 214 functioning as an interlayer film, the insulator 216, the insulator 280 (the insulator 280a and the insulator 280b), the insulator 274, and the insulator 281.
  • a conductor 240 that is electrically connected to the transistor 200A and functions as a plug, and a conductor 247 are included.
  • an insulator 241 is provided in contact with a side surface of the conductor 240 functioning as a plug.
  • the conductor 247 is provided to be embedded in the insulator 216.
  • the transistor 200A is provided over a substrate (not shown) and insulated from the conductor 205 arranged to be embedded in the insulator 216.
  • An insulator 222 disposed on the body 216 and on the conductor 205, an insulator 224 disposed on the insulator 222, and an oxide 230 (oxide 230a, Oxide 230b, oxide 230c1, and oxide 230c2), 250 disposed on oxide 230, and conductor 260 (conductor 260a and conductor 260b) disposed on insulator 250;
  • the conductors 242a and 242b in contact with part of the top surface of the oxide 230b, a part of the top surface of the insulator 224, the side surface of the oxide 230a, the side surface of the oxide 230b, and the conductor 242a Surface, having an upper surface of the conductor 242a, the side surface of the conductor 242b, and an insulator
  • the semiconductor device illustrated in FIGS. 11A to 11C includes a structure in which an insulator 280 is formed by stacking two layers of an insulator 280a and an insulator 280b, a conductor 247, and an opening 248. This is different from the semiconductor device described in ⁇ Structure Example 1 of Semiconductor Device>. Further, the transistor 200A has a structure in which the oxide 230c is formed by stacking two layers of the oxide 230c1 and the oxide 230c2, and the conductor 242b has at least part of the upper surface of the conductor 247 through the opening 248. The point of contact is different from the transistor 200 described above.
  • differences from the semiconductor device described in ⁇ Structure Example 1 of Semiconductor Device> and the above-described transistor 200 will be described.
  • the insulator 280 includes an insulator 280a and an insulator 280b disposed on the insulator 280a.
  • the insulator 280a includes a part of the top surface of the insulator 224, the side surfaces of the oxide 230a and the oxide 230b, the side surface of the conductor 242a, the top surface of the conductor 242a, the side surface of the conductor 242b, and the conductor 242b. It is arranged in contact with the upper surface.
  • the insulator 280a and the insulator 280b are preferably formed using an insulating material having an excess oxygen region or an insulating material in which an excess oxygen region is easily formed.
  • silicon oxide formed using a sputtering method may be used as the insulator 280a
  • silicon oxynitride formed using a CVD method may be used as the insulator 280b.
  • the thickness of the insulator 280a is preferably greater than or equal to 30 nm and less than or equal to 100 nm, and more preferably greater than or equal to 40 nm and less than or equal to 80 nm. With such a structure in which two layers are stacked, coverage of the insulator 280 can be improved.
  • an insulating material having an excess oxygen region or an insulating material in which an excess oxygen region is easily formed is used as the insulator 280a, and an insulator in which an excess oxygen region is easily formed in a film to be formed is formed as the insulator 280b.
  • a functional material silicon oxide formed by a sputtering method may be used as the insulator 280a, and aluminum oxide formed by a sputtering method may be used as the insulator 280b.
  • the insulator 280 is not limited to the structure in which the insulator 280a and the insulator 280b are stacked, and may be a single layer or a structure in which three or more layers are stacked. Note that in the case where the insulator 280 has a stacked structure of two or more layers, the combination of insulating materials used for the insulator 280 and the order of stacking may be appropriately designed depending on the required transistor characteristics.
  • the oxide 230c includes an oxide 230c1 and an oxide 230c2 disposed over the oxide 230c1.
  • the oxide 230c1 preferably includes at least one of metal elements included in the metal oxide used for the oxide 230b, and more preferably includes all of the metal elements.
  • an In—Ga—Zn oxide is used as the oxide 230c1
  • an In—Ga—Zn oxide, a Ga—Zn oxide, or gallium oxide is used as the oxide 230c2. Accordingly, the density of defect states at the interface between the oxide 230b and the oxide 230c1 can be reduced.
  • the oxide 230c2 is preferably a metal oxide that suppresses diffusion or permeation of oxygen more than the oxide 230c1.
  • oxygen contained in the insulator 280 can be prevented from diffusing into the insulator 250. Therefore, the oxygen is easily supplied to the oxide 230 through the oxide 230c1.
  • the conduction band lower ends of the oxide 230a and the oxide 230c2 are closer to the vacuum level than the conduction band lower ends of the oxide 230b and the oxide 230c1.
  • the electron affinity of the oxide 230a and the oxide 230c2 is preferably smaller than the electron affinity of the oxide 230b and the oxide 230c1.
  • a metal oxide that can be used for the oxide 230a is preferably used for the oxide 230c2
  • a metal oxide that can be used for the oxide 230b is preferably used for the oxide 230c1.
  • the oxide 230c1 and the oxide 230c2 preferably have crystallinity, and the oxide 230c2 more preferably has higher crystallinity than the oxide 230c1.
  • a CAAC-OS is preferably used as the oxide 230c1 and the oxide 230c2, and the c-axis of the crystal included in the oxide 230c1 and the oxide 230c2 is the surface on which the oxide 230c1 and the oxide 230c2 are formed or It is preferable to face a direction substantially perpendicular to the upper surface.
  • the CAAC-OS has a property that it is difficult to move oxygen in the c-axis direction. Therefore, by providing the oxide 230c2 between the oxide 230c1 and the insulator 250, oxygen included in the oxide 230c1 is prevented from diffusing into the insulator 250, and the oxygen is efficiently supplied to the oxide 230. Can be supplied automatically.
  • In: Ga: Zn 1: 3: 4 [ Atomic ratio]
  • Ga: Zn 2: 1 [atomic ratio]
  • the atomic ratio of In to the metal element that is the main component should be smaller than the atomic ratio of In to the metal element that is the main component in the metal oxide used for the oxide 230c1.
  • the insulator 250 functions as a gate insulator, when In is mixed into the insulator 250 or the like, the characteristics of the transistor are deteriorated. Therefore, with the stacked structure of the oxide 230c, a highly reliable semiconductor device can be provided.
  • the oxide 230b not only the oxide 230b but also the oxide 230c1 may be the main path of the carrier.
  • the oxide 230a, the oxide 230b, the oxide 230c1, and the oxide 230c2 have the above structure, whereby the interface between the oxide 230a and the oxide 230b, the interface between the oxide 230b and the oxide 230c1, and the oxide
  • the density of defect states at the interface between 230c1 and oxide 230c2 can be reduced. Therefore, the influence on carrier conduction due to interface scattering is reduced, and the transistor 200A can obtain a high on-state current and a high frequency characteristic.
  • the semiconductor device illustrated in FIGS. 11A to 11C includes a conductor 247 and an opening 248.
  • the conductor 242b is in contact with at least part of the upper surface of the conductor 247 through the opening 248.
  • the conductor 247 is disposed in an opening formed in the insulator 216. At least part of the upper surface of the conductor 247 is exposed from the insulator 216, and it is preferable that the upper surface of the conductor 247 and the upper surface of the insulator 216 substantially coincide with each other.
  • the conductor 247 electrically connects a circuit element such as a switch, a transistor, a capacitor, an inductor, a resistor, a diode, a wiring, an electrode, or a terminal, which is provided below the insulator 214, and the transistor 200A. Functions as a plug to connect to.
  • the conductor 247 may be configured to be electrically connected to one of capacitor elements provided below the insulator 214.
  • the conductor 247 may be electrically connected to the gate of a transistor provided below the insulator 214.
  • the conductor 247 may be configured to be electrically connected to a wiring provided in a layer lower than the insulator 214. Note that the conductor 247 may be extended to function as a wiring.
  • a circuit element such as a switch, a transistor, a capacitor, an inductor, a resistor, or a diode, a wiring, an electrode, or a terminal that is electrically connected to the conductor 247 overlaps with the oxide 230. Is preferred.
  • the area occupied by the transistor 200, the circuit element, the wiring, the electrode, or the terminal in a top view can be reduced, so that the semiconductor device according to this embodiment can be miniaturized or highly integrated.
  • an opening 248 that exposes at least part of the conductor 247 is formed in the insulator 222, the insulator 224, the oxide 230a, and the oxide 230b.
  • the conductor 242b is disposed on the oxide 230b and is in contact with at least part of the upper surface of the conductor 247 through the opening 248. In this manner, when the conductor 242b and the conductor 247 are connected, the electrical resistance between the source or drain of the transistor 200A and the conductor 247 can be reduced.
  • the conductor 242b is preferably provided inside the opening 248 so as to be in contact with the side surface of the oxide 230a and the side surface of the oxide 230b.
  • the conductor 247 is provided below the conductor 242b; however, the semiconductor device described in this embodiment is not limited thereto.
  • the conductor 247 may be provided below the conductor 242a, or the conductor 247 may be provided below both the conductor 242a and the conductor 242b.
  • Such a configuration can improve the frequency characteristics and improve the electrical characteristics of the semiconductor device including the transistor 200A.
  • an oxide may be provided between the oxide 230b and the conductor 242 (the conductor 242a and the conductor 242b) functioning as a source electrode and a drain electrode. Accordingly, the conductor 242 and the oxide 230 are not in contact with each other, and the conductor 242 can be prevented from absorbing oxygen in the oxide 230. That is, by preventing the conductor 242 from being oxidized, a decrease in the conductivity of the conductor 242 can be suppressed. Therefore, the oxide preferably has a function of suppressing the oxidation of the conductor 242.
  • the oxide is preferably conductive.
  • the oxide having conductivity between the conductor 242 functioning as a source electrode and a drain electrode and the oxide 230b By disposing the oxide having conductivity between the conductor 242 functioning as a source electrode and a drain electrode and the oxide 230b, the electrical resistance between the conductor 242 and the oxide 230b is reduced. Therefore, it is preferable. With such a structure, the electrical characteristics and reliability of the transistor 200A can be improved.
  • the oxide may have a crystal structure.
  • an oxide containing zinc can be used.
  • zinc oxide, gallium zinc oxide, indium zinc oxide, indium gallium zinc oxide, or the like can be used.
  • indium oxide, indium tin oxide, or the like may be used.
  • the oxide is preferably an oxide having a metal atom that has a strong bond with an oxygen atom.
  • the conductivity of the oxide is preferably higher than that of the oxide 230 (the oxide 230a, the oxide 230b, and the oxide 230c).
  • the thickness of the oxide is preferably 1 nm or more and 10 nm or less, more preferably 1 nm or more and 5 nm or less.
  • the oxide is preferably crystalline. In the case where the oxide has crystallinity, release of oxygen in the oxide 230 can be suppressed. For example, when the oxide has a crystal structure such as hexagonal crystal, release of oxygen in the oxide 230 can be suppressed in some cases.
  • FIG. 12 illustrates an example of a semiconductor device (memory device) using a semiconductor device that is one embodiment of the present invention.
  • the transistor 200 is provided above the transistor 300, and the capacitor 100 is provided above the transistor 200. It is preferable that at least part of the capacitor 100 or the transistor 300 overlap with the transistor 200. Accordingly, the area occupied by the capacitor 100, the transistor 200, and the transistor 300 in a top view can be reduced, so that the semiconductor device according to this embodiment can be miniaturized or highly integrated.
  • the semiconductor device includes, for example, a logic circuit typified by a CPU (Central Processing Unit) or a GPU (Graphics Processing Unit), a DRAM (Dynamic Random Access Memory), or an NVM (Non-Volatile Memory). It can be applied to memory circuits represented by a CPU (Central Processing Unit) or a GPU (Graphics Processing Unit), a DRAM (Dynamic Random Access Memory), or an NVM (Non-Volatile Memory). It can be applied to memory circuits represented by
  • the transistor 200 described in the above embodiment can be used as the transistor 200. Therefore, the description of the above embodiment can be referred to for the transistor 200 and the layer including the transistor 200.
  • the transistor 200 is a transistor in which a channel is formed in a semiconductor layer including an oxide semiconductor. Since the transistor 200 has a low off-state current, stored data can be held for a long time by using the transistor 200 for a memory device. That is, the refresh operation is not required or the frequency of the refresh operation is extremely low, so that the power consumption of the storage device can be sufficiently reduced.
  • the transistor 200 has better electrical characteristics at high temperatures. For example, the transistor 200 exhibits favorable electrical characteristics even in the temperature range of 125 ° C. to 150 ° C. In the temperature range of 125 ° C. to 150 ° C., the transistor 200 has a transistor on / off ratio of 10 digits or more. In other words, as compared with a transistor using silicon for a semiconductor layer, the transistor 200 has superior characteristics as the on-state current, frequency characteristics, and the like, which are examples of transistor characteristics, become higher.
  • the wiring 1001 is electrically connected to the source of the transistor 300
  • the wiring 1002 is electrically connected to the drain of the transistor 300
  • the wiring 1007 is electrically connected to the gate of the transistor 300.
  • the wiring 1003 is electrically connected to one of a source and a drain of the transistor 200
  • the wiring 1004 is electrically connected to a first gate (also referred to as a top gate) of the transistor 200
  • the wiring 1006 is connected to the transistor 200. It is electrically connected to a second gate (also referred to as a back gate).
  • the other of the source and the drain of the transistor 200 is electrically connected to one of the electrodes of the capacitor 100
  • the wiring 1005 is electrically connected to the other of the electrodes of the capacitor 100.
  • the semiconductor device illustrated in FIG. 12 has characteristics that the electric charge charged in one of the electrodes of the capacitor 100 can be held by switching of the transistor 200, whereby information can be written, held, and read.
  • the transistor 200 is an element provided with a back gate in addition to a source, a gate (top gate), and a drain. That is, since it is a four-terminal element, MRAM (Magnetic Resistant Random Access Memory), ReRAM (Resistive Random Access Memory), phase change memory (second memory memory, etc.) that uses MTJ (Magnetic Tunnel Junction) characteristics Compared to a terminal element, it has a feature that input / output independent control can be easily performed.
  • MRAM Magnetic Resistant Random Access Memory
  • ReRAM Resistive Random Access Memory
  • phase change memory second memory memory, etc.
  • MTJ Magnetic Tunnel Junction
  • MRAM, ReRAM, and phase change memory may undergo structural changes at the atomic level when information is rewritten.
  • the semiconductor device illustrated in FIGS. 12A and 12B has characteristics such that it is excellent in resistance to repeated rewriting and has little structural change because it operates by charging or discharging electrons using a transistor and a capacitor when information is rewritten.
  • the semiconductor device shown in FIG. 12 can be arranged in a matrix to form a memory cell array.
  • the transistor 300 can be used as a reading circuit or a driver circuit connected to the memory cell array.
  • the semiconductor device shown in FIG. 12 constitutes a memory cell array as described above.
  • an operating frequency of 200 MHz or more can be realized in a range where the drive voltage is 2.5 V and the evaluation environment temperature is ⁇ 40 ° C. to 85 ° C.
  • the transistor 300 is provided over the substrate 311 and functions as a conductor 316 functioning as a gate electrode, an insulator 315 functioning as a gate insulator, a semiconductor region 313 including a part of the substrate 311, and a source region or a drain region. It has a low resistance region 314a and a low resistance region 314b.
  • the insulator 315 is disposed over the semiconductor region 313, and the conductor 316 is disposed over the insulator 315.
  • the transistors 300 formed in the same layer are electrically isolated by an insulator 312 that functions as an element isolation insulating layer.
  • an insulator similar to the insulator 326 described later can be used.
  • the transistor 300 may be either a p-channel type or an n-channel type.
  • the substrate 311 includes a semiconductor such as a silicon-based semiconductor in a region where a channel of the semiconductor region 313 is formed, a region in the vicinity thereof, a low resistance region 314a which serves as a source region or a drain region, a low resistance region 314b, and the like. It is preferable that it contains single crystal silicon. Alternatively, a material containing Ge (germanium), SiGe (silicon germanium), GaAs (gallium arsenide), GaAlAs (gallium aluminum arsenide), or the like may be used. A structure using silicon in which effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing may be employed. Alternatively, the transistor 300 may be a HEMT (High Electron Mobility Transistor) by using GaAs, GaAlAs, or the like.
  • HEMT High Electron Mobility Transistor
  • the low-resistance region 314a and the low-resistance region 314b provide an n-type conductivity element such as arsenic or phosphorus, or a p-type conductivity property such as boron, in addition to the semiconductor material used for the semiconductor region 313. Containing elements.
  • the conductor 316 functioning as a gate electrode includes a semiconductor material such as silicon, a metal material, an alloy containing an element imparting n-type conductivity such as arsenic or phosphorus, or an element imparting p-type conductivity such as boron.
  • a conductive material such as a material or a metal oxide material can be used.
  • the threshold voltage can be adjusted by changing the material of the conductor. Specifically, it is preferable to use a material such as titanium nitride or tantalum nitride for the conductor. Further, in order to achieve both conductivity and embeddability, it is preferable to use a metal material such as tungsten or aluminum as a laminate for the conductor, and tungsten is particularly preferable from the viewpoint of heat resistance.
  • a semiconductor region 313 (a part of the substrate 311) where a channel is formed has a convex shape.
  • a conductor 316 is provided so as to cover a side surface and an upper surface of the semiconductor region 313 with an insulator 315 interposed therebetween.
  • Such a transistor 300 is also called a FIN-type transistor because it uses a convex portion of a semiconductor substrate.
  • an insulator functioning as a mask for forming the convex portion may be provided in contact with the upper portion of the convex portion.
  • the SOI substrate may be processed to form a semiconductor film having a convex shape.
  • transistor 300 illustrated in FIGS. 12A and 12B is an example and is not limited to the structure, and an appropriate transistor may be used depending on a circuit configuration or a driving method.
  • the semiconductor device includes a transistor 300 and a transistor 200 which are stacked.
  • the transistor 300 can be formed using a silicon-based semiconductor material
  • the transistor 200 can be formed using an oxide semiconductor.
  • the semiconductor device illustrated in FIG. 12 can be formed by mixing a silicon-based semiconductor material and an oxide semiconductor in different layers.
  • the semiconductor device illustrated in FIG. 12 can be manufactured by a process similar to that of a manufacturing apparatus used for a silicon-based semiconductor material, and can be highly integrated.
  • the capacitor 100 includes a conductor 110 disposed in openings formed in the insulator 114 and the insulator 140, an insulator 130 on the conductor 110 and the insulator 140, and a conductor 120 on the insulator 130. And having. Here, at least a part of the conductor 110, the insulator 130, and the conductor 120 is disposed in the opening formed in the insulator 114 and the insulator 140.
  • the conductor 110 functions as a lower electrode of the capacitor 100
  • the conductor 120 functions as an upper electrode of the capacitor 100
  • the insulator 130 functions as a dielectric of the capacitor 100.
  • the capacitor element 100 In the opening of the insulator 114 and the insulator 140, the capacitor element 100 has a configuration in which the upper electrode and the lower electrode face each other with a dielectric interposed therebetween, not only on the bottom surface but also on the side surface.
  • the capacity can be increased. Therefore, the capacitance of the capacitor 100 can be increased as the depth of the opening is increased.
  • the semiconductor device can be miniaturized or highly integrated.
  • the insulator 114 is disposed on the insulator 160.
  • the insulator 150 is disposed on the conductor 120 and the insulator 130.
  • an insulator that can be used for the insulator 280 may be used.
  • the insulator 140 is disposed on the insulator 114.
  • the insulator 140 preferably functions as an etching stopper when the opening of the insulator 114 is formed, and an insulator that can be used for the insulator 214 may be used.
  • the shape of the openings formed in the insulator 114 and the insulator 140 when viewed from the top may be a quadrilateral, a polygon other than a quadrangle, or a shape in which corners are curved in the polygon. Alternatively, a circular shape including an ellipse may be used.
  • the conductor 110 is disposed in contact with the opening formed in the insulator 140 and the insulator 114. It is preferable that the upper surface of the conductor 110 substantially coincides with the upper surface of the insulator 140.
  • the conductor 152 provided on the insulator 160 is in contact with the lower surface of the conductor 110.
  • the conductor 110 is preferably formed by an ALD method, a CVD method, or the like. For example, a conductor that can be used for the conductor 205 may be used.
  • the insulator 130 is disposed so as to cover the conductor 110 and the insulator 140.
  • the insulator 130 is preferably formed using an ALD method, a CVD method, or the like.
  • the insulator 130 is formed of, for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, zirconium oxide, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, hafnium oxide, hafnium oxynitride, hafnium nitride oxide, or nitride Hafnium or the like may be used, and it can be provided as a stacked layer or a single layer.
  • an insulating film in which zirconium oxide, aluminum oxide, and zirconium oxide are stacked in this order can be used.
  • the insulator 130 is preferably made of a material having a high dielectric strength such as silicon oxynitride or a high dielectric constant (high-k) material.
  • a material having a high dielectric strength such as silicon oxynitride or a high dielectric constant (high-k) material.
  • high-k high dielectric constant
  • a stacked structure of a material having a high dielectric strength and a high dielectric constant (high-k) material may be used.
  • an insulator of a high dielectric constant (high-k) material (a material having a high relative dielectric constant), gallium oxide, hafnium oxide, zirconium oxide, an oxide including aluminum and hafnium, an oxynitride including aluminum and hafnium And oxides having silicon and hafnium, oxynitrides having silicon and hafnium, nitrides having silicon and hafnium, and the like.
  • materials with high dielectric strength include silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, and voids.
  • examples include silicon oxide and resin.
  • ALD ALD
  • SiO x PEALD method
  • SiN x ALD
  • An insulating film formed can be used.
  • the conductor 120 is disposed so as to fill the openings formed in the insulator 140 and the insulator 114. In addition, the conductor 120 is electrically connected to the wiring 1005 through the conductor 112 and the conductor 153.
  • the conductor 120 is preferably formed using an ALD method, a CVD method, or the like. For example, a conductor that can be used for the conductor 205 may be used.
  • the transistor 200 since the transistor 200 has a structure using an oxide semiconductor, the transistor 200 has excellent compatibility with the capacitor 100. Specifically, since the transistor 200 including an oxide semiconductor has low off-state current, stored data can be held for a long time by being used in combination with the capacitor 100.
  • a wiring layer provided with an interlayer film, a wiring, a plug, and the like may be provided. Further, a plurality of wiring layers can be provided depending on the design.
  • the conductor functioning as a plug or a wiring may be given the same symbol by collecting a plurality of structures.
  • the wiring and the plug electrically connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • an insulator 320, an insulator 322, an insulator 324, and an insulator 326 are sequentially stacked as an interlayer film.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 are embedded with a conductor 328 that is electrically connected to the conductor 153 functioning as a terminal, the conductor 330, and the like. Note that the conductor 328 and the conductor 330 function as a plug or a wiring.
  • the insulator that functions as an interlayer film may function as a planarizing film that covers the concave and convex shapes below the insulator.
  • the upper surface of the insulator 322 may be planarized by a planarization process using a chemical mechanical polishing (CMP) method or the like to improve planarity.
  • CMP chemical mechanical polishing
  • a wiring layer may be provided over the insulator 326 and the conductor 330.
  • an insulator 350, an insulator 352, and an insulator 354 are sequentially stacked.
  • the insulator 350, the insulator 352, and the insulator 354 are each provided with a conductor 356.
  • the conductor 356 functions as a plug or a wiring.
  • An insulator 210, an insulator 212, an insulator 214, and an insulator 216 are sequentially stacked over the insulator 354 and the conductor 356.
  • the insulator 210, the insulator 212, the insulator 214, and the insulator 216 are embedded with a conductor 218, a conductor (conductor 205) included in the transistor 200, and the like. Note that the conductor 218 functions as a plug or a wiring electrically connected to the transistor 300.
  • the insulator 114, the insulator 140, the insulator 130, the insulator 150, and the insulator 154 are embedded with the conductor 112 and the conductors (the conductor 120 and the conductor 110) included in the capacitor 100. It is. Note that the conductor 112 functions as a plug or a wiring that electrically connects the capacitor 100, the transistor 200, or the transistor 300 and the conductor 153 that functions as a terminal.
  • a conductor 153 is provided over the insulator 154, and the conductor 153 is covered with the insulator 156.
  • the conductor 153 is in contact with the upper surface of the conductor 112 and functions as a terminal of the capacitor 100, the transistor 200, or the transistor 300.
  • an insulator that can be used as an interlayer film an insulating oxide, nitride, oxynitride, nitride oxide, metal oxide, metal oxynitride, metal nitride oxide, and the like can be given.
  • an insulator functioning as an interlayer film can reduce parasitic capacitance generated between wirings by using a material having a low relative dielectric constant. Therefore, the material may be selected according to the function of the insulator.
  • the insulator 320, the insulator 322, the insulator 326, the insulator 352, the insulator 354, the insulator 212, the insulator 114, the insulator 150, the insulator 156, and the like have an insulator with a low relative dielectric constant.
  • the insulator includes silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, and silicon oxide having a hole It is preferable to have a resin or the like.
  • the insulator includes silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, or silicon oxide having a hole And a laminated structure of resin. Since silicon oxide and silicon oxynitride are thermally stable, a laminated structure having a low thermal stability and a low relative dielectric constant can be obtained by combining with silicon.
  • the resin include polyester, polyolefin, polyamide (such as nylon and aramid), polyimide, polycarbonate, and acrylic.
  • the resistivity of the insulator provided above or below the conductor 152 or the conductor 153 has a resistivity of 1.0 ⁇ 10 12 ⁇ cm or more and 1.0 ⁇ 10 15 ⁇ cm or less, preferably 5.0 ⁇ 10 12 ⁇ cm or more.
  • 0.0 ⁇ 10 14 ⁇ cm or less more preferably 1.0 ⁇ 10 13 ⁇ cm or more and 5.0 ⁇ 10 13 ⁇ cm or less.
  • the insulator maintains the insulating property, and the transistor 200, the transistor 300, the capacitor element 100, In addition, the charge accumulated between the wirings of the conductor 152 and the like can be dispersed, so that the characteristic failure and electrostatic breakdown of the transistor and the semiconductor device including the transistor due to the charge can be suppressed.
  • silicon nitride or silicon nitride oxide can be used as such an insulator.
  • the resistivity of the insulator 160 or the insulator 154 may be set in the above range.
  • a transistor including an oxide semiconductor can be stabilized in electrical characteristics of the transistor by being surrounded by an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen. Therefore, an insulator having a function of suppressing the transmission of impurities such as hydrogen and oxygen can be used for the insulator 324, the insulator 350, the insulator 210, and the like.
  • Examples of the insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, and zirconium.
  • An insulator containing lanthanum, neodymium, hafnium, or tantalum may be used as a single layer or a stacked layer.
  • an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen
  • a metal oxide such as tantalum oxide, silicon nitride oxide, silicon nitride, or the like can be used.
  • Conductors that can be used for wiring and plugs include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, and indium.
  • a material containing one or more metal elements selected from ruthenium and the like can be used.
  • a semiconductor with high electrical conductivity typified by polycrystalline silicon containing an impurity element such as phosphorus, or silicide such as nickel silicide may be used.
  • a metal material, an alloy material, or a metal nitride material formed using the above materials a conductive material such as a metal oxide material can be used as a single layer or a stacked layer. It is preferable to use a high melting point material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is preferable to use tungsten. Alternatively, it is preferably formed using a low-resistance conductive material such as aluminum or copper. Wiring resistance can be lowered by using a low-resistance conductive material.
  • an insulator having an excess oxygen region may be provided in the vicinity of the oxide semiconductor.
  • an insulator having a barrier property is preferably provided between the insulator having the excess oxygen region and the conductor provided in the insulator having the excess oxygen region.
  • an insulator 241 may be provided between the insulator 280 having excess oxygen and the conductor 240.
  • the conductor 240 and the transistor 200 can be sealed with an insulator having a barrier property.
  • the insulator 241 it is possible to suppress excess oxygen included in the insulator 280 from being absorbed by the conductor 240. Further, with the insulator 241, diffusion of hydrogen as an impurity to the transistor 200 through the conductor 240 can be suppressed.
  • the conductor 240 has a function as a plug or a wiring electrically connected to the transistor 200 or the transistor 300.
  • a semiconductor device including a transistor including an oxide semiconductor can be miniaturized or highly integrated.
  • variation in electrical characteristics can be suppressed and reliability can be improved.
  • a transistor including an oxide semiconductor with high on-state current can be provided.
  • a transistor including an oxide semiconductor with low off-state current can be provided.
  • a semiconductor device with reduced power consumption can be provided.
  • FIG. 12 illustrates an example in which the conductor electrically connected to the wiring 1003 is in contact with at least part of the upper surface of the conductor functioning as one of the source and the drain of the transistor 200;
  • the semiconductor device shown is not limited to this.
  • a conductor functioning as a wiring is provided below the transistor 200, and a conductor functioning as one of a source and a drain of the transistor 200 includes an insulator 222, an insulator 224, an oxide 230 a
  • a structure in which at least part of the upper surface of the conductor that is electrically connected to the wiring 1003 is in contact with each other through an opening formed in the oxide 230b may be employed.
  • the insulator 360 is disposed over the insulator 354, the insulator 362 is disposed over the insulator 360, the insulator 364 is disposed over the insulator 362, and the insulator over the insulator 364. 210 is arranged.
  • the insulator 360 may be an insulator that can be used for the insulator 350 or the like.
  • the insulator 362 and the insulator 364 may be an insulator that can be used for the insulator 352 or the like.
  • an opening is formed in the insulator 362 or the insulator 364, and the conductor 366 is disposed in the opening.
  • the conductor 366 functions as a plug or a wiring.
  • the conductor 366 is electrically connected to a conductor functioning as one of a source and a drain of the transistor 200.
  • the conductor 366 also functions as a wiring connected to one of the source and the drain of the transistor 200.
  • a conductor that can be used for the conductor 356 or the like may be used.
  • the capacitor element 100 when the capacitor element 100 and the transistor 200 are viewed from above, the capacitor element 100 can have a larger area overlapping with the transistor 200, and the capacitance can be further increased.
  • the capacitor 100 may be provided above the transistor 300, and the transistor 200 may be provided above the capacitor 100 and the transistor 300. Note that it is preferable that at least part of the capacitor 100 or the transistor 300 overlap with the transistor 200. Accordingly, the area occupied by the capacitor 100, the transistor 200, and the transistor 300 in a top view can be reduced, so that the semiconductor device according to this embodiment can be miniaturized or highly integrated.
  • the capacitor element 100 described above may require high-temperature heat treatment exceeding 700 ° C. in the manufacturing process.
  • the oxide 230 may be affected by diffusion of impurities such as hydrogen or water, or oxygen, and the electrical characteristics of the transistor 200 may be deteriorated.
  • the transistor 200 is formed over the capacitor 100, so that the thermal history in the manufacturing process of the capacitor 100 does not affect the transistor 200.
  • deterioration of the electrical characteristics of the transistor 200 can be prevented, and a semiconductor device having stable electrical characteristics can be provided.
  • FIG. 12 illustrates an example in which the capacitor 100 is provided over the transistor 200
  • FIG. 14 illustrates an example in which the capacitor 100 is provided under the transistor 200.
  • the semiconductor device described in this embodiment It is not limited to.
  • the capacitor 100 a may be disposed over the transistor 200 a and the capacitor 100 b may be disposed under the transistor 200 b.
  • the wiring 1001 is electrically connected to the source of the transistor 300, and the wiring 1002 is electrically connected to the drain of the transistor 300.
  • the wiring 1003a is electrically connected to one of a source and a drain of the transistor 200a.
  • the other of the source and the drain of the transistor 200a is electrically connected to one of the electrodes of the capacitor 100a, and the wiring 1005a is electrically connected to the other of the electrodes of the capacitor 100a.
  • the wiring 1003b is electrically connected to one of a source and a drain of the transistor 200b.
  • the other of the source and the drain of the transistor 200b is electrically connected to one of the electrodes of the capacitor 100b, and the wiring 1005b is electrically connected to the other of the electrodes of the capacitor 100b.
  • FIG. 15 shows the transistor 200a and the capacitor 100a, and the transistor 200b and the capacitor 100b included in memory cells adjacent to each other.
  • the transistors 200a and 200b have structures similar to those of the transistors 200 and 200A, respectively.
  • the capacitive element 100 a and the capacitive element 100 b have the same configuration as the capacitive element 100. That is, the capacitor 100a includes the conductor 110a, the insulator 130a, and the conductor 120a, and the capacitor 100b includes the conductor 110b, the insulator 130b, and the conductor 120b.
  • the conductor 110a and the conductor 110b have a structure similar to that of the conductor 110.
  • the insulator 130a and the insulator 130b have a structure similar to that of the insulator 130.
  • the conductor 120a and the conductor 120b have a structure similar to that of the conductor 120.
  • the capacitor 100a preferably overlaps with the transistor 200a and the transistor 200b.
  • the capacitor 100a preferably overlaps with the channel formation region of the transistor 200a and the channel formation region of the transistor 200b.
  • the capacitor 100b preferably overlaps with the transistors 200a and 200b.
  • the capacitor 100b preferably overlaps with the channel formation region of the transistor 200a and the channel formation region of the transistor 200b.
  • the semiconductor device according to this embodiment can be miniaturized or highly integrated.
  • a plurality of openings for providing the capacitor element 100a and the capacitor element 100b may be provided.
  • the conductor 110a may be provided separately at each opening.
  • the conductor 110b may be provided separately at each opening.
  • the capacitive element 100a and the capacitive element 100b can be formed on the side surface of each opening. Therefore, the capacitance element 100a and the capacitance element 100b illustrated in FIG. 16 can have a larger capacitance with the same occupation area as the capacitance element 100a and the capacitance element 100b illustrated in FIG.
  • FIG. 17 illustrates an example of a semiconductor device (memory device) using a semiconductor device that is one embodiment of the present invention.
  • the semiconductor device illustrated in FIG. 17 includes the transistor 200, the transistor 300, and the capacitor 100, similarly to the semiconductor device illustrated in FIG. Note that the semiconductor device illustrated in FIG. 17 is different from the semiconductor device illustrated in FIG. 12 in that the capacitor 100 is a planar type and the transistor 200 and the transistor 300 are electrically connected.
  • the transistor 200 is provided above the transistor 300, and the capacitor 100 is provided above the transistor 300 and the transistor 200. It is preferable that at least part of the capacitor 100 or the transistor 300 overlap with the transistor 200. Accordingly, the area occupied by the capacitor 100, the transistor 200, and the transistor 300 in a top view can be reduced, so that the semiconductor device according to this embodiment can be miniaturized or highly integrated.
  • the transistor 200 and the transistor 300 described above can be used as the transistor 200 and the transistor 300. Therefore, the above description can be referred to for the transistor 200, the transistor 300, and a layer including them.
  • the wiring 2001 is electrically connected to the source of the transistor 300, and the wiring 2002 is electrically connected to the drain of the transistor 300.
  • the wiring 2003 is electrically connected to one of a source and a drain of the transistor 200
  • the wiring 2004 is electrically connected to the first gate of the transistor 200
  • the wiring 2006 is electrically connected to the second gate of the transistor 200. It is connected to the.
  • the gate of the transistor 300 and the other of the source and the drain of the transistor 200 are electrically connected to one of the electrodes of the capacitor 100
  • the wiring 2005 is electrically connected to the other of the electrodes of the capacitor 100.
  • a node to which the gate of the transistor 300, the other of the source and the drain of the transistor 200, and one of the electrodes of the capacitor 100 are connected may be referred to as a node FG.
  • the semiconductor device illustrated in FIG. 17 has a characteristic that the potential of the gate (node FG) of the transistor 300 can be held by switching of the transistor 200, so that information can be written, held, and read.
  • the semiconductor device shown in FIG. 17 can be arranged in a matrix to constitute a memory cell array.
  • the layer including the transistor 300 has a structure similar to that of the semiconductor device illustrated in FIG. 12, the above description can be referred to for a structure below the insulator 354.
  • the insulator 210, the insulator 212, the insulator 214, and the insulator 216 are disposed over the insulator 354.
  • the insulator 210 may be an insulator having a function of suppressing transmission of impurities such as hydrogen and oxygen.
  • a conductor 218 is embedded in the insulator 210, the insulator 212, the insulator 214, and the insulator 216.
  • the conductor 218 functions as a plug or a wiring electrically connected to the capacitor 100, the transistor 200, or the transistor 300.
  • the conductor 218 is electrically connected to the conductor 316 that functions as the gate electrode of the transistor 300.
  • the conductor 240 functions as a plug or a wiring that is electrically connected to the transistor 200 or the transistor 300.
  • the conductor 240 is obtained by electrically connecting the conductor 242b functioning as the other of the source and the drain of the transistor 200 and the conductor 110 functioning as one of the electrodes of the capacitor 100 through the conductor 240. Yes.
  • the capacitor 100 includes a conductor 110 that functions as a first electrode, a conductor 120 that functions as a second electrode, and an insulator 130 that functions as a dielectric. Note that as the conductor 110, the conductor 120, and the insulator 130, those described in the above memory device 1 can be used.
  • a conductor 153 and a conductor 110 are provided in contact with the upper surface of the conductor 240.
  • the conductor 153 is in contact with the upper surface of the conductor 240 and functions as a terminal of the transistor 200 or the transistor 300.
  • the conductor 153 and the conductor 110 are covered with the insulator 130, and the conductor 120 is disposed so as to overlap the conductor 110 with the insulator 130 interposed therebetween. Further, an insulator 114 is disposed over the conductor 120 and the insulator 130.
  • FIG. 17 an example in which a planar capacitor is used as the capacitor 100 is described; however, the semiconductor device described in this embodiment is not limited thereto.
  • a cylinder-type capacitive element 100 as shown in FIG. 12 may be used as the capacitive element 100.
  • FIG. 12 For details of the capacitor 100, the description of FIG. 12 can be referred to.
  • a structure in which the conductor 152 is disposed over the conductor 240 and the conductor 112 is disposed over the conductor 152 is preferable. With such a configuration, the electrical connection between the conductor 240 and the conductor 112 can be further ensured.
  • the insulator 154 on the insulator 150.
  • an insulator that can be used for the insulator 160 may be used.
  • a conductor 153 is provided in contact with the upper surface of the conductor 112.
  • the conductor 153 is in contact with the upper surface of the conductor 112 and functions as a terminal of the capacitor 100, the transistor 200, or the transistor 300.
  • an insulator 156 is provided over the conductor 153 and the insulator 154.
  • FIG. 18 illustrates an example in which the gate of the transistor 300 is electrically connected to the other of the source and the drain of the transistor 200 through one of the electrodes of the capacitor 100.
  • the semiconductor device shown is not limited to this.
  • the gate of the transistor 300 may be electrically connected to one of the electrodes of the capacitor 100 through the other of the source and the drain of the transistor 200. Accordingly, the area occupied by the capacitor 100, the transistor 200, and the transistor 300 in a top view can be reduced, so that the semiconductor device according to this embodiment can be miniaturized or highly integrated.
  • an OS memory device is a storage device that includes at least a capacitor and an OS transistor that controls charging and discharging of the capacitor. Since the off-state current of the OS transistor is extremely small, the OS memory device has excellent retention characteristics and can function as a nonvolatile memory.
  • FIG. 20A illustrates an example of a structure of the OS memory device.
  • the memory device 1400 includes a peripheral circuit 1411 and a memory cell array 1470.
  • the peripheral circuit 1411 includes a row circuit 1420, a column circuit 1430, an output circuit 1440, and a control logic circuit 1460.
  • the column circuit 1430 includes, for example, a column decoder, a precharge circuit, a sense amplifier, a write circuit, and the like.
  • the precharge circuit has a function of precharging the wiring.
  • the sense amplifier has a function of amplifying a data signal read from the memory cell.
  • the wiring is a wiring connected to a memory cell included in the memory cell array 1470, which will be described in detail later.
  • the amplified data signal is output to the outside of the storage device 1400 through the output circuit 1440 as the data signal RDATA.
  • the row circuit 1420 includes, for example, a row decoder, a word line driver circuit, and the like, and can select a row to be accessed.
  • the storage device 1400 is supplied with a low power supply voltage (VSS), a high power supply voltage (VDD) for the peripheral circuit 1411, and a high power supply voltage (VIL) for the memory cell array 1470 as power supply voltages from the outside.
  • control signals CE, WE, RE
  • an address signal ADDR and a data signal WDATA are input to the storage device 1400 from the outside.
  • the address signal ADDR is input to the row decoder and the column decoder, and the data signal WDATA is input to the write circuit.
  • the control logic circuit 1460 processes external input signals (CE, WE, RE) to generate control signals for the row decoder and the column decoder.
  • the input signal CE is a chip enable signal
  • the input signal WE is a write enable signal
  • the input signal RE is a read enable signal.
  • the signal processed by the control logic circuit 1460 is not limited to this, and other control signals may be input as necessary.
  • the memory cell array 1470 includes a plurality of memory cells MC and a plurality of wirings arranged in a matrix. Note that the number of wirings connecting the memory cell array 1470 and the row circuit 1420 is determined by the configuration of the memory cells MC, the number of memory cells MC included in one column, and the like. The number of wirings connecting the memory cell array 1470 and the column circuit 1430 is determined by the configuration of the memory cells MC, the number of memory cells MC in one row, and the like.
  • FIG. 20A illustrates an example in which the peripheral circuit 1411 and the memory cell array 1470 are formed on the same plane, this embodiment is not limited thereto.
  • the memory cell array 1470 may be provided over part of the peripheral circuit 1411.
  • a sense amplifier may be provided so as to overlap below the memory cell array 1470.
  • 21A to 21H illustrate a configuration example of a memory cell that can be applied to the memory cell MC described above.
  • [DOSRAM] 21A to 21C show circuit configuration examples of DRAM memory cells.
  • a DRAM using a memory cell of 1 OS transistor 1 capacitor element type may be referred to as DOSRAM (registered trademark) (Dynamic Oxide Semiconductor Random Access Memory).
  • DOSRAM registered trademark
  • a memory cell 1471 illustrated in FIG. 21A includes a transistor M1 and a capacitor CA. Note that the transistor M1 includes a gate (sometimes referred to as a top gate) and a back gate.
  • the first terminal of the transistor M1 is connected to the first terminal of the capacitor CA, the second terminal of the transistor M1 is connected to the wiring BIL, the gate of the transistor M1 is connected to the wiring WOL, and the back gate of the transistor M1 Is connected to the wiring BGL.
  • a second terminal of the capacitor element CA is connected to the wiring CAL.
  • the wiring BIL functions as a bit line
  • the wiring WOL functions as a word line.
  • the wiring CAL functions as a wiring for applying a predetermined potential to the second terminal of the capacitor CA.
  • a low level potential is preferably applied to the wiring CAL at the time of writing and reading of data.
  • the wiring BGL functions as a wiring for applying a potential to the back gate of the transistor M1. By applying an arbitrary potential to the wiring BGL, the threshold voltage of the transistor M1 can be increased or decreased.
  • the memory cell 1471 shown in FIG. 21A corresponds to the memory device shown in FIG. That is, the transistor M1 corresponds to the transistor 200, the capacitor CA corresponds to the capacitor 100, the wiring BIL corresponds to the wiring 1003, the wiring WOL corresponds to the wiring 1004, the wiring BGL corresponds to the wiring 1006, and the wiring CAL corresponds to the wiring 1005.
  • the transistor 300 illustrated in FIG. 12 corresponds to the transistor provided in the peripheral circuit 1411 of the memory device 1400 illustrated in FIG.
  • the memory cell MC is not limited to the memory cell 1471, and the circuit configuration can be changed.
  • the memory cell MC may have a structure in which the back gate of the transistor M1 is connected to the wiring WOL instead of the wiring BGL as in the memory cell 1472 illustrated in FIG.
  • the memory cell MC may be a single-gate transistor, that is, a memory cell including a transistor M1 having no back gate, like the memory cell 1473 illustrated in FIG.
  • the transistor 200 can be used as the transistor M1
  • the capacitor 100 can be used as the capacitor CA.
  • an OS transistor as the transistor M1
  • the leakage current of the transistor M1 can be extremely reduced. That is, since the written data can be held for a long time by the transistor M1, the frequency of refreshing the memory cells can be reduced. Alternatively, the refresh operation of the memory cell can be made unnecessary.
  • leakage current is extremely small, multi-value data or analog data can be held in the memory cell 1471, the memory cell 1472, and the memory cell 1473.
  • the bit line can be shortened. As a result, the bit line capacitance is reduced, and the storage capacity of the memory cell can be reduced.
  • FIGS. 21D to 21G show circuit configuration examples of a gain cell type memory cell having two transistors and one capacitor.
  • a memory cell 1474 illustrated in FIG. 21D includes a transistor M2, a transistor M3, and a capacitor CB.
  • the transistor M2 includes a top gate (sometimes simply referred to as a gate) and a back gate.
  • NOSRAM registered trademark
  • Nonvolatile Oxide Semiconductor RAM Nonvolatile Oxide Semiconductor RAM
  • the first terminal of the transistor M2 is connected to the first terminal of the capacitor CB, the second terminal of the transistor M2 is connected to the wiring WBL, the gate of the transistor M2 is connected to the wiring WOL, and the back gate of the transistor M2 Is connected to the wiring BGL.
  • a second terminal of the capacitor CB is connected to the wiring CAL.
  • the first terminal of the transistor M3 is connected to the wiring RBL, the second terminal of the transistor M3 is connected to the wiring SL, and the gate of the transistor M3 is connected to the first terminal of the capacitor CB.
  • the wiring WBL functions as a write bit line
  • the wiring RBL functions as a read bit line
  • the wiring WOL functions as a word line.
  • the wiring CAL functions as a wiring for applying a predetermined potential to the second terminal of the capacitor CB. It is preferable to apply a low-level potential to the wiring CAL during data writing, during data holding, and during data reading.
  • the wiring BGL functions as a wiring for applying a potential to the back gate of the transistor M2. By applying an arbitrary potential to the wiring BGL, the threshold voltage of the transistor M2 can be increased or decreased.
  • the memory cell 1474 illustrated in FIG. 21D corresponds to the memory device illustrated in FIG. That is, the transistor M2 is the transistor 200, the capacitor CB is the capacitor 100, the transistor M3 is the transistor 300, the wiring WBL is the wiring 2003, the wiring WOL is the wiring 2004, the wiring BGL is the wiring 2006, and the wiring CAL is the wiring CAL.
  • the wiring RBL corresponds to the wiring 2002, and the wiring SL corresponds to the wiring 2001.
  • the memory cell MC is not limited to the memory cell 1474, and the configuration of the circuit can be changed as appropriate.
  • the memory cell MC may have a structure in which the back gate of the transistor M2 is connected to the wiring WOL instead of the wiring BGL as in the memory cell 1475 illustrated in FIG.
  • the memory cell MC may be a memory cell including a single-gate transistor, that is, a transistor M2 having no back gate, like the memory cell 1476 illustrated in FIG.
  • the memory cell MC may have a structure in which the wiring WBL and the wiring RBL are combined into one wiring BIL as in the memory cell 1477 illustrated in FIG.
  • the transistor 200 can be used as the transistor M2
  • the transistor 300 can be used as the transistor M3
  • the capacitor 100 can be used as the capacitor CB.
  • an OS transistor as the transistor M2
  • the leakage current of the transistor M2 can be extremely reduced.
  • the written data can be held for a long time by the transistor M2, so that the frequency of refreshing the memory cell can be reduced.
  • the refresh operation of the memory cell can be made unnecessary.
  • the leakage current is very small, multi-value data or analog data can be held in the memory cell 1474. The same applies to the memory cells 1475 to 1477.
  • the transistor M3 may be a transistor having silicon in a channel formation region (hereinafter sometimes referred to as a Si transistor).
  • the conductivity type of the Si transistor may be an n-channel type or a p-channel type.
  • the Si transistor may have higher field effect mobility than the OS transistor. Therefore, a Si transistor may be used as the transistor M3 functioning as a reading transistor. Further, by using a Si transistor as the transistor M3, the transistor M2 can be provided over the transistor M3, so that the area occupied by the memory cells can be reduced and the storage device can be highly integrated.
  • the transistor M3 may be an OS transistor.
  • OS transistors are used as the transistors M2 and M3, the memory cell array 1470 can be configured using only n-type transistors.
  • FIG. 21H shows an example of a gain cell type memory cell having three transistors and one capacitor.
  • a memory cell 1478 illustrated in FIG. 21H includes the transistors M4 to M6 and the capacitor CC.
  • the capacitor element CC is provided as appropriate.
  • the memory cell 1478 is electrically connected to the wiring BIL, the wiring RWL, the wiring WWL, the wiring BGL, and the wiring GNDL.
  • the wiring GNDL is a wiring that applies a low level potential. Note that the memory cell 1478 may be electrically connected to the wiring RBL and the wiring WBL instead of the wiring BIL.
  • the transistor M4 is an OS transistor having a back gate, and the back gate is electrically connected to the wiring BGL. Note that the back gate and the gate of the transistor M4 may be electrically connected to each other. Alternatively, the transistor M4 may not have a back gate.
  • the transistors M5 and M6 may be n-channel Si transistors or p-channel Si transistors, respectively.
  • the transistors M4 to M6 may be OS transistors.
  • the memory cell array 1470 can be configured using only n-type transistors.
  • the transistor 200 can be used as the transistor M4, the transistor 300 can be used as the transistor M5 and the transistor M6, and the capacitor 100 can be used as the capacitor CC.
  • the leakage current of the transistor M4 can be extremely reduced.
  • peripheral circuit 1411 the memory cell array 1470, and the like described in this embodiment are not limited to the above.
  • the arrangement or function of these circuits, wirings connected to the circuits, circuit elements, and the like may be changed, deleted, or added as necessary.
  • FIGS. 4 an example of a chip 1200 on which the semiconductor device of the present invention is mounted is shown with reference to FIGS.
  • a plurality of circuits (systems) are mounted on the chip 1200.
  • SoC system on chip
  • a chip 1200 includes a CPU 1211, a GPU 1212, one or more analog arithmetic units 1213, one or more memory controllers 1214, one or more interfaces 1215, one or more network circuits 1216, and the like.
  • the chip 1200 is provided with bumps (not shown), and is connected to a first surface of a printed circuit board (PCB) 1201 as shown in FIG.
  • a plurality of bumps 1202 are provided on the back surface of the first surface of the PCB 1201 and connected to the motherboard 1203.
  • the motherboard 1203 may be provided with storage devices such as a DRAM 1221 and a flash memory 1222.
  • storage devices such as a DRAM 1221 and a flash memory 1222.
  • the DOSRAM described in the above embodiment can be used as the DRAM 1221.
  • the NOSRAM described in the above embodiment can be used for the flash memory 1222.
  • the CPU 1211 preferably has a plurality of CPU cores.
  • the GPU 1212 preferably has a plurality of GPU cores. Further, each of the CPU 1211 and the GPU 1212 may have a memory for temporarily storing data. Alternatively, a memory common to the CPU 1211 and the GPU 1212 may be provided in the chip 1200. As the memory, the above-described NOSRAM or DOSRAM can be used.
  • the GPU 1212 is suitable for parallel calculation of a large number of data, and can be used for image processing and product-sum operation. By providing the GPU 1212 with an image processing circuit using the oxide semiconductor of the present invention or a product-sum operation circuit, image processing and product-sum operation can be executed with low power consumption.
  • the wiring between the CPU 1211 and the GPU 1212 can be shortened, data transfer from the CPU 1211 to the GPU 1212, data transfer between the memories of the CPU 1211 and the GPU 1212, After the calculation in the GPU 1212, the calculation result can be transferred from the GPU 1212 to the CPU 1211 at high speed.
  • the analog operation unit 1213 has one or both of an A / D (analog / digital) conversion circuit and a D / A (digital / analog) conversion circuit. Further, the product-sum operation circuit may be provided in the analog operation unit 1213.
  • the memory controller 1214 has a circuit that functions as a controller for the DRAM 1221 and a circuit that functions as an interface for the flash memory 1222.
  • the interface 1215 has an interface circuit with external devices such as a display device, a speaker, a microphone, a camera, and a controller.
  • the controller includes a mouse, a keyboard, a game controller, and the like.
  • USB Universal Serial Bus
  • HDMI registered trademark
  • High-Definition Multimedia Interface or the like can be used.
  • the network circuit 1216 has a circuit for a network such as a LAN (Local Area Network).
  • a network security circuit may be included.
  • the above circuit (system) can be formed on the chip 1200 by the same manufacturing process. Therefore, even if the number of circuits required for the chip 1200 increases, it is not necessary to increase the manufacturing process, and the chip 1200 can be manufactured at low cost.
  • the PCB 1201 provided with the chip 1200 having the GPU 1212, the DRAM 1221, and the motherboard 1203 provided with the flash memory 1222 can be referred to as a GPU module 1204.
  • the GPU module 1204 includes the chip 1200 using the SoC technology, the size of the GPU module 1204 can be reduced. In addition, since it is excellent in image processing, it is preferably used for portable electronic devices such as smartphones, tablet terminals, laptop PCs, and portable (carry-out) game machines.
  • a product-sum operation circuit using the GPU 1212 allows a deep neural network (DNN), a convolutional neural network (CNN), a recursive neural network (RNN), a self-encoder, a deep Boltzmann machine (DBM), a deep belief network ( DBN) or the like can be executed, so that the chip 1200 can be used as an AI chip or the GPU module 1204 can be used as an AI system module.
  • DNN deep neural network
  • CNN convolutional neural network
  • RNN recursive neural network
  • DBM deep Boltzmann machine
  • DBN deep belief network
  • the semiconductor device described in the above embodiment is, for example, a storage device of various electronic devices (for example, an information terminal, a computer, a smartphone, an electronic book terminal, a digital camera (including a video camera), a recording / playback device, a navigation system, and the like).
  • the computer includes a tablet computer, a notebook computer, a desktop computer, and a large computer such as a server system.
  • the semiconductor device described in any of the above embodiments is applied to various types of removable storage devices such as a memory card (for example, an SD card), a USB memory, and an SSD (solid state drive).
  • FIG. 23A to FIG. 23E schematically show some configuration examples of the removable storage device.
  • the semiconductor device described in any of the above embodiments is processed into a packaged memory chip and used for various storage devices and removable memories.
  • FIG. 23A is a schematic diagram of a USB memory.
  • the USB memory 1100 includes a housing 1101, a cap 1102, a USB connector 1103, and a substrate 1104.
  • the substrate 1104 is housed in the housing 1101.
  • a memory chip 1105 and a controller chip 1106 are attached to the substrate 1104.
  • the semiconductor device described in any of the above embodiments can be incorporated in the memory chip 1105 or the like.
  • FIG. 23B is a schematic diagram of the appearance of the SD card
  • FIG. 23C is a schematic diagram of the internal structure of the SD card.
  • the SD card 1110 includes a housing 1111, a connector 1112, and a substrate 1113.
  • the substrate 1113 is housed in the housing 1111.
  • a memory chip 1114 and a controller chip 1115 are attached to the substrate 1113.
  • a wireless chip having a wireless communication function may be provided on the substrate 1113.
  • data can be read from and written to the memory chip 1114 by wireless communication between the host device and the SD card 1110.
  • the semiconductor device described in any of the above embodiments can be incorporated in the memory chip 1114 or the like.
  • FIG. 23 (D) is a schematic diagram of the external appearance of the SSD
  • FIG. 23 (E) is a schematic diagram of the internal structure of the SSD.
  • the SSD 1150 includes a housing 1151, a connector 1152, and a substrate 1153.
  • the substrate 1153 is housed in the housing 1151.
  • a memory chip 1154, a memory chip 1155, and a controller chip 1156 are attached to the substrate 1153.
  • the memory chip 1155 is a work memory of the controller chip 1156.
  • a DOSRAM chip may be used.
  • the semiconductor device described in any of the above embodiments can be incorporated in the memory chip 1154 or the like.
  • the semiconductor device can be used for a processor such as a CPU or a GPU, or a chip.
  • 24A to 24H illustrate specific examples of electronic devices each including a processor such as a CPU or a GPU, or a chip according to one embodiment of the present invention.
  • the GPU or the chip according to one embodiment of the present invention can be mounted on various electronic devices.
  • electronic devices include relatively large screens such as monitors for television devices, desktop or notebook information terminals, digital signage (digital signage), large game machines such as pachinko machines, and the like.
  • electronic devices including digital cameras, digital cameras, digital video cameras, digital photo frames, electronic book readers, mobile phones, portable game machines, portable information terminals, sound reproduction devices, and the like.
  • artificial intelligence can be mounted on the electronic device.
  • the electronic device of one embodiment of the present invention may have an antenna. By receiving a signal with an antenna, video, information, and the like can be displayed on the display unit.
  • the antenna may be used for non-contact power transmission.
  • the electronic device of one embodiment of the present invention includes a sensor (force, displacement, position, velocity, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substance, sound, time, hardness, electric field, current, It may have a function of measuring voltage, power, radiation, flow rate, humidity, gradient, vibration, odor, or infrared).
  • the electronic device of one embodiment of the present invention can have various functions. For example, a function for displaying various information (still images, moving images, text images, etc.) on the display unit, a touch panel function, a function for displaying a calendar, date or time, a function for executing various software (programs), and wireless communication A function, a function of reading a program or data recorded on a recording medium, and the like can be provided. Examples of electronic devices are illustrated in FIGS.
  • FIG. 24A illustrates a mobile phone (smart phone) which is a kind of information terminal.
  • the information terminal 5100 includes a housing 5101 and a display portion 5102. As an input interface, a touch panel is provided in the display portion 5102 and buttons are provided in the housing 5101.
  • the information terminal 5100 can execute an application using artificial intelligence by applying the chip of one embodiment of the present invention.
  • an application using artificial intelligence for example, an application for recognizing a conversation and displaying the content of the conversation on the display unit 5102, a character or a figure input by the user on the touch panel provided in the display unit 5102, Examples include an application displayed on the display unit 5102 and an application for performing biometric authentication such as a fingerprint or a voiceprint.
  • FIG. 24B shows a notebook information terminal 5200.
  • the notebook information terminal 5200 includes an information terminal main body 5201, a display portion 5202, and a keyboard 5203.
  • the notebook information terminal 5200 can execute an application using artificial intelligence by applying the chip of one embodiment of the present invention, similarly to the information terminal 5100 described above.
  • Examples of the application using artificial intelligence include design support software, sentence correction software, menu automatic generation software, and the like. Further, by using the notebook information terminal 5200, new artificial intelligence can be developed.
  • a smartphone and a notebook information terminal are illustrated as examples of electronic devices in FIGS. 24A and 24B, respectively, but an information terminal other than the smartphone and the notebook information terminal is applied. be able to.
  • Examples of information terminals other than smartphones and notebook information terminals include PDAs (Personal Digital Assistants), desktop information terminals, and workstations.
  • FIG. 24C illustrates a portable game machine 5300 which is an example of a game machine.
  • a portable game machine 5300 includes a housing 5301, a housing 5302, a housing 5303, a display portion 5304, a connection portion 5305, operation keys 5306, and the like.
  • the housing 5302 and the housing 5303 can be detached from the housing 5301.
  • the connection portion 5305 provided in the housing 5301 to another housing (not shown)
  • the video output to the display portion 5304 can be output to another video equipment (not shown). it can.
  • the housing 5302 and the housing 5303 can each function as an operation unit. Thereby, a plurality of players can play a game simultaneously.
  • the chip described in any of the above embodiments can be incorporated in the housing 5301, the housing 5302, and a chip provided on a substrate of the housing 5303 or the like.
  • FIG. 24D illustrates a stationary game machine 5400 which is an example of a game machine.
  • a controller 5402 is connected to the stationary game machine 5400 wirelessly or by wire.
  • the portable game machine 5300 having artificial intelligence can be realized.
  • expressions such as the progress of a game, the behavior of a creature appearing in the game, and the phenomenon that occurs in the game are determined by the program of the game, but by applying artificial intelligence to the portable game machine 5300
  • Expressions that are not limited to game programs are possible. For example, it is possible to express that the content that the player asks, the progress of the game, the time, and the behavior of the person appearing on the game change.
  • a game player when a game that requires a plurality of players is played on the portable game machine 5300, a game player can be formed artificially by artificial intelligence. Therefore, even if one player is made a game player using artificial intelligence, Can play games.
  • 24C and 24D illustrate a portable game machine and a stationary game machine as examples of game machines, a game machine to which the GPU or the chip of one embodiment of the present invention is applied. It is not limited to. Examples of the game machine to which the GPU or the chip of one embodiment of the present invention is applied include an arcade game machine installed in an entertainment facility (game center, amusement park, etc.), a pitching machine for batting practice installed in a sports facility, and the like. Is mentioned.
  • the GPU or the chip of one embodiment of the present invention can be applied to a large computer.
  • FIG. 24E illustrates a supercomputer 5500, which is an example of a large computer.
  • FIG. 24F illustrates a rack-mount computer 5502 included in the supercomputer 5500.
  • the super computer 5500 includes a rack 5501 and a plurality of rack mount computers 5502.
  • a plurality of computers 5502 are stored in a rack 5501.
  • the computer 5502 is provided with a plurality of substrates 5504, and the GPU or the chip described in the above embodiment can be mounted on the substrates.
  • the supercomputer 5500 is a large computer mainly used for scientific and technical calculations. In science and technology calculations, it is necessary to process a large number of operations at high speed, so that power consumption is high and chip heat is large. By applying the GPU or the chip of one embodiment of the present invention to the supercomputer 5500, a supercomputer with low power consumption can be realized. In addition, since heat generation from the circuit can be reduced with low power consumption, the influence of the heat generation on the circuit itself, peripheral circuits, and modules can be reduced.
  • 24E and 24F illustrate a supercomputer as an example of a large computer, a large computer to which a GPU or a chip of one embodiment of the present invention is applied is not limited thereto.
  • Examples of a large computer to which the GPU or the chip of one embodiment of the present invention is applied include a computer (server) that provides a service, a large general-purpose computer (mainframe), and the like.
  • the GPU or the chip of one embodiment of the present invention can be applied to an automobile that is a moving body and the vicinity of a driver's seat of the automobile.
  • FIG. 24 (G) is a view showing the periphery of the windshield in the interior of an automobile which is an example of a moving object.
  • FIG. 24G illustrates a display panel 5704 attached to a pillar in addition to the display panel 5701, the display panel 5702, and the display panel 5703 attached to the dashboard.
  • Display panels 5701 to 5703 can provide various information by displaying speedometers, tachometers, travel distances, fuel gauges, gear states, air conditioner settings, and the like.
  • the display items, layout, and the like displayed on the display panel can be changed as appropriate according to the user's preference, and the design can be improved.
  • the display panels 5701 to 5703 can also be used as lighting devices.
  • a visual field (dead angle) blocked by the pillar can be complemented by projecting an image from an imaging device (not shown) provided in the automobile. That is, by displaying an image from an imaging device provided outside the automobile, the blind spot can be compensated for and safety can be improved. Also, by displaying a video that complements the invisible part, it is possible to confirm the safety more naturally and without a sense of incongruity.
  • the display panel 5704 can also be used as a lighting device.
  • the GPU or chip of one embodiment of the present invention can be applied as a component of artificial intelligence, for example, the chip can be used in an automatic driving system of an automobile. Moreover, the chip can be used in a system for performing road guidance, risk prediction, and the like.
  • the display panels 5701 to 5704 may be configured to display information such as road guidance and danger prediction.
  • the automobile is described as an example of the moving body, but the moving body is not limited to the automobile.
  • the moving object include a train, a monorail, a ship, and a flying object (helicopter, unmanned aerial vehicle (drone), airplane, rocket).
  • the chip of one embodiment of the present invention is applied to these moving objects.
  • a system using artificial intelligence can be provided.
  • FIG. 24H illustrates an electric refrigerator-freezer 5800 that is an example of an electrical appliance.
  • An electric refrigerator-freezer 5800 includes a housing 5801, a refrigerator compartment door 5802, a refrigerator compartment door 5803, and the like.
  • an electric refrigerator-freezer 5800 having artificial intelligence can be realized.
  • the electric refrigerator-freezer 5800 is stored in the electric refrigerator-freezer 5800, a function for automatically generating menus based on the ingredients stored in the electric refrigerator-freezer 5800, the expiration date of the ingredients, and the like. It can have a function of automatically adjusting the temperature to the food material.
  • an electric refrigerator-freezer has been described as an example of an electrical appliance
  • other electrical appliances include, for example, a vacuum cleaner, a microwave oven, a microwave oven, a rice cooker, a water heater, an IH cooker, a water server, an air conditioner including an air conditioner, Examples include washing machines, dryers, and audiovisual equipment.
  • the electronic device described in this embodiment the function of the electronic device, the application example of artificial intelligence, the effect, and the like can be combined with the description of other electronic devices as appropriate.
  • samples 1A to 3A having a structure similar to that of part of the transistor 200 illustrated in FIGS. 1A to 1C are manufactured, and cross-sectional observation with a cross-sectional STEM is performed. Elemental analysis was performed by EDX.
  • Sample 1A to Sample 3A differ in the cleaning step before forming oxide 230c. Specifically, in the sample 1A, the cleaning step was not performed. In Sample 2A, the cleaning step was performed using diluted hydrofluoric acid having a hydrogen fluoride concentration of 2 ppm. In Sample 3A, the cleaning step was performed using diluted ammonia water having an ammonia concentration of 0.29%.
  • Samples 1A to 3A have the same configuration. As shown in FIGS. 1A to 1C, Samples 1A to 3A include an oxide 230a disposed on the base film, an oxide 230b disposed on the oxide 230a, Conductors 242a and 242b spaced over oxide 230b, insulator 254 disposed over conductor 242a, conductor 242b, and insulator 224, and insulator 254
  • the insulator 280 disposed, the oxide 230c disposed on the oxide 230b, the insulator 250 disposed on the oxide 230c, and the conductor 260 (conductive) disposed on the insulator 250 Body 260a and conductor 260b), and insulator 274 disposed over insulator 280 and conductor 260.
  • tantalum nitride having a film thickness of 25 nm was used as the conductors 242a and 242b.
  • the insulator 254 was a stacked film of 5 nm thick aluminum oxide formed by a sputtering method and 3 nm thick aluminum oxide formed thereon by an ALD method.
  • silicon oxynitride formed by a PECVD method was used as the insulator 280.
  • the oxide 230c was a laminated film of a first layer and a second layer on the first layer.
  • the film forming pressure was 0.7 Pa
  • the film forming power was 500 W
  • the substrate temperature was 200 ° C.
  • the distance between the target and the substrate was 60 mm.
  • the pressure was 0.7 Pa
  • the deposition power was 500 W
  • the substrate temperature was 200 ° C.
  • the distance between the target and the substrate was 60 mm.
  • silicon oxynitride having a thickness of 6 nm was used as the insulator 250. Further, titanium nitride having a thickness of 5 nm was used as the conductor 260a. Further, tungsten was used as the conductor 260b.
  • the insulator 274 aluminum oxide having a thickness of 40 nm formed using an RF sputtering method was used.
  • an Al 2 O 3 target is used, an argon gas of 25 sccm and an oxygen gas of 25 sccm are used as the film formation gas, the film formation pressure is 0.4 Pa, the film formation power is 2500 W, and the substrate temperature is 250 ° C. And the distance between the target and the substrate was 60 mm.
  • silicon oxynitride formed by a PECVD method was used as the insulator 281.
  • Samples 1A to 3A having the above-described configuration were designed to have a channel length of 60 nm and a channel width of 60 nm. Samples 1A to 3A were heat treated in a nitrogen atmosphere at a temperature of 400 ° C. for 4 hours after fabrication.
  • FIG. 25 is a cross-sectional STEM image of the channel formation region of sample 1A and the vicinity thereof in the channel width direction. Note that the configuration shown in FIG. 25 is also observed in Sample 2A and Sample 3A.
  • the region A shown in FIG. 25 is the left end portion of the oxide 230b in contact with the oxide 230c and the vicinity thereof.
  • a region B illustrated in FIG. 25 is an upper surface end portion of the oxide 230b in contact with the oxide 230c and the vicinity thereof.
  • a region C illustrated in FIG. 25 is the right end portion of the oxide 230b in contact with the oxide 230c and the vicinity thereof.
  • FIG. 26 shows the result of calculating the concentration ratio of aluminum (Al) to gallium (Ga) in samples 1A to 3C in regions A to C.
  • the vertical axis in FIG. 26 is the concentration ratio of aluminum to gallium (unit is dimensionless).
  • the concentration ratio of aluminum to gallium was 0.11 or more in sample 1A, less than 0.1 in sample 2A, and less than 0.05 in sample 3A. Further, in any of the regions A to C, the concentration ratio of aluminum to gallium was the largest in the sample 1A, the second largest in the sample 2A, and the smallest in the sample 3A. Therefore, before the oxide 230c is formed, by performing a cleaning process using diluted hydrofluoric acid or diluted ammonia water, impurities at and near the interface between the oxide 230b and the oxide 230c can be removed. I understood.
  • FIG. 27A is an enlarged cross-sectional TEM image of the region B of the sample 1A
  • FIG. 27B is an enlarged cross-sectional TEM image of the region B of the sample 2A
  • FIG. 4 is an enlarged cross-sectional TEM image of a region B.
  • the crystallinity at the interface between the oxide 230b and the oxide 230c and in the vicinity thereof can be improved.

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Abstract

要約書 信頼性が良好な半導体装置を提供する。 第１の酸化物と、第２の酸化物と、第１の導電体と、第２の導電体と、第３の導電体と、第１の絶縁 体と、 第２の絶縁体と、 を有する半導体装置であって、 第１の導電体は第１の酸化物の上面に接して 設けられ、 第２の導電体は第１の酸化物の上面に接して設けられ、 第１の絶縁体は第１の導電体およ び第２の導電体上に配置され、 第２の酸化物は第１の酸化物の上面に接して設けられ、 第２の絶縁体 は第２の酸化物上に配置され、 第３の導電体は第２の絶縁体上に配置され、 第１の絶縁体は酸素の拡 散を抑制する機能を有し、 第１の酸化物は、 インジウムと、 元素Ｍ （Ｍは、 ガリウム、 イットリウム、 または錫）と、亜鉛と、を有し、第１の酸化物は第３の導電体と重なる第１の領域を有し、第１の領 域の、第２の酸化物と接する領域は、元素Ｍに対するアルミニウム（Ａｌ）の原子数比が０．１未満 である領域を有する。

Description

半導体装置、および半導体装置の作製方法
　本発明の一態様は、半導体装置、および半導体装置の作製方法に関する。または、本発明の一態様は、半導体ウエハ、モジュール、および電子機器に関する。
　なお、本明細書等において半導体装置とは、半導体特性を利用することで機能し得る装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。表示装置（液晶表示装置、発光表示装置など）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置、電子機器などは、半導体装置を有すると言える場合がある。
　なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
　トランジスタに適用可能な半導体薄膜として、シリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。酸化物半導体としては、例えば、酸化インジウム、酸化亜鉛などの一元系金属の酸化物のみでなく、多元系金属の酸化物も知られている。多元系金属の酸化物の中でも、特に、Ｉｎ−Ｇａ−Ｚｎ酸化物（以下、ＩＧＺＯとも呼ぶ。）に関する研究が盛んに行われている。
　ＩＧＺＯに関する研究により、酸化物半導体において、単結晶でも非晶質でもない、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）構造およびｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）構造が見出された（非特許文献１乃至非特許文献３参照。）。非特許文献１および非特許文献２では、ＣＡＡＣ構造を有する酸化物半導体を用いてトランジスタを作製する技術も開示されている。さらに、ＣＡＡＣ構造およびｎｃ構造よりも結晶性の低い酸化物半導体でさえも、微小な結晶を有することが、非特許文献４および非特許文献５に示されている。
　さらに、ＩＧＺＯを活性層として用いたトランジスタは極めて低いオフ電流を持ち（非特許文献６参照。）、その特性を利用したＬＳＩおよびディスプレイが報告されている（非特許文献７および非特許文献８参照。）。
Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"ＳＩＤ　Ｓｙｍｐｏｓｉｕｍ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１２，ｖｏｌｕｍｅ　４３，ｉｓｓｕｅ　１，ｐ．１８３−１８６ Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"Ｊａｐａｎｅｓｅ　Ｊｏｕｒｎａｌ　ｏｆ　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ"，２０１４，ｖｏｌｕｍｅ　５３，Ｎｕｍｂｅｒ　４Ｓ，ｐ．０４ＥＤ１８−１−０４ＥＤ１８−１０ Ｓ．Ｉｔｏ　ｅｔ　ａｌ．，"Ｔｈｅ　Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　ＡＭ−ＦＰＤ’１３　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１３，ｐ．１５１−１５４ Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"ＥＣＳ　Ｊｏｕｒｎａｌ　ｏｆ　Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｓｃｉｅｎｃｅ　ａｎｄ　Ｔｅｃｈｎｏｌｏｇｙ"，２０１４，ｖｏｌｕｍｅ　３，ｉｓｓｕｅ　９，ｐ．Ｑ３０１２−Ｑ３０２２ Ｓ．Ｙａｍａｚａｋｉ，"ＥＣＳ　Ｔｒａｎｓａｃｔｉｏｎｓ"，２０１４，ｖｏｌｕｍｅ　６４，ｉｓｓｕｅ　１０，ｐ．１５５−１６４ Ｋ．Ｋａｔｏ　ｅｔ　ａｌ．，"Ｊａｐａｎｅｓｅ　Ｊｏｕｒｎａｌ　ｏｆ　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ"，２０１２，ｖｏｌｕｍｅ　５１，ｐ．０２１２０１−１−０２１２０１−７ Ｓ．Ｍａｔｓｕｄａ　ｅｔ　ａｌ．，"２０１５　Ｓｙｍｐｏｓｉｕｍ　ｏｎ　ＶＬＳＩ　Ｔｅｃｈｎｏｌｏｇｙ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１５，ｐ．Ｔ２１６−Ｔ２１７ Ｓ．Ａｍａｎｏ　ｅｔ　ａｌ．，"ＳＩＤ　Ｓｙｍｐｏｓｉｕｍ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１０，ｖｏｌｕｍｅ　４１，ｉｓｓｕｅ　１，ｐ．６２６−６２９
　本発明の一態様は、信頼性が良好な半導体装置を提供することを課題の一つとする。また、本発明の一態様は、良好な電気特性を有する半導体装置を提供することを課題の一つとする。また、本発明の一態様は、オン電流が大きい半導体装置を提供することを課題の一つとする。また、本発明の一態様は、高い周波数特性を有する半導体装置を提供することを課題の一つとする。また、本発明の一態様は、微細化または高集積化が可能な半導体装置を提供することを課題の一つとする。また、本発明の一態様は、生産性の高い半導体装置を提供することを課題の一つとする。
　本発明の一態様は、長期間においてデータの保持が可能な半導体装置を提供することを課題の一つとする。本発明の一態様は、情報の書き込み速度が速い半導体装置を提供することを課題の一つとする。本発明の一態様は、設計自由度が高い半導体装置を提供することを課題の一つとする。本発明の一態様は、消費電力が低減された半導体装置を提供することを課題の一つとする。本発明の一態様は、新規な半導体装置を提供することを課題の一つとする。
　なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
　本発明の一態様は、第１の酸化物と、第２の酸化物と、第１の導電体と、第２の導電体と、第３の導電体と、第１の絶縁体と、第２の絶縁体と、を有する半導体装置であって、第１の導電体は、第１の酸化物の上面に接して設けられ、第２の導電体は、第１の酸化物の上面に接して設けられ、第１の絶縁体は、第１の導電体および第２の導電体上に配置され、第２の酸化物は、第１の酸化物の上面に接して設けられ、第２の絶縁体は、第２の酸化物上に配置され、第３の導電体は、第２の絶縁体上に配置され、第１の絶縁体は、酸素の拡散を抑制する機能を有し、第１の酸化物は、インジウムと、元素Ｍ（Ｍは、ガリウム、イットリウム、または錫）と、亜鉛と、を有し、第１の酸化物は、第３の導電体と重なる第１の領域を有し、第１の領域の、第２の酸化物と接する領域は、元素Ｍに対するアルミニウムの原子数比が０．１未満である領域を有する。
　また、本発明の他の一態様は、第１の酸化物と、第２の酸化物と、第１の導電体と、第２の導電体と、第３の導電体と、第１の絶縁体と、第２の絶縁体と、を有する半導体装置であって、第１の導電体は、第１の酸化物の上面に接して設けられ、第２の導電体は、第１の酸化物の上面に接して設けられ、第１の絶縁体は、第１の導電体および第２の導電体上に配置され、第２の酸化物は、第１の酸化物の上面に接して設けられ、第２の絶縁体は、第２の酸化物上に配置され、第３の導電体は、第２の絶縁体上に配置され、第１の絶縁体は、アルミニウムを有し、第１の酸化物は、インジウムと、元素Ｍ（Ｍは、ガリウム、イットリウム、または錫）と、亜鉛と、を有し、第１の酸化物は、第３の導電体と重なる第１の領域を有し、第１の領域の、第２の酸化物と接する領域は、元素Ｍに対するアルミニウムの原子数比が０．１未満である領域を有する。
　また、本発明の他の一態様は、第１の酸化物と、第２の酸化物と、第３の酸化物と、第１の導電体と、第２の導電体と、第３の導電体と、第４の導電体と、第１の絶縁体と、第２の絶縁体と、第３の絶縁体と、第４の絶縁体と、第５の絶縁体と、を有する半導体装置であって、第５の絶縁体は、第４の導電体上に配置され、第３の絶縁体は、第５の絶縁体上に配置され、第３の酸化物は、第３の絶縁体上に配置され、第１の酸化物は、第３の酸化物上に配置され、第１の導電体は、第１の酸化物の上面に接して設けられ、第２の導電体は、第１の酸化物の上面に接して設けられ、第１の絶縁体は、第１の導電体および第２の導電体上に配置され、第４の絶縁体は、第１の絶縁体上に配置され、第１の絶縁体および第４の絶縁体には、第１の酸化物に達する開口が設けられ、第２の酸化物は、第１の酸化物の上面に接し、かつ、開口の内壁を覆うように配置され、第２の絶縁体は、第２の酸化物を介して、開口の内壁を覆うように配置され、第３の導電体は、第２の絶縁体および第２の酸化物を介して、開口を埋め込むように配置され、第１の絶縁体は、アルミニウムを有し、第１の酸化物は、インジウムと、元素Ｍ（Ｍは、ガリウム、イットリウム、または錫）と、亜鉛と、を有し、第１の酸化物は、第３の導電体と重なる第１の領域を有し、第１の領域の、第２の酸化物と接する領域は、元素Ｍに対するアルミニウムの原子数比が０．１未満である領域を有し、第４の導電体は、第１の領域を介して、第３の導電体と重なる領域を有する。
　上記半導体装置において、第２の酸化物は、インジウムと、元素Ｍ（Ｍは、ガリウム、イットリウム、または錫）と、亜鉛と、を有し、第１の領域は、チャネル形成領域を有し、チャネル幅方向の断面において、第１の領域の、第２の酸化物と接する領域は、第１の酸化物の底面の法線方向にｃ軸配向した結晶を含む領域を有し、第２の酸化物の、第１の領域と接する領域は、第１の酸化物の表面の法線方向にｃ軸配向した結晶を含む領域を有する、ことが好ましい。
　また、上記半導体装置において、第１の酸化物は、第１の導電体と接する第２の領域と、第２の導電体と接する第３の領域と、を有し、第１の領域における第１の酸化物の膜厚は、第２の領域における第１の酸化物の膜厚よりも小さく、第１の領域における第１の酸化物の膜厚は、第３の領域における第１の酸化物の膜厚よりも小さい、ことが好ましい。
　また、本発明の他の一態様は、第１の酸化物と、第２の酸化物と、第３の酸化物と、第１の導電体と、第２の導電体と、第３の導電体と、第１の絶縁体と、第２の絶縁体と、第３の絶縁体と、第４の絶縁体と、を有する半導体装置の作製方法において、第３の絶縁体を形成し、第３の絶縁体上に第３の酸化物を形成し、第３の酸化物上に、第１の酸化物を、インジウムと、元素Ｍ（Ｍは、ガリウム、イットリウム、または錫）と、亜鉛と、を含むターゲットを用いて、スパッタリング法を用いて形成し、第１の酸化物上に第１の導電体および第２の導電体となる導電膜を形成し、第３の酸化物、第１の酸化物、および導電膜を島状に加工し、第３の絶縁体、および導電膜上に、第１の絶縁体を、アルミニウムを含むように形成し、第１の絶縁体上に第４の絶縁体を形成し、第４の絶縁体、第１の絶縁体、および導電膜に、第１の酸化物が露出する開口を形成することで、第１の導電体、および第２の導電体を形成し、露出した第１の酸化物の一部を除去し、第１の酸化物の一部、および第４の絶縁体上に、第２の酸化物を形成し、第２の酸化物上に、第２の絶縁体を形成し、第２の絶縁体上に、第３の導電体を形成し、第２の酸化物、第２の絶縁体、および第３の導電体の一部を、第４の絶縁体の一部が露出するまで除去する。
　上記半導体装置の作製方法において、第１の領域の一部の除去は、希釈アンモニア水を用いて行う、ことが好ましい。
　また、上記半導体装置の作製方法において、希釈アンモニア水のアンモニア濃度は、０．１％以上０．５％以下である、ことが好ましい。
　また、上記半導体装置の作製方法において、第１の酸化物の、第２の酸化物と接する領域は、元素Ｍに対するアルミニウムの原子数比が０．１未満である領域を有する、ことが好ましい。
　本発明の一態様により、信頼性が良好な半導体装置を提供することができる。また、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。また、本発明の一態様により、オン電流が大きい半導体装置を提供することができる。また、本発明の一態様により、高い周波数特性を有する半導体装置を提供することができる。また、本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。また、本発明の一態様により、生産性の高い半導体装置を提供することができる。
　また、長期間においてデータの保持が可能な半導体装置を提供することができる。また、情報の書き込み速度が速い半導体装置を提供することができる。また、設計自由度が高い半導体装置を提供することができる。また、消費電力が低減された半導体装置を提供することができる。また、新規な半導体装置を提供することができる。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
（Ａ）本発明の一態様に係る半導体装置の上面図。（Ｂ）、（Ｃ）本発明の一態様に係る半導体装置の断面図。 （Ａ）、（Ｂ）本発明の一態様に係る半導体装置の断面図。 （Ａ）本発明の一態様に係る半導体装置の作製方法を示す上面図。（Ｂ）、（Ｃ）本発明の一態様に係る半導体装置の作製方法を示す断面図。 （Ａ）本発明の一態様に係る半導体装置の作製方法を示す上面図。（Ｂ）、（Ｃ）本発明の一態様に係る半導体装置の作製方法を示す断面図。 （Ａ）本発明の一態様に係る半導体装置の作製方法を示す上面図。（Ｂ）、（Ｃ）本発明の一態様に係る半導体装置の作製方法を示す断面図。 （Ａ）本発明の一態様に係る半導体装置の作製方法を示す上面図。（Ｂ）、（Ｃ）本発明の一態様に係る半導体装置の作製方法を示す断面図。 （Ａ）本発明の一態様に係る半導体装置の作製方法を示す上面図。（Ｂ）、（Ｃ）本発明の一態様に係る半導体装置の作製方法を示す断面図。 （Ａ）本発明の一態様に係る半導体装置の作製方法を示す上面図。（Ｂ）、（Ｃ）本発明の一態様に係る半導体装置の作製方法を示す断面図。 （Ａ）本発明の一態様に係る半導体装置の作製方法を示す上面図。（Ｂ）、（Ｃ）本発明の一態様に係る半導体装置の作製方法を示す断面図。 （Ａ）本発明の一態様に係る半導体装置の作製方法を示す上面図。（Ｂ）、（Ｃ）本発明の一態様に係る半導体装置の作製方法を示す断面図。 （Ａ）本発明の一態様に係る半導体装置の上面図。（Ｂ）、（Ｃ）本発明の一態様に係る半導体装置の断面図。 本発明の一態様に係る記憶装置の構成を示す断面図。 本発明の一態様に係る記憶装置の構成を示す断面図。 本発明の一態様に係る記憶装置の構成を示す断面図。 本発明の一態様に係る記憶装置の構成を示す断面図。 本発明の一態様に係る記憶装置の構成を示す断面図。 本発明の一態様に係る記憶装置の構成を示す断面図。 本発明の一態様に係る記憶装置の構成を示す断面図。 本発明の一態様に係る記憶装置の構成を示す断面図。 （Ａ）本発明の一態様に係る記憶装置の構成例を示すブロック図。（Ｂ）本発明の一態様に係る記憶装置の構成例を示す模式図。 （Ａ）乃至（Ｈ）本発明の一態様に係る記憶装置の構成例を示す回路図。 （Ａ）、（Ｂ）本発明の一態様に係る半導体装置の模式図。 （Ａ）乃至（Ｅ）本発明の一態様に係る記憶装置の模式図。 （Ａ）乃至（Ｈ）本発明の一態様に係る電子機器を示す図。 実施例に係るサンプルの断面ＳＴＥＭ像。 実施例に係るサンプルのＥＤＸ結果を説明する図。 （Ａ）乃至（Ｃ）実施例に係るサンプルの断面ＴＥＭ像。
　以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
　また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお、図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、実際の製造工程において、エッチングなどの処理により層やレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするために図に反映しないことがある。また、図面において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
　また、特に上面図（「平面図」ともいう。）や斜視図などにおいて、発明の理解を容易とするため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線などの記載を省略する場合がある。
　また、本明細書等において、第１、第２等として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
　また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。したがって、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
　例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接的に接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に開示されているものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
　また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネルが形成される領域（以下、チャネル形成領域ともいう。）を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
　また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができる場合がある。
　なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネル形成領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。すなわち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネル形成領域における、いずれか一の値、最大値、最小値または平均値とする。
　チャネル幅とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネル形成領域における、チャネル長方向を基準として垂直方向のチャネル形成領域の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。すなわち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネル形成領域における、いずれか一の値、最大値、最小値または平均値とする。
　なお、本明細書等において、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、「実効的なチャネル幅」ともいう。）と、トランジスタの上面図において示されるチャネル幅（以下、「見かけ上のチャネル幅」ともいう。）と、が異なる場合がある。例えば、ゲート電極が半導体の側面を覆う場合、実効的なチャネル幅が、見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつゲート電極が半導体の側面を覆うトランジスタでは、半導体の側面に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、見かけ上のチャネル幅よりも、実効的なチャネル幅の方が大きくなる。
　このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
　本明細書では、単にチャネル幅と記載した場合には、見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅などは、断面ＴＥＭ像などを解析することなどによって、値を決定することができる。
　なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物と言える。不純物が含まれることにより、例えば、半導体の欠陥準位密度が高くなることや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、および酸化物半導体の主成分以外の遷移金属などがあり、例えば、水素、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、水も不純物として機能する場合がある。また、酸化物半導体の場合、例えば不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
　なお、本明細書等において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものである。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものである。
　また、本明細書等において、「絶縁体」という用語を、絶縁膜または絶縁層と言い換えることができる。また、「導電体」という用語を、導電膜または導電層と言い換えることができる。また、「半導体」という用語を、半導体膜または半導体層と言い換えることができる。
　また、本明細書等において、「平行」とは、二つの直線が−１０度以上１０度以下の角度で配置されている状態をいう。したがって、−５度以上５度以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０度以上３０度以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０度以上１００度以下の角度で配置されている状態をいう。したがって、８５度以上９５度以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０度以上１２０度以下の角度で配置されている状態をいう。
　本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む。）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう。）などに分類される。例えば、トランジスタの半導体層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、ＯＳトランジスタと記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
　また、本明細書等において、ノーマリーオフとは、ゲートに電位を印加しない、またはゲートに接地電位を与えたときに、トランジスタに流れるチャネル幅１μｍあたりの電流が、室温において１×１０−２０Ａ以下、８５℃において１×１０−１８Ａ以下、または１２５℃において１×１０−１６Ａ以下であることをいう。
（実施の形態１）
　本実施の形態では、本発明の一態様に係るトランジスタ２００を有する半導体装置の一例について説明する。
＜半導体装置の構成例１＞
　図１（Ａ）乃至図１（Ｃ）は、本発明の一態様に係るトランジスタ２００、およびトランジスタ２００周辺の上面図および断面図である。
　図１（Ａ）は、トランジスタ２００を有する半導体装置の上面図である。また、図１（Ｂ）、および図１（Ｃ）は、当該半導体装置の断面図である。ここで、図１（Ｂ）は、図１（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル長方向の断面図でもある。また、図１（Ｃ）は、図１（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。なお、図１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いている。
　本発明の一態様の半導体装置は、トランジスタ２００と、層間膜として機能する絶縁体２１４、絶縁体２１６、絶縁体２８０、絶縁体２７４、および絶縁体２８１と、を有する。また、トランジスタ２００と電気的に接続し、プラグとして機能する導電体２４０（導電体２４０ａ、および導電体２４０ｂ）を有する。なお、プラグとして機能する導電体２４０の側面に接して絶縁体２４１（絶縁体２４１ａ、および絶縁体２４１ｂ）が設けられる。
　また、絶縁体２８０、絶縁体２７４、絶縁体２８１などに形成されている開口の側壁に接して絶縁体２４１が設けられ、その側面に接して導電体２４０の第１の導電体が設けられ、さらに内側に導電体２４０の第２の導電体が設けられている。ここで、導電体２４０の上面の高さと、絶縁体２８１の上面の高さは同程度にできる。なお、トランジスタ２００では、導電体２４０の第１の導電体および導電体２４０の第２の導電体を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２４０を単層、または３層以上の積層構造として設ける構成にしてもよい。構造体が積層構造を有する場合、形成順に序数を付与し、区別する場合がある。
［トランジスタ２００］
　図１（Ａ）乃至図１（Ｃ）に示すように、トランジスタ２００は、基板（図示せず。）の上に配置され、絶縁体２１６に埋め込まれるように配置された導電体２０５と、絶縁体２１６の上および導電体２０５の上に配置された絶縁体２２２と、絶縁体２２２の上に配置された絶縁体２２４と、絶縁体２２４の上に配置された酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃ）と、酸化物２３０の上に配置された絶縁体２５０と、絶縁体２５０上に配置された導電体２６０（導電体２６０ａ、および導電体２６０ｂ）と、酸化物２３０ｂの上面の一部と接する導電体２４２ａおよび導電体２４２ｂと、絶縁体２２４の上面の一部、酸化物２３０ａの側面、酸化物２３０ｂの側面、導電体２４２ａの側面、導電体２４２ａの上面、導電体２４２ｂの側面、および導電体２４２ｂの上面に接して配置された絶縁体２５４と、を有する。
　酸化物２３０は、絶縁体２２４の上に配置された酸化物２３０ａと、酸化物２３０ａの上に配置された酸化物２３０ｂと、酸化物２３０ｂの上に配置され、少なくとも一部が酸化物２３０ｂの上面に接する酸化物２３０ｃと、を有することが好ましい。酸化物２３０ｂ下に酸化物２３０ａを有することで、酸化物２３０ａよりも下方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。また、酸化物２３０ｂ上に酸化物２３０ｃを有することで、酸化物２３０ｃよりも上方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。
　トランジスタ２００は、チャネル形成領域を含む酸化物２３０に、半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。
　チャネル形成領域に酸化物半導体を用いたトランジスタ２００は、非導通状態において極めてリーク電流（オフ電流）が小さいため、消費電力が低減された半導体装置を提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタ２００に用いることができる。
　例えば、酸化物２３０として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。特に、元素Ｍは、ガリウム、イットリウム、または錫を用いるとよい。また、酸化物２３０として、Ｉｎ−Ｍ酸化物、Ｉｎ−Ｚｎ酸化物、またはＭ−Ｚｎ酸化物を用いてもよい。
　導電体２６０は、トランジスタ２００の第１のゲート（トップゲートともいう。）電極として機能し、導電体２４２ａおよび導電体２４２ｂは、それぞれトランジスタ２００のソース電極またはドレイン電極として機能する。トランジスタ２００では、第１のゲート電極として機能する導電体２６０が、絶縁体２８０などに形成されている開口を埋めるように自己整合的に形成される。導電体２６０をこのように形成することにより、導電体２４２ａと導電体２４２ｂとの間の領域に、導電体２６０を位置合わせすることなく確実に配置することができる。
　なお、導電体２６０は、導電体２６０ａと、導電体２６０ａの上に配置された導電体２６０ｂと、を有することが好ましい。例えば、導電体２６０ａは、導電体２６０ｂの底面および側面を包むように配置されることが好ましい。また、図１（Ｂ）に示すように、導電体２６０の上面は、絶縁体２５０の上面および酸化物２３０ｃの上面と略一致している。
　導電体２０５は、第２のゲート（ボトムゲートともいう。）電極として機能する場合がある。その場合、導電体２０５に印加する電位を、導電体２６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ２００のしきい値電圧（Ｖｔｈ）を制御することができる。特に、導電体２０５に負の電位を印加することにより、トランジスタ２００のＶｔｈをより大きくし、オフ電流を低減することが可能となる。したがって、導電体２０５に負の電位を印加したほうが、印加しない場合よりも、導電体２６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
　絶縁体２２２、および絶縁体２５４は、水素（例えば、水素原子、水素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。また、絶縁体２２２、および絶縁体２５４は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。例えば、絶縁体２２２、および絶縁体２５４は、それぞれ絶縁体２２４よりも水素および酸素の一方または双方の拡散を抑制する機能を有することが好ましい。絶縁体２２２、および絶縁体２５４は、それぞれ絶縁体２５０よりも水素および酸素の一方または双方の拡散を抑制する機能を有することが好ましい。絶縁体２２２、および絶縁体２５４は、それぞれ絶縁体２８０よりも水素および酸素の一方または双方の拡散を抑制する機能を有することが好ましい。
　なお、本明細書において、水素または酸素の拡散を抑制する機能を有する膜を、水素または酸素が透過しにくい膜、水素または酸素の透過性が低い膜、水素または酸素に対してバリア性を有する膜、水素または酸素に対するバリア膜などと呼ぶ場合がある。また、バリア膜に導電性を有する場合、当該バリア膜を導電性バリア膜と呼ぶことがある。
　また、図１（Ｂ）に示すように、絶縁体２５４は、導電体２４２ａおよび導電体２４２ｂの上面と、導電体２４２ａと導電体２４２ｂとが互いに向かい合う側面以外の、導電体２４２ａおよび導電体２４２ｂの側面と、酸化物２３０ａおよび酸化物２３０ｂの側面と、絶縁体２２４の上面の一部と、に接することが好ましい。これにより、絶縁体２８０は、絶縁体２５４によって、絶縁体２２４、酸化物２３０ａ、および酸化物２３０ｂと離隔される。したがって、絶縁体２８０などに含まれる水素などの不純物が、絶縁体２２４、酸化物２３０ａ、および酸化物２３０ｂへ混入するのを抑制することができるので、トランジスタ２００に良好な電気特性および信頼性を与えることができる。
　また、図１（Ｂ）に示すように、トランジスタ２００は、絶縁体２７４が、導電体２６０、絶縁体２５０、および酸化物２３０ｃのそれぞれの上面と接する構造となっている。このような構造とすることで、絶縁体２８１などに含まれる水素などの不純物が、絶縁体２５０へ混入することを抑えることができる。したがって、トランジスタの電気特性およびトランジスタの信頼性への悪影響を抑制することができる。
　また、酸化物２３０上に接するように設けられ、ソース電極やドレイン電極として機能する導電体２４２（導電体２４２ａ、および導電体２４２ｂ）に含まれる元素が、酸化物２３０の酸素を吸収する機能を有する場合、酸化物２３０と導電体２４２の間、または酸化物２３０の表面近傍に、部分的に低抵抗領域が形成される場合がある。この場合、当該低抵抗領域には、酸素欠損に入り込んだ不純物（水素、窒素、金属元素等）がドナーとして機能し、キャリア密度が増加する場合がある。
　図１（Ｂ）における一点鎖線で囲む領域の拡大図を、図２（Ａ）に示す。図２（Ａ）に示すように、酸化物２３０は、トランジスタ２００のチャネル形成領域として機能する領域２３４と、ソース領域またはドレイン領域として機能する領域２３１（領域２３１ａ、および領域２３１ｂ）と、を有する。領域２３１は、キャリア密度が高い、低抵抗化した領域である。また、領域２３１は、上記低抵抗領域の一部を含む場合がある。また、領域２３４は、領域２３１よりも、キャリア密度が低い領域である。
　なお、図２（Ａ）では、領域２３１、および領域２３４が、酸化物２３０ｂに形成されているが、これに限られることなく、例えば、領域２３１、および領域２３４は酸化物２３０ａ、および酸化物２３０ｃにも形成されてもよい。また、図２（Ａ）では、各領域の境界を、酸化物２３０ｂの上面に対して略垂直に表示しているが、本実施の形態はこれに限られるものではない。例えば、領域２３４が、酸化物２３０ｂの表面近傍では、導電体２４０側に進行し、酸化物２３０ｂの下面近傍では、狭まった形状になる場合がある。
　酸化物半導体を用いたトランジスタは、酸化物半導体中のチャネル形成領域に不純物および酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。当該不純物として、例えば、アルミニウム（Ａｌ）、シリコン（Ｓｉ）などがある。チャネル形成領域に当該不純物が混入すると、欠陥準位または酸素欠損が形成される場合がある。また、チャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となりやすい。したがって、酸化物半導体のチャネル形成領域およびその近傍において、当該不純物および酸素欠損はできる限り低減されていることが好ましい。
　また、酸化物半導体のチャネル形成領域に上記不純物が存在すると、チャネル形成領域の結晶性が低くなる場合がある、または、チャネル形成領域に接して設けられる酸化物の結晶性が低くなる場合がある。例えば、Ａｌ、およびＳｉのイオン半径は、ＩｎおよびＺｎのイオン半径よりも小さい。そのため、酸化物半導体としてＩｎ−Ｍ−Ｚｎ酸化物を用いる場合、Ａｌ、またはＳｉが当該酸化物半導体に混入すると、当該酸化物半導体の結晶構造に歪みが生じ、結晶性が低くなる。チャネル形成領域の結晶性が低いと、トランジスタの安定性または信頼性が悪化する傾向がある。また、チャネル形成領域に接して設けられる酸化物の結晶性が低いと、界面準位が形成され、トランジスタの安定性または信頼性が悪化する場合がある。
　以上より、トランジスタの安定性または信頼性を向上させるには、酸化物半導体のチャネル形成領域およびその近傍の不純物濃度を低減することが有効である。具体的には、当該酸化物半導体のチャネル形成領域およびその近傍において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる上記不純物の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。または、当該酸化物半導体のチャネル形成領域およびその近傍において、ＥＤＸを用いた元素分析により得られる上記不純物の濃度を、１．０ａｔｏｍｉｃ％以下にする。なお、当該酸化物半導体として元素Ｍを含む酸化物を用いる場合、当該酸化物半導体のチャネル形成領域およびその近傍においで、元素Ｍに対する上記不純物の濃度比を、０．１０未満、好ましくは０．０５未満にする。ここで、上記濃度比を算出する際に用いる元素Ｍの濃度は、上記不純物の濃度を算出した領域と同じ領域の濃度でもよいし、当該酸化物半導体中の濃度でもよい。
　図２（Ａ）に示すように、トランジスタ２００のチャネル形成領域は、酸化物２３０ｂの領域２３４に形成される。また、領域２３４における酸化物２３０ｂ上に、酸化物２３０ｃが配置されている。つまり、チャネル形成領域近傍として、領域２３４における酸化物２３０ｂと酸化物２３０ｃとの界面、および、酸化物２３０ｂの領域２３４と接する側の酸化物２３０ｃが含まれる場合がある。また、絶縁体２８０、および絶縁体２５４に、酸化物２３０ｃなどを配置するための開口を形成し、酸化物２３０ｂの領域２３４が露出した後に、酸化物２３０ｃが形成される。よって、上記不純物は、当該開口を形成する工程において、一部が除去される膜（絶縁体２８０、および絶縁体２５４）に含まれる成分、当該開口を形成する際に用いられる装置に使われている部材に含まれる成分などに由来すると推定される。
　そこで、チャネル形成領域およびその近傍の不純物濃度を低減するために、上記開口を形成した後および酸化物２３０ｃを形成する前に、洗浄処理を行うことが好ましい。当該洗浄処理では、洗浄液として、例えば、フッ化水素酸、またはアンモニア水を炭酸水、または純水で希釈した水溶液、純水、炭酸水などを用いることが好ましい。なお、本明細書では、市販のフッ化水素酸を純水で希釈した水溶液を希釈フッ化水素酸と呼び、市販のアンモニア水を純水で希釈した水溶液を希釈アンモニア水と呼ぶ場合がある。また、当該水溶液の濃度、温度などは、除去したい不純物、洗浄される半導体装置の構成などによって、適宜調整すればよい。希釈アンモニア水のアンモニア濃度は０．０１％以上５％以下、好ましくは０．１％以上０．５％以下とすればよい。また、希釈フッ化水素酸のフッ化水素濃度は０．０１ｐｐｍ以上１００ｐｐｍ以下、好ましくは０．１ｐｐｍ以上１０ｐｐｍ以下とすればよい。
　また、上記洗浄処理を複数回行ってもよく、洗浄処理毎に洗浄液を変更してもよい。例えば、第１の洗浄処理として希釈フッ化水素酸、または希釈アンモニア水を用いた処理を行い、第２の洗浄処理として純水、または炭酸水を用いた処理を行ってもよい。当該洗浄処理、特に第１の洗浄処理には、希釈アンモニア水を用いることが好ましい。第１の洗浄処理にて酸化物２３０ｂの領域２３４に付着した不純物を除去し、第２の洗浄処理にて、第１の洗浄処理に用いた洗浄液を除去することが好ましい。
　また、上記洗浄処理として、希釈フッ化水素酸、希釈アンモニア水、純水、炭酸水などを用いた超音波洗浄を行ってもよい。超音波洗浄は、化学的作用および物理的作用を組み合わせることで洗浄効果を得るため、不純物をより効率的に低減することができる。
　超音波洗浄では、上記洗浄処理に用いられる薬液や純水などの液体に超音波を印加することにより、液体中の分子を振動させ、洗浄効果を高めることができる。また、超音波を印加することにより、該液体中に、所謂キャビテーションと呼ばれる真空の泡が生成される場合がある。また、該キャビテーションは、超音波の印加により生成と崩壊を繰り返す。このとき、キャビテーションの崩壊により衝撃波が発生し、洗浄効果をより高めることができる。一方、キャビテーションの崩壊による衝撃波は、半導体装置などの精密機器に対してダメージを与える恐れがある。一般的に、超音波洗浄において、１０ｋＨｚ以上２００ｋＨｚの周波数を液体に印加した場合、液体中の分子の振動加速度は小さいが、キャビテーションが多く発生し、周波数が高くなるにつれ、液体中の分子の振動加速度は大きくなり、キャビテーションの発生が少なくなることが知られている。よって、超音波洗浄に用いられる周波数は、除去したい不純物に対する洗浄効果と、洗浄される半導体装置へのダメージを考慮して、決定することができる。
　本実施の形態において、超音波洗浄には、例えば、１０ｋＨｚ以上２００ｋＨｚ未満、２００ｋＨｚ以上９００ｋＨｚ未満、または９００ｋＨｚ以上３ＭＨｚ以下の周波数を用いることができる。また、キャビテーションの発生を抑制するためには、２００ｋＨｚ以上、好ましくは９００ｋＨｚ以上の周波数を用いることが好ましい。当該周波数を用いることで、高い洗浄効果を維持しつつ、キャビテーションの発生を抑制し、上記洗浄処理の際に露出している膜へのダメージを低減することができる。
　上記洗浄処理を行うことで、酸化物２３０ｂの領域２３４に付着した不純物を除去することができる。なお、洗浄処理に用いる洗浄液の種類および濃度、超音波洗浄に用いる周波数、洗浄方法の組み合わせなどは、除去したい不純物、洗浄される半導体装置の構成などによって、適宜選択すればよい。
　当該不純物を除去することで、領域２３４の欠陥準位密度を低減することができる。または、領域２３４における酸化物２３０ｂ、および領域２３４に接する側の酸化物２３０ｃの結晶性を高めることができる。したがって、トランジスタの安定性または信頼性を向上させ、電気特性または信頼性が良好なトランジスタを得ることができる。なお、上記洗浄処理を行うことで、図２（Ａ）に示すように、領域２３４における酸化物２３０ｂの膜厚が薄くなる場合がある。このとき、領域２３４における酸化物２３０ｂの膜厚は、領域２３１における酸化物２３０ｂの膜厚よりも小さい。
　または、絶縁体２５４として、水素または酸素の拡散を抑制する機能を有する絶縁性材料のうち、上記酸化物半導体の不純物となる元素を主成分としない絶縁性材料を用いることが好ましい。例えば、上記酸化物半導体を構成する元素の少なくとも一を主成分として含む絶縁性材料を用いるとよい。これにより、絶縁体２５４の一部を除去する際、絶縁体２５４由来の不純物が発生せず、酸化物２３０ｂの領域２３４への不純物の付着を抑制することができる。
　なお、酸化物２３０ｂにＩｎ−Ｍ−Ｚｎ酸化物を用いる場合、絶縁体２５４として、例えば、元素Ｍを含む酸化物、Ｍ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物などを用いることができる。なお、絶縁体２５４として、Ｉｎ−Ｍ−Ｚｎ酸化物を用いる場合、インジウムに対する元素Ｍの原子数比は大きい方が好ましい。例えば、当該原子数比を１以上にする。当該原子数比を大きくすることで、当該酸化物の絶縁性を高くすることができる。
　上記洗浄処理を行う、または、絶縁体２５４に上記絶縁性材料を用いることで、酸化物２３０ｂおよび酸化物２３０ｃの結晶性を高めることができる。例えば、酸化物２３０ｂの上面と酸化物２３０ｃとの界面およびその近傍において、酸化物２３０ｂが有する結晶のｃ軸と、酸化物２３０ｃが有する結晶のｃ軸とが、平行であり、酸化物２３０ｂが有する結晶と、酸化物２３０ｃが有する結晶との間の領域に、結晶性の低い領域が観察されない。なお、本明細書では、このような場合を、結晶が連続性を有しているとよぶ場合がある。具体的には、酸化物２３０ｂおよび酸化物２３０ｃに用いる酸化物半導体の結晶構造がＣＡＡＣ構造を有する場合、層状の結晶構造が、酸化物２３０ｂの上面から酸化物２３０ｃの底面にかけて観察される。酸化物２３０ｂの上面と酸化物２３０ｃとの界面およびその近傍において、結晶が連続性を有することで、当該界面およびその近傍における酸化物の欠陥準位を低減することができ、良好なトランジスタ特性を得ることができる。
　なお、Ｉｎ−Ｍ−Ｚｎ酸化物の成膜を、スパッタリング法によって行う場合、当該Ｉｎ−Ｍ−Ｚｎ酸化物に含まれる結晶は、被形成面の表面の法線方向にｃ軸配向しやすい。よって、トランジスタ２００のチャネル幅方向の断面において、酸化物２３０ｂの、酸化物２３０ｃと接する領域は、酸化物２３０ｂの底面の法線方向にｃ軸配向した結晶を含み、酸化物２３０ｃの、酸化物２３０ｂと接する領域は、酸化物２３０ｂの表面の法線方向にｃ軸配向した結晶を含む。また、酸化物２３０ｂの表面の不純物濃度が低減されている場合、これら結晶の間の領域には、結晶性の低い領域が観察されない。
　なお、トランジスタ２００では、チャネル形成領域およびその近傍において、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの３層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物２３０ｂの単層、酸化物２３０ａと酸化物２３０ｂの２層構造、酸化物２３０ｂと酸化物２３０ｃの２層構造、または４層以上の積層構造を設ける構成にしてもよいし、酸化物２３０ａ、酸化物２３０ｂ、酸化物２３０ｃのそれぞれが積層構造を有していてもよい。
　また、図１（Ｃ）における一点鎖線で囲む領域の拡大図を、図２（Ｂ）に示す。図２（Ｂ）に示すように、トランジスタ２００のチャネル幅方向において、導電体２６０の、導電体２６０と酸化物２３０ｂとが重ならない領域の底面は、酸化物２３０ｂの底面より低いことが好ましい。ゲート電極として機能する導電体２６０が、絶縁体２５０などを介して、酸化物２３０ｂのチャネル形成領域の側面および上面を覆う構成とすることで、導電体２６０の電界を酸化物２３０ｂのチャネル形成領域全体に作用させやすくなる。よって、トランジスタ２００のオン電流を増大させ、周波数特性を向上させることができる。絶縁体２２２の底面を基準としたとき、酸化物２３０ａおよび酸化物２３０ｂと、導電体２６０とが、重ならない領域における導電体２６０の底面の高さと、酸化物２３０ｂの底面の高さと、の差をＴ１とすると、Ｔ１は、０ｎｍ以上１００ｎｍ以下、好ましくは、３ｎｍ以上５０ｎｍ以下、より好ましくは、５ｎｍ以上２０ｎｍ以下とする。
　以上より、信頼性が良好な半導体装置を提供することができる。また、良好な電気特性を有する半導体装置を提供することができる。また、オン電流が大きいトランジスタを有する半導体装置を提供することができる。また、高い周波数特性を有するトランジスタを有する半導体装置を提供することができる。また、オフ電流が小さいトランジスタを有する半導体装置を提供することができる。
＜半導体装置の詳細な構成＞
　以下では、本発明の一態様に係るトランジスタ２００を有する半導体装置の詳細な構成について説明する。
　絶縁体２１４は、水、水素などの不純物が、基板側からトランジスタ２００に拡散するのを抑制する絶縁性バリア膜として機能することが好ましい。したがって、絶縁体２１４は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する絶縁性材料を用いることが好ましい。
　例えば、絶縁体２１４として、酸化アルミニウム、窒化シリコンなどを用いることが好ましい。これにより、水、水素などの不純物が、絶縁体２１４よりも基板側からトランジスタ２００側に拡散するのを抑制することができる。または、絶縁体２２４などに含まれる酸素が、絶縁体２１４よりも基板側に、拡散するのを抑制することができる。なお、絶縁体２１４は、酸化アルミニウムと窒化シリコンとの積層としてもよい。
　また、例えば、絶縁体２１４として、スパッタリング法を用いて成膜した、窒化シリコンを用いることが好ましい。具体的には、絶縁体２１４の成膜に、シリコンターゲットを用い、スパッタリングガスとして、アルゴンと窒素の混合ガスを用いる。絶縁体２１４の成膜に水素を用いないので、絶縁体２１４中の水素濃度を低くことができ、水、水素などの不純物が、絶縁体２１４よりも基板側からトランジスタ２００側に拡散するのをより抑制することができる。具体的には、絶縁体２１４において、ＳＩＭＳにより得られる水素濃度を、５×１０２１ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０２０ａｔｏｍｓ／ｃｍ３未満、より好ましくは１×１０２０ａｔｏｍｓ／ｃｍ３未満とする。
　層間膜として機能する絶縁体２１６、絶縁体２８０、および絶縁体２８１は、絶縁体２１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２１６、絶縁体２８０、および絶縁体２８１として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを適宜用いればよい。
　また、絶縁体２１６は、水素濃度が低く、化学量論的組成よりも酸素が過剰に存在する領域（以下、過剰酸素領域ともいう。）または加熱により離脱する酸素（以下、過剰酸素ともいう。）を有することが好ましい。これにより、酸化物２３０への水素の混入を抑制することができる、または、酸化物２３０に酸素を供給し、酸化物２３０中の酸素欠損を低減することができる。したがって、電気特性の変動を抑制し、安定した電気特性を有するとともに、信頼性を向上させたトランジスタを提供することができる。
　水素濃度が低く、過剰酸素領域または過剰酸素を有する絶縁体において、具体的には、ＳＩＭＳにより得られる水素濃度を、５×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０２０ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３未満とする。また、ＴＤＳ（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素分子の脱離量が２．０×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上、好ましくは１．０×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上である。なお、当該ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。当該絶縁体として、例えば、酸素を含む雰囲気でスパッタリング法を用いて成膜した、酸化シリコンを用いることができる。
　なお、絶縁体２１６を積層構造にしてもよい。例えば、絶縁体２１６において、少なくとも導電体２０５の側面と接する部分に、絶縁体２１４と同様の絶縁体を設ける構成にしてもよい。このような構成にすることで、絶縁体２１６に含まれる酸素によって、導電体２０５が酸化するのを抑制することができる。または、導電体２０５により、絶縁体２１６に含まれる酸素量が減少するのを抑制することができる。
　導電体２０５は、酸化物２３０、および導電体２６０と、重なるように配置する。また、導電体２０５は、絶縁体２１４または絶縁体２１６に埋め込まれて設けることが好ましい。ここで、導電体２０５の上面の平坦性を良好にすることが好ましい。例えば、導電体２０５上面の平均面粗さ（Ｒａ）を１ｎｍ以下、好ましくは０．５ｎｍ以下、より好ましくは０．３ｎｍ以下にすればよい。これにより、導電体２０５の上に形成される、絶縁体２２４の平坦性を良好にし、酸化物２３０ａ、酸化物２３０ｂおよび酸化物２３０ｃの結晶性の向上を図ることができる。
　なお、導電体２０５は、図１（Ｂ）に示すように、酸化物２３０におけるチャネル形成領域よりも、大きく設けるとよい。特に、図１（Ｃ）に示すように、導電体２０５は、酸化物２３０のチャネル幅方向と交わる端部よりも外側の領域においても、延伸していることが好ましい。つまり、酸化物２３０のチャネル幅方向における側面の外側において、導電体２０５と、導電体２６０とは、絶縁体を介して重畳していることが好ましい。当該構成を有することで、第１のゲート電極として機能する導電体２６０の電界と、第２のゲート電極として機能する導電体２０５の電界によって、酸化物２３０のチャネル形成領域を電気的に取り囲むことができる。
　また、図１（Ｃ）に示すように、導電体２０５は延伸させて、配線としても機能させている。ただし、これに限られることなく、導電体２０５の下に、配線として機能する導電体を設ける構成にしてもよい。また、導電体２０５は、必ずしも各トランジスタに一個ずつ設ける必要はない。例えば、導電体２０５を複数のトランジスタで共有する構成にしてもよい。
　なお、トランジスタ２００では、導電体２０５の第１の導電体と導電体２０５の第２の導電体とを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２０５は、単層、または３層以上の積層構造として設ける構成にしてもよい。
　ここで、導電体２０５の第１の導電体は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。なお、本明細書において、不純物、または酸素の拡散を抑制する機能とは、当該不純物、または当該酸素のいずれか一またはすべての拡散を抑制する機能とする。
　導電体２０５の第１の導電体に、酸素の拡散を抑制する機能を有する導電性材料を用いることにより、導電体２０５の第２の導電体が酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。したがって、導電体２０５の第１の導電体としては、上記導電性材料を単層または積層とすればよい。例えば、導電体２０５の第１の導電体は、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウムと、チタンまたは窒化チタンとの積層としてもよい。
　また、導電体２０５の第２の導電体は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。なお、導電体２０５の第２の導電体を単層で図示したが、積層構造としてもよく、例えば、チタンまたは窒化チタンと、当該導電性材料との積層としてもよい。
　また、導電体２０５を３層（導電体２０５の第１の導電体、導電体２０５の第２の導電体、および導電体２０５の第３の導電体）を積層した構成にしてもよい。例えば、導電体２０５の第１の導電体、および導電体２０５の第２の導電体を形成した後、導電体２０５の第２の導電体の一部を除去して、導電体２０５の第２の導電体に溝を形成し、導電体２０５の第３の導電体を当該溝に埋め込む構成にしてもよい。これにより、上面が平坦な導電体２０５を形成することができる。絶縁体２１６と導電体２０５の上面の平坦性を向上させることにより、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの結晶性の向上を図ることができる。なお、導電体２０５の第３の導電体には、導電体２０５の第１の導電体、または導電体２０５の第２の導電体と同様の材料を用いるとよい。
　絶縁体２２２、および絶縁体２２４は、ゲート絶縁体として機能する。
　絶縁体２２２は、水、水素などの不純物が、基板側からトランジスタ２００に拡散するのを抑制する絶縁性バリア膜として機能することが好ましい。例えば、絶縁体２２２は、絶縁体２２４より水素透過性が低いことが好ましい。絶縁体２２２、および絶縁体２５４によって、絶縁体２２４、酸化物２３０などを囲むことにより、水、水素などの不純物が、外方から絶縁体２２４、および酸化物２３０に拡散することを抑制することができる。
　さらに、絶縁体２２２は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。例えば、絶縁体２２２は、絶縁体２２４より酸素透過性が低いことが好ましい。絶縁体２２２が、酸素や不純物の拡散を抑制する機能を有することで、酸化物２３０が有する酸素は、基板側へ拡散することを低減できるので、好ましい。また、導電体２０５が、絶縁体２２４や、酸化物２３０が有する酸素と反応することを抑制することができる。
　絶縁体２２２は、絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体２２２を形成した場合、絶縁体２２２は、酸化物２３０からの酸素の放出や、トランジスタ２００の周辺部から酸化物２３０への水素等の不純物の拡散を抑制する層として機能する。
　または、上記絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。または、これらの絶縁体を窒化処理してもよい。
　また、絶縁体２２２は、これらの絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
　また、絶縁体２２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いてもよい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
　酸化物２３０と接する絶縁体２２４は、加熱により酸素を脱離することが好ましい。例えば、絶縁体２２４は、酸化シリコン、酸化窒化シリコンなどを適宜用いればよい。酸素を含む絶縁体を酸化物２３０に接して設けることにより、酸化物２３０中の酸素欠損を低減し、トランジスタ２００の信頼性を向上させることができる。
　絶縁体２２４として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、または３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
　また、絶縁体２２４は、水素濃度が低く、過剰酸素領域または過剰酸素を有することが好ましく、例えば、絶縁体２１６と同様の材料を用いて設けてもよい。
　なお、絶縁体２２２、および絶縁体２２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。例えば、絶縁体２２２の下に絶縁体２２４と同様の絶縁体を設ける構成にしてもよい。
　酸化物２３０は、酸化物半導体として機能する金属酸化物を用いることが好ましい。例えば、チャネル形成領域となる金属酸化物としては、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。このようなトランジスタを用いることで、低消費電力の半導体装置を提供できる。
　なお、酸化物２３０は、化学組成が異なる酸化物により、積層構造を有することが好ましい。具体的には、酸化物２３０ａに用いる金属酸化物において、主成分である金属元素に対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、主成分である金属元素に対する元素Ｍの原子数比より、大きいことが好ましい。また、酸化物２３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物２３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物２３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物２３０ｃは、酸化物２３０ａまたは酸化物２３０ｂに用いることができる金属酸化物を、用いることができる。
　また、酸化物２３０ｂおよび酸化物２３０ｃは、結晶性を有することが好ましい。例えば、後述するＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いることが好ましい。ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物は、不純物や欠陥（酸素欠損など）が少なく、結晶性の高い、緻密な構造を有している。よって、ソース電極またはドレイン電極による、酸化物２３０ｂからの酸素の引き抜きを抑制することができる。これにより、熱処理を行っても、酸化物２３０ｂから酸素が引き抜かれることを低減できるので、トランジスタ２００は、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。
　また、酸化物２３０ａおよび酸化物２３０ｃの伝導帯下端は、酸化物２３０ｂの伝導帯下端より真空準位に近いことが好ましい。言い換えると、酸化物２３０ａおよび酸化物２３０ｃの電子親和力は、酸化物２３０ｂの電子親和力より小さいことが好ましい。この場合、酸化物２３０ｃは、酸化物２３０ａに用いることができる金属酸化物を用いることが好ましい。このとき、キャリアの主たる経路は酸化物２３０ｂとなる。
　ここで、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの接合部において、伝導帯下端はなだらかに変化する。換言すると、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの接合部における伝導帯下端は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物２３０ａと酸化物２３０ｂとの界面、および酸化物２３０ｂと酸化物２３０ｃとの界面に形成される混合層の欠陥準位密度を低くするとよい。
　具体的には、酸化物２３０ａと酸化物２３０ｂ、酸化物２３０ｂと酸化物２３０ｃが、酸素以外に共通の元素を主成分として有することで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物２３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物２３０ａおよび酸化物２３０ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いてもよい。
　具体的には、酸化物２３０ａとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、または１：１：０．５［原子数比］の金属酸化物を用いればよい。また、酸化物２３０ｂとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］、または３：１：２［原子数比］の金属酸化物を用いればよい。また、酸化物２３０ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］、Ｇａ：Ｚｎ＝２：１［原子数比］、またはＧａ：Ｚｎ＝２：５［原子数比］の金属酸化物を用いればよい。
　なお、金属酸化物をスパッタリング法により成膜する場合、上記の原子数比は、成膜された金属酸化物の原子数比に限られず、金属酸化物の成膜に用いるスパッタリングターゲットの原子数比であってもよい。
　酸化物２３０ａ、酸化物２３０ｃを上述の構成とすることで、酸化物２３０ａと酸化物２３０ｂとの界面、および酸化物２３０ｂと酸化物２３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ２００は高いオン電流、および高い周波数特性を得ることができる。
　また、酸化物２３０ｃは、２層以上の積層構造を有していてもよい。
　酸化物２３０ｂ上には、ソース電極、およびドレイン電極として機能する導電体２４２（導電体２４２ａ、および導電体２４２ｂ）が設けられる。導電体２４２の膜厚は、例えば、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上２５ｎｍ以下、とすればよい。
　導電体２４２としては、例えば、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。これらの材料は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
　絶縁体２５４は、絶縁体２１４などと同様に、水、水素などの不純物が、絶縁体２８０側からトランジスタ２００に拡散するのを抑制するバリア膜として機能することが好ましい。例えば、絶縁体２５４は、絶縁体２２４より水素透過性が低いことが好ましい。
　さらに、絶縁体２５４は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。例えば、絶縁体２５４は、絶縁体２８０または絶縁体２２４より酸素透過性が低いことが好ましい。
　絶縁体２５４は、スパッタリング法を用いて成膜されることが好ましい。絶縁体２５４を、酸素を含む雰囲気でスパッタリング法を用いて成膜することで、絶縁体２２４の絶縁体２５４と接する領域近傍に酸素を添加することができる。これにより、当該領域から、絶縁体２２４を介して酸化物２３０中に酸素を供給することができる。ここで、絶縁体２５４が、上方への酸素の拡散を抑制する機能を有することで、酸素が酸化物２３０から絶縁体２８０へ拡散することを防ぐことができる。また、絶縁体２２２が、下方への酸素の拡散を抑制する機能を有することで、酸素が酸化物２３０から基板側へ拡散することを防ぐことができる。このようにして、酸化物２３０のチャネル形成領域に酸素が供給される。これにより、酸化物２３０の酸素欠損を低減し、トランジスタのノーマリーオン化を抑制することができる。
　絶縁体２５４としては、例えば、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を成膜するとよい。この場合、絶縁体２５４は、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を用いて成膜されることが好ましい。ＡＬＤ法は、被覆性の良好な成膜法なので、絶縁体２５４の凹凸によって、段切れなどが形成されるのを防ぐことができる。
　また、絶縁体２５４としては、例えば、窒化アルミニウムを含む絶縁体を用いればよい。絶縁体２５４として、組成式がＡｌＮｘ（ｘは０より大きく２以下の実数、好ましくは、ｘは０．５より大きく１．５以下の実数）を満たす窒化物絶縁体を用いることが好ましい。これにより、絶縁性に優れ、且つ熱伝導性に優れた膜とすることができるため、トランジスタ２００を駆動したときに生じる熱の放熱性を高めることができる。また、絶縁体２５４として、窒化アルミニウムチタン、窒化チタンなどを用いることもできる。この場合、スパッタリング法を用いて成膜することで、成膜ガスに酸素またはオゾンなどの酸化性の強いガスを用いずに成膜することができるので、好ましい。また、窒化シリコン、窒化酸化シリコンなどを用いることもできる。
　また、絶縁体２５４としては、例えば、ガリウムを含む酸化物を用いてもよい。ガリウムを含む酸化物は、水素および酸素の一方または双方の拡散を抑制する機能を有する場合があるため好ましい。なお、ガリウムを含む酸化物として、酸化ガリウム、ガリウム亜鉛酸化物、インジウムガリウム亜鉛酸化物などを用いることができる。なお、絶縁体２５４としてインジウムガリウム亜鉛酸化物を用いる場合、インジウムに対するガリウムの原子数比は大きい方が好ましい。当該原子数比を大きくすることで、当該酸化物の絶縁性を高くすることができる。
　また、絶縁体２５４は、２層以上の多層構造とすることができる。例えば、絶縁体２５４として、酸素を含む雰囲気でスパッタリング法を用いて１層目を成膜し、次にＡＬＤ法を用いて２層目を成膜し、２層構造としてもよい。ＡＬＤ法は、被覆性の良好な成膜法なので、１層目の凹凸によって、段切れなどが形成されるのを防ぐことができる。なお、絶縁体２５４を２層以上の多層構造とする場合、異なる材料からなる多層構造としてもよい。例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコンまたは窒化シリコンと、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体と、の積層構造としてもよい。また、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、例えば、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いることができる。
　絶縁体２５０は、ゲート絶縁体として機能する。絶縁体２５０は、酸化物２３０ｃの少なくとも一部に接して配置することが好ましい。絶縁体２５０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
　絶縁体２５０は、絶縁体２２４と同様に、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。加熱により酸素が放出される絶縁体を、絶縁体２５０として、酸化物２３０ｃの少なくとも一部に接して設けることにより、酸化物２３０ｂのチャネル形成領域に効果的に酸素を供給し、酸化物２３０ｂのチャネル形成領域の酸素欠損を低減することができる。したがって、電気特性の変動を抑制し、安定した電気特性を有するとともに、信頼性を向上させたトランジスタを提供することができる。また、絶縁体２２４と同様に、絶縁体２５０中の水、水素などの不純物濃度が低減されていることが好ましい。絶縁体２５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
　また、絶縁体２５０と導電体２６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体２５０から導電体２６０への酸素の拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体２５０から導電体２６０への酸素の拡散が抑制される。つまり、酸化物２３０へ供給する酸素量の減少を抑制することができる。また、絶縁体２５０の酸素による導電体２６０の酸化を抑制することができる。
　なお、上記金属酸化物は、ゲート絶縁体の一部としての機能を有する場合がある。したがって、絶縁体２５０に酸化シリコンや酸化窒化シリコンなどを用いる場合、上記金属酸化物は、比誘電率が高いｈｉｇｈ−ｋ材料である金属酸化物を用いることが好ましい。ゲート絶縁体を、絶縁体２５０と上記金属酸化物との積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、ゲート絶縁体の物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
　また、上記金属酸化物は、第１のゲート電極の一部としての機能を有してもよい。例えば、酸化物２３０として用いることができる酸化物半導体を、上記金属酸化物として用いることができる。その場合、導電体２６０をスパッタリング法で成膜することで、上記金属酸化物の電気抵抗値を低下させて導電体とすることができる。
　上記金属酸化物を有することで、導電体２６０からの電界の影響を弱めることなく、トランジスタ２００のオン電流の向上を図ることができる。また、絶縁体２５０と、上記金属酸化物との物理的な厚みにより、導電体２６０と、酸化物２３０との間の距離を保つことで、導電体２６０と酸化物２３０との間のリーク電流を抑制することができる。また、絶縁体２５０、および上記金属酸化物との積層構造を設けることで、導電体２６０と酸化物２３０との間の物理的な距離、および導電体２６０から酸化物２３０へかかる電界強度を、容易に適宜調整することができる。
　具体的には、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。特に、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いることが好ましい。また、酸化物２３０に用いることができる酸化物半導体を低抵抗化することで、上記金属酸化物として用いることができる。
　導電体２６０は、図１（Ｂ）、図１（Ｃ）では、導電体２６０ａと導電体２６０ｂの２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
　導電体２６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　また、導電体２６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体２５０に含まれる酸素により、導電体２６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。
　また、導電体２６０は、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、導電体２６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体２６０ｂは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層構造としてもよい。
　絶縁体２８０は、絶縁体２５４を介して、絶縁体２２４、酸化物２３０、および導電体２４２上に設けられる。例えば、絶縁体２８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを有することが好ましい。特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、酸化窒化シリコン、空孔を有する酸化シリコンなどの材料は、加熱により脱離する酸素を含む領域を容易に形成することができるため好ましい。
　絶縁体２８０中の水、水素などの不純物濃度が低減されていることが好ましい。また、絶縁体２８０は、２層以上の積層構造を有していてもよい。また、絶縁体２８０の上面は、平坦化されていてもよい。また、絶縁体２８０は、水素濃度が低く、過剰酸素領域または過剰酸素を有することが好ましく、例えば、絶縁体２１６と同様の材料を用いて設けてもよい。
　絶縁体２７４は、絶縁体２１４などと同様に、水、水素などの不純物が、上方から絶縁体２８０に拡散するのを抑制する絶縁性バリア膜として機能することが好ましい。また、絶縁体２７４は、水素濃度が低く、水素の拡散を抑制する機能を有することが好ましい。絶縁体２７４としては、例えば、絶縁体２１４、絶縁体２５４等に用いることができる絶縁体を用いればよい。
　また、絶縁体２７４の上に、層間膜として機能する絶縁体２８１を設けることが好ましい。絶縁体２８１は、絶縁体２２４などと同様に、膜中の水、水素などの不純物濃度が低減されていることが好ましい。
　また、絶縁体２８１、絶縁体２７４、絶縁体２８０、および絶縁体２５４に形成された開口に、導電体２４０ａおよび導電体２４０ｂを配置する。導電体２４０ａおよび導電体２４０ｂは、導電体２６０を挟んで対向して設ける。なお、導電体２４０ａおよび導電体２４０ｂの上面の高さは、絶縁体２８１の上面と、同一平面上としてもよい。
　なお、絶縁体２８１、絶縁体２７４、絶縁体２８０、および絶縁体２５４の開口の側壁に接して、絶縁体２４１ａが設けられ、その側面に接して導電体２４０ａの第１の導電体が形成されている。当該開口の底部の少なくとも一部には導電体２４２ａが位置しており、導電体２４０ａが導電体２４２ａと接する。同様に、絶縁体２８１、絶縁体２７４、絶縁体２８０、および絶縁体２５４の開口の側壁に接して、絶縁体２４１ｂが設けられ、その側面に接して導電体２４０ｂの第１の導電体が形成されている。当該開口の底部の少なくとも一部には導電体２４２ｂが位置しており、導電体２４０ｂが導電体２４２ｂと接する。
　導電体２４０ａおよび導電体２４０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体２４０ａおよび導電体２４０ｂは積層構造としてもよい。
　また、導電体２４０ａ、および導電体２４０ｂを積層構造とする場合、導電体２４２と接し、かつ、絶縁体２５４、絶縁体２８０、絶縁体２７４、および絶縁体２８１と、絶縁体２４１を介して接する導電体には、水、水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、酸化ルテニウムなどを用いることが好ましい。また、水、水素などの不純物の透過を抑制する機能を有する導電性材料は、単層または積層で用いてもよい。当該導電性材料を用いることで、絶縁体２８０に添加された酸素が導電体２４０ａおよび導電体２４０ｂに吸収されるのを防ぐことができる。また、絶縁体２８１より上層に含まれる、水、水素などの不純物が、導電体２４０ａおよび導電体２４０ｂを通じて酸化物２３０に拡散するのを抑制することができる。
　絶縁体２４１ａおよび絶縁体２４１ｂとしては、例えば、絶縁体２５４等に用いることができる絶縁体を用いればよい。絶縁体２４１ａおよび絶縁体２４１ｂは、絶縁体２５４に接して設けられるので、絶縁体２８０などに含まれる水、水素などの不純物が、導電体２４０ａおよび導電体２４０ｂを通じて酸化物２３０に拡散するのを抑制することができる。また、絶縁体２８０に含まれる酸素が導電体２４０ａおよび導電体２４０ｂに吸収されるのを防ぐことができる。なお、絶縁体２４１ａおよび絶縁体２４１ｂの形成には、ＡＬＤ法や化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を用いることができる。
　また、図示しないが、導電体２４０ａの上面、および導電体２４０ｂの上面に接して配線として機能する導電体を配置してもよい。配線として機能する導電体は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、当該導電体は、積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。なお、当該導電体は、絶縁体に設けられた開口に埋め込むように形成してもよい。
　また、図示しないが、上記導電体を覆うように、抵抗率が１．０×１０１３Ωｃｍ以上１．０×１０１５Ωｃｍ以下、好ましくは５．０×１０１３Ωｃｍ以上５．０×１０１４Ωｃｍ以下の絶縁体を設けることが好ましい。上記導電体上に上記のような抵抗率を有する絶縁体を設けることで、当該絶縁体は、絶縁性を維持しつつ、トランジスタ２００、上記導電体等の配線間に蓄積される電荷を分散し、該電荷によるトランジスタや、該トランジスタを有する電子機器の特性不良や静電破壊を抑制することができ、好ましい。
＜半導体装置の構成材料＞
　以下では、半導体装置に用いることができる構成材料について説明する。
＜＜基板＞＞
　トランジスタ２００を形成する基板としては、例えば、絶縁体基板、半導体基板、または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムからなる半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
＜＜絶縁体＞＞
　絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
　例えば、トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体に、ｈｉｇｈ−ｋ材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。一方、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
　また、比誘電率の高い絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、またはシリコンおよびハフニウムを有する窒化物などがある。
　また、比誘電率が低い絶縁体としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などがある。
　また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体（絶縁体２１４、絶縁体２２２、絶縁体２５４、および絶縁体２７４など）で囲うことによって、トランジスタの電気特性を安定にすることができる。水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、またはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどの金属酸化物、窒化アルミニウム、窒化アルミニウムチタン、窒化チタン、窒化酸化シリコン、窒化シリコンなどの金属窒化物を用いることができる。
　また、ゲート絶縁体として機能する絶縁体は、加熱により脱離する酸素を含む領域を有する絶縁体であることが好ましい。例えば、加熱により脱離する酸素を含む領域を有する酸化シリコンまたは酸化窒化シリコンを酸化物２３０と接する構造とすることで、酸化物２３０が有する酸素欠損を補償することができる。
＜＜導電体＞＞
　導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
　また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
　なお、トランジスタのチャネル形成領域に酸化物を用いる場合において、ゲート電極として機能する導電体には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
　特に、ゲート電極として機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
＜＜金属酸化物＞＞
　酸化物２３０として、酸化物半導体として機能する金属酸化物を用いることが好ましい。以下では、本発明に係る酸化物２３０に適用可能な金属酸化物について説明する。
　金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特に、インジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、ガリウム、イットリウム、錫などが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
　ここでは、金属酸化物が、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、ガリウム、イットリウム、または錫とする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
　なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
［金属酸化物の構造］
　酸化物半導体（金属酸化物）は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、および非晶質酸化物半導体などがある。
　ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
　ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう。）を確認することは難しい。すなわち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためである。
　また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
　ＣＡＡＣ−ＯＳは結晶性の高い金属酸化物である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない金属酸化物ともいえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
　ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
　なお、インジウムと、ガリウムと、亜鉛と、を有する金属酸化物の一種である、Ｉｎ−Ｇａ−Ｚｎ酸化物（以下、ＩＧＺＯ）は、上述のナノ結晶とすることで安定な構造をとる場合がある。特に、ＩＧＺＯは、大気中では結晶成長がし難い傾向があるため、大きな結晶（ここでは、数ｍｍの結晶、または数ｃｍの結晶）よりも小さな結晶（例えば、上述のナノ結晶）とする方が、構造的に安定となる場合がある。
　ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する金属酸化物である。ａ−ｌｉｋｅ　ＯＳは、鬆または低密度領域を有する。すなわち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
　酸化物半導体（金属酸化物）は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
［金属酸化物を有するトランジスタ］
　続いて、上記金属酸化物をトランジスタのチャネル形成領域に用いる場合について説明する。
　なお、上記金属酸化物をトランジスタのチャネル形成領域に用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
　また、トランジスタには、キャリア密度の低い金属酸化物を用いることが好ましい。金属酸化物のキャリア密度を低くする場合においては、金属酸化物中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。例えば、金属酸化物は、キャリア密度が８×１０１１ｃｍ−３未満、好ましくは１×１０１１ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上とすればよい。
　また、高純度真性または実質的に高純度真性である金属酸化物は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
　また、金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い金属酸化物をチャネル形成領域に有するトランジスタは、電気特性が不安定となる場合がある。
　したがって、トランジスタの電気特性を安定にするためには、金属酸化物中の不純物濃度を低減することが有効である。また、金属酸化物中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
［不純物］
　ここで、金属酸化物中における各不純物の影響について説明する。
　また、金属酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。したがって、アルカリ金属またはアルカリ土類金属が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
　また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。金属酸化物中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となりやすい。さらに、当該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている金属酸化物を用いたトランジスタは、ノーマリーオン特性となりやすい。
　このため、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　トランジスタの半導体に用いる金属酸化物として、結晶性の高い薄膜を用いることが好ましい。該薄膜を用いることで、トランジスタの安定性または信頼性を向上させることができる。該薄膜として、例えば、単結晶金属酸化物の薄膜または多結晶金属酸化物の薄膜が挙げられる。しかしながら、単結晶金属酸化物の薄膜または多結晶金属酸化物の薄膜を基板上に形成するには、高温またはレーザー加熱の工程が必要とされる。よって、製造工程のコストが増加し、さらに、スループットも低下してしまう。
　２００９年に、ＣＡＡＣ構造を有するＩｎ−Ｇａ−Ｚｎ酸化物（ＣＡＡＣ−ＩＧＺＯと呼ぶ。）が発見されたことが、非特許文献１および非特許文献２で報告されている。ここでは、ＣＡＡＣ−ＩＧＺＯは、ｃ軸配向性を有する、結晶粒界が明確に確認されない、低温で基板上に形成可能である、ことが報告されている。さらに、ＣＡＡＣ−ＩＧＺＯを用いたトランジスタは、優れた電気特性および信頼性を有することが報告されている。
　また、２０１３年には、ｎｃ構造を有するＩｎ−Ｇａ−Ｚｎ酸化物（ｎｃ−ＩＧＺＯと呼ぶ。）が発見された（非特許文献３参照。）。ここでは、ｎｃ−ＩＧＺＯは、微小な領域（例えば、１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有し、異なる該領域間で結晶方位に規則性が見られないことが報告されている。
　非特許文献４および非特許文献５では、上記のＣＡＡＣ−ＩＧＺＯ、ｎｃ−ＩＧＺＯ、および結晶性の低いＩＧＺＯのそれぞれの薄膜に対する電子線の照射による平均結晶サイズの推移が示されている。結晶性の低いＩＧＺＯの薄膜において、電子線が照射される前でさえ、１ｎｍ程度の結晶性ＩＧＺＯが観察されている。よって、ここでは、ＩＧＺＯにおいて、完全な非晶質構造（ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓ　ｓｔｒｕｃｔｕｒｅ）の存在を確認できなかった、と報告されている。さらに、結晶性の低いＩＧＺＯの薄膜と比べて、ＣＡＡＣ−ＩＧＺＯの薄膜およびｎｃ−ＩＧＺＯの薄膜は電子線照射に対する安定性が高いことが示されている。よって、トランジスタの半導体として、ＣＡＡＣ−ＩＧＺＯの薄膜またはｎｃ−ＩＧＺＯの薄膜を用いることが好ましい。
　金属酸化物を用いたトランジスタは、非導通状態において極めてリーク電流が小さい、具体的には、トランジスタのチャネル幅１μｍあたりのオフ電流がｙＡ／μｍ（１０−２４Ａ／μｍ）オーダである、ことが非特許文献６に示されている。例えば、金属酸化物を用いたトランジスタのリーク電流が小さいという特性を応用した低消費電力のＣＰＵなどが開示されている（非特許文献７参照。）。
　また、金属酸化物を用いたトランジスタのリーク電流が小さいという特性を利用した、該トランジスタの表示装置への応用が報告されている（非特許文献８参照。）。表示装置では、表示される画像が１秒間に数十回切り換っている。１秒間あたりの画像の切り換え回数はリフレッシュレートと呼ばれている。また、リフレッシュレートを駆動周波数と呼ぶこともある。このような人の目で知覚が困難である高速の画面の切り換えが、目の疲労の原因として考えられている。そこで、表示装置のリフレッシュレートを低下させて、画像の書き換え回数を減らすことが提案されている。また、リフレッシュレートを低下させた駆動により、表示装置の消費電力を低減することが可能である。このような駆動方法を、アイドリング・ストップ（ＩＤＳ）駆動と呼ぶ。
　ＣＡＡＣ構造およびｎｃ構造の発見は、ＣＡＡＣ構造またはｎｃ構造を有する金属酸化物を用いたトランジスタの電気特性および信頼性の向上、ならびに、製造工程のコスト低下およびスループットの向上に貢献している。また、該トランジスタのリーク電流が小さいという特性を利用した、該トランジスタの表示装置およびＬＳＩへの応用研究が進められている。
＜半導体装置の作製方法＞
　次に、図１（Ａ）乃至図１（Ｃ）に示す、本発明の一態様に係るトランジスタ２００を有する半導体装置の作製方法を、図３（Ａ）乃至図１０（Ｃ）を用いて説明する。
　図３（Ａ）、図４（Ａ）、図５（Ａ）、図６（Ａ）、図７（Ａ）、図８（Ａ）、図９（Ａ）、および図１０（Ａ）は上面図を示す。また、図３（Ｂ）、図４（Ｂ）、図５（Ｂ）、図６（Ｂ）、図７（Ｂ）、図８（Ｂ）、図９（Ｂ）、および図１０（Ｂ）のそれぞれは、図３（Ａ）、図４（Ａ）、図５（Ａ）、図６（Ａ）、図７（Ａ）、図８（Ａ）、図９（Ａ）、および図１０（Ａ）に示すＡ１−Ａ２の一点鎖線で示す部位に対応する断面図であり、トランジスタ２００のチャネル長方向の断面図でもある。また、図３（Ｃ）、図４（Ｃ）、図５（Ｃ）、図６（Ｃ）、図７（Ｃ）、図８（Ｃ）、図９（Ｃ）、および図１０（Ｃ）のそれぞれは、図３（Ａ）、図４（Ａ）、図５（Ａ）、図６（Ａ）、図７（Ａ）、図８（Ａ）、図９（Ａ）、および図１０（Ａ）に示すＡ３−Ａ４の一点鎖線で示す部位に対応する断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。なお、図３（Ａ）、図４（Ａ）、図５（Ａ）、図６（Ａ）、図７（Ａ）、図８（Ａ）、図９（Ａ）、および１０（Ａ）の上面図では、図の明瞭化のために一部の要素を省いている。
　まず、基板（図示しない。）を準備し、当該基板上に絶縁体２１４を成膜する。絶縁体２１４の成膜は、スパッタリング法、ＣＶＤ法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ法などを用いて行うことができる。
　なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ　ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ　ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ　ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法に分けることができる。
　プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
　また、ＡＬＤ法は、原子の性質である自己制御性を利用し、一層ずつ原子を堆積することができるので、極薄の成膜が可能、アスペクト比の高い構造への成膜が可能、ピンホールなどの欠陥の少ない成膜が可能、被覆性に優れた成膜が可能、低温での成膜が可能、などの効果がある。また、ＡＬＤ法には、プラズマを利用するＰＥＡＬＤ（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＡＬＤ）法も含まれる。プラズマを利用することで、より低温での成膜が可能となり好ましい場合がある。なお、ＡＬＤ法で用いるプリカーサには炭素などの不純物を含むものがある。このため、ＡＬＤ法により設けられた膜は、他の成膜法により設けられた膜と比較して、炭素などの不純物を多く含む場合がある。なお、不純物の定量は、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて行うことができる。
　ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
　ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間を要さない分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
　本実施の形態では、絶縁体２１４として、スパッタリング法によって酸化アルミニウムを成膜する。また、絶縁体２１４は、多層構造としてもよい。例えば、スパッタリング法によって酸化アルミニウムを成膜し、当該酸化アルミニウム上に、ＡＬＤ法によって酸化アルミニウムを成膜する構造としてもよい。または、ＡＬＤ法によって酸化アルミニウムを成膜し、当該酸化アルミニウム上に、スパッタリング法によって酸化アルミニウムを成膜する構造としてもよい。
　次に、絶縁体２１４上に絶縁体２１６を成膜する。絶縁体２１６の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２１６となる絶縁膜として、ＣＶＤ法によって酸化窒化シリコンを成膜する。
　次に、絶縁体２１６に絶縁体２１４に達する開口を形成する。開口とは、例えば、溝やスリットなども含まれる。また、開口が形成された領域を指して開口部とする場合がある。開口の形成はウェットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。また、絶縁体２１４は、絶縁体２１６をエッチングして溝を形成する際のエッチングストッパ膜として機能する絶縁体を選択することが好ましい。例えば、溝を形成する絶縁体２１６に酸化窒化シリコンを用いた場合は、絶縁体２１４は窒化シリコン、酸化アルミニウム、酸化ハフニウムを用いるとよい。
　ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電圧を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電圧を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電圧を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電圧を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置などを用いることができる。
　開口の形成後に、導電体２０５の第１の導電体となる導電膜を成膜する。該導電膜は、酸素の透過を抑制する機能を有する導電体を含むことが望ましい。たとえば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。または、酸素の透過を抑制する機能を有する導電体と、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とすることができる。該導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
　本実施の形態では、導電体２０５の第１の導電体となる導電膜として、スパッタリング法によって窒化タンタル膜、または、窒化タンタルの上に窒化チタンを積層した膜を成膜する。導電体２０５の第１の導電体として金属窒化物を用いることにより、後述する導電体２０５の第２の導電体として銅などの拡散しやすい金属を用いても、当該金属が導電体２０５の第１の導電体から外に拡散するのを防ぐことができる。
　次に、導電体２０５の第１の導電体となる導電膜上に、導電体２０５の第２の導電体となる導電膜を成膜する。該導電膜の成膜は、メッキ法、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の形態では、該導電膜として、タングステンを成膜する。
　次に、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）処理を行うことで、導電体２０５の第１の導電体となる導電膜、および導電体２０５の第２の導電体となる導電膜の一部を除去し、絶縁体２１６を露出する。その結果、開口部のみに、導電体２０５の第１の導電体となる導電膜、および導電体２０５の第２の導電体となる導電膜が残存する。これにより、上面が平坦な、導電体２０５の第１の導電体および導電体２０５の第２の導電体を含む導電体２０５を形成することができる（図３（Ａ）乃至図３（Ｃ）参照。）。なお、当該ＣＭＰ処理により、絶縁体２１６の一部が除去される場合がある。絶縁体２１６と導電体２０５の上面の平坦性を向上させることにより、酸化物２３０ｂ、酸化物２３０ｃを形成するＣＡＡＣ−ＯＳの結晶性を向上させることができる。
　なお、導電体２０５を形成した後に、導電体２０５の第２の導電体の一部を除去し、導電体２０５および絶縁体２１６上に導電膜を成膜し、ＣＭＰ処理を行う工程を行ってもよい。当該ＣＭＰ処理により、当該導電膜の一部を除去し、絶縁体２１６を露出する。なお、導電体２０５の第２の導電体の一部は、ドライエッチング法などを用いて除去するとよい。また、当該導電膜には、導電体２０５の第１の導電体または導電体２０５の第２の導電体と同様の材料を用いるとよい。
　上記工程により、上面が平坦な、上記導電膜を含む導電体２０５を形成することができる。絶縁体２１６と導電体２０５の上面の平坦性を向上させることにより、酸化物２３０ｂ、酸化物２３０ｃを形成するＣＡＡＣ−ＯＳの結晶性を向上させることができる。
　ここからは、上記と異なる導電体２０５の形成方法について以下に説明する。
　絶縁体２１４上に、導電体２０５となる導電膜を成膜する。該導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。また、該導電膜は、多層膜とすることができる。例えば、該導電膜としてタングステンを成膜する。
　次に、リソグラフィー法を用いて、導電体２０５となる導電膜を加工し、導電体２０５を形成する。
　なお、リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体、絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ　Ｕｌｔｒａ　ｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、マスクは不要となる。なお、レジストマスクは、アッシングなどのドライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング処理後にウェットエッチング処理を行う、またはウェットエッチング処理後にドライエッチング処理を行うことで、除去することができる。
　また、レジストマスクの代わりに絶縁体や導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、導電体２０５となる導電膜上にハードマスク材料となる絶縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。導電体２０５となる導電膜のエッチングは、レジストマスクを除去してから行っても良いし、レジストマスクを残したまま行っても良い。後者の場合、エッチング中にレジストマスクが消失することがある。導電体２０５となる導電膜のエッチング後にハードマスクをエッチングにより除去しても良い。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。
　次に、絶縁体２１４、および導電体２０５上に絶縁体２１６となる絶縁膜を成膜する。当該絶縁膜は、導電体２０５の上面、および側面と接するように形成する。当該絶縁膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
　ここで、絶縁体２１６となる絶縁膜の膜厚は、導電体２０５の膜厚以上とすることが好ましい。例えば、導電体２０５の膜厚を１とすると、該絶縁膜の膜厚は、１以上３以下とする。
　次に、絶縁体２１６となる絶縁膜にＣＭＰ処理を行うことで、該絶縁膜の一部を除去し、導電体２０５の表面を露出させる。これにより、上面が平坦な、導電体２０５と、導電体２０５の側面と接する絶縁体２１６と、を形成することができる。以上が、導電体２０５の異なる形成方法である。
　次に、絶縁体２１６、および導電体２０５上に絶縁体２２２を成膜する。絶縁体２２２として、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を成膜するとよい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体は、酸素、水素、および水に対してバリア性を有する。絶縁体２２２が、水素および水に対してバリア性を有することで、トランジスタ２００の周辺に設けられた構造体に含まれる水素および水が、絶縁体２２２を通じてトランジスタ２００の内側へ拡散することが抑制され、酸化物２３０中の酸素欠損の生成を抑制することができる。
　絶縁体２２２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２２２として、ＡＬＤ法によって、酸化ハフニウムまたは酸化アルミニウムを成膜する。
　続いて、加熱処理を行うと好ましい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理を行ってもよい。
　本実施の形態では、加熱処理として、絶縁体２２２の成膜後に窒素雰囲気にて４００℃の温度で１時間の処理を行った後に、連続して酸素雰囲気にて４００℃の温度で１時間の処理を行う。当該加熱処理によって、絶縁体２２２に含まれる水、水素などの不純物を除去することなどができる。また、加熱処理は、絶縁体２２４の成膜後などのタイミングで行うこともできる。
　次に、絶縁体２２２上に絶縁体２２４を成膜する。絶縁体２２４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２２４として、ＣＶＤ法によって酸化窒化シリコン膜を成膜する。
　ここで、絶縁体２２４に過剰酸素領域を形成するために、減圧状態で酸素を含むプラズマ処理を行ってもよい。酸素を含むプラズマ処理は、例えばマイクロ波を用いた高密度プラズマを発生させる電源を有する装置を用いることが好ましい。または、基板側にＲＦ（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ）を印加する電源を有してもよい。高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素ラジカルを効率よく絶縁体２２４内に導くことができる。または、この装置を用いて不活性ガスを含むプラズマ処理を行った後に、脱離した酸素を補うために酸素を含むプラズマ処理を行ってもよい。なお、当該プラズマ処理の条件を適宜選択することにより、絶縁体２２４に含まれる水、水素などの不純物を除去することができる。その場合、加熱処理は行わなくてもよい。
　ここで、絶縁体２２４上に、例えば、スパッタリング法によって、酸化アルミニウムを成膜した後、絶縁体２２４に達するまで、ＣＭＰ処理を行ってもよい。当該ＣＭＰ処理を行うことで絶縁体２２４表面の平坦化および平滑化を行うことができる。当該酸化アルミニウムを絶縁体２２４上に配置してＣＭＰ処理を行うことで、ＣＭＰ処理の終点検出が容易となる。また、ＣＭＰ処理によって、絶縁体２２４の一部が研磨されて、絶縁体２２４の膜厚が薄くなることがあるが、絶縁体２２４の成膜時に膜厚を調整すればよい。絶縁体２２４表面の平坦化および平滑化を行うことで、後に成膜する酸化物の被覆率の悪化を防止し、半導体装置の歩留りの低下を防ぐことができる場合がある。また、絶縁体２２４上に、スパッタリング法によって、酸化アルミニウムを成膜することにより、絶縁体２２４に酸素を添加することができるので好ましい。
　次に、絶縁体２２４上に、酸化物２３０ａとなる酸化膜２３０Ａ、酸化物２３０ｂとなる酸化膜２３０Ｂを順に成膜する（図３（Ｂ）、図３（Ｃ）参照。）。なお、酸化膜２３０Ａおよび酸化膜２３０Ｂは、大気環境にさらさずに連続して成膜することが好ましい。大気開放せずに成膜することで、酸化膜２３０Ａ、および酸化膜２３０Ｂ上に大気環境からの不純物または水分が付着することを防ぐことができ、酸化膜２３０Ａと酸化膜２３０Ｂとの界面近傍を清浄に保つことができる。
　酸化膜２３０Ａ、および酸化膜２３０Ｂの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
　例えば、酸化膜２３０Ａ、および酸化膜２３０Ｂをスパッタリング法によって成膜する場合は、スパッタリングガスとして酸素、または、酸素と希ガスの混合ガスを用いる。スパッタリングガスに含まれる酸素の割合を高めることで、成膜される酸化膜中の過剰酸素を増やすことができる。また、上記の酸化膜をスパッタリング法によって成膜する場合は、上記のＩｎ−Ｍ−Ｚｎ酸化物ターゲットなどを用いることができる。また、ターゲットには、直流（ＤＣ）電源または、高周波（ＲＦ）電源などの交流（ＡＣ）電源が接続され、ターゲットの電気伝導度に応じて、必要な電力を印加することができる。
　特に、酸化膜２３０Ａの成膜時に、スパッタリングガスに含まれる酸素の一部が絶縁体２２４に供給される場合がある。したがって、当該スパッタリングガスに含まれる酸素の割合は７０％以上、好ましくは８０％以上、より好ましくは１００％とすればよい。
　また、酸化膜２３０Ｂをスパッタリング法で形成する場合、スパッタリングガスに含まれる酸素の割合を、３０％を超えて１００％以下、好ましくは７０％以上１００％以下として成膜すると、酸素過剰型の酸化物半導体が形成される。酸素過剰型の酸化物半導体をチャネル形成領域に用いたトランジスタは、比較的高い信頼性が得られる。ただし、本発明の一態様はこれに限定されない。酸化膜２３０Ｂをスパッタリング法で形成する場合、スパッタリングガスに含まれる酸素の割合を１％以上３０％以下、好ましくは５％以上２０％以下として成膜すると、酸素欠乏型の酸化物半導体が形成される。酸素欠乏型の酸化物半導体をチャネル形成領域に用いたトランジスタは、比較的高い電界効果移動度が得られる。また、基板を加熱しながら成膜を行うことによって、当該酸化膜の結晶性を向上させることができる。
　本実施の形態では、酸化膜２３０Ａとして、スパッタリング法によって、１：３：４［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用いて成膜する。また、酸化膜２３０Ｂとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用いて成膜する。なお、各酸化膜は、成膜条件、および原子数比を適宜選択することで、酸化物２３０に求める特性に合わせて形成するとよい。
　ここで、絶縁体２２２、絶縁体２２４、酸化膜２３０Ａ、および酸化膜２３０Ｂを、大気に暴露することなく成膜することが好ましい。例えば、マルチチャンバー方式の成膜装置を用いればよい。
　次に、加熱処理を行ってもよい。当該加熱処理は、上述した加熱処理条件を用いることができる。当該加熱処理によって、酸化膜２３０Ａ、および酸化膜２３０Ｂ中の水、水素などの不純物を除去することなどができる。本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行った後に、連続して酸素雰囲気にて４００℃の温度で１時間の処理を行う。
　次に、酸化膜２３０Ｂ上に導電膜２４２Ａを成膜する。導電膜２４２Ａの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる（図３（Ｂ）、図３（Ｃ）参照。）。なお、導電膜２４２Ａの成膜前に、加熱処理を行ってもよい。加熱処理は、減圧下で行い、大気に暴露することなく、連続して導電膜２４２Ａを成膜してもよい。このような処理を行うことによって、酸化膜２３０Ｂの表面などに表面に吸着している水分および水素を除去し、さらに酸化膜２３０Ａおよび酸化膜２３０Ｂ中の水分濃度および水素濃度を低減させることができる。加熱処理の温度は、１００℃以上４００℃以下が好ましい。本実施の形態では、加熱処理の温度を２００℃とする。
　次に、酸化膜２３０Ａ、酸化膜２３０Ｂ、および導電膜２４２Ａを島状に加工して、酸化物２３０ａ、酸化物２３０ｂ、および導電層２４２Ｂを形成する。なお、当該工程において、絶縁体２２４の酸化物２３０ａと重ならない領域の膜厚が薄くなることがある（図４（Ａ）乃至図４（Ｃ）参照。）。
　ここで、酸化物２３０ａ、酸化物２３０ｂ、および導電層２４２Ｂは、少なくとも一部が導電体２０５と重なるように形成する。また、酸化物２３０ａ、酸化物２３０ｂ、および導電層２４２Ｂの側面は、絶縁体２２４の上面に対し、概略垂直であることが好ましい。酸化物２３０ａ、酸化物２３０ｂ、および導電層２４２Ｂの側面が、絶縁体２２４の上面に対し、概略垂直であることで、複数のトランジスタ２００を設ける際に、小面積化、高密度化が可能となる。または、酸化物２３０ａ、酸化物２３０ｂ、および導電層２４２Ｂの側面と、絶縁体２２４の上面とのなす角が低い角度になる構成にしてもよい。その場合、酸化物２３０ａ、酸化物２３０ｂ、および導電層２４２Ｂの側面と、絶縁体２２４の上面とのなす角は６０度以上７０度未満が好ましい。この様な形状とすることで、これより後の工程において、絶縁体２５４などの被覆性が向上し、鬆などの欠陥を低減することができる。
　また、導電層２４２Ｂの側面と導電層２４２Ｂの上面との間に、湾曲面を有する。つまり、当該側面の端部と当該上面の端部は、湾曲していることが好ましい。湾曲面は、例えば、導電層２４２Ｂの端部において、曲率半径が、３ｎｍ以上１０ｎｍ以下、好ましくは、５ｎｍ以上６ｎｍ以下とする。端部に角を有さないことで、以降の成膜工程における膜の被覆性が向上する。
　なお、酸化膜２３０Ａ、酸化膜２３０Ｂ、および導電膜２４２Ａの加工はリソグラフィー法を用いて行えばよい。また、当該加工はドライエッチング法やウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。また、酸化膜２３０Ａ、酸化膜２３０Ｂ、および導電膜２４２Ａの加工は、それぞれ異なる条件で加工してもよい。
　次に、絶縁体２２４、酸化物２３０ａ、酸化物２３０ｂ、および導電層２４２Ｂの上に、絶縁体２５４となる絶縁膜２５４Ａを成膜する（図５（Ｂ）、図５（Ｃ）参照）。
　絶縁膜２５４Ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。絶縁膜２５４Ａは、酸素の透過を抑制する機能を有する絶縁膜を用いることが好ましい。例えば、スパッタリング法によって、窒化シリコン、酸化シリコン、または酸化アルミニウムを成膜する。また、絶縁体２５４として、酸化物２３０ａ、および酸化物２３０ｂに用いることができる材料を用いることができる。例えば、絶縁体２５４として、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、または１：１：０．５［原子数比］の金属酸化物を用いることが好ましい。
　また、絶縁膜２５４Ａは、２層の積層構造としてもよい。絶縁膜２５４Ａの下層、および絶縁膜２５４Ａの上層の成膜には、上記方法を用いて行うことができ、絶縁膜２５４Ａの下層、および絶縁膜２５４Ａの上層の成膜は、同じ方法を用いてもよいし、それぞれ異なる方法を用いてもよい。また、絶縁膜２５４Ａの下層、および絶縁膜２５４Ａの上層には上記材料を用いることができ、絶縁膜２５４Ａの下層、および絶縁膜２５４Ａの上層は同じ材料としてもよいし、それぞれ異なる材料としてもよい。例えば、絶縁膜２５４Ａの下層として、スパッタリング法によって、酸化アルミニウム膜を成膜し、絶縁膜２５４Ａの上層として、ＡＬＤ法によって、酸化アルミニウム膜を成膜してもよい。または、絶縁膜２５４Ａの下層として、スパッタリング法によって、酸化アルミニウム膜を成膜し、絶縁膜２５４Ａの上層として、ＡＬＤ法によって、窒化シリコン膜を成膜してもよい。
　次に、絶縁膜２５４Ａ上に、絶縁体２８０となる絶縁膜を成膜する。当該絶縁膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の形態では、当該絶縁膜として、ＣＶＤ法、またはスパッタリング法によって酸化シリコン膜を成膜する。なお、当該絶縁膜の成膜前に、加熱処理を行ってもよい。加熱処理は、減圧下で行い、大気に暴露することなく、連続して当該絶縁膜を成膜してもよい。このような処理を行うことによって、絶縁膜２５４Ａの表面などに吸着している水分および水素を除去し、さらに酸化物２３０ａ、酸化物２３０ｂ、および絶縁膜２５４Ａ中の水分濃度および水素濃度を低減させることができる。上述した加熱処理条件を用いることができる。
　また、絶縁体２８０となる絶縁膜は、多層構造としてもよい。例えば、スパッタリング法によって酸化シリコン膜を成膜し、当該酸化シリコン膜上に、ＣＶＤ法によって酸化シリコン膜を成膜する構造としてもよい。
　次に、絶縁体２８０となる絶縁膜にＣＭＰ処理を行い、上面が平坦な絶縁体２８０を形成する（図５（Ｂ）、図５（Ｃ）参照。）。
　次に、絶縁体２８０の一部、絶縁膜２５４Ａの一部、および導電層２４２Ｂの一部を加工して、酸化物２３０ｂに達する開口を形成する。当該開口は、導電体２０５と重なるように形成することが好ましい。当該開口によって、導電体２４２ａ、導電体２４２ｂ、および絶縁体２５４を形成する（図６（Ａ）乃至図６（Ｃ）参照。）。
　また、絶縁体２８０の一部、絶縁膜２５４Ａの一部、および導電層２４２Ｂの一部の加工は、それぞれ異なる条件で加工してもよい。例えば、絶縁体２８０の一部をドライエッチング法で加工し、絶縁膜２５４Ａの一部をウェットエッチング法で加工し、導電層２４２Ｂの一部をドライエッチング法で加工してもよい。
　ここで、酸化物２３０ａ、酸化物２３０ｂなどの表面に付着または内部に拡散した不純物を除去することが好ましい。当該不純物としては、絶縁体２８０、絶縁膜２５４Ａ、および導電層２４２Ｂに含まれる成分、上記開口を形成する際に用いられる装置に使われている部材に含まれる成分、エッチングに使用するガスまたは液体に含まれる成分などに起因したものが挙げられる。当該不純物としては、例えば、アルミニウム、シリコン、タンタル、フッ素、塩素などがある。
　上記の不純物などを除去するために、洗浄処理を行う。洗浄方法としては、洗浄液など用いたウェット洗浄、プラズマを用いたプラズマ処理、熱処理による洗浄などがあり、上記洗浄を適宜組み合わせて行ってもよい。
　ウェット洗浄としては、アンモニア水、シュウ酸、リン酸、フッ化水素酸などを炭酸水または純水で希釈した水溶液、純水、炭酸水などを用いて洗浄処理を行ってもよい。または、これらの水溶液、純水、または炭酸水を用いた超音波洗浄を行ってもよい。または、これらの洗浄を適宜組み合わせて行ってもよい。なお、超音波洗浄には、２００ｋＨｚ以上、好ましくは９００ｋＨｚ以上の周波数を用いることが好ましい。当該周波数を用いることで、酸化物２３０ｂなどへのダメージを低減することができる。
　上記洗浄処理として、本実施の形態では、希釈フッ化水素酸または希釈アンモニア水を用いてウェット洗浄を行い、続いて純水、または炭酸水を用いてウェット洗浄を行う。当該洗浄処理を行うことで、酸化物２３０ａ、酸化物２３０ｂなどの表面に付着または内部に拡散した不純物を除去することができる。または、酸化物２３０ｂ上の酸化物２３０ｃの結晶性を高めることができる。
　次に加熱処理を行ってもよい。加熱処理は、減圧下で行い、大気に暴露することなく、連続して酸化膜２３０Ｃを成膜してもよい。このような処理を行うことによって、酸化物２３０ｂの表面などに吸着している水分および水素を除去し、さらに酸化物２３０ａおよび酸化物２３０ｂ中の水分濃度および水素濃度を低減させることができる。加熱処理の温度は、１００℃以上４００℃以下が好ましい。本実施の形態では、加熱処理の温度を２００℃とする（図７（Ａ）乃至図７（Ｃ）参照。）。
　酸化膜２３０Ｃの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。酸化膜２３０Ｃに求める特性に合わせて、酸化膜２３０Ａ、または酸化膜２３０Ｂと同様の成膜方法を用いて、酸化膜２３０Ｃを成膜すればよい。本実施の形態では、酸化膜２３０Ｃとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、または４：２：４．１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用いて成膜する。または、酸化膜２３０Ｃとして、スパッタリング法によって、４：２：４．１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用いて成膜し、その上にＩｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用いて成膜する。
　特に、酸化膜２３０Ｃの成膜時に、スパッタリングガスに含まれる酸素の一部が酸化物２３０ａおよび酸化物２３０ｂに供給される場合がある。したがって、酸化膜２３０Ｃのスパッタリングガスに含まれる酸素の割合は７０％以上、好ましくは８０％以上、より好ましくは１００％とすればよい。
　次に加熱処理を行ってもよい。加熱処理は、減圧下で行い、大気に暴露することなく、連続して絶縁膜２５０Ａを成膜してもよい。このような処理を行うことによって、酸化膜２３０Ｃの表面などに表面に吸着している水分および水素を除去し、さらに酸化物２３０ａ、酸化物２３０ｂ、および酸化膜２３０Ｃ中の水分濃度および水素濃度を低減させることができる。加熱処理の温度は、１００℃以上４００℃以下が好ましい。（図８（Ａ）乃至図８（Ｃ）参照。）。
　絶縁膜２５０Ａは、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて成膜することができる。本実施の形態では、絶縁膜２５０Ａとして、ＣＶＤ法により、酸化窒化シリコンを成膜する。なお、絶縁膜２５０Ａを成膜する際の成膜温度は、３５０℃以上４５０℃未満、特に４００℃前後とすることが好ましい。絶縁膜２５０Ａを、４００℃で成膜することで、不純物が少ない絶縁膜を成膜することができる。
　次に、導電膜２６０Ａ、導電膜２６０Ｂを順に成膜する。導電膜２６０Ａおよび導電膜２６０Ｂの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。例えば、ＣＶＤ法を用いることが好ましい。本実施の形態では、ＡＬＤ法を用いて、導電膜２６０Ａを成膜し、ＣＶＤ法を用いて導電膜２６０Ｂを成膜する（図９（Ａ）乃至図９（Ｃ）参照。）。
　次に、ＣＭＰ処理によって、酸化膜２３０Ｃ、絶縁膜２５０Ａ、導電膜２６０Ａ、および導電膜２６０Ｂを絶縁体２８０が露出するまで研磨することによって、酸化物２３０ｃ、絶縁体２５０、および導電体２６０（導電体２６０ａ、および導電体２６０ｂ）を形成する（図１０（Ａ）乃至図１０（Ｃ）参照。）。これにより、酸化物２３０ｃは、酸化物２３０ｂに達する開口の内壁（側壁、および底面）を覆うように配置される。また、絶縁体２５０は、酸化物２３０ｃを介して、上記開口の内壁を覆うように配置される。また、導電体２６０は、酸化物２３０ｃおよび絶縁体２５０を介して、上記開口を埋め込むように配置される。
　次に、加熱処理を行ってもよい。本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行う。該加熱処理によって、絶縁体２５０および絶縁体２８０中の水分濃度および水素濃度を低減させることができる。
　次に、酸化物２３０ｃ、絶縁体２５０、導電体２６０、および絶縁体２８０上に、絶縁体２７４を成膜する。絶縁体２７４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。絶縁体２７４としては、例えば、スパッタリング法によって、酸化アルミニウム膜、または窒化シリコン膜を成膜することが好ましい。スパッタリング法によって、酸化アルミニウム膜、または窒化シリコン膜を成膜することによって、絶縁体２８１が有する水素を酸化物２３０へ拡散することを抑制することができる。また、導電体２６０と接するように絶縁体２７４を形成することで、導電体２６０の酸化を抑制することができ、好ましい。
　また、絶縁体２７４として、スパッタリング法によって、酸化アルミニウム膜を形成することで、絶縁体２８０に酸素を供給することができる。絶縁体２８０に供給された酸素は、酸化物２３０ｃを介して、酸化物２３０ｂが有するチャネル形成領域に供給される場合がある。また、絶縁体２８０に酸素が供給されることで、絶縁体２７４形成前に絶縁体２８０に含まれていた酸素が、酸化物２３０ｃを介して、酸化物２３０ｂが有するチャネル形成領域に供給される場合がある。
　また、絶縁体２７４は、多層構造としてもよい。例えば、スパッタリング法によって酸化アルミニウム膜を成膜し、当該酸化アルミニウム膜上に、スパッタリング法によって窒化シリコンを成膜する構造としてもよい。
　次に、加熱処理を行ってもよい。加熱処理は、前述の加熱処理条件を用いることができる。当該加熱処理によって、絶縁体２８０の水分濃度および水素濃度を低減させることができる。また、絶縁体２７４が有する酸素を絶縁体２８０に注入することができる。
　なお、絶縁体２７４を成膜する方法として、はじめに、絶縁体２８０などの上に、スパッタリング法によって酸化アルミニウム膜を成膜し、次に、上述した加熱処理条件を用いて加熱処理を行い、次に、ＣＭＰ処理によって、当該酸化アルミニウム膜を除去し、次に、絶縁体２７４を成膜してもよい。当該方法により、絶縁体２８０に過剰酸素領域をより多く形成することができる。なお、当該酸化アルミニウム膜を除去する工程において、絶縁体２８０の一部、導電体２６０の一部、絶縁体２５０の一部、および酸化物２３０ｃの一部が除去される場合がある。
　また、絶縁体２８０と絶縁体２７４との間に、絶縁体を設けてもよい。当該絶縁体として、例えば、スパッタリング法を用いて成膜した酸化シリコンを用いればよい。当該絶縁体を設けることで、絶縁体２８０に過剰酸素領域を形成することができる。
　次に絶縁体２７４上に、絶縁体２８１を成膜してもよい。絶縁体２８１の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる（図１０（Ｂ）、図１０（Ｃ）参照。）。
　次に、絶縁体２５４、絶縁体２８０、絶縁体２７４、および絶縁体２８１に、導電体２４２ａおよび導電体２４２ｂに達する開口を形成する。当該開口の形成は、リソグラフィー法を用いて行えばよい。
　次に、絶縁体２４１となる絶縁膜を成膜し、当該絶縁膜を異方性エッチングして絶縁体２４１を形成する。当該絶縁膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。当該絶縁膜としては、酸素の透過を抑制する機能を有する絶縁膜を用いることが好ましい。例えば、ＡＬＤ法によって、酸化アルミニウム膜を成膜することが好ましい。また、ＡＬＤ法やＣＶＤ法を用いて、窒化シリコン膜を成膜してもよい。ＡＬＤ法を用いて窒化シリコン膜を成膜する場合、シリコンおよびハロゲンを含むプリカーサや、アミノシラン類のプリカーサを用いることができる。シリコンおよびハロゲンを含むプリカーサとして、ＳｉＣｌ４、ＳｉＨ２Ｃｌ２、Ｓｉ２Ｃｌ６、Ｓｉ３Ｃｌ８等を用いることができる。また、アミノシラン類のプリカーサとして、１価、２価、または３価のアミノシラン類を用いることができる。また、窒化ガスとしてアンモニアや、ヒドラジンを用いることができる。また、異方性エッチングは、例えばドライエッチング法などを行えばよい。開口の側壁部をこのような構成とすることで、外方からの酸素の透過を抑制し、次に形成する導電体２４０ａおよび導電体２４０ｂの酸化を防止することができる。また、導電体２４０ａおよび導電体２４０ｂから、水、水素などの不純物が外部に拡散することを防ぐことができる。
　次に、導電体２４０ａおよび導電体２４０ｂとなる導電膜を成膜する。当該導電膜は、水、水素など不純物の拡散を抑制する機能を有する導電体を含む積層構造とすることが望ましい。たとえば、窒化タンタル、窒化チタンなどと、タングステン、モリブデン、銅など、と、の積層とすることができる。当該導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
　次に、ＣＭＰ処理を行うことで、導電体２４０ａおよび導電体２４０ｂとなる導電膜の一部を除去し、絶縁体２８１を露出する。その結果、上記開口のみに、当該導電膜が残存することで上面が平坦な導電体２４０ａおよび導電体２４０ｂを形成することができる（図１（Ａ）乃至図１（Ｃ）参照。）。なお、当該ＣＭＰ処理により、絶縁体２８１の一部が除去する場合がある。
　以上により、図１（Ａ）乃至図１（Ｃ）に示す、チャネル形成領域およびその近傍の不純物が低減された半導体装置を作製することができる。
　本発明の一態様により、信頼性が良好な半導体装置を提供することができる。また、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。また、本発明の一態様により、オン電流の大きい半導体装置を提供することができる。また、本発明の一態様により、高い周波数特性を有する半導体装置を提供することができる。また、本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。また、本発明の一態様により、オフ電流の小さい半導体装置を提供することができる。また、本発明の一態様により、消費電力が低減された半導体装置を提供することができる。また、本発明の一態様により、生産性の高い半導体装置を提供することができる。
＜半導体装置の構成例２＞
　図１１（Ａ）乃至図１１（Ｃ）は、本発明の一態様に係るトランジスタ２００Ａ、およびトランジスタ２００Ａ周辺の上面図および断面図である。図１１（Ａ）乃至図１１（Ｃ）に示す半導体装置およびトランジスタ２００Ａは、図１（Ａ）乃至図１（Ｃ）に示す半導体装置およびトランジスタ２００の変形例である。
　図１１（Ａ）は、トランジスタ２００Ａを有する半導体装置の上面図である。また、図１１（Ｂ）および図１１（Ｃ）は当該半導体装置の断面図である。ここで、図１１（Ｂ）は、図１１（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２００Ａのチャネル長方向の断面図でもある。また、図１１（Ｃ）は、図１１（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２００Ａのチャネル幅方向の断面図でもある。なお、図１１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いている。
　なお、図１１（Ａ）乃至図１１（Ｃ）に示す半導体装置において、＜半導体装置の構成例１＞に示した半導体装置を構成する要素と同機能を有する要素には、同符号を付記している。
　以下、半導体装置の構成について、図１１（Ａ）乃至図１１（Ｃ）を用いて説明する。なお、本項目において、半導体装置の構成材料については＜半導体装置の構成例１＞で詳細に説明した材料を用いることができる。
　本発明の一態様の半導体装置は、トランジスタ２００Ａと、層間膜として機能する絶縁体２１４、絶縁体２１６、絶縁体２８０（絶縁体２８０ａ、および絶縁体２８０ｂ）、絶縁体２７４、および絶縁体２８１と、を有する。また、トランジスタ２００Ａと電気的に接続し、プラグとして機能する導電体２４０、および導電体２４７を有する。なお、プラグとして機能する導電体２４０の側面に接して絶縁体２４１が設けられる。また、導電体２４７は、絶縁体２１６に埋め込まれるように設けられる。
［トランジスタ２００Ａ］
　図１１（Ａ）乃至図１１（Ｃ）に示すように、トランジスタ２００Ａは、基板（図示せず。）の上に配置され、絶縁体２１６に埋め込まれるように配置された導電体２０５と、絶縁体２１６の上および導電体２０５の上に配置された絶縁体２２２と、絶縁体２２２の上に配置された絶縁体２２４と、絶縁体２２４の上に配置された酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、酸化物２３０ｃ１、および酸化物２３０ｃ２）と、酸化物２３０の上に配置された２５０と、絶縁体２５０上に配置された導電体２６０（導電体２６０ａ、および導電体２６０ｂ）と、酸化物２３０ｂの上面の一部と接する導電体２４２ａおよび導電体２４２ｂと、絶縁体２２４の上面の一部、酸化物２３０ａの側面、酸化物２３０ｂの側面、導電体２４２ａの側面、導電体２４２ａの上面、導電体２４２ｂの側面、および導電体２４２ｂの上面に接して配置された絶縁体２５４と、を有する。
　図１１（Ａ）乃至図１１（Ｃ）に示す半導体装置は、絶縁体２８０が、絶縁体２８０ａ、および絶縁体２８０ｂの２層を積層する構成である点、導電体２４７、および開口２４８を有する点が、＜半導体装置の構成例１＞で説明した半導体装置と異なる。また、トランジスタ２００Ａは、酸化物２３０ｃが、酸化物２３０ｃ１および酸化物２３０ｃ２の２層を積層する構成である点、導電体２４２ｂが、開口２４８を介して、導電体２４７の上面の少なくとも一部と接する点が、前述のトランジスタ２００と異なる。以下では、＜半導体装置の構成例１＞で説明した半導体装置、および前述のトランジスタ２００と異なる点について説明する。
　絶縁体２８０は、図１１（Ｂ）、図１１（Ｃ）に示すように、絶縁体２８０ａと、絶縁体２８０ａの上に配置された絶縁体２８０ｂと、を有する。また、絶縁体２８０ａは、絶縁体２２４の上面の一部、酸化物２３０ａ、および酸化物２３０ｂの側面、導電体２４２ａの側面、導電体２４２ａの上面、導電体２４２ｂの側面、および導電体２４２ｂの上面に接して配置されている。
　例えば、絶縁体２８０ａ、および絶縁体２８０ｂは、過剰酸素領域を有する絶縁性材料、または、過剰酸素領域が形成されやすい絶縁性材料を用いることが好ましい。具体的には、絶縁体２８０ａとして、スパッタリング法を用いて成膜された酸化シリコンを用い、絶縁体２８０ｂとして、ＣＶＤ法を用いて成膜された酸化窒化シリコンを用いればよい。絶縁体２８０ａの膜厚は、３０ｎｍ以上１００ｎｍ以下とするのが好ましく、４０ｎｍ以上８０ｎｍ以下とするのがさらに好ましい。このような２層を積層する構成にすることで、絶縁体２８０のカバレッジを向上させることができる。
　また、例えば、絶縁体２８０ａとして、過剰酸素領域を有する絶縁性材料、または、過剰酸素領域が形成されやすい絶縁性材料を用い、絶縁体２８０ｂとして、被形成膜に過剰酸素領域を形成しやすい絶縁性材料を用いることが好ましい。具体的には、絶縁体２８０ａとして、スパッタリング法を用いて成膜された酸化シリコンを用い、絶縁体２８０ｂとして、スパッタリング法を用いて成膜された酸化アルミニウムを用いればよい。このような２層を積層する構成にすることで、絶縁体２８０ａが有する過剰酸素を、酸化物２３０に効率的に供給することができる。
　なお、絶縁体２８０は、絶縁体２８０ａおよび絶縁体２８０ｂを積層する構成に限定されず、単層にしてもよいし、３層以上を積層する構成にしてもよい。なお、絶縁体２８０を２層以上の積層構造にする場合、絶縁体２８０に用いる絶縁性材料の組み合わせおよび積層順は、求めるトランジスタ特性により、適宜設計すればよい。
　酸化物２３０ｃは、図１１（Ｂ）、図１１（Ｃ）に示すように、酸化物２３０ｃ１と、酸化物２３０ｃ１の上に配置された酸化物２３０ｃ２と、を有する。酸化物２３０ｃ１は、酸化物２３０ｂに用いられる金属酸化物を構成する金属元素の少なくとも一つを含むことが好ましく、当該金属元素を全て含むことがより好ましい。例えば、酸化物２３０ｃ１として、Ｉｎ−Ｇａ−Ｚｎ酸化物を用い、酸化物２３０ｃ２として、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、または酸化ガリウムを用いるとよい。これにより、酸化物２３０ｂと酸化物２３０ｃ１との界面における欠陥準位密度を低くすることができる。また、酸化物２３０ｃ２は、酸化物２３０ｃ１より、酸素の拡散または透過を抑制する金属酸化物であることが好ましい。絶縁体２５０と酸化物２３０ｃ１との間に酸化物２３０ｃ２を設けることで、絶縁体２８０に含まれる酸素が、絶縁体２５０に拡散するのを抑制することができる。したがって、当該酸素は、酸化物２３０ｃ１を介して、酸化物２３０に供給されやすくなる。
　また、酸化物２３０ａおよび酸化物２３０ｃ２の伝導帯下端が、酸化物２３０ｂおよび酸化物２３０ｃ１の伝導帯下端より真空準位に近いことが好ましい。また、言い換えると、酸化物２３０ａおよび酸化物２３０ｃ２の電子親和力は、酸化物２３０ｂおよび酸化物２３０ｃ１の電子親和力より小さいことが好ましい。この場合、酸化物２３０ｃ２は、酸化物２３０ａに用いることができる金属酸化物を用い、酸化物２３０ｃ１は、酸化物２３０ｂに用いることができる金属酸化物を用いることが好ましい。
　また、酸化物２３０ｃ１、および酸化物２３０ｃ２は、結晶性を有することが好ましく、酸化物２３０ｃ２は、酸化物２３０ｃ１よりも結晶性が高いことがより好ましい。特に、酸化物２３０ｃ１、および酸化物２３０ｃ２として、ＣＡＡＣ−ＯＳを用いることが好ましく、酸化物２３０ｃ１、および酸化物２３０ｃ２が有する結晶のｃ軸が、酸化物２３０ｃ１、および酸化物２３０ｃ２の被形成面または上面に概略垂直な方向を向いていることが好ましい。ＣＡＡＣ−ＯＳは、ｃ軸方向に酸素を移動させにくい性質を有する。したがって、酸化物２３０ｃ１と絶縁体２５０との間に、酸化物２３０ｃ２を設けることで、酸化物２３０ｃ１が有する酸素が、絶縁体２５０へ拡散することを抑制し、当該酸素を、酸化物２３０に効率的に供給することができる。
　具体的には、酸化物２３０ｃ１として、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］の金属酸化物を用い、酸化物２３０ｃ２として、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、Ｇａ：Ｚｎ＝２：１［原子数比］、Ｇａ：Ｚｎ＝２：５［原子数比］または酸化ガリウムの金属酸化物を用いればよい。酸化物２３０ｃ２に用いる金属酸化物において、主成分である金属元素に対するＩｎの原子数比が、酸化物２３０ｃ１に用いる金属酸化物における、主成分である金属元素に対するＩｎの原子数比より小さくすることで、Ｉｎが絶縁体２５０側に拡散するのを抑制することができる。絶縁体２５０は、ゲート絶縁体として機能するため、Ｉｎが絶縁体２５０などに混入した場合、トランジスタの特性不良となる。したがって、酸化物２３０ｃを積層構造とすることで、信頼性の高い半導体装置を提供することが可能となる。
　このとき、キャリアの主たる経路は酸化物２３０ｂだけでなく、酸化物２３０ｃ１もキャリアの主たる経路となる場合がある。酸化物２３０ａ、酸化物２３０ｂ、酸化物２３０ｃ１、および酸化物２３０ｃ２を上述の構成とすることで、酸化物２３０ａと酸化物２３０ｂとの界面、酸化物２３０ｂと酸化物２３０ｃ１との界面、および酸化物２３０ｃ１と酸化物２３０ｃ２との界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ２００Ａは高いオン電流、および高い周波数特性を得ることができる。
　図１１（Ａ）乃至図１１（Ｃ）に示す半導体装置は、導電体２４７と、開口２４８と、を有する。また、導電体２４２ｂは、開口２４８を介して、導電体２４７の上面の少なくとも一部と接している。
　導電体２４７は、絶縁体２１６に形成された開口の中に配置されている。導電体２４７の上面の少なくとも一部は、絶縁体２１６から露出しており、導電体２４７の上面と絶縁体２１６の上面がほぼ一致することが好ましい。
　ここで、導電体２４７は、絶縁体２１４より下層に設けられた、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオードなどの回路素子、配線、電極、または端子と、トランジスタ２００Ａとを電気的に接続するためのプラグとして機能する。例えば、導電体２４７は、絶縁体２１４より下層に設けられた容量素子の一方と電気的に接続する構成にすればよい。また、例えば、導電体２４７は、絶縁体２１４より下層に設けられたトランジスタのゲートと電気的に接続する構成にすればよい。また、例えば、導電体２４７は、絶縁体２１４より下層に設けられた配線と電気的に接続する構成にすればよい。なお、導電体２４７は延伸させて、配線としても機能してもよい。
　なお、導電体２４７に電気的に接続する、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオードなどの回路素子、配線、電極、または端子は、少なくとも一部が、酸化物２３０と重畳することが好ましい。これにより、トランジスタ２００、当該回路素子、配線、電極、または端子の上面視における占有面積を低減することができるので、本実施の形態に係る半導体装置を微細化または高集積化させることができる。
　また、絶縁体２２２、絶縁体２２４、酸化物２３０ａ、および酸化物２３０ｂには、導電体２４７の少なくとも一部を露出する開口２４８が形成されている。
　また、導電体２４２ｂは、酸化物２３０ｂ上に配置され、開口２４８を介して導電体２４７の上面の少なくとも一部と接する。このように、導電体２４２ｂと導電体２４７が接続することで、トランジスタ２００Ａのソースまたはドレインと導電体２４７との間の電気抵抗を低減することができる。
　なお、導電体２４２ｂは、開口２４８内部にて、酸化物２３０ａの側面、および酸化物２３０ｂの側面に接するように設けられることが好ましい。
　また、図１１（Ａ）および図１１（Ｂ）においては、導電体２４２ｂの下に導電体２４７を設ける構成にしたが、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、導電体２４２ａの下に導電体２４７を設ける構成にしてもよいし、導電体２４２ａと導電体２４２ｂの両方の下に導電体２４７を設ける構成にしてもよい。
　このような構成にすることで、トランジスタ２００Ａを含む半導体装置の、周波数特性を向上し、電気特性を良好にすることができる。
　また、トランジスタ２００Ａは、酸化物２３０ｂと、ソース電極およびドレイン電極として機能する導電体２４２（導電体２４２ａ、および導電体２４２ｂ）と、の間に酸化物を設けてもよい。これにより、導電体２４２と、酸化物２３０とが接しない構成となり、導電体２４２が、酸化物２３０の酸素を吸収することを抑制できる。つまり、導電体２４２の酸化を防止することで、導電体２４２の導電率の低下を抑制することができる。したがって、当該酸化物は、導電体２４２の酸化を抑制する機能を有することが好ましい。
　また、上記酸化物は導電性を有することが好ましい。ソース電極およびドレイン電極として機能する導電体２４２と、酸化物２３０ｂとの間に導電性を有する上記酸化物を配置することで、導電体２４２と、酸化物２３０ｂとの間の電気抵抗が低減されるので好ましい。このような構成とすることで、トランジスタ２００Ａの電気特性および信頼性を向上させることができる。なお、上記酸化物は結晶構造を有していてもよい。
　上記酸化物としては、亜鉛を含む酸化物を用いることができる。例えば、亜鉛酸化物、ガリウム亜鉛酸化物、インジウム亜鉛酸化物、インジウムガリウム亜鉛酸化物などを用いることができる。または、インジウム酸化物、インジウム錫酸化物などを用いてもよい。また、上記酸化物は、酸素原子との結合が強い金属原子を有する酸化物であることが好ましい。また、上記酸化物の導電率は、酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃ）の導電率より高いことが好ましい。また、上記酸化物の膜厚は、１ｎｍ以上１０ｎｍ以下が好ましく、より好ましくは１ｎｍ以上５ｎｍ以下である。また、上記酸化物は、結晶性を有すると好ましい。上記酸化物が結晶性を有する場合、酸化物２３０中の酸素の放出を抑制することができる。例えば、上記酸化物が、六方晶などの結晶構造を有することで、酸化物２３０中の酸素の放出を抑制できる場合がある。
　以上、本実施の形態に示す構成、方法などは、他の実施の形態や実施例に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
　本実施の形態では、半導体装置の一形態を、図１２乃至図１９を用いて説明する。
［記憶装置１］
　本発明の一態様である半導体装置を使用した、半導体装置（記憶装置）の一例を図１２に示す。本発明の一態様の半導体装置は、トランジスタ２００はトランジスタ３００の上方に設けられ、容量素子１００はトランジスタ２００の上方に設けられている。容量素子１００、またはトランジスタ３００は、少なくとも一部がトランジスタ２００と重畳することが好ましい。これにより、容量素子１００、トランジスタ２００、およびトランジスタ３００の上面視における占有面積を低減することができるので、本実施の形態に係る半導体装置を微細化または高集積化させることができる。なお、本実施の形態に係る半導体装置は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）またはＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）に代表されるロジック回路、あるいはＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）またはＮＶＭ（Ｎｏｎ−Ｖｏｌａｔｉｌｅ　Ｍｅｍｏｒｙ）に代表されるメモリ回路に適用することができる。
　なお、トランジスタ２００として、先の実施の形態で説明したトランジスタ２００を用いることができる。よって、トランジスタ２００、およびトランジスタ２００を含む層については、先の実施の形態の記載を参酌することができる。
　トランジスタ２００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ２００は、オフ電流が小さいため、これを記憶装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減することができる。また、半導体層にシリコンを用いるトランジスタと比較して、トランジスタ２００は、高温における電気特性が良好である。例えば、トランジスタ２００は、１２５℃乃至１５０℃の温度範囲においても良好な電気特性を示す。また、１２５℃乃至１５０℃の温度範囲において、トランジスタ２００は、トランジスタのオン／オフ比が１０桁以上を有する。別言すると、半導体層にシリコンを用いるトランジスタと比較して、トランジスタ２００は、トランジスタ特性の一例であるオン電流、周波数特性などが高温になるほど優れた特性を有する。
　図１２に示す半導体装置において、配線１００１はトランジスタ３００のソースと電気的に接続され、配線１００２はトランジスタ３００のドレインと電気的に接続され、配線１００７はトランジスタ３００のゲートと電気的に接続されている。また、配線１００３はトランジスタ２００のソースおよびドレインの一方と電気的に接続され、配線１００４はトランジスタ２００の第１のゲート（トップゲートともいう。）と電気的に接続され、配線１００６はトランジスタ２００の第２のゲート（バックゲートともいう。）と電気的に接続されている。そして、トランジスタ２００のソースおよびドレインの他方は、容量素子１００の電極の一方と電気的に接続され、配線１００５は容量素子１００の電極の他方と電気的に接続されている。
　図１２に示す半導体装置は、トランジスタ２００のスイッチングによって、容量素子１００の電極の一方に充電された電荷が保持可能という特性を有することで、情報の書き込み、保持、読み出しが可能である。また、トランジスタ２００は、ソース、ゲート（トップゲート）、ドレインに加え、バックゲートが設けられた素子である。すなわち、４端子素子であるため、ＭＴＪ（Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ）特性を利用したＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、相変化メモリ（Ｐｈａｓｅ−ｃｈａｎｇｅ　ｍｅｍｏｒｙ）などに代表される２端子素子と比較して、入出力の独立制御が簡便に行うことができるといった特徴を有する。また、ＭＲＡＭ、ＲｅＲＡＭ、相変化メモリは、情報の書き換えの際に、原子レベルで構造変化が生じる場合がある。一方で図１２に示す半導体装置は、情報の書き換えの際にトランジスタ及び容量素子を利用した電子のチャージ、またはディスチャージにより動作するため、繰り返し書き換え耐性に優れ、構造変化も少ないといった特徴を有する。
　また、図１２に示す半導体装置は、マトリクス状に配置することで、メモリセルアレイを構成することができる。この場合、トランジスタ３００は、当該メモリセルアレイに接続される読み出し回路、または駆動回路などとして用いることができる。また、図１２に示す半導体装置は、上述のようにメモリセルアレイを構成している。図１２に示す半導体装置をメモリ素子として用いた場合、例えば、駆動電圧が２．５Ｖ、評価環境温度が−４０℃乃至８５℃の範囲において、２００ＭＨｚ以上の動作周波数を実現することができる。
＜トランジスタ３００＞
　トランジスタ３００は、基板３１１上に設けられ、ゲート電極として機能する導電体３１６、ゲート絶縁体として機能する絶縁体３１５、基板３１１の一部からなる半導体領域３１３、ならびにソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。
　ここで、半導体領域３１３の上に絶縁体３１５が配置され、絶縁体３１５の上に導電体３１６が配置される。また、同じ層に形成されるトランジスタ３００は、素子分離絶縁層として機能する絶縁体３１２によって、電気的に分離されている。絶縁体３１２は、後述する絶縁体３２６などと同様の絶縁体を用いることができる。トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
　基板３１１は、半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３１４ａ、および低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
　低抵抗領域３１４ａ、および低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
　ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
　なお、導電体の材料により、仕事関数が定まるため、導電体の材料を変更することで、しきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
　ここで、図１２に示すトランジスタ３００はチャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面および上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられている。このようなトランジスタ３００は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
　なお、図１２に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
　また、図１２に示すように半導体装置は、トランジスタ３００と、トランジスタ２００とを、積層して設けている。例えば、トランジスタ３００をシリコン系半導体材料で形成し、トランジスタ２００を酸化物半導体で形成することができる。このように、図１２に示す半導体装置は、シリコン系半導体材料と、酸化物半導体とを、異なるレイヤーに混載して形成することが可能である。また、図１２に示す半導体装置は、シリコン系半導体材料で用いる製造装置と同様のプロセスで作製することが可能であり、高集積化することも可能である。
＜容量素子＞
　容量素子１００は、絶縁体１１４および絶縁体１４０に形成された開口の中に配置された導電体１１０と、導電体１１０および絶縁体１４０上の絶縁体１３０と、絶縁体１３０上の導電体１２０と、を有する。ここで、絶縁体１１４および絶縁体１４０に形成された開口の中に導電体１１０、絶縁体１３０、および導電体１２０の少なくとも一部が配置される。
　導電体１１０は容量素子１００の下部電極として機能し、導電体１２０は容量素子１００の上部電極として機能し、絶縁体１３０は、容量素子１００の誘電体として機能する。容量素子１００は、絶縁体１１４および絶縁体１４０の開口において、底面だけでなく、側面においても上部電極と下部電極とが誘電体を挟んで対向する構成となっており、単位面積当たりの静電容量を大きくすることができる。よって、当該開口の深さを深くするほど、容量素子１００の静電容量を大きくすることができる。このように容量素子１００の単位面積当たりの静電容量を大きくすることにより、半導体装置の微細化または高集積化を推し進めることができる。
　絶縁体１１４は、絶縁体１６０上に配置される。また、絶縁体１５０は、導電体１２０および絶縁体１３０上に配置される。絶縁体１１４、および絶縁体１５０は、絶縁体２８０に用いることができる絶縁体を用いればよい。また、絶縁体１４０は、絶縁体１１４上に配置される。絶縁体１４０は、絶縁体１１４の開口を形成するときのエッチングストッパとして機能することが好ましく、絶縁体２１４に用いることができる絶縁体を用いればよい。
　絶縁体１１４および絶縁体１４０に形成された開口を上面から見た形状は、四角形としてもよいし、四角形以外の多角形状としてもよいし、多角形状において角部を湾曲させた形状としてもよいし、楕円を含む円形状としてもよい。ここで、上面視において、当該開口とトランジスタ２００の重なる面積が多い方が好ましい。このような構成にすることにより、容量素子１００とトランジスタ２００を有する半導体装置の占有面積を低減することができる。
　導電体１１０は、絶縁体１４０、および絶縁体１１４に形成された開口に接して配置される。導電体１１０の上面は、絶縁体１４０の上面と略一致することが好ましい。また、導電体１１０の下面には、絶縁体１６０上に設けられた導電体１５２が接する。導電体１１０は、ＡＬＤ法またはＣＶＤ法などを用いて成膜することが好ましく、例えば、導電体２０５に用いることができる導電体を用いればよい。
　絶縁体１３０は、導電体１１０および絶縁体１４０を覆うように配置される。例えば、ＡＬＤ法またはＣＶＤ法などを用いて絶縁体１３０を成膜することが好ましい。絶縁体１３０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ジルコニウム、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層または単層で設けることができる。例えば、絶縁体１３０として、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウムの順番で積層された絶縁膜を用いることができる。
　また、絶縁体１３０には、酸化窒化シリコンなどの絶縁耐力が大きい材料、または高誘電率（ｈｉｇｈ−ｋ）材料を用いることが好ましい。または、絶縁耐力が大きい材料と高誘電率（ｈｉｇｈ−ｋ）材料の積層構造を用いてもよい。
　なお、高誘電率（ｈｉｇｈ−ｋ）材料（高い比誘電率の材料）の絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する窒化物などがある。このようなｈｉｇｈ−ｋ材料を用いることで、絶縁体１３０を厚くしても容量素子１００の静電容量を十分確保することができる。絶縁体１３０を厚くすることにより、導電体１１０と導電体１２０の間に生じるリーク電流を抑制することができる。
　一方、絶縁耐力が大きい材料としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、樹脂などがある。例えば、ＡＬＤ法を用いて成膜した窒化シリコン（ＳｉＮｘ）、ＰＥＡＬＤ法を用いて成膜した酸化シリコン（ＳｉＯｘ）、ＡＬＤ法を用いて成膜した窒化シリコン（ＳｉＮｘ）の順番で積層された絶縁膜を用いることができる。このような、絶縁耐力が大きい絶縁体を用いることで、絶縁耐力が向上し、容量素子１００の静電破壊を抑制することができる。
　導電体１２０は、絶縁体１４０および絶縁体１１４に形成された開口を埋めるように配置される。また、導電体１２０は、導電体１１２、および導電体１５３を介して配線１００５と電気的に接続している。導電体１２０は、ＡＬＤ法またはＣＶＤ法などを用いて成膜することが好ましく、例えば、導電体２０５に用いることができる導電体を用いればよい。
　また、トランジスタ２００は、酸化物半導体を用いる構成であるため、容量素子１００との相性が優れている。具体的には、酸化物半導体を用いるトランジスタ２００は、オフ電流が小さいため、容量素子１００と組み合わせて用いることで長期にわたり記憶内容を保持することが可能である。
＜配線層＞
　各構造体の間には、層間膜、配線、およびプラグ等が設けられた配線層が設けられていてもよい。また、配線層は、設計に応じて複数層設けることができる。ここで、プラグまたは配線として機能する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
　例えば、トランジスタ３００上には、層間膜として、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には、端子として機能する導電体１５３と電気的に接続する導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０はプラグ、または配線として機能する。
　また、層間膜として機能する絶縁体は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
　絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図１２において、絶縁体３５０、絶縁体３５２、および絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、および絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、プラグ、または配線として機能する。
　絶縁体３５４、および導電体３５６上には、絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６が順に積層して設けられている。また、絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６には、導電体２１８、及びトランジスタ２００を構成する導電体（導電体２０５）等が埋め込まれている。なお、導電体２１８は、トランジスタ３００と電気的に接続するプラグ、または配線として機能する。
　また、絶縁体１１４、絶縁体１４０、絶縁体１３０、絶縁体１５０、および絶縁体１５４には、導電体１１２、および容量素子１００を構成する導電体（導電体１２０、導電体１１０）等が埋め込まれている。なお、導電体１１２は、容量素子１００、トランジスタ２００、またはトランジスタ３００と、端子として機能する導電体１５３と、を電気的に接続するプラグ、または配線として機能する。
　また、絶縁体１５４上に導電体１５３が設けられ、導電体１５３は、絶縁体１５６に覆われている。ここで、導電体１５３は導電体１１２の上面に接しており、容量素子１００、トランジスタ２００、またはトランジスタ３００の端子として機能する。
　なお、層間膜として用いることができる絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。例えば、層間膜として機能する絶縁体は、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
　例えば、絶縁体３２０、絶縁体３２２、絶縁体３２６、絶縁体３５２、絶縁体３５４、絶縁体２１２、絶縁体１１４、絶縁体１５０、絶縁体１５６等は、比誘電率の低い絶縁体を有することが好ましい。例えば、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、樹脂などを有することが好ましい。または、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。
　また、導電体１５２または導電体１５３の上または下に設けられる絶縁体の抵抗率が１．０×１０１２Ωｃｍ以上１．０×１０１５Ωｃｍ以下、好ましくは５．０×１０１２Ωｃｍ以上１．０×１０１４Ωｃｍ以下、より好ましくは１．０×１０１３Ωｃｍ以上５．０×１０１３Ωｃｍ以下であることが好ましい。導電体１５２または導電体１５３の上または下に設けられる絶縁体の抵抗率を上記の範囲にすることで、当該絶縁体は、絶縁性を維持しつつ、トランジスタ２００、トランジスタ３００、容量素子１００、および導電体１５２等の配線間に蓄積される電荷を分散し、該電荷によるトランジスタ、該トランジスタを有する半導体装置の特性不良や静電破壊を抑制することができ、好ましい。このような絶縁体として、窒化シリコン、または窒化酸化シリコンを用いることができる。例えば、絶縁体１６０または絶縁体１５４の抵抗率を上記の範囲にすればよい。
　また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。従って、絶縁体３２４、絶縁体３５０、絶縁体２１０等には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。
　水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
　配線、プラグに用いることができる導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
　例えば、導電体３２８、導電体３３０、導電体３５６、導電体２１８、導電体１１２、導電体１５２、導電体１５３等としては、上記の材料で形成される金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
＜酸化物半導体が設けられた層の配線、またはプラグ＞
　なお、トランジスタ２００に、酸化物半導体を用いる場合、酸化物半導体の近傍に過剰酸素領域を有する絶縁体が設けることがある。その場合、該過剰酸素領域を有する絶縁体と、該過剰酸素領域を有する絶縁体に設ける導電体との間に、バリア性を有する絶縁体を設けることが好ましい。
　例えば、図１２では、過剰酸素を有する絶縁体２８０と、導電体２４０との間に、絶縁体２４１を設けるとよい。絶縁体２４１と、絶縁体２７４とが接して設けられることで、導電体２４０、およびトランジスタ２００が、バリア性を有する絶縁体によって、封止される構造とすることができる。
　つまり、絶縁体２４１を設けることで、絶縁体２８０が有する過剰酸素が、導電体２４０に吸収されることを抑制することができる。また、絶縁体２４１を有することで、不純物である水素が、導電体２４０を介して、トランジスタ２００へ拡散することを抑制することができる。
　ここで、導電体２４０は、トランジスタ２００、またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。
　以上が構成例についての説明である。本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置を微細化または高集積化させることができる。また、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。また、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。また、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。また、消費電力が低減された半導体装置を提供することができる。
　なお、図１２において、配線１００３と電気的に接続する導電体が、トランジスタ２００のソースおよびドレインの一方として機能する導電体の上面の少なくとも一部と接する例について示したが、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、図１３に示すように、配線として機能する導電体をトランジスタ２００の下方に設け、トランジスタ２００のソースおよびドレインの一方として機能する導電体が、絶縁体２２２、絶縁体２２４、酸化物２３０ａ、および酸化物２３０ｂに形成された開口を介して、配線１００３と電気的に接続する導電体の上面の少なくとも一部と接する構成にしてもよい。
　ここで、絶縁体３５４の上に絶縁体３６０が配置され、絶縁体３６０の上に絶縁体３６２が配置され、絶縁体３６２の上に絶縁体３６４が配置され、絶縁体３６４の上に絶縁体２１０が配置される。絶縁体３６０は、絶縁体３５０等に用いることができる絶縁体を用いればよい。また、絶縁体３６２および絶縁体３６４は、絶縁体３５２等に用いることができる絶縁体を用いればよい。
　また、絶縁体３６２または絶縁体３６４には開口が形成されており、当該開口の中に導電体３６６が配置される。導電体３６６は、プラグ、または配線として機能する。図１３において、導電体３６６は、トランジスタ２００のソースおよびドレインの一方として機能する導電体と電気的に接続する。このとき、導電体３６６は、トランジスタ２００のソースおよびドレインの一方に接続する配線としても機能する。導電体３６６は、導電体３５６等に用いることができる導電体を用いればよい。
　上記の構成にすることで、容量素子１００およびトランジスタ２００の上面視において、容量素子１００は、トランジスタ２００と重畳する面積を大きくすることができ、静電容量をより大きくすることができる。
　また、図１２において、容量素子１００をトランジスタ２００の上に設ける例について示したが、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、図１４に示すように、容量素子１００はトランジスタ３００の上方に設けられ、トランジスタ２００は容量素子１００およびトランジスタ３００の上方に設けられる構成にしてもよい。なお、容量素子１００、またはトランジスタ３００は、少なくとも一部がトランジスタ２００と重畳することが好ましい。これにより、容量素子１００、トランジスタ２００、およびトランジスタ３００の上面視における占有面積を低減することができるので、本実施の形態に係る半導体装置を微細化または高集積化させることができる。
　なお、上記の容量素子１００は作製工程において、７００℃を超える高温の熱処理が必要となる場合がある。このような高温の熱処理を、トランジスタ２００の形成後に行うと、水素または水等の不純物、あるいは酸素の拡散によって、酸化物２３０が影響を受け、トランジスタ２００の電気特性が劣化する恐れがある。
　しかしながら、本変形例に示すように、容量素子１００の上にトランジスタ２００を形成することにより、容量素子１００の作製工程における熱履歴はトランジスタ２００に影響しない。これにより、トランジスタ２００の電気特性の劣化を防ぎ、安定した電気特性を有する半導体装置を提供することができる。
　また、図１２において、容量素子１００をトランジスタ２００の上に設ける例について示し、図１４において、容量素子１００をトランジスタ２００の下に設ける例について示したが、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、図１５に示すように、隣接するメモリセルにおいて、容量素子１００ａがトランジスタ２００ａの上に配置され、容量素子１００ｂがトランジスタ２００ｂの下に配置される構成にしてもよい。
　図１５に示す記憶装置において、配線１００１はトランジスタ３００のソースと電気的に接続され、配線１００２はトランジスタ３００のドレインと電気的に接続されている。また、配線１００３ａはトランジスタ２００ａのソースおよびドレインの一方と電気的に接続されている。また、トランジスタ２００ａのソースおよびドレインの他方は、容量素子１００ａの電極の一方と電気的に接続され、配線１００５ａは容量素子１００ａの電極の他方と電気的に接続されている。また、配線１００３ｂはトランジスタ２００ｂのソースおよびドレインの一方と電気的に接続されている。また、トランジスタ２００ｂのソースおよびドレインの他方は、容量素子１００ｂの電極の一方と電気的に接続され、配線１００５ｂは容量素子１００ｂの電極の他方と電気的に接続されている。
　図１５では、互いに隣接するメモリセルに含まれる、トランジスタ２００ａおよび容量素子１００ａと、トランジスタ２００ｂおよび容量素子１００ｂと、を示す。トランジスタ２００ａおよびトランジスタ２００ｂは、それぞれトランジスタ２００およびトランジスタ２００Ａと同様の構成を有する。
　また、容量素子１００ａおよび容量素子１００ｂは、容量素子１００と同様の構成を有する。つまり、容量素子１００ａは、導電体１１０ａ、絶縁体１３０ａ、および導電体１２０ａを有し、容量素子１００ｂは、導電体１１０ｂ、絶縁体１３０ｂ、および導電体１２０ｂを有する。導電体１１０ａおよび導電体１１０ｂは、導電体１１０と同様の構成を有する。絶縁体１３０ａおよび絶縁体１３０ｂは、絶縁体１３０と同様の構成を有する。導電体１２０ａおよび導電体１２０ｂは、導電体１２０と同様の構成を有する。
　ここで、容量素子１００ａは、トランジスタ２００ａおよびトランジスタ２００ｂと重畳することが好ましく、例えば、容量素子１００ａは、トランジスタ２００ａのチャネル形成領域、およびトランジスタ２００ｂのチャネル形成領域と重なることが好ましい。また、容量素子１００ｂは、トランジスタ２００ａおよびトランジスタ２００ｂと重畳することが好ましく、例えば、容量素子１００ｂは、トランジスタ２００ａのチャネル形成領域、およびトランジスタ２００ｂのチャネル形成領域と重なることが好ましい。
　このように、容量素子１００ａおよび容量素子１００ｂを配置することで、容量素子１００ａ、容量素子１００ｂ、トランジスタ２００ａ、およびトランジスタ２００ｂの上面視における占有面積を増加させずに、容量素子１００ａおよび容量素子１００ｂの静電容量を大きくすることができる。よって、本実施の形態に係る半導体装置を微細化または高集積化させることができる。
　また、図１６に示すように、容量素子１００ａおよび容量素子１００ｂを設ける開口を複数設けてもよい。ここで、導電体１１０ａは、各開口で分離して設けてもよい。同様に、導電体１１０ｂは、各開口で分離して設けてもよい。これにより、各開口の側面において、容量素子１００ａおよび容量素子１００ｂを形成することができる。よって、図１６に示す容量素子１００ａおよび容量素子１００ｂは、図１５に示す容量素子１００ａおよび容量素子１００ｂと同程度の占有面積で、より静電容量を大きくすることができる。
［記憶装置２］
　本発明の一態様である半導体装置を使用した、半導体装置（記憶装置）の一例を図１７に示す。図１７に示す半導体装置は、図１２で示した半導体装置と同様に、トランジスタ２００、トランジスタ３００、および容量素子１００を有する。ただし、図１７に示す半導体装置は、容量素子１００がプレーナ型である点、およびトランジスタ２００とトランジスタ３００が電気的に接続されている点において、図１２に示す半導体装置と異なる。
　本発明の一態様の半導体装置は、トランジスタ２００はトランジスタ３００の上方に設けられ、容量素子１００はトランジスタ３００、およびトランジスタ２００の上方に設けられている。容量素子１００、またはトランジスタ３００は、少なくとも一部がトランジスタ２００と重畳することが好ましい。これにより、容量素子１００、トランジスタ２００、およびトランジスタ３００の上面視における占有面積を低減することができるので、本実施の形態に係る半導体装置を微細化または高集積化させることができる。
　なお、トランジスタ２００およびトランジスタ３００として、上記のトランジスタ２００およびトランジスタ３００を用いることができる。よって、トランジスタ２００、トランジスタ３００、およびこれらを含む層については、上記の記載を参酌することができる。
　図１７に示す半導体装置において、配線２００１はトランジスタ３００のソースと電気的に接続され、配線２００２はトランジスタ３００のドレインと電気的に接続されている。また、配線２００３はトランジスタ２００のソースおよびドレインの一方と電気的に接続され、配線２００４はトランジスタ２００の第１のゲートと電気的に接続され、配線２００６はトランジスタ２００の第２のゲートと電気的に接続されている。そして、トランジスタ３００のゲート、およびトランジスタ２００のソースおよびドレインの他方は、容量素子１００の電極の一方と電気的に接続され、配線２００５は容量素子１００の電極の他方と電気的に接続されている。なお、以下において、トランジスタ３００のゲートと、トランジスタ２００のソースおよびドレインの他方と、容量素子１００の電極の一方と、が接続されたノードをノードＦＧと呼ぶ場合がある。
　図１７に示す半導体装置は、トランジスタ２００のスイッチングによって、トランジスタ３００のゲート（ノードＦＧ）の電位が保持可能という特性を有することで、情報の書き込み、保持、読み出しが可能である。
　また、図１７に示す半導体装置は、マトリクス状に配置することで、メモリセルアレイを構成することができる。
　トランジスタ３００を含む層は、図１２に示す半導体装置と同様の構造を有するので、絶縁体３５４より下の構造は、上記の記載を参酌することができる。
　絶縁体３５４の上に、絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６が配置される。ここで、絶縁体２１０は、絶縁体３５０などと同様に、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。
　絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６には、導電体２１８が埋め込まれている。導電体２１８は、容量素子１００、トランジスタ２００、またはトランジスタ３００と電気的に接続するプラグ、または配線として機能する。例えば、導電体２１８は、トランジスタ３００のゲート電極として機能する導電体３１６と電気的に接続されている。
　また、導電体２４０は、トランジスタ２００、またはトランジスタ３００と電気的に接続するプラグ、または配線として機能する。例えば、導電体２４０は、トランジスタ２００のソースおよびドレインの他方として機能する導電体２４２ｂと、容量素子１００の電極の一方として機能する導電体１１０を、導電体２４０を介して電気的に接続している。
　また、プレーナ型の容量素子１００は、トランジスタ２００の上方に設けられる。容量素子１００は、第１の電極として機能する導電体１１０、第２の電極として機能する導電体１２０、および誘電体として機能する絶縁体１３０を有する。なお、導電体１１０、導電体１２０、および絶縁体１３０は、上述の記憶装置１で記載したものを用いることができる。
　導電体２４０の上面に接して導電体１５３および導電体１１０が設けられる。導電体１５３は、導電体２４０の上面に接しており、トランジスタ２００またはトランジスタ３００の端子として機能する。
　導電体１５３および導電体１１０は絶縁体１３０に覆われており、絶縁体１３０を介して導電体１１０と重なるように導電体１２０が配置される。さらに、導電体１２０、および絶縁体１３０上には、絶縁体１１４が配置されている。
　また、図１７において、容量素子１００として、プレーナ型の容量素子を用いる例について示したが、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、図１８に示すように、容量素子１００として、図１２に示すようなシリンダ型の容量素子１００を用いてもよい。
　ここで、容量素子１００の詳細については、図１２に係る記載を参酌することができる。ただし、図１８に示すように、導電体２４０の上に導電体１５２を配置し、導電体１５２の上に導電体１１２を配置する構成が好ましい。このような構成にすることで、導電体２４０と導電体１１２の電気的な接続をより確実にすることができる。
　また、絶縁体１５０の上に絶縁体１５４を配置することが好ましい。絶縁体１５４は、絶縁体１６０に用いることができる絶縁体を用いればよい。また、導電体１１２の上面に接して導電体１５３が設けられる。導電体１５３は、導電体１１２の上面に接しており、容量素子１００、トランジスタ２００またはトランジスタ３００の端子として機能する。さらに、導電体１５３、および絶縁体１５４上には、絶縁体１５６が配置されている。
　また、図１８において、トランジスタ３００のゲートが、容量素子１００の電極の一方を介して、トランジスタ２００のソースおよびドレインの他方と電気的に接続されている例について示したが、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、図１９に示すように、トランジスタ３００のゲートが、トランジスタ２００のソースおよびドレインの他方を介して、容量素子１００の電極の一方と電気的に接続してもよい。これにより、容量素子１００、トランジスタ２００、およびトランジスタ３００の上面視における占有面積を低減することができるので、本実施の形態に係る半導体装置を微細化または高集積化させることができる。
　本実施の形態は、他の実施の形態および実施例などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態３）
　本実施の形態では、図２０（Ａ）、図２０（Ｂ）および図２１（Ａ）乃至図２１（Ｈ）を用いて、本発明の一態様に係る、酸化物を半導体に用いたトランジスタ（以下、ＯＳトランジスタと呼ぶ場合がある。）、および容量素子が適用されている記憶装置（以下、ＯＳメモリ装置と呼ぶ場合がある。）について説明する。ＯＳメモリ装置は、少なくとも容量素子と、容量素子の充放電を制御するＯＳトランジスタを有する記憶装置である。ＯＳトランジスタのオフ電流は極めて小さいので、ＯＳメモリ装置は優れた保持特性をもち、不揮発性メモリとして機能させることができる。
＜記憶装置の構成例＞
　図２０（Ａ）にＯＳメモリ装置の構成の一例を示す。記憶装置１４００は、周辺回路１４１１、およびメモリセルアレイ１４７０を有する。周辺回路１４１１は、行回路１４２０、列回路１４３０、出力回路１４４０、およびコントロールロジック回路１４６０を有する。
　列回路１４３０は、例えば、列デコーダ、プリチャージ回路、センスアンプ、および書き込み回路等を有する。プリチャージ回路は、配線をプリチャージする機能を有する。センスアンプは、メモリセルから読み出されたデータ信号を増幅する機能を有する。なお、上記配線は、メモリセルアレイ１４７０が有するメモリセルに接続されている配線であり、詳しくは後述する。増幅されたデータ信号は、出力回路１４４０を介して、データ信号ＲＤＡＴＡとして記憶装置１４００の外部に出力される。また、行回路１４２０は、例えば、行デコーダ、ワード線ドライバ回路等を有し、アクセスする行を選択することができる。
　記憶装置１４００には、外部から電源電圧として低電源電圧（ＶＳＳ）、周辺回路１４１１用の高電源電圧（ＶＤＤ）、メモリセルアレイ１４７０用の高電源電圧（ＶＩＬ）が供給される。また、記憶装置１４００には、制御信号（ＣＥ、ＷＥ、ＲＥ）、アドレス信号ＡＤＤＲ、データ信号ＷＤＡＴＡが外部から入力される。アドレス信号ＡＤＤＲは、行デコーダおよび列デコーダに入力され、データ信号ＷＤＡＴＡは書き込み回路に入力される。
　コントロールロジック回路１４６０は、外部からの入力信号（ＣＥ、ＷＥ、ＲＥ）を処理して、行デコーダ、列デコーダの制御信号を生成する。入力信号ＣＥは、チップイネーブル信号であり、入力信号ＷＥは、書き込みイネーブル信号であり、入力信号ＲＥは、読み出しイネーブル信号である。コントロールロジック回路１４６０が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。
　メモリセルアレイ１４７０は、行列状に配置された、複数個のメモリセルＭＣと、複数の配線を有する。なお、メモリセルアレイ１４７０と行回路１４２０とを接続している配線の数は、メモリセルＭＣの構成、一列に有するメモリセルＭＣの数などによって決まる。また、メモリセルアレイ１４７０と列回路１４３０とを接続している配線の数は、メモリセルＭＣの構成、一行に有するメモリセルＭＣの数などによって決まる。
　なお、図２０（Ａ）において、周辺回路１４１１とメモリセルアレイ１４７０を同一平面上に形成する例について示したが、本実施の形態はこれに限られるものではない。例えば、図２０（Ｂ）に示すように、周辺回路１４１１の一部の上に、メモリセルアレイ１４７０が重なるように設けられてもよい。例えば、メモリセルアレイ１４７０の下に重なるように、センスアンプを設ける構成にしてもよい。
　図２１（Ａ）乃至図２１（Ｈ）に上述のメモリセルＭＣに適用できるメモリセルの構成例について説明する。
［ＤＯＳＲＡＭ］
　図２１（Ａ）乃至（Ｃ）に、ＤＲＡＭのメモリセルの回路構成例を示す。本明細書等において、１ＯＳトランジスタ１容量素子型のメモリセルを用いたＤＲＡＭを、ＤＯＳＲＡＭ（登録商標）（Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）と呼ぶ場合がある。図２１（Ａ）に示す、メモリセル１４７１は、トランジスタＭ１と、容量素子ＣＡと、を有する。なお、トランジスタＭ１は、ゲート（トップゲートと呼ぶ場合がある。）、及びバックゲートを有する。
　トランジスタＭ１の第１端子は、容量素子ＣＡの第１端子と接続され、トランジスタＭ１の第２端子は、配線ＢＩＬと接続され、トランジスタＭ１のゲートは、配線ＷＯＬと接続され、トランジスタＭ１のバックゲートは、配線ＢＧＬと接続されている。容量素子ＣＡの第２端子は、配線ＣＡＬと接続されている。
　配線ＢＩＬは、ビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＡの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、及び読み出し時において、配線ＣＡＬには、低レベル電位を印加するのが好ましい。配線ＢＧＬは、トランジスタＭ１のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ１のしきい値電圧を増減することができる。
　ここで、図２１（Ａ）に示すメモリセル１４７１は、図１２に示す記憶装置に対応している。つまり、トランジスタＭ１はトランジスタ２００に、容量素子ＣＡは容量素子１００に、配線ＢＩＬは配線１００３に、配線ＷＯＬは配線１００４に、配線ＢＧＬは配線１００６に、配線ＣＡＬは配線１００５に対応している。なお、図１２に記載のトランジスタ３００は、図２０（Ｂ）に示す記憶装置１４００の周辺回路１４１１に設けられるトランジスタに対応する。
　また、メモリセルＭＣは、メモリセル１４７１に限定されず、回路構成の変更を行うことができる。例えば、メモリセルＭＣは、図２１（Ｂ）に示すメモリセル１４７２のように、トランジスタＭ１のバックゲートが、配線ＢＧＬでなく、配線ＷＯＬと接続される構成にしてもよい。また、例えば、メモリセルＭＣは、図２１（Ｃ）に示すメモリセル１４７３ように、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトランジスタＭ１で構成されたメモリセルとしてもよい。
　上記実施の形態に示す半導体装置をメモリセル１４７１等に用いる場合、トランジスタＭ１としてトランジスタ２００を用い、容量素子ＣＡとして容量素子１００を用いることができる。トランジスタＭ１としてＯＳトランジスタを用いることによって、トランジスタＭ１のリーク電流を非常に小さくすることができる。つまり、書き込んだデータをトランジスタＭ１によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。または、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に小さいため、メモリセル１４７１、メモリセル１４７２、メモリセル１４７３に対して多値データ、又はアナログデータを保持することができる。
　また、ＤＯＳＲＡＭにおいて、上記のように、メモリセルアレイ１４７０の下に重なるように、センスアンプを設ける構成にすると、ビット線を短くすることができる。これにより、ビット線容量が小さくなり、メモリセルの保持容量を低減することができる。
［ＮＯＳＲＡＭ］
　図２１（Ｄ）乃至（Ｇ）に、２トランジスタ１容量素子のゲインセル型のメモリセルの回路構成例を示す。図２１（Ｄ）に示す、メモリセル１４７４は、トランジスタＭ２と、トランジスタＭ３と、容量素子ＣＢと、を有する。なお、トランジスタＭ２は、トップゲート（単にゲートと呼ぶ場合がある。）、及びバックゲートを有する。本明細書等において、トランジスタＭ２にＯＳトランジスタを用いたゲインセル型のメモリセルを有する記憶装置を、ＮＯＳＲＡＭ（登録商標）（Ｎｏｎｖｏｌａｔｉｌｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＲＡＭ）と呼ぶ場合がある。
　トランジスタＭ２の第１端子は、容量素子ＣＢの第１端子と接続され、トランジスタＭ２の第２端子は、配線ＷＢＬと接続され、トランジスタＭ２のゲートは、配線ＷＯＬと接続され、トランジスタＭ２のバックゲートは、配線ＢＧＬと接続されている。容量素子ＣＢの第２端子は、配線ＣＡＬと接続されている。トランジスタＭ３の第１端子は、配線ＲＢＬと接続され、トランジスタＭ３の第２端子は、配線ＳＬと接続され、トランジスタＭ３のゲートは、容量素子ＣＢの第１端子と接続されている。
　配線ＷＢＬは、書き込みビット線として機能し、配線ＲＢＬは、読み出しビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＢの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、データ保持の最中、データの読み出し時において、配線ＣＡＬには、低レベル電位を印加するのが好ましい。配線ＢＧＬは、トランジスタＭ２のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ２のしきい値電圧を増減することができる。
　ここで、図２１（Ｄ）に示すメモリセル１４７４は、図１７に示す記憶装置に対応している。つまり、トランジスタＭ２はトランジスタ２００に、容量素子ＣＢは容量素子１００に、トランジスタＭ３はトランジスタ３００に、配線ＷＢＬは配線２００３に、配線ＷＯＬは配線２００４に、配線ＢＧＬは配線２００６に、配線ＣＡＬは配線２００５に、配線ＲＢＬは配線２００２に、配線ＳＬは配線２００１に対応している。
　また、メモリセルＭＣは、メモリセル１４７４に限定されず、回路の構成を適宜変更することができる。例えば、メモリセルＭＣは、図２１（Ｅ）に示すメモリセル１４７５のように、トランジスタＭ２のバックゲートが、配線ＢＧＬでなく、配線ＷＯＬと接続される構成にしてもよい。また、例えば、メモリセルＭＣは、図２１（Ｆ）に示すメモリセル１４７６のように、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトランジスタＭ２で構成されたメモリセルとしてもよい。また、例えば、メモリセルＭＣは、図２１（Ｇ）に示すメモリセル１４７７のように、配線ＷＢＬと配線ＲＢＬを一本の配線ＢＩＬとしてまとめた構成であってもよい。
　上記実施の形態に示す半導体装置をメモリセル１４７４等に用いる場合、トランジスタＭ２としてトランジスタ２００を用い、トランジスタＭ３としてトランジスタ３００を用い、容量素子ＣＢとして容量素子１００を用いることができる。トランジスタＭ２としてＯＳトランジスタを用いることによって、トランジスタＭ２のリーク電流を非常に小さくすることができる。これにより、書き込んだデータをトランジスタＭ２によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。または、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に小さいため、メモリセル１４７４に多値データ、又はアナログデータを保持することができる。メモリセル１４７５乃至メモリセル１４７７も同様である。
　なお、トランジスタＭ３は、チャネル形成領域にシリコンを有するトランジスタ（以下、Ｓｉトランジスタと呼ぶ場合がある）であってもよい。Ｓｉトランジスタの導電型は、ｎチャネル型としてもよいし、ｐチャネル型としてもよい。Ｓｉトランジスタは、ＯＳトランジスタよりも電界効果移動度が高くなる場合がある。よって、読み出しトランジスタとして機能するトランジスタＭ３として、Ｓｉトランジスタを用いてもよい。また、トランジスタＭ３にＳｉトランジスタを用いることで、トランジスタＭ３の上に積層してトランジスタＭ２を設けることができるので、メモリセルの占有面積を低減し、記憶装置の高集積化を図ることができる。
　また、トランジスタＭ３はＯＳトランジスタであってもよい。トランジスタＭ２およびトランジスタＭ３にＯＳトランジスタを用いた場合、メモリセルアレイ１４７０をｎ型トランジスタのみを用いて回路を構成することができる。
　また、図２１（Ｈ）に３トランジスタ１容量素子のゲインセル型のメモリセルの一例を示す。図２１（Ｈ）に示すメモリセル１４７８は、トランジスタＭ４乃至トランジスタＭ６、および容量素子ＣＣを有する。容量素子ＣＣは適宜設けられる。メモリセル１４７８は、配線ＢＩＬ、配線ＲＷＬ、配線ＷＷＬ、配線ＢＧＬ、および配線ＧＮＤＬに電気的に接続されている。配線ＧＮＤＬは低レベル電位を与える配線である。なお、メモリセル１４７８を、配線ＢＩＬに代えて、配線ＲＢＬ、配線ＷＢＬに電気的に接続してもよい。
　トランジスタＭ４は、バックゲートを有するＯＳトランジスタであり、バックゲートは配線ＢＧＬに電気的に接続されている。なお、トランジスタＭ４のバックゲートとゲートとを互いに電気的に接続してもよい。あるいは、トランジスタＭ４はバックゲートを有さなくてもよい。
　なお、トランジスタＭ５、トランジスタＭ６はそれぞれ、ｎチャネル型Ｓｉトランジスタまたはｐチャネル型Ｓｉトランジスタでもよい。或いは、トランジスタＭ４乃至トランジスタＭ６がＯＳトランジスタでもよい、この場合、メモリセルアレイ１４７０をｎ型トランジスタのみを用いて回路を構成することができる。
　上記実施の形態に示す半導体装置をメモリセル１４７８に用いる場合、トランジスタＭ４としてトランジスタ２００を用い、トランジスタＭ５、トランジスタＭ６としてトランジスタ３００を用い、容量素子ＣＣとして容量素子１００を用いることができる。トランジスタＭ４としてＯＳトランジスタを用いることによって、トランジスタＭ４のリーク電流を非常に小さくすることができる。
　なお、本実施の形態に示す、周辺回路１４１１、メモリセルアレイ１４７０等の構成は、上記に限定されるものではない。これらの回路、および当該回路に接続される配線、回路素子等の、配置または機能は、必要に応じて、変更、削除、または追加してもよい。
　本実施の形態に示す構成は、他の実施の形態、実施例などに示す構成と適宜組み合わせて用いることができる。
（実施の形態４）
　本実施の形態では、図２２（Ａ）、図２２（Ｂ）を用いて、本発明の半導体装置が実装されたチップ１２００の一例を示す。チップ１２００には、複数の回路（システム）が実装されている。このように、複数の回路（システム）を一つのチップに集積する技術を、システムオンチップ（Ｓｙｓｔｅｍ　ｏｎ　Ｃｈｉｐ：ＳｏＣ）と呼ぶ場合がある。
　図２２（Ａ）に示すように、チップ１２００は、ＣＰＵ１２１１、ＧＰＵ１２１２、一または複数のアナログ演算部１２１３、一または複数のメモリコントローラ１２１４、一または複数のインターフェース１２１５、一または複数のネットワーク回路１２１６等を有する。
　チップ１２００には、バンプ（図示しない）が設けられ、図２２（Ｂ）に示すように、プリント基板（Ｐｒｉｎｔｅｄ　Ｃｉｒｃｕｉｔ　Ｂｏａｒｄ：ＰＣＢ）１２０１の第１の面と接続する。また、ＰＣＢ１２０１の第１の面の裏面には、複数のバンプ１２０２が設けられており、マザーボード１２０３と接続する。
　マザーボード１２０３には、ＤＲＡＭ１２２１、フラッシュメモリ１２２２等の記憶装置が設けられていてもよい。例えば、ＤＲＡＭ１２２１に先の実施の形態に示すＤＯＳＲＡＭを用いることができる。また、例えば、フラッシュメモリ１２２２に先の実施の形態に示すＮＯＳＲＡＭを用いることができる。
　ＣＰＵ１２１１は、複数のＣＰＵコアを有することが好ましい。また、ＧＰＵ１２１２は、複数のＧＰＵコアを有することが好ましい。また、ＣＰＵ１２１１、およびＧＰＵ１２１２は、それぞれ一時的にデータを格納するメモリを有していてもよい。または、ＣＰＵ１２１１、およびＧＰＵ１２１２に共通のメモリが、チップ１２００に設けられていてもよい。該メモリには、前述したＮＯＳＲＡＭや、ＤＯＳＲＡＭを用いることができる。また、ＧＰＵ１２１２は、多数のデータの並列計算に適しており、画像処理や積和演算に用いることができる。ＧＰＵ１２１２に、本発明の酸化物半導体を用いた画像処理回路や、積和演算回路を設けることで、画像処理、および積和演算を低消費電力で実行することが可能になる。
　また、ＣＰＵ１２１１、およびＧＰＵ１２１２が同一チップに設けられていることで、ＣＰＵ１２１１およびＧＰＵ１２１２間の配線を短くすることができ、ＣＰＵ１２１１からＧＰＵ１２１２へのデータ転送、ＣＰＵ１２１１、およびＧＰＵ１２１２が有するメモリ間のデータ転送、およびＧＰＵ１２１２での演算後に、ＧＰＵ１２１２からＣＰＵ１２１１への演算結果の転送を高速に行うことができる。
　アナログ演算部１２１３はＡ／Ｄ（アナログ／デジタル）変換回路、およびＤ／Ａ（デジタル／アナログ）変換回路の一、または両方を有する。また、アナログ演算部１２１３に上記積和演算回路を設けてもよい。
　メモリコントローラ１２１４は、ＤＲＡＭ１２２１のコントローラとして機能する回路、およびフラッシュメモリ１２２２のインターフェースとして機能する回路を有する。
　インターフェース１２１５は、表示装置、スピーカー、マイクロフォン、カメラ、コントローラなどの外部接続機器とのインターフェース回路を有する。コントローラとは、マウス、キーボード、ゲーム用コントローラなどを含む。このようなインターフェースとして、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＨＤＭＩ（登録商標）（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ　Ｍｕｌｔｉｍｅｄｉａ　Ｉｎｔｅｒｆａｃｅ）などを用いることができる。
　ネットワーク回路１２１６は、ＬＡＮ（Ｌｏｃａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）などのネットワーク用の回路を有する。また、ネットワークセキュリティー用の回路を有してもよい。
　チップ１２００には、上記回路（システム）を同一の製造プロセスで形成することが可能である。そのため、チップ１２００に必要な回路の数が増えても、製造プロセスを増やす必要が無く、チップ１２００を低コストで作製することができる。
　ＧＰＵ１２１２を有するチップ１２００が設けられたＰＣＢ１２０１、ＤＲＡＭ１２２１、およびフラッシュメモリ１２２２が設けられたマザーボード１２０３は、ＧＰＵモジュール１２０４と呼ぶことができる。
　ＧＰＵモジュール１２０４は、ＳｏＣ技術を用いたチップ１２００を有しているため、そのサイズを小さくすることができる。また、画像処理に優れていることから、スマートフォン、タブレット端末、ラップトップＰＣ、携帯型（持ち出し可能な）ゲーム機などの携帯型電子機器に用いることが好適である。また、ＧＰＵ１２１２を用いた積和演算回路により、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの手法を実行することができるため、チップ１２００をＡＩチップ、またはＧＰＵモジュール１２０４をＡＩシステムモジュールとして用いることができる。
　本実施の形態に示す構成は、他の実施の形態、実施例などに示す構成と適宜組み合わせて用いることができる。
（実施の形態５）
　本実施の形態では、先の実施の形態に示す半導体装置を用いた記憶装置の応用例について説明する。先の実施の形態に示す半導体装置は、例えば、各種電子機器（例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルカメラ（ビデオカメラも含む）、録画再生装置、ナビゲーションシステムなど）の記憶装置に適用できる。なお、ここで、コンピュータとは、タブレット型のコンピュータ、ノート型のコンピュータ、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。または、先の実施の形態に示す半導体装置は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブル記憶装置に適用される。図２３（Ａ）乃至図２３（Ｅ）にリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
　図２３（Ａ）はＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１、キャップ１１０２、ＵＳＢコネクタ１１０３および基板１１０４を有する。基板１１０４は、筐体１１０１に収納されている。例えば、基板１１０４には、メモリチップ１１０５、コントローラチップ１１０６が取り付けられている。メモリチップ１１０５などに先の実施の形態に示す半導体装置を組み込むことができる。
　図２３（Ｂ）はＳＤカードの外観の模式図であり、図２３（Ｃ）は、ＳＤカードの内部構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２および基板１１１３を有する。基板１１１３は筐体１１１１に収納されている。例えば、基板１１１３には、メモリチップ１１１４、コントローラチップ１１１５が取り付けられている。基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設けてもよい。これによって、ホスト装置とＳＤカード１１１０間の無線通信によって、メモリチップ１１１４のデータの読み出し、書き込みが可能となる。メモリチップ１１１４などに先の実施の形態に示す半導体装置を組み込むことができる。
　図２３（Ｄ）はＳＳＤの外観の模式図であり、図２３（Ｅ）は、ＳＳＤの内部構造の模式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２および基板１１５３を有する。基板１１５３は筐体１１５１に収納されている。例えば、基板１１５３には、メモリチップ１１５４、メモリチップ１１５５、コントローラチップ１１５６が取り付けられている。メモリチップ１１５５はコントローラチップ１１５６のワークメモリであり、例えばＤＯＳＲＡＭチップを用いればよい。基板１１５３の裏面側にもメモリチップ１１５４を設けることで、ＳＳＤ１１５０の容量を増やすことができる。メモリチップ１１５４などに先の実施の形態に示す半導体装置を組み込むことができる。
　本実施の形態は、他の実施の形態、実施例などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態６）
　本発明の一態様に係る半導体装置は、ＣＰＵやＧＰＵなどのプロセッサ、またはチップに用いることができる。図２４（Ａ）乃至図２４（Ｈ）に、本発明の一態様に係るＣＰＵやＧＰＵなどのプロセッサ、またはチップを備えた電子機器の具体例を示す。
＜電子機器・システム＞
　本発明の一態様に係るＧＰＵまたはチップは、様々な電子機器に搭載することができる。電子機器の例としては、例えば、テレビジョン装置、デスクトップ型またはノート型の情報端末用などのモニタ、デジタルサイネージ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｇｅ：電子看板）、パチンコ機などの大型ゲーム機、などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、電子ブックリーダー、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。また、本発明の一態様に係るＧＰＵまたはチップを電子機器に設けることにより、電子機器に人工知能を搭載することができる。
　本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像や情報等の表示を行うことができる。また、電子機器がアンテナ及び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
　本発明の一態様の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）を有していてもよい。
　本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。図２４（Ａ）乃至図２４（Ｈ）に、電子機器の例を示す。
［情報端末］
　図２４（Ａ）には、情報端末の一種である携帯電話（スマートフォン）が図示されている。情報端末５１００は、筐体５１０１と、表示部５１０２と、を有しており、入力用インターフェースとして、タッチパネルが表示部５１０２に備えられ、ボタンが筐体５１０１に備えられている。
　情報端末５１００は、本発明の一態様のチップを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、会話を認識してその会話内容を表示部５１０２に表示するアプリケーション、表示部５１０２に備えるタッチパネルに対してユーザが入力した文字、図形などを認識して、表示部５１０２に表示するアプリケーション、指紋や声紋などの生体認証を行うアプリケーションなどが挙げられる。
　図２４（Ｂ）には、ノート型情報端末５２００が図示されている。ノート型情報端末５２００は、情報端末の本体５２０１と、表示部５２０２と、キーボード５２０３と、を有する。
　ノート型情報端末５２００は、先述した情報端末５１００と同様に、本発明の一態様のチップを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、設計支援ソフトウェア、文章添削ソフトウェア、献立自動生成ソフトウェアなどが挙げられる。また、ノート型情報端末５２００を用いることで、新規の人工知能の開発を行うことができる。
　なお、上述では、電子機器としてスマートフォン、およびノート型情報端末を例として、それぞれ図２４（Ａ）、図２４（Ｂ）に図示したが、スマートフォン、およびノート型情報端末以外の情報端末を適用することができる。スマートフォン、およびノート型情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、デスクトップ型情報端末、ワークステーションなどが挙げられる。
［ゲーム機］
　図２４（Ｃ）は、ゲーム機の一例である携帯ゲーム機５３００を示している。携帯ゲーム機５３００は、筐体５３０１、筐体５３０２、筐体５３０３、表示部５３０４、接続部５３０５、操作キー５３０６等を有する。筐体５３０２、および筐体５３０３は、筐体５３０１から取り外すことが可能である。筐体５３０１に設けられている接続部５３０５を別の筐体（図示せず）に取り付けることで、表示部５３０４に出力される映像を、別の映像機器（図示せず）に出力することができる。このとき、筐体５３０２、および筐体５３０３は、それぞれ操作部として機能することができる。これにより、複数のプレイヤーが同時にゲームを行うことができる。筐体５３０１、筐体５３０２、および筐体５３０３の基板に設けられているチップなどに先の実施の形態に示すチップを組み込むことができる。
　また、図２４（Ｄ）は、ゲーム機の一例である据え置き型ゲーム機５４００を示している。据え置き型ゲーム機５４００には、無線または有線でコントローラ５４０２が接続されている。
　携帯ゲーム機５３００、据え置き型ゲーム機５４００などのゲーム機に本発明の一態様のＧＰＵまたはチップを適用することによって、低消費電力のゲーム機を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、およびモジュールへの影響を少なくすることができる。
　更に、携帯ゲーム機５３００に本発明の一態様のＧＰＵまたはチップを適用することによって、人工知能を有する携帯ゲーム機５３００を実現することができる。
　本来、ゲームの進行、ゲーム上に登場する生物の言動、ゲーム上で発生する現象などの表現は、そのゲームが有するプログラムによって定められているが、携帯ゲーム機５３００に人工知能を適用することにより、ゲームのプログラムに限定されない表現が可能になる。例えば、プレイヤーが問いかける内容、ゲームの進行状況、時刻、ゲーム上に登場する人物の言動が変化するといった表現が可能となる。
　また、携帯ゲーム機５３００で複数のプレイヤーが必要なゲームを行う場合、人工知能によって擬人的にゲームプレイヤーを構成することができるため、対戦相手を人工知能によるゲームプレイヤーとすることによって、１人でもゲームを行うことができる。
　図２４（Ｃ）、図２４（Ｄ）では、ゲーム機の一例として携帯ゲーム機、および据え置き型ゲーム機を図示しているが、本発明の一態様のＧＰＵまたはチップを適用するゲーム機はこれに限定されない。本発明の一態様のＧＰＵまたはチップを適用するゲーム機としては、例えば、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
［大型コンピュータ］
　本発明の一態様のＧＰＵまたはチップは、大型コンピュータに適用することができる。
　図２４（Ｅ）は、大型コンピュータの一例である、スーパーコンピュータ５５００を示す図である。図２４（Ｆ）は、スーパーコンピュータ５５００が有するラックマウント型の計算機５５０２を示す図である。
　スーパーコンピュータ５５００は、ラック５５０１と、複数のラックマウント型の計算機５５０２と、を有する。なお、複数の計算機５５０２は、ラック５５０１に格納されている。また、計算機５５０２には、複数の基板５５０４が設けられ、当該基板上に上記実施の形態で説明したＧＰＵまたはチップを搭載することができる。
　スーパーコンピュータ５５００は、主に科学技術計算に利用される大型コンピュータである。科学技術計算では、膨大な演算を高速に処理する必要があるため、消費電力が高く、チップの発熱が大きい。スーパーコンピュータ５５００に本発明の一態様のＧＰＵまたはチップを適用することによって、低消費電力のスーパーコンピュータを実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、およびモジュールへの影響を少なくすることができる。
　図２４（Ｅ）、図２４（Ｆ）では、大型コンピュータの一例としてスーパーコンピュータを図示しているが、本発明の一態様のＧＰＵまたはチップを適用する大型コンピュータはこれに限定されない。本発明の一態様のＧＰＵまたはチップを適用する大型コンピュータとしては、例えば、サービスを提供するコンピュータ（サーバー）、大型汎用コンピュータ（メインフレーム）などが挙げられる。
［移動体］
　本発明の一態様のＧＰＵまたはチップは、移動体である自動車、および自動車の運転席周辺に適用することができる。
　図２４（Ｇ）は、移動体の一例である自動車の室内におけるフロントガラス周辺を示す図である。図２４（Ｇ）では、ダッシュボードに取り付けられた表示パネル５７０１、表示パネル５７０２、表示パネル５７０３の他、ピラーに取り付けられた表示パネル５７０４を図示している。
　表示パネル５７０１乃至表示パネル５７０３は、スピードメーターやタコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することで、様々な情報を提供することができる。また、表示パネルに表示される表示項目やレイアウトなどは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パネル５７０１乃至表示パネル５７０３は、照明装置として用いることも可能である。
　表示パネル５７０４には、自動車に設けられた撮像装置（図示しない。）からの映像を映し出すことによって、ピラーで遮られた視界（死角）を補完することができる。すなわち、自動車の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル５７０４は、照明装置として用いることもできる。
　本発明の一態様のＧＰＵまたはチップは人工知能の構成要素として適用できるため、例えば、当該チップを自動車の自動運転システムに用いることができる。また、当該チップを道路案内、危険予測などを行うシステムに用いることができる。表示パネル５７０１乃至表示パネル５７０４には、道路案内、危険予測などの情報を表示する構成としてもよい。
　なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移動体に本発明の一態様のチップを適用して、人工知能を利用したシステムを付与することができる。
［電化製品］
　図２４（Ｈ）は、電化製品の一例である電気冷凍冷蔵庫５８００を示している。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
　電気冷凍冷蔵庫５８００に本発明の一態様のチップを適用することによって、人工知能を有する電気冷凍冷蔵庫５８００を実現することができる。人工知能を利用することによって電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限などを基に献立を自動生成する機能や、電気冷凍冷蔵庫５８００に保存されている食材に合わせた温度に自動的に調節する機能などを有することができる。
　電化製品の一例として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電子オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
　本実施の形態で説明した電子機器、その電子機器の機能、人工知能の応用例、その効果などは、他の電子機器の記載と適宜組み合わせることができる。
　本実施の形態は、他の実施の形態、実施例などに記載した構成と適宜組み合わせて実施することが可能である。
　本実施例では、先の実施の形態に示すトランジスタの一部を作製し、結晶性および不純物の評価を行った。具体的には、図１（Ａ）乃至図１（Ｃ）に示す、トランジスタ２００の一部と同様の構成を有する複数のサンプル（サンプル１Ａ乃至サンプル３Ａ）を作製し、断面ＳＴＥＭによる断面観察およびＥＤＸによる元素分析を行った。
　なお、サンプル１Ａ乃至サンプル３Ａは、酸化物２３０ｃを形成する前の洗浄工程が異なる。具体的には、サンプル１Ａでは、当該洗浄工程を行わなかった。また、サンプル２Ａでは、フッ化水素濃度が２ｐｐｍである希釈フッ化水素酸を用いて、当該洗浄工程を行った。また、サンプル３Ａでは、アンモニア濃度が０．２９％である希釈アンモニア水を用いて、当該洗浄工程を行った。
　次に、サンプル１Ａ乃至サンプル３Ａの構成について説明する。なお、サンプル１Ａ乃至サンプル３Ａの構成は同じである。図１（Ａ）乃至図１（Ｃ）に示すように、サンプル１Ａ乃至サンプル３Ａは、下地膜の上に配置された酸化物２３０ａと、酸化物２３０ａの上に配置された酸化物２３０ｂと、酸化物２３０ｂの上に離間して配置された導電体２４２ａおよび導電体２４２ｂと、導電体２４２ａ、導電体２４２ｂ、および絶縁体２２４の上に配置された絶縁体２５４と、絶縁体２５４の上に配置された絶縁体２８０と、酸化物２３０ｂの上に配置された酸化物２３０ｃと、酸化物２３０ｃの上に配置された絶縁体２５０と、絶縁体２５０の上に配置された導電体２６０（導電体２６０ａおよび導電体２６０ｂ）と、絶縁体２８０および導電体２６０の上に配置された絶縁体２７４と、を有する。
　酸化物２３０ａとして、ＤＣスパッタリング法を用いて成膜した、膜厚が５ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物を用いた。なお、酸化物２３０ａの成膜には、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］の酸化物ターゲットを用い、成膜ガスとして酸素ガス４５ｓｃｃｍを用い、成膜圧力を０．７Ｐａとし、成膜電力を５００Ｗとし、基板温度を２００℃とし、ターゲットと基板との間隔を６０ｍｍとした。
　酸化物２３０ｂとして、ＤＣスパッタリング法を用いて成膜した、膜厚が１５ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物を用いた。なお、酸化物２３０ｂの成膜には、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の酸化物ターゲットを用い、成膜ガスとして酸素ガス４５ｓｃｃｍを用い、成膜圧力を０．７Ｐａとし、成膜電力を５００Ｗとし、基板温度を２００℃とし、ターゲットと基板との間隔を６０ｍｍとした。
　導電体２４２ａおよび導電体２４２ｂは、膜厚２５ｎｍの窒化タンタルを用いた。また、絶縁体２５４は、スパッタリング法を用いて成膜した膜厚５ｎｍの酸化アルミニウムと、その上にＡＬＤ法を用いて成膜した膜厚３ｎｍの酸化アルミニウムの積層膜とした。
　絶縁体２８０として、ＰＥＣＶＤ法を用いて成膜した酸化窒化シリコンを用いた。
　酸化物２３０ｃは、第１層と第１層上の第２層の積層膜とした。酸化物２３０ｃの第１層として、ＤＣスパッタリング法を用いて成膜した、膜厚が３ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物を用いた。なお、酸化物２３０ｃの第１層の成膜には、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の酸化物ターゲットを用い、成膜ガスとして、酸素ガス４５ｓｃｃｍを用い、成膜圧力を０．７Ｐａとし、成膜電力を５００Ｗとし、基板温度を２００℃とし、ターゲットと基板との間隔を６０ｍｍとした。
　酸化物２３０ｃの第２層として、ＤＣスパッタリング法を用いて成膜した、膜厚が３ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物を用いた。なお、酸化物２３０ｃの第２層の成膜には、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］の酸化物ターゲットを用い、成膜ガスとして酸素ガス４５ｓｃｃｍを用い、成膜圧力を０．７Ｐａとし、成膜電力を５００Ｗとし、基板温度を２００℃とし、ターゲットと基板との間隔を６０ｍｍとした。
　絶縁体２５０として、膜厚６ｎｍの酸化窒化シリコンを用いた。また、導電体２６０ａとして、膜厚５ｎｍの窒化チタンを用いた。また、導電体２６０ｂとして、タングステンを用いた。
　絶縁体２７４として、ＲＦスパッタリング法を用いて成膜した、膜厚が４０ｎｍの酸化アルミニウムを用いた。絶縁体２７４には、Ａｌ２Ｏ３ターゲットを用い、成膜ガスとして、アルゴンガス２５ｓｃｃｍ、酸素ガス２５ｓｃｃｍを用い、成膜圧力を０．４Ｐａとし、成膜電力を２５００Ｗとし、基板温度を２５０℃とし、ターゲットと基板との間隔を６０ｍｍとした。また、絶縁体２８１として、ＰＥＣＶＤ法を用いて成膜した酸化窒化シリコンを用いた。
　以上のような構成を有するサンプル１Ａ乃至サンプル３Ａは、チャネル長が６０ｎｍ、チャネル幅が６０ｎｍとなるよう設計した。サンプル１Ａ乃至サンプル３Ａは、作製後に、窒素雰囲気で、温度４００℃、４時間の熱処理を行った。
　次に、サンプル１Ａ乃至サンプル３Ａの断面観察および元素分析を行った。断面観察用およびＥＤＸ測定用の装置は、日立ハイテクノロジーズ社製ＨＤ−２７００を用い、元素分析の装置は、ＥＤＡＸ社製ＥＤＸ　Ｓｉ（Ｌｉ）検出器を用いた。図２５は、チャネル幅方向における、サンプル１Ａのチャネル形成領域およびその近傍の断面ＳＴＥＭ像である。なお、サンプル２Ａおよびサンプル３Ａでも、図２５に示す構成が観察されている。
　ここで、図２５に示す領域Ａは、酸化物２３０ｃに接する酸化物２３０ｂの左端部およびその近傍である。また、図２５に示す領域Ｂは、酸化物２３０ｃに接する酸化物２３０ｂの上面端部およびその近傍である。また、図２５に示す領域Ｃは、酸化物２３０ｃに接する酸化物２３０ｂの右端部およびその近傍である。
　次に、領域Ａ乃至領域Ｃにおける、サンプル１Ａ乃至サンプル３Ｃのガリウム（Ｇａ）に対するアルミニウム（Ａｌ）の濃度比を算出した結果を、図２６に示す。図２６の縦軸は、ガリウムに対するアルミニウムの濃度比（単位は無次元）である。
　図２６から、ガリウムに対するアルミニウムの濃度比は、サンプル１Ａでは０．１１以上であり、サンプル２Ａでは０．１未満であり、サンプル３Ａでは０．０５未満であった。また、ガリウムに対するアルミニウムの濃度比は、領域Ａ乃至領域Ｃのいずれにおいても、サンプル１Ａが最も大きく、サンプル２Ａが次に大きく、サンプル３Ａが最も小さかった。よって、酸化物２３０ｃを形成する前に、希釈フッ化水素酸または希釈アンモニア水を用い洗浄処理を行うことで、酸化物２３０ｂと酸化物２３０ｃの界面及びその近傍の不純物を除去することができることが分かった。
　次に、サンプル１Ａ乃至サンプル３Ａの、酸化物２３０ｂと酸化物２３０ｃとの界面およびその近傍の結晶性を評価した。図２７（Ａ）乃至図２７（Ｃ）に、図２５に示す領域Ｂの拡大断面ＴＥＭ像を示す。図２７（Ａ）は、サンプル１Ａの領域Ｂの拡大断面ＴＥＭ像であり、図２７（Ｂ）は、サンプル２Ａの領域Ｂの拡大断面ＴＥＭ像であり、図２７（Ｃ）は、サンプル３Ａの領域Ｂの拡大断面ＴＥＭ像である。
　図２７（Ａ）より、サンプル１Ａにおける、酸化物２３０ｂと酸化物２３０ｃとの界面およびその近傍では、層状構造であると判断するのが困難な領域が確認された。当該領域は、結晶性の低い領域といえる。また、図２７（Ｂ）および図２７（Ｃ）より、サンプル２Ａおよびサンプル３Ａにおける、酸化物２３０ｂと酸化物２３０ｃとの界面およびその近傍では、層状構造を有する領域が観察された。よって、酸化物２３０ｂの層状構造を有する領域と、酸化物２３０ｃの層状構造を有する領域が、連続性を有していることが分かった。
　以上より、酸化物２３０ｂと酸化物２３０ｃとの界面およびその近傍の不純物を除去することで、酸化物２３０ｂと酸化物２３０ｃとの界面およびその近傍の結晶性を高めることができる。
　本実施例に示す構成、方法などは、少なくともその一部を本明細書中に記載する他の実施の形態および実施例と適宜組み合わせて実施することができる。
　１００　　容量素子、１００ａ　　容量素子、１００ｂ　　容量素子、１１０　　導電体、１１０ａ　　導電体、１１０ｂ　　導電体、１１２　　導電体、１１４　　絶縁体、１２０　　導電体、１２０ａ　　導電体、１２０ｂ　　導電体、１３０　　絶縁体、１３０ａ　　絶縁体、１３０ｂ　　絶縁体、１４０　　絶縁体、１５０　　絶縁体、１５２　　導電体、１５３　　導電体、１５４　　絶縁体、１５６　　絶縁体、１６０　　絶縁体、２００　　トランジスタ、２００Ａ　　トランジスタ、２００ａ　　トランジスタ、２００ｂ　　トランジスタ、２０５　　導電体、２１０　　絶縁体、２１２　　絶縁体、２１４　　絶縁体、２１６　　絶縁体、２１８　　導電体、２２２　　絶縁体、２２４　　絶縁体、２３０　　酸化物、２３０ａ　　酸化物、２３０Ａ　　酸化膜、２３０ｂ　　酸化物、２３０Ｂ　　酸化膜、２３０ｃ　　酸化物、２３０ｃ１　　酸化物、２３０ｃ２　　酸化物、２３０Ｃ　　酸化膜、２４０　　導電体、２４０ａ　　導電体、２４０ｂ　　導電体、２４１　　絶縁体、２４１ａ　　絶縁体、２４１ｂ　　絶縁体、２４２　　導電体、２４２ａ　　導電体、２４２Ａ　　導電膜、２４２ｂ　　導電体、２４２Ｂ　　導電層、２４７　　導電体、２４８　　開口、２５０　　絶縁体、２５０Ａ　　絶縁膜、２５４　　絶縁体、２５４Ａ　　絶縁膜、２６０　　導電体、２６０ａ　　導電体、２６０Ａ　　導電膜、２６０ｂ　　導電体、２６０Ｂ　　導電膜、２７４　　絶縁体、２８０　　絶縁体、２８０ａ　　絶縁体、２８０ｂ　　絶縁体、２８１　　絶縁体、３００　　トランジスタ、３１１　　基板、３１２　　絶縁体、３１３　　半導体領域、３１４ａ　　低抵抗領域、３１４ｂ　　低抵抗領域、３１５　　絶縁体、３１６　　導電体、３２０　　絶縁体、３２２　　絶縁体、３２４　　絶縁体、３２６　　絶縁体、３２８　　導電体、３３０　　導電体、３５０　　絶縁体、３５２　　絶縁体、３５４　　絶縁体、３５６　　導電体、３６０　　絶縁体、３６２　　絶縁体、３６４　　絶縁体、３６６　　導電体、１００１　　配線、１００２　　配線、１００３　　配線、１００３ａ　　配線、１００３ｂ　　配線、１００４　　配線、１００５　　配線、１００５ａ　　配線、１００５ｂ　　配線、１００６　　配線、１００７　　配線、２００１　　配線、２００２　　配線、２００３　　配線、２００４　　配線、２００５　　配線、２００６　　配線

Claims (9)

  1. 　第１の酸化物と、第２の酸化物と、第３の酸化物と、第１の導電体と、第２の導電体と、第３の導電体と、第４の導電体と、第１の絶縁体と、第２の絶縁体と、第３の絶縁体と、第４の絶縁体と、第５の絶縁体と、を有する半導体装置であって、
    　前記第５の絶縁体は、前記第４の導電体上に配置され、
    　前記第３の絶縁体は、前記第５の絶縁体上に配置され、
    　前記第３の酸化物は、前記第３の絶縁体上に配置され、
    　前記第１の酸化物は、前記第３の酸化物上に配置され、
    　前記第１の導電体は、前記第１の酸化物の上面に接して設けられ、
    　前記第２の導電体は、前記第１の酸化物の上面に接して設けられ、
    　前記第１の絶縁体は、前記第１の導電体および前記第２の導電体上に配置され、
    　前記第４の絶縁体は、前記第１の絶縁体上に配置され、
    　前記第１の絶縁体および前記第４の絶縁体には、前記第１の酸化物に達する開口が設けられ、
    　前記第２の酸化物は、前記第１の酸化物の上面に接し、かつ、前記開口の内壁を覆うように配置され、
    　前記第２の絶縁体は、前記第２の酸化物を介して、前記開口の内壁を覆うように配置され、
    　前記第３の導電体は、前記第２の絶縁体および前記第２の酸化物を介して、前記開口を埋め込むように配置され、
    　前記第１の絶縁体は、アルミニウムを有し、
    　前記第１の酸化物は、インジウムと、元素Ｍ（Ｍは、ガリウム、イットリウム、または錫）と、亜鉛と、を有し、
    　前記第１の酸化物は、前記第３の導電体と重なる第１の領域を有し、
    　前記第１の領域の、前記第２の酸化物と接する領域は、前記元素Ｍに対するアルミニウムの原子数比が０．１未満である領域を有し、
    　前記第４の導電体は、前記第１の領域を介して、前記第３の導電体と重なる領域を有する、
    　半導体装置。
  2. 　第１の酸化物と、第２の酸化物と、第１の導電体と、第２の導電体と、第３の導電体と、第１の絶縁体と、第２の絶縁体と、を有する半導体装置であって、
    　前記第１の導電体は、前記第１の酸化物の上面に接して設けられ、
    　前記第２の導電体は、前記第１の酸化物の上面に接して設けられ、
    　前記第１の絶縁体は、前記第１の導電体および前記第２の導電体上に配置され、
    　前記第２の酸化物は、前記第１の酸化物の上面に接して設けられ、
    　前記第２の絶縁体は、前記第２の酸化物上に配置され、
    　前記第３の導電体は、前記第２の絶縁体上に配置され、
    　前記第１の絶縁体は、酸素の拡散を抑制する機能を有し、
    　前記第１の酸化物は、インジウムと、元素Ｍ（Ｍは、ガリウム、イットリウム、または錫）と、亜鉛と、を有し、
    　前記第１の酸化物は、前記第３の導電体と重なる第１の領域を有し、
    　前記第１の領域の、前記第２の酸化物と接する領域は、前記元素Ｍに対するアルミニウムの原子数比が０．１未満である領域を有する、
    　半導体装置。
  3. 　第１の酸化物と、第２の酸化物と、第１の導電体と、第２の導電体と、第３の導電体と、第１の絶縁体と、第２の絶縁体と、を有する半導体装置であって、
    　前記第１の導電体は、前記第１の酸化物の上面に接して設けられ、
    　前記第２の導電体は、前記第１の酸化物の上面に接して設けられ、
    　前記第１の絶縁体は、前記第１の導電体および前記第２の導電体上に配置され、
    　前記第２の酸化物は、前記第１の酸化物の上面に接して設けられ、
    　前記第２の絶縁体は、前記第２の酸化物上に配置され、
    　前記第３の導電体は、前記第２の絶縁体上に配置され、
    　前記第１の絶縁体は、アルミニウムを有し、
    　前記第１の酸化物は、インジウムと、元素Ｍ（Ｍは、ガリウム、イットリウム、または錫）と、亜鉛と、を有し、
    　前記第１の酸化物は、前記第３の導電体と重なる第１の領域を有し、
    　前記第１の領域の、前記第２の酸化物と接する領域は、前記元素Ｍに対するアルミニウムの原子数比が０．１未満である領域を有する、
    　半導体装置。
  4. 　請求項１乃至請求項３のいずれか一において、
    　前記第２の酸化物は、インジウムと、元素Ｍ（Ｍは、ガリウム、イットリウム、または錫）と、亜鉛と、を有し、
    　前記第１の領域は、チャネル形成領域を有し、
    　チャネル幅方向の断面において、
    　前記第１の領域の、前記第２の酸化物と接する領域は、前記第１の酸化物の底面の法線方向にｃ軸配向した結晶を含む領域を有し、
    　前記第２の酸化物の、前記第１の領域と接する領域は、前記第１の酸化物の表面の法線方向にｃ軸配向した結晶を含む領域を有する、
    　半導体装置。
  5. 　請求項１乃至請求項４のいずれか一において、
    　前記第１の酸化物は、
    　前記第１の導電体と接する第２の領域と、
    　前記第２の導電体と接する第３の領域と、
    　を有し、
    　前記第１の領域における前記第１の酸化物の膜厚は、前記第２の領域における前記第１の酸化物の膜厚よりも小さく、
    　前記第１の領域における前記第１の酸化物の膜厚は、前記第３の領域における前記第１の酸化物の膜厚よりも小さい、
    　半導体装置。
  6. 　第１の酸化物と、第２の酸化物と、第３の酸化物と、第１の導電体と、第２の導電体と、第３の導電体と、第１の絶縁体と、第２の絶縁体と、第３の絶縁体と、第４の絶縁体と、を有する半導体装置の作製方法において、
    　前記第３の絶縁体を形成し、
    　前記第３の絶縁体上に前記第３の酸化物を形成し、
    　前記第３の酸化物上に、前記第１の酸化物を、インジウムと、元素Ｍ（Ｍは、ガリウム、イットリウム、または錫）と、亜鉛と、を含むターゲットを用いて、スパッタリング法を用いて形成し、
    　前記第１の酸化物上に前記第１の導電体および前記第２の導電体となる導電膜を形成し、
    　前記第３の酸化物、前記第１の酸化物、および前記導電膜を島状に加工し、
    　前記第３の絶縁体、および前記導電膜上に、前記第１の絶縁体を、アルミニウムを含むように形成し、
    　前記第１の絶縁体上に前記第４の絶縁体を形成し、
    　前記第４の絶縁体、前記第１の絶縁体、および前記導電膜に、前記第１の酸化物が露出する開口を形成することで、前記第１の導電体、および前記第２の導電体を形成し、
    　露出した前記第１の酸化物の一部を除去し、
    　前記第１の酸化物の一部、および前記第４の絶縁体上に、前記第２の酸化物を形成し、
    　前記第２の酸化物上に、前記第２の絶縁体を形成し、
    　前記第２の絶縁体上に、前記第３の導電体を形成し、
    　前記第２の酸化物、前記第２の絶縁体、および前記第３の導電体の一部を、前記第４の絶縁体の一部が露出するまで除去する、
    　半導体装置の作製方法。
  7. 　請求項６において、
    　前記第１の領域の一部の除去は、希釈アンモニア水を用いて行う、
    　半導体装置の作製方法。
  8. 　請求項７において、
    　前記希釈アンモニア水のアンモニア濃度は、０．１％以上０．５％以下である、
    　半導体装置の作製方法。
  9. 　請求項６乃至請求項８のいずれか一において、
    　前記第１の酸化物の、前記第２の酸化物と接する領域は、前記元素Ｍに対するアルミニウムの原子数比が０．１未満である領域を有する、
    　半導体装置の作製方法。
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