JP2010267763A - 薄膜半導体デバイス及びその製造方法 - Google Patents
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Abstract
【課題】活性層と半導体層との接触面をホモ接合、あるいはホモ接合に限りなく近づけて、界面のバンド障壁を防止して大きなオン/オフ比を得ることができ、かつ製造コスト及び作業工数を低減できる。
【解決手段】薄膜半導体デバイスが、基板1と、基板1上に積層されたソース及びドレイン電極層3と、ソース及びドレイン電極層3上に積層された結晶性シリコンからなる不純物含有半導体層4と、不純物含有半導体層4上に積層された結晶性シリコンからなる活性層5と、活性層5上に積層されたゲート絶縁膜6と、ゲート絶縁膜6の上に積層されたゲート電極7と、を備え、不純物含有半導体層4と活性層5の接合面において、これらの結晶性を連続にする。
【選択図】図1
【解決手段】薄膜半導体デバイスが、基板1と、基板1上に積層されたソース及びドレイン電極層3と、ソース及びドレイン電極層3上に積層された結晶性シリコンからなる不純物含有半導体層4と、不純物含有半導体層4上に積層された結晶性シリコンからなる活性層5と、活性層5上に積層されたゲート絶縁膜6と、ゲート絶縁膜6の上に積層されたゲート電極7と、を備え、不純物含有半導体層4と活性層5の接合面において、これらの結晶性を連続にする。
【選択図】図1
Description
本発明は、液晶表示装置やエレクトロルミネッセンス(EL)表示装置などの駆動素子やスイッチング素子として用いられる薄膜半導体デバイス及びその製造方法に関する。
一般に、液晶表示装置やEL表示装置の駆動素子やスイッチング素子として用いられる薄膜半導体デバイスとして、活性層に非晶質シリコンや結晶性シリコンを用いた薄膜トランジスタが用いられている。
近年、表示装置の大型化、高精細化及び高フレームレート化が進んでいるが、活性層に非晶質シリコンを用いると移動度に限界があるため、高精細化及び高フレームレート化に向いていない。また、低温ポリシリコン(LTPS)−TFTは、エキシマレーザでアニ−ルを施しており、装置が大掛かりで操作が煩雑であり、製造コストが増大する。
そこで現在、これらの表示装置用バックプレーン技術として、微結晶シリコンTFTが注目されている。微結晶シリコンTFTの作成法としては、直接堆積法(as−depo)と結晶化法があるが、プロセスの簡易化や製造コストを考えると熱処理前の膜状態であるas−depoの生産技術を確立することが重要である。
また、駆動素子やスイッチング素子として薄膜トランジスタを用いる場合、ON/OFF比が非常に重要となる。微結晶シリコンTFTは膜中の欠陥が多く、リーク電流が発生しやすい。大きなON/OFF比を得るためには、ON電流を大きく、またはOFF電流を小さくする対策が必要である。
その関連する技術として、ソース及びドレイン電極と活性層の接合部分に、気相成長法で不純物含有半導体層を形成し、ソース及びドレイン電極に近づくほど半導体層の不純物濃度が高濃度になるように作成する方法が提案されている(例えば、特許文献1参照)。この技術によれば、ソース及びドレイン電極に接触する部分の半導体層の不純物濃度を高濃度にしているので、コンタクト抵抗を低減できる。さらに、活性層に接続する半導体層の不純物濃度を低濃度にしているので、ドレイン近傍の電界強度が小さくなり、OFF電流を低減できる。
また、ソース及びドレイン領域と活性層の間に、不純物が添加された微結晶半導体からなるコンタクト領域を備えた薄膜トランジスタが提案されている(例えば、特許文献2参照)。この技術によれば、コンタクト領域は低抵抗な微結晶半導体であるので、非晶質半導体に比して、コンタクト領域の導電率が高くなる。したがって、コンタクト領域の抵抗を低下させ、ソース及びドレイン電極のリーク電流を減少させることができる。さらに、リーク電流の減少によって薄膜トランジスタのON電流を増加でき、特性のよい薄膜トランジスタを得られる。
ところで、特許文献1の技術では、スタガ型の薄膜トランジスタにおいて、活性層と不純物含有半導体層との成膜条件が異なるため、これらの接合面において結晶性に違いが生じる。その結果、活性層と不純物含有半導体層との界面がヘテロ接合となり、電位障壁が生じ、それが抵抗となってON電流が低下するという問題がある。
例え成膜条件が同じであったとしても、不純物含有半導体層のパタンニング後に表面処理を施していないため、パタンニングの際の大気暴露により自然酸化膜が形成され、結晶の連続性を妨げてしまうという問題がある。
また、特許文献2の技術では、ソース及びドレインコンタクト領域が半導体層とほぼ同じバンドギャップをもつ微結晶半導体であれば、半導体領域とソース及びドレインコンタクト領域との界面でオーミックコンタクトを取り易くできるとある。しかし、バンドギャップを揃える手法として、シリコンに別の元素を加えることでバンドギャップを制御している。即ち、バンドギャップを揃えるために別の元素を含むガスを用いることになり、製造コスト及び作業工数が増大するという問題がある。
そこで本発明は、活性層と半導体層との接触面のバンド障壁を防止して大きなON/OFF比を得ることができ、かつ製造コスト及び作業工数を低減することができる薄膜半導体デバイス及びその製造方法を提供することを目的とする。
上記の目的を達成すべく成された本発明の構成は以下の通りである。
即ち、本発明に係る薄膜半導体デバイスは、基板と、上記基板の上に積層されたソース及びドレイン電極層と、上記ソース及びドレイン電極層の上に積層された結晶性の不純物含有半導体層と、上記不純物含有半導体層の上に積層された結晶性の活性層と、上記活性層の上に積層されたゲート絶縁膜と、上記ゲート絶縁膜の上に積層されたゲート電極と、を備え、
上記不純物含有半導体層と前記活性層の接合面において、これらの層の結晶性が連続であることを特徴とする薄膜半導体デバイスである。
上記不純物含有半導体層と前記活性層の接合面において、これらの層の結晶性が連続であることを特徴とする薄膜半導体デバイスである。
また、本発明に係る薄膜半導体デバイスの製造方法は、基板の上にソース及びドレイン電極層を形成する工程と、上記ソース及びドレイン電極層の上に不純物含有半導体層を形成する工程と、上記不純物含有半導体層の上に、上記不純物含有半導体層と結晶性が連続するように活性層を形成する工程と、上記活性層の上にゲート絶縁膜を形成する工程と、上記ゲート絶縁膜の上にゲート電極を形成する工程と、
を有し、
上記不純物含有半導体層を形成する工程において、上記不純物含有半導体層のパタンニング後にその半導体層表面の表面処理を行なって酸化膜を除去した後、上記活性層を形成する工程を行なうことを特徴とする薄膜半導体デバイスの製造方法である。
を有し、
上記不純物含有半導体層を形成する工程において、上記不純物含有半導体層のパタンニング後にその半導体層表面の表面処理を行なって酸化膜を除去した後、上記活性層を形成する工程を行なうことを特徴とする薄膜半導体デバイスの製造方法である。
本発明によれば、不純物含有半導体層と活性層の接合面において、それぞれの結晶性がほぼ同じで連続している。したがって、活性層と半導体層との接触面をホモ接合、あるいはホモ接合に限りなく近づけて界面のバンド障壁を防止し、大きなON/OFF比を得ることができる。
以下、図面を参照して、本発明の実施の形態を説明するが、本発明は本実施形態に限定されるものではない。
〔第1の実施形態〕
図1を参照して、本発明に係る薄膜半導体装置の第1の実施形態の層構成について説明する。図1は、本実施形態の薄膜半導体デバイスの代表的な例として、トップゲートスタガ型TFTの断面を模式的に例示する概略図である。
図1を参照して、本発明に係る薄膜半導体装置の第1の実施形態の層構成について説明する。図1は、本実施形態の薄膜半導体デバイスの代表的な例として、トップゲートスタガ型TFTの断面を模式的に例示する概略図である。
図1において、1は基板、2は下地層、3(3a,3b)はソース、ドレイン電極、4(4a,4b)は不純物含有半導体層、5は活性層、6はゲート絶縁膜及び7はゲート電極、8(8a,8b)はコンタクトホールである。
基板1には、例えば、高融点ガラスや石英ガラス等が使用できる。基板1上には下地層2が積層され、例えば、プラズマCVD法によりSiN等が積層される。本実施形態では、ソース及びドレイン電極層3の下地としてアモルファスシリコンが好適に用いられる。アモルファスシリコン層は、多くの領域で不規則な構造をとっているものの、短距離的には結晶性シリコンと同じ構造である領域もある。
なお、アモルファスシリコン層の表面を改質することによって、シリコンからなる結晶成長核表面(「結晶性シリコン成長核」と記載することもある)を有していてもよい。ここで、結晶成長核表面は、構造的に弱いアモルファスシリコン部分が除去された後にアモルファスシリコン層の表面上に残る結晶性の高いシリコン部分である。
なお、本発明の実施形態において、ラマン分光法により、520cm-1にラマンシフトが観察されても結晶の体積分率が20%以下のシリコン及び520cm-1にラマンシフトが観察されないシリコンをアモルファスシリコンという。
ソース及びドレイン電極層3は下地層2上に積層され、例えば、Mo、Ti、W、Ni、Ta、Cu、Al、あるいはそれらの合金、それらの積層構造体等からなる。ソース、ドレイン電極層3は、例えば、スパッタリング法によって形成される。
不純物含有半導体層4は、ソース及びドレイン電極3上に積層され、例えば、プラズマCVD法を用いて、平均結晶粒径が1〜60nmの結晶性シリコンとして形成される。この不純物含有半導体層4は、ソース及びドレイン電極層3とオーミックコンタクトをとるために、成膜時にPやAsなどの5族元素、またはBなどの3族元素の不純物を多く混入して抵抗値を下げている。また、活性層5に近いほど不純物濃度を低くすることで抵抗値を上げ、ON時のドレイン近傍に集中する電界を緩和する役目も担っている。
不純物含有半導体層4の積層の後、この半導体層4とソース及びドレイン電極層3は、活性層5を形成するため、フォトリソグラフィ技術を用いてパタンニングされる。このとき、大気に暴露されるため、不純物含有半導体層4の表面には薄い自然酸化膜が形成される。自然酸化膜は絶縁物なので電流の流れを妨げる。その影響を最小限にするために、不純物含有半導体層4の表面をフッ酸で洗浄した後、CVDチャンバ内で水素プラズマ処理を施し、不純物含有半導体層4の表面に形成された自然酸化膜が除去される。
活性層5は、下地層2、ソース及びドレイン電極層3並びに不純物含有半導体層4を覆うようにプラズマCVD法により積層される。不純物含有半導体層4の表面の自然酸化膜を除去しているため、活性層5は不純物含有半導体層4から連続性のある結晶が成長する。活性層5は、積層後フォトリソグラフィ技術により島状にパタンニングされる。
このように本実施形態では、不純物含有半導体層4と活性層5の接合面の結晶性が連続であるため、接合面がホモ接合、あるいはホモ接合に限りなく近くなり、スムーズなキャリアの流れを形成でき、ON電流が増加する。
ここで、「結晶性が連続」とは、多結晶、単結晶の結晶が連続性を有することをいい活性層5と不純物含有半導体層4の接合面において、接合面付近の断面TEM顕微鏡写真で観察すると、結晶性が連続であるがゆえに、その境界の識別が困難であることをいう。
また、不純物含有半導体層4は、ソース及びドレイン電極3に近いほど不純物濃度が高く、活性層5に近づくに連れて、不純物濃度が段階的、または線形的に低下していく構造であってもよい。これによりOFF時にドレイン近傍にかかる電界を緩和でき、OFF電流を下げる。
ゲート絶縁膜6は、ソース及びドレイン電極層3及び不純物含有半導体層4上に形成され、例えば、SiO2やSiN等を使用することができ、窒化シリコン(SiNx)が好適に用いられる。ゲート絶縁膜6は、積層表面の全体を覆うようにプラズマCVD法により積層され、フォトリソグラフィ技術により島状にパタンニングされる。このゲート絶縁膜6は、ゲート電極7と活性層5との間で電気的な絶縁を保っているが、活性層5の側面を絶縁するために、ゲート絶縁膜6を2層構成とすることもある。
ゲート電極7は、ゲート絶縁膜6上に形成され、例えば、Al、Cr、Ti、Mo、Taやそれらの積層膜等を使用することができる。
なお、本発明に係る薄膜半導体デバイスは、図1に例示した薄膜トランジスタの構成に限定されるものではない。
次に、図2を参照して、上記構成の薄膜半導体デバイスの製造方法について説明する。図2は、第1の実施形態の薄膜半導体デバイスの製造方法を説明する概略図である。
なお、第1の実施形態の製造方法では、上記構成のスタガ型TFTの製造工程を説明するので、図1と同一の符号を付して説明する。
まず、図2(a)に示すように、ガラス基板1上に、例えば、プラズマCVD法により、下地層2としてアモルファスシリコンのSiNを100nm積層する。なお、下地層101の厚みは、一般には50〜300nm、望ましくは100〜200nmである。
ここで、下地層2の成膜条件は、相対的に低パワー密度、高反応圧力、低水素希釈であることが望ましい。
また、原料ガスとしては、例えば、SiH4、Si2H6、SiH2Cl2、SiF4、SiH2F2等を用いることが望ましく、希釈ガスとしては、例えば、H2や不活性ガス等を用いることが望ましい。なお、シリコン系原料ガスのH2希釈率は、一般には0〜20倍希釈、望ましくは0〜15倍希釈である。
アモルファスシリコン層2にはドーパントとしてホウ素を混合してもよく、ドーピングガスとしては、例えば、BF3、B2H6等が適用可能である。なお、ホウ素のドーピングはアモルファスシリコン層2の電気特性を制御するために用いるものである。
次に、下地層2上に、例えば、スパッタリング法等によってソース及びドレイン電極層3としてMoを積層する。本実施形態では、ソース及びドレイン電極層3の厚みは30nmであるが、これに限定されず、10〜300nmであることが望ましい。
さらに、ソース及びドレイン電極層3上に、不純物含有半導体層4として、例えば、プラズマCVD法等によりリン(P)をドープした微結晶シリコンを20nm成膜する。不純物含有半導体層4の厚みは、10〜100nmであることが望ましい。
不純物含有半導体層4の成膜条件は、例えば、プラズマCVD装置のチャンバ内に、流量10sccmでSiH4、流量3000sccmでH2、流量200sccmでPH3を導入すると共に、基板温度を200℃に設定する。また、チャンバ内の圧力を2Torr、放電電力を500Wに設定して成膜する。このとき、成膜時間に応じてPH3の流量を段階的に減らし、成膜終了時の流量は20sccmとする。
次に、図2(b)に示すように、ソース及びドレイン部をパタンニングした後、不純物含有半導体層4の表面をフッ酸で洗浄し、さらにCVDチャンバ内で水素プラズマ処理を施して、不純物含有半導体層4の表面にできた数nmの自然酸化膜を除去する。
水素プラズマ処理を施した後、例えば、プラズマCVD法等により、微結晶シリコンの活性層5を50nm成膜する。活性層5の厚みは、一般には20〜200nm、望ましくは40〜100nmである。この活性層5は、不純物含有半導体層4の最表面に、結晶性を連続させて成膜する。このとき、自然酸化膜を除去せずに活性層5を成膜すると、自然酸化膜があるため結晶の連続性が得られない。
活性層5の成膜条件は、不純物含有半導体層4と同様に、例えば、プラズマCVD装置のチャンバ内に、流量10sccmでSiH4、流量3000sccmでH2を導入すると共に、基板温度を200℃に設定する。また、チャンバ内の圧力を2Torr、放電電力を500Wに設定して成膜する。
このとき、上記接合面の結晶性を連続にするためには、活性層と不純物含有半導体層の不純物ガス以外の成膜条件を合わせることが望ましい。しかし、結晶性は温度や圧力、希釈率など、複数のパラメータで変化するので、例えば、温度を上げる代わりに、希釈率を下げることでほぼ同じ結晶性が得られるのであれば、成膜条件は同じでなくてもよい。即ち、活性層5と不純物含有半導体層4との接合面(界面)において、互いの結晶性が連続になるならば、それぞれの成膜条件は、不純物ガスPH3を除き、同じでなくてもよい。
そして、活性層5のパタンニングを行なった後、図2(c)に示すように、不純物含有半導体層4及び活性層5上に、ゲート絶縁膜6として、例えば、プラズマCVD法により、SiNを200nmの厚みで成膜する。好ましいゲート絶縁膜6の厚みは、50〜300nmである。ゲート絶縁膜6となるSiNやSiO2は、例えば、TEOSとO2の混合ガス、SiH4、NH3とN2の混合ガス等からプラズマCVD法で積層される。
次に、パタンニング形成されたゲート絶縁膜6上に、ゲート電極7として、例えば、スパッタリング法等により、Mo/Alを50/500nmの厚みで積層する。好ましいゲート電極7の厚みは、100〜600nmである。
最後に、図2(d)に示すように、例えば、フォトリソグラフィ技術のエッチングによりソース及びドレイン電極3a,3bのコンタクトホール8a,8bを開けてゲート電極7を形成し、薄膜トランジスタを完成する。
以上説明したように、本実施形態によれば、活性層5と不純物含有半導体層4との接合面において、結晶性が連続となっている。このように接合面の結晶性が連続であるがゆえに、それぞれのバンドギャップの大きさがほぼ同じであり、接合面がホモ接合、あるいはホモ接合に限りなく近くなり、界面にバンド障壁が生じにくい。その結果、ON電流が増加する。
また、不純物含有半導体層4a,4bの不純物濃度は層の厚方向に変化しており、ソース及びドレイン電極層3a,3bに近づくほど高濃度になっているので、OFF時にドレイン近傍にかかる電界が緩和でき、OFF電流を下げる効果も得られる。この場合、ソース及びドレイン電極3a,3bと不純物含有半導体層4a,4bの接触面は、不純物含有半導体層4a,4bの不純物濃度が高いため、コンタクト抵抗を低減することができる。
さらに、活性層5に接続される不純物含有半導体層4a,4bの不純物濃度が低いため、トランジスタがOFFの時、ドレイン近傍の電界が緩和されOFF電流を低減することができる。
そして、不純物含有半導体層4a,4bと活性層5との接合面の結晶の連続性により、バンドギャップが揃うので、製造コスト及び作業工数を低減することができる。
〔第2の実施形態〕
次に、図3を参照して、第2の実施形態の薄膜半導体デバイス及びその製造方法について説明する。図3は、第2の実施形態の薄膜半導体デバイスの製造方法を説明する概略図である。
次に、図3を参照して、第2の実施形態の薄膜半導体デバイス及びその製造方法について説明する。図3は、第2の実施形態の薄膜半導体デバイスの製造方法を説明する概略図である。
図3において、11は基板、12は下地層、13(13a,13b)はソース及びドレイン電極層、14(14a,14b)は第一の不純物含有半導体層、15(15a,15b)は第二の不純物含有半導体層である。また、16は活性層、17はゲート絶縁膜及び18はゲート電極である。
図3(d)に示すように、第2の実施形態の薄膜半導体デバイスは、不純物含有半導体層が第一の不純物含有半導体層14、及び第二の不純物含有半導体層15により形成されている点以外は、第1の実施形態と同様である。
第2の実施形態の薄膜半導体デバイスの製造方法は、図3(a)に示すように、まず、ガラス基板11上に、例えば、プラズマCVD法により、下地層12としてアモルファスシリコンのSiNを100nmの厚みで積層する。なお、下地層12の厚みや成膜条件は第1の実施形態と同様である。
次に、下地層12上に、例えば、スパッタリング法等によってソース及びドレイン電極層13としてMoを30nmの厚みで積層する。ソース及びドレイン電極層13の好ましい厚みの範囲は第1の実施形態と同様である。
さらに、ソース及びドレイン電極層13上に、第一の不純物含有半導体層4として、例えば、プラズマCVD法等によりリン(P)を高濃度ドープした微結晶シリコンを15nmの厚みで成膜する。
第一の不純物含有半導体層14の成膜条件は、例えば、プラズマCVD装置のチャンバ内に、流量10sccmでSiH4、流量3000sccmでH2、流量150sccmでPH3を導入すると共に、基板温度を200℃に設定する。また、チャンバ内の圧力を2Torr、放電電力を500Wに設定して成膜する。
次に、ソース及びドレイン電極13と第一の不純物含有半導体層14をパタンニングし、ソース及びドレイン部を形成する。そして、第一の不純物含有半導体層14a,14bの表面をフッ酸で洗浄する。さらに、CVDチャンバ内にて第一の不純物含有半導体層14a,14bの表面に水素プラズマ処理を施した後、例えば、プラズマCVD法等により、リンを低濃度ドープした微結晶シリコン第二の不純物含有半導体層15を15nmの厚みで積層する。
このとき、フッ酸洗浄、水素プラズマ処理をしたことで、第一の不純物含有半導体層14a,14bの表面にできた数nmの自然酸化膜が除去されている。その結果、第一の不純物含有半導体層14a,14b上に成膜される第二の不純物含有半導体層15が、第一の不純物含有半導体層14a,14bの最表面に連続して成膜される。
第二の不純物含有半導体層15の成膜条件は、例えば、プラズマCVD装置のチャンバ内に、流量10sccmでSiH4、流量3000sccmでH2、流量30sccmでPH3を導入すると共に、基板温度を200℃に設定する。また、チャンバ内の圧力を2Torr、放電電力を500Wに設定して成膜する。
このように第一の不純物含有半導体層14a,14bと第二の不純物含有半導体層15とは不純物濃度が異なり、活性層16との接触側が低濃度となっている。第一の不純物含有半導体層14a,14b及び第二の不純物含有半導体層15の合計厚みは、10〜100nmであることが望ましい。
次に、図3(b)に示すように、ソース、ドレイン部のパタンニングの後、第二の不純物含有半導体層15の表面をフッ酸で洗浄し、CVDチャンバ内で水素プラズマ処理を施して、第二の不純物含有半導体層15a,15bの表面の数nmの自然酸化膜を除去する。
水素プラズマ処理を施した後、図3(c)に示すように、例えば、プラズマCVD法等により、微結晶シリコンの活性層16を50nmの厚みで成膜する。活性層16の厚み範囲は、第1の実施形態と同様である。この活性層16は、第二の不純物含有半導体層15a,15bの最表面に、結晶性を連続させて成膜する。第二の不純物含有半導体層15を表面処理しているので、その表面の自然酸化膜が除去されており、第二の不純物含有半導体層15と活性層16との結晶の連続性が得られる。
活性層16の成膜条件は、例えば、プラズマCVD装置のチャンバ内に、流量10sccmでSiH4、流量3000sccmでH2を導入すると共に、基板温度を200℃に設定する。また、チャンバ内の圧力を2Torr、放電電力を500Wに設定して成膜する。
このとき、第1の実施形態と同様に、上記接合面の結晶性を連続にするためには、活性層と不純物含有半導体層の不純物ガス以外の成膜条件を合わせることが望ましい。また、活性層16と第二の不純物含有半導体層15a,15bとの接合面(界面)において、互いの結晶性が連続になるならば、それぞれの成膜条件は、不純物ガスPH3を除き、同じでなくてもよい。
そして、活性層16のパタンニングを行なった後、図3(d)に示すように、第二の不純物含有半導体層15a,15b及び活性層16上に、ゲート絶縁膜17として、例えば、プラズマCVD法により、SiNを200nmの厚みで成膜する。好ましいゲート絶縁膜6の厚み範囲及び成膜条件は、第1の実施形態と同様である。
次に、パタンニング形成されたゲート絶縁膜17上に、ゲート電極18として、例えば、スパッタリング法等により、Mo/Alを50/500nmの厚みで積層する。好ましいゲート電極18の厚み範囲は、第1の実施形態と同様である。
最後に、図3(e)に示すように、例えば、フォトリソグラフィ技術を用いてエッチングにてソース及びドレイン電極層13a,13bのコンタクトホール19a,19bを開けてゲート電極18を形成し、薄膜トランジスタが完成する。
第2の実施形態の薄膜半導体デバイスの製造方法によれば、基本的に第1の実施形態と同様の作用効果を奏する。特に、第2の実施形態では、不純物含有半導体層が第一の不純物含有半導体層14及び第二の不純物含有半導体層15から形成されているので、不純物濃度の制御が容易であるという特有の効果がある。
以上、本発明の好適な実施形態を説明したが、これは本発明の説明のための例示であり、本発明の範囲をこの実施形態にのみ限定する趣旨ではない。本発明は、その要旨を逸脱しない範囲で、上記実施形態とは異なる種々の態様で実施することができる。
例えば、第2の実施形態では、不純物含有半導体層が第一の不純物含有半導体層14及び第二の不純物含有半導体層15から形成されているが、これに限定されず、3以上の複数の層から構成して、段階的に不純物濃度を異ならせてもよい。この場合も、不純物含有半導体層の不純物濃度はソース及びドレイン電極層13に近づくほど高濃度になり、活性層16に近づくほど低濃度になっている。
また本発明は、トップゲートスタガ型TFT以外の構成の薄膜半導体デバイスにも適用可能である。
1、11 基板、3、13 ソース及びドレイン層、4 不純物含有半導体層、5、16 活性層、6、17 ゲート絶縁膜、7、18 ゲート電極層
Claims (9)
- 基板と、
前記基板の上に積層されたソース及びドレイン電極層と、
前記ソース及びドレイン電極層の上に積層された結晶性の不純物含有半導体層と、
前記不純物含有半導体層の上に積層された結晶性の活性層と、
前記活性層の上に積層されたゲート絶縁膜と、
前記ゲート絶縁膜の上に積層されたゲート電極と、
を備え、
前記不純物含有半導体層と前記活性層の接合面において、これらの層の結晶性が連続であることを特徴とする薄膜半導体デバイス。 - 前記不純物含有半導体層と前記活性層が結晶性シリコンであることを特徴とする請求項1に記載の薄膜半導体デバイス。
- 前記不純物含有半導体層の不純物濃度は厚さ方向に変化し、前記ソース及びドレイン電極層に近づくほど高濃度であることを特徴とする請求項1または2に記載の薄膜半導体デバイス。
- 前記不純物含有半導体層が不純物濃度の異なる複数の層から形成されていることを特徴とする請求項3に記載の薄膜半導体デバイス。
- 前記不純物含有半導体層の厚みが10〜100nmであることを特徴とする請求項1から4のいずれか1項に記載の薄膜半導体デバイス。
- 基板の上にソース及びドレイン電極層を形成する工程と、
前記ソース及びドレイン電極層の上に不純物含有半導体層を形成する工程と、
前記不純物含有半導体層の上に、前記不純物含有半導体層と結晶性が連続するように活性層を形成する工程と、
前記活性層の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極を形成する工程と、
を有し、
不純物含有半導体層を形成する工程において、前記不純物含有半導体層のパタンニングの後にその半導体層の表面処理を行なって酸化膜を除去した後、前記活性層を形成する工程を行なうことを特徴とする薄膜半導体デバイスの製造方法。 - 前記不純物含有半導体層を形成する工程及び前記活性層を形成する工程において、
前記不純物含有半導体層と前記活性層との不純物ガス以外の成膜条件を合わせることを特徴とする請求項6に記載の薄膜半導体デバイスの製造方法。 - 前記不純物含有半導体層を形成する工程において、
前記不純物含有半導体層の不純物濃度を、前記ソース及びドレイン電極層に近づくほど高濃度となるように厚さ方向に変化させることを特徴とする請求項6または7に記載の薄膜半導体デバイスの製造方法。 - 前記不純物含有半導体層を形成する工程において、不純物濃度の異なる複数の不純物含有半導体層を形成することを特徴とする請求項8に記載の薄膜半導体デバイスの製造方法。
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