WO2011080957A1 - 薄膜トランジスタ、その製造方法、および表示装置 - Google Patents

薄膜トランジスタ、その製造方法、および表示装置 Download PDF

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gate
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silicon
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敏雄 水木
昭彦 河野
田中　康一
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シャープ株式会社
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Definitions

  • the present invention relates to a thin film transistor, a manufacturing method thereof, and a display device, and more particularly to a bottom gate thin film transistor, a manufacturing method thereof, and a display device.
  • a plasma enhanced chemical vapor deposition method (hereinafter referred to as “plasma CVD method”) has been used as a gate insulating film of a bottom gate thin film transistor (hereinafter referred to as “TFT”).
  • TFT bottom gate thin film transistor
  • Various insulating films such as a silicon oxide (SiO 2 ) film, a silicon nitride (SiNx) film, a silicon oxynitride (SiON) film, or a laminated insulating film formed by appropriately combining these films have been used. .
  • Japanese Unexamined Patent Application Publication No. 2008-177419 describes a case where only a silicon oxide film and a case where only a silicon nitride film is used as a gate insulating film of a TFT having a bottom gate structure.
  • Japanese Laid-Open Patent Publication No. 8-97432 describes a TFT having a bottom gate structure in which a gate insulating film is a laminated insulating film in which a silicon oxide film is formed on a silicon nitride film using a plasma CVD method. Has been.
  • alkali metal ions such as sodium ions contained in a glass substrate enter the silicon oxide film and move in the silicon oxide film. There is a problem that the voltage fluctuates.
  • a first aspect of the present invention is a thin film transistor having a bottom gate structure formed on an insulating substrate, A gate electrode formed on the insulating substrate; A gate insulating film formed to cover the insulating substrate including the gate electrode; A channel layer made of a crystalline semiconductor film formed on the surface of the gate insulating film,
  • the gate insulating film is A nitride semiconductor film; And an oxide semiconductor film having a thickness of 4 to 6 nm formed on the surface of the nitride semiconductor film.
  • the oxide semiconductor film is a natural oxide semiconductor film.
  • the crystalline semiconductor film is a microcrystalline semiconductor film
  • the oxygen concentration of the oxide semiconductor film is 12% or more and 24% or less.
  • a fourth aspect of the present invention is a method for manufacturing a thin film transistor having a bottom gate structure formed on an insulating substrate, Forming a gate electrode on the insulating substrate; Forming a gate insulating film so as to cover the insulating substrate including the gate electrode; Using a plasma CVD method, forming a crystalline semiconductor film to be a channel layer on the gate insulating film,
  • the step of forming the gate insulating film includes: Forming a first nitride semiconductor film so as to cover the insulating substrate including the gate electrode; Forming a native oxide semiconductor film on the surface of the first nitride semiconductor film by exposing the surface of the first nitride semiconductor film to a gas containing oxygen of a predetermined concentration for a predetermined time. It is characterized by that.
  • a second nitride semiconductor film is formed on the surface of the crystalline semiconductor film without exposing the surface of the crystalline semiconductor film to a gas containing oxygen.
  • the method further includes a step.
  • a sixth aspect of the present invention is the fifth aspect of the present invention, Etching the second nitride semiconductor film further comprises forming an etching stopper layer at a position facing the gate electrode on the crystalline semiconductor film.
  • a seventh aspect of the present invention is an active matrix display device that displays an image, A plurality of gate wirings, a plurality of source wirings intersecting with the plurality of gate wirings, and pixel forming portions arranged in a matrix corresponding to intersections of the plurality of gate wirings and the plurality of source wirings, respectively.
  • a display unit comprising; A gate driver that selectively activates the plurality of gate lines; A source driver for applying an image signal representing an image to be displayed to the source wiring;
  • the pixel formation unit includes a switching element that is turned on or off according to a signal applied to a corresponding gate wiring, The switching element includes the thin film transistor according to the first aspect.
  • An eighth aspect of the present invention is an active matrix display device that displays an image, A plurality of gate wirings, a plurality of source wirings intersecting with the plurality of gate wirings, and pixel forming portions arranged in a matrix corresponding to intersections of the plurality of gate wirings and the plurality of source wirings, respectively.
  • a display unit comprising; A gate driver that selectively activates the plurality of gate lines; A source driver for applying an image signal representing an image to be displayed to the source wiring;
  • the gate driver and the source driver are configured by the thin film transistor according to the first aspect.
  • the gate insulating film is composed of a nitride semiconductor film and a thin oxide semiconductor film having a thickness of 4 to 6 nm formed on the surface thereof. Yes. Since this nitride semiconductor film prevents impurity ions contained in the insulating substrate from entering the gate insulating film, fluctuations in the threshold voltage of the thin film transistor can be suppressed. In addition, the oxide semiconductor film reduces damage to the surface of the nitride semiconductor film caused by plasma generated when the crystalline semiconductor film is formed on the surface of the gate insulating film.
  • the oxide semiconductor film formed on the surface of the nitride semiconductor film is a natural oxide semiconductor film, so that damage to the surface of the nitride semiconductor film caused by plasma can be reduced.
  • the gate insulating film can be formed easily and inexpensively.
  • plasma CVD is used on the surface of a gate insulating film in which an oxide semiconductor film having an oxygen concentration of 12% to 24% is formed on the surface of a nitride semiconductor film.
  • the oxide semiconductor film reduces damage caused by plasma on the surface of the nitride semiconductor film. Accordingly, since the low-density microcrystalline semiconductor layer is hardly formed on the surface of the microcrystalline semiconductor film in contact with the gate insulating film, the on-state current of the thin film transistor can be increased.
  • the surface of the first nitride semiconductor film is oxygenated at a predetermined concentration.
  • a natural oxide semiconductor film is formed by exposing to a gas containing a predetermined time.
  • a gate insulating film of a thin film transistor having the same electrical characteristics as a conventional thin film transistor can be formed at a lower manufacturing cost.
  • the second nitride semiconductor film is formed on the surface of the crystalline semiconductor film without exposing the surface of the formed crystalline semiconductor film to a gas containing oxygen. Therefore, oxygen molecules can be prevented from entering the crystal grain boundaries of the crystalline semiconductor film. Thereby, it is possible to prevent the conductivity of the channel layer of the thin film transistor from being reduced.
  • the second nitride semiconductor film can also serve as an etching stopper layer that protects the surface of the channel layer from being etched when the source region and the drain region are formed by etching. Since it is used, the manufacturing process of the thin film transistor can be simplified.
  • the thin film transistor according to the first aspect when used as the switching element of the pixel forming portion, the on-current flowing through the thin film transistor is increased.
  • the thin film transistor since the thin film transistor can charge the pixel capacitor with the signal voltage of the image signal supplied from the source wiring in a short time, the number of pixel formation portions can be increased and high definition can be achieved.
  • the on-current flowing through the thin film transistor according to the first invention is large.
  • the gate driver or the source driver is configured using the thin film transistor according to the first invention, the operation speed of the gate driver or the source driver can be increased.
  • the circuit scale of the gate driver and the source driver can be reduced, so that the frame of the display portion can be reduced and the power consumption of the display device can be reduced.
  • FIGS. 1-10 is process sectional drawing which shows the method of forming the silicon oxide film of a thin film thickness on the surface of a silicon nitride film.
  • A is the schematic diagram which observed the cross section of the sample which formed the silicon film using the plasma CVD method on the silicon nitride film exposed to air
  • b These are the schematic diagrams which show the oxygen mapping image of the cross section shown to (a). It is a figure which shows the relationship between the time which exposes a silicon nitride film to air
  • FIG. 4A to 4D are process cross-sectional views showing respective manufacturing processes of the TFT shown in FIG. (E)-(g) is process sectional drawing which shows each manufacturing process of TFT shown in FIG. (H) to (j) are process cross-sectional views showing respective manufacturing processes of the TFT shown in FIG.
  • TFT which functions as a switching element of the pixel formation part of the liquid crystal display device shown in FIG.
  • a gate insulating film of a thin film transistor having the same electrical characteristics as a thin film transistor in which a laminated insulating film in which a silicon nitride film and a silicon oxide film are formed in this order on a glass substrate using a plasma CVD method is used as a gate insulating film, Consider a method of forming at low manufacturing costs.
  • FIG. 1A to 1 (c) are process cross-sectional views showing a method for forming a thin silicon oxide film on the surface of a silicon nitride film.
  • a silicon nitride film 31 is formed on the glass substrate 10 using a plasma CVD method.
  • a natural oxide film (silicon oxide film) 32 is formed on the surface of the silicon nitride film 31 by exposing the silicon nitride film 31 to the atmosphere in a clean room.
  • the natural oxide film 32 formed on the silicon nitride film 31 is a very thin silicon oxide film having a thickness of about 4 to 6 nm.
  • the silicon nitride film 31 on which such a natural oxide film 32 is formed is used as the gate insulating film 30.
  • a microcrystalline silicon film 41 to be a channel layer is formed on the surface of the silicon nitride film 31 on which the natural oxide film 32 is formed.
  • the natural oxide film 32 reduces damage caused by the plasma generated when the microcrystalline silicon film 41 is formed, the surface of the silicon nitride film 31 is not easily damaged by the plasma.
  • formation of a low-density microcrystalline silicon layer on the surface of the microcrystalline silicon film 41 in contact with the gate insulating film 30 is suppressed.
  • the natural oxide film 32 is formed only by exposing the glass substrate 10 on which the silicon nitride film 31 is formed to the atmosphere for a predetermined time, the manufacturing cost of the gate insulating film 30 can be reduced.
  • FIG. 2A shows a cross section of a sample in which a microcrystalline silicon film 41 is formed on a silicon nitride film 31 exposed to the atmosphere for a predetermined time using a plasma CVD method.
  • FIG. 2B is a schematic diagram showing an oxygen mapping image of the cross section of the sample shown in FIG. 2A.
  • FIG. 2A when a cross section of a sample in which a microcrystalline silicon film 41 is formed on the surface of the silicon nitride film 31 exposed to the atmosphere for a predetermined time by using a plasma CVD method is observed by TEM, Crystal grains 42 forming lattice stripes were observed in the crystalline silicon film 41.
  • the grain size of the crystal grains 42 was distributed in the range of 3 to 14 nm, and the average grain size was 7 nm. Further, a region 41A having a thickness of about 6 nm immediately above the silicon nitride film 31 appeared whitish. Next, a HAADF (High Angle Annular Dark Field) image of the microcrystalline silicon film 41 was observed, and its density distribution was examined. The HAADF image is white in the high density region and black in the low density region. According to the obtained HAADF image, in the microcrystalline silicon film 41, the region 41A having a thickness of about 6 nm directly above the silicon nitride film 31 was blacker than the region above it.
  • HAADF High Angle Annular Dark Field
  • the region 41A was made of a low-density microcrystalline silicon layer. Further, when the oxygen (O 2 ) concentration in the cross section of the sample observed with the TEM was measured using an electron energy loss spectroscopy (EELS) method, as shown in FIG. It was found that a high oxygen concentration region 31A having a thickness of about 4 to 6 nm was formed at the interface between the film 31 and the microcrystalline silicon film 41. From this, it was confirmed that a thin oxide film, that is, a natural oxide film was formed on the surface of the silicon nitride film 31.
  • EELS electron energy loss spectroscopy
  • the relationship between the time for exposing the silicon nitride film to the atmosphere, the thickness of the natural oxide film formed on the surface of the silicon nitride film and the oxygen concentration in the natural oxide film, and the time for exposing the silicon nitride film to the atmosphere And the film thickness of the low-density microcrystalline silicon layer are examined.
  • the oxygen concentration of the natural oxide film is measured by the Auger Electron Spectroscopy (AES) method, and the natural oxide film is measured by TEM. And the thickness of the low-density microcrystalline silicon layer were measured.
  • a TFT having a channel layer made of a microcrystalline silicon film was formed on the surface of the silicon nitride film on which the natural oxide film was formed, and the mobility was measured.
  • FIG. 3 is a diagram showing the relationship between the time during which the silicon nitride film is exposed to the atmosphere, the oxygen concentration in the natural oxide film, and the mobility of the TFT.
  • the time for exposing the silicon nitride film to the atmosphere becomes longer, the oxygen concentration in the natural oxide film formed on the surface of the silicon nitride film becomes higher, and the film of the low-density microcrystalline silicon layer It has been found that the thickness becomes thinner and the mobility of the TFT tends to increase.
  • the natural oxide film formed by exposing the silicon nitride film to the atmosphere for 12 hours had an oxygen concentration of 12% and a film thickness of about 4 nm.
  • the film thickness of the low density microcrystalline silicon layer was about 4 nm.
  • the mobility of the channel layer is 1.0 cm 2. / V ⁇ cm.
  • the time for exposing the silicon nitride film to the atmosphere is longer than 12 hours, the oxygen concentration of the natural oxide film, the film thickness of the low-density microcrystalline silicon layer, and the mobility of the TFT tend to saturate. I understood it.
  • the mobility of the TFT was sufficiently high when the oxygen concentration of the natural oxide film was in the range of 12 to 24%.
  • the thickness of the natural oxide film was 4 to 6 nm.
  • the silicon nitride film instead of exposing the silicon nitride film to the atmosphere, it may be exposed to a gas containing oxygen gas.
  • the concentration of the oxygen gas contained in the gas is preferably at least as high as the oxygen concentration of 20% in the atmosphere. If the concentration of oxygen gas is higher than 20%, the formation time of the natural oxide film can be shortened. In addition, if the pressure of the gas containing oxygen gas is increased, the formation time of the natural oxide film can be shortened similarly.
  • the inventors consider the reason why the low-density microcrystalline silicon layer is formed on the surface of the silicon nitride film when the microcrystalline silicon film is formed on the surface of the silicon nitride film as follows.
  • nitrogen atoms contained in the silicon nitride film and monosilane (SiH 4 ) gas or hydrogen (H 2 ) gas used for forming the microcrystalline silicon film The hydrogen atom in the inside is combined to produce ammonia (NH 3 ). Since the vapor pressure of ammonia is as high as 200 Pa at ⁇ 20 ° C., the produced ammonia is easily vaporized.
  • a natural oxide film 32 which is a thin silicon oxide film, is formed on the surface of the silicon nitride film 31, and a microcrystalline silicon film 41 is formed on the natural oxide film 32.
  • oxygen atoms contained in the natural oxide film 32 and hydrogen atoms in monosilane gas or hydrogen gas are combined to generate water.
  • the surface of the silicon nitride film 31 is covered with a natural oxide film and generated water.
  • nitrogen atoms in the silicon nitride film 31 are combined with hydrogen atoms in the monosilane gas or hydrogen gas and are unlikely to become ammonia, so the thickness of the porous silicon film formed on the surface of the silicon nitride film 31 is also reduced.
  • the microcrystalline silicon film 41 is formed on the surface of the gate insulating film 30 covered with the natural oxide film 32, unlike the case where the microcrystalline silicon film is directly formed on the surface of the silicon nitride film, The thickness of the low density microcrystalline silicon layer formed on the surface of the microcrystalline silicon film 41 in contact with the gate insulating film 30 can be reduced.
  • FIG. 4 is a cross-sectional view showing a configuration of the TFT 100 according to the embodiment of the present invention.
  • the configuration of the TFT 100 will be described with reference to FIG.
  • a gate electrode 20 made of metal is formed on a glass substrate 10 which is an insulating substrate.
  • a gate insulating film 30 is formed so as to cover the glass substrate 10 including the gate electrode 20.
  • the gate insulating film 30 includes a silicon nitride film 31 and a natural oxide film (silicon oxide film) 32 having a thickness of 4 to 6 nm formed on the surface thereof.
  • the natural oxide film 32 needs to have an oxygen concentration of at least 12%, preferably 24% or less.
  • An island-shaped channel layer 40 is formed on the surface of the gate insulating film 30 so as to extend left and right across the gate electrode 20 in plan view.
  • the channel layer 40 is made of microcrystalline silicon and is made of intrinsic silicon that is not doped with impurities.
  • An etching stopper layer 50 made of silicon nitride is formed on the surface of the channel region of the channel layer 40.
  • An n + silicon layer 60a (also referred to as a “source region”) extending from the upper left surface of the etching stopper layer 50 to the left end portion of the channel layer 40, and the right end portion of the channel layer 40 from the upper right surface of the etching stopper layer 50
  • An n + silicon layer 60b also referred to as “drain region” extending so as to cover up to is formed.
  • These n + silicon layers 60 a and 60 b are made of amorphous silicon doped with an n-type impurity at a high concentration and are separated on the left and right on the etching stopper layer 50.
  • a source electrode 70a extending to the gate insulating film 30 on covering the n + silicon layer n + silicon layer 60a from the right end of the 60a, covering the n + silicon layer 60b from the left end of the n + silicon layer 60b
  • a drain electrode 70b extending to the gate insulating film 30 is formed.
  • the source electrode 70a and the drain electrode 70b are made of the same metal.
  • the source electrode 70a is connected so as to be in ohmic contact with the channel layer 40 via the n + silicon layer 60a
  • the drain electrode 70b is connected so as to be in ohmic contact with the channel layer 40 via the n + silicon layer 60b.
  • a protective film 80 made of a silicon nitride film is formed so as to cover the glass substrate 10 including the source electrode 70a and the drain electrode 70b.
  • FIG. 6 (e) to FIG. 6 (g), and FIG. 7 (h) to FIG. 7 (j) show manufacturing steps of the TFT 100 shown in FIG. It is process sectional drawing.
  • a manufacturing method of the TFT 100 will be described with reference to FIGS. 5A to 5D, FIGS. 6E to 6G, and FIGS. 7H to 7J.
  • a metal film (not shown) whose main component is molybdenum (Mo) having a film thickness of, for example, 100 to 500 nm is formed on the glass substrate 10 by sputtering.
  • a metal film mainly composed of molybdenum instead of a metal film mainly composed of molybdenum, a metal film mainly composed of tungsten (W), tantalum (Ta), titanium (Ti), aluminum (Al), or the like, or a metal film made of an alloy thereof. May be formed.
  • the metal film may be a single layer film made of any of the above metal films, or may be a laminated metal film that is appropriately selected from these metal films and laminated.
  • a resist pattern (not shown) is formed on the surface of the metal film using a photolithography method. As shown in FIG. 5A, the metal film is etched by wet etching using the resist pattern as a mask to form the gate electrode 20. Thereafter, the resist pattern is peeled off. Note that the gate electrode 20 may be formed by using a dry etching method instead of the wet etching method.
  • a silicon nitride film 31 having a film thickness of, for example, 100 to 400 nm is formed by plasma CVD so as to cover the glass substrate 10 including the gate electrode 20.
  • a monosilane gas and a source gas containing ammonia gas are used for forming the silicon nitride film 31.
  • the glass substrate 10 on which the silicon nitride film 31 is formed has a high degree of cleanliness provided in a clean room, and the atmospheric pressure is slightly higher than atmospheric pressure or slightly higher than atmospheric pressure for a long time. store.
  • the atmospheric pressure is slightly higher than atmospheric pressure or slightly higher than atmospheric pressure for a long time. store.
  • a thin natural oxide film 32 is formed on the surface of the silicon nitride film 31.
  • the silicon nitride film 31 having the natural oxide film 32 formed on the surface functions as the gate insulating film 30.
  • the film thickness and oxygen concentration of the natural oxide film 32 are determined according to the time during which the silicon nitride film 31 is exposed to the atmosphere.
  • the film thickness of the natural oxide film 32 be about 4 to 6 nm and the oxygen concentration of the natural oxide film be 12% or more. Therefore, the glass substrate 10 on which the silicon nitride film 31 is formed is stored in the atmosphere for 12 hours or more. Further, even if the storage is performed for more than 24 hours, the film thickness and oxygen concentration of the natural oxide film 32 are hardly increased and the throughput is also lowered. Therefore, the storage time is preferably 24 hours or less.
  • the room for storing the glass substrate 10 on which the silicon nitride film 31 is formed has a high degree of cleanness, for example, class 1 (one dust having a particle size of 0.5 ⁇ m or more in air per cubic foot).
  • class 1 one dust having a particle size of 0.5 ⁇ m or more in air per cubic foot.
  • HEPA hepa
  • the atmospheric pressure in the room is set to about 5 to 10 Pa higher than the outdoor atmospheric pressure so that dust and impurities outside the room are not caught in the room.
  • the surface of the silicon nitride film 31 may be thermally oxidized.
  • a thin silicon oxide film may be formed on the surface of the silicon nitride film 31 by supplying oxygen gas or water vapor to the surface of the silicon nitride film 31 at a temperature of 400 to 450 ° C.
  • the time for forming the silicon oxide film on the surface of the silicon nitride film 31 can be significantly reduced as compared with the case where the natural oxide film 32 is formed.
  • a silicon oxide film may be formed on the surface of the silicon nitride film by a plasma oxidation method.
  • a plasma oxidation method an oxygen gas as a reaction gas is introduced into the chamber together with an inert gas such as argon (Ar) gas and nitrogen (N 2 ) gas as a discharge gas under a pressure of about 90 to 100 kPa, A high frequency electric field is applied.
  • Ar argon
  • N 2 nitrogen
  • a high frequency electric field is applied.
  • the discharge gas is excited to generate plasma, and the plasma of the discharge gas comes into contact with the reaction gas to generate oxygen plasma.
  • a thin oxide film is formed on the surface of the silicon nitride film by exposing the silicon nitride film formed on the glass substrate to the oxygen plasma generated in this manner.
  • the gas used for plasma oxidation is a mixed gas of a discharge gas and a reactive gas, and the mixed gas preferably contains about 0.01 to 10% by volume of oxygen gas as a reactive gas.
  • the glass substrate 10 is also preferably heated to 150 to 300 ° C. According to the plasma oxidation method, since the growth rate of the silicon oxide film is slow, the thickness of the silicon oxide film can be easily controlled.
  • Hydrogenation treatment is performed in order to terminate dangling bonds of silicon atoms existing on the surface of the gate insulating film 30 with hydrogen atoms.
  • a plasma apparatus used for the hydrogenation treatment an ICP (Inductively-Coupled Plasma) type or surface wave plasma type high-density plasma CVD apparatus can be used. If such a high-density plasma apparatus is used, the microcrystalline silicon film 41 can be subsequently formed only by changing the setting conditions after performing the hydrogenation treatment. In the present embodiment, in order to minimize changes in the process conditions, among the process conditions for forming the microcrystalline silicon film 41 described later, the flow rate ratio of hydrogen gas and monosilane gas is changed so that the flow rate of hydrogen gas is increased. To perform hydrogenation treatment.
  • the temperature in the chamber of the plasma CVD apparatus is 250 to 300 ° C.
  • the pressure is 5 to 20 mTorr
  • the RF power is 5 to 50 mW / cm 3
  • the flow ratio of hydrogen gas to monosilane gas Is 100 to 500 More preferably, the temperature is 300 ° C.
  • the pressure is 10 mTorr
  • the RF power is 20 mW / cm 3
  • the flow rate ratio of hydrogen gas to monosilane gas is 150 (hydrogen gas flow rate: 150 ccm, monosilane gas flow rate: 1 ccm).
  • the hydrogenation process can be performed efficiently.
  • a microcrystalline silicon film 41 of, eg, a 50 nm-thickness is formed on the surface of the gate insulating film 30.
  • the microcrystalline silicon film 41 is formed using the same apparatus as the high-density plasma CVD apparatus used for the hydrogenation process.
  • the film forming conditions are the same as the conditions for the hydrogenation treatment except for the flow rate ratio of hydrogen gas and monosilane gas.
  • the flow ratio of hydrogen gas to monosilane gas when forming the microcrystalline silicon film 41 is 1 to 50, preferably 20 (hydrogen gas flow rate: 400 ccm, monosilane gas flow rate: 20 ccm).
  • the flow ratio of hydrogen gas and monosilane gas is smaller than that in the case of hydrogenation treatment.
  • a silicon nitride film 51 is formed on the surface of the microcrystalline silicon film 41 using a plasma CVD method.
  • the silicon nitride film 51 is formed using a monosilane gas and a source gas containing ammonia gas, and has a film thickness of, for example, 150 nm.
  • the silicon nitride film 51 is continuously formed after the microcrystalline silicon film 41 is formed. It is preferable to form a film.
  • the reason for the continuous film formation is that oxygen molecules in the atmosphere enter the crystal grain boundaries of the microcrystalline silicon film 41 when the microcrystalline silicon film 41 containing columnar crystals and granular crystals is exposed to the atmosphere.
  • the glass substrate 10 on which the microcrystalline silicon film 41 is formed using a plasma CVD apparatus having a plurality of chambers. Is vacuum transferred from the chamber in which the microcrystalline silicon film 41 is formed to another chamber. Thus, it is preferable to form the silicon nitride film 51 on the surface of the microcrystalline silicon film 41 thus formed without exposing it to the atmosphere. Next, a resist pattern 55 is formed on the surface of the silicon nitride film 51 by using a photolithography method.
  • the etching stopper layer 50 is formed by etching the silicon nitride film 51 by plasma etching using the resist pattern 55 as a mask. Thereafter, the resist pattern 55 is peeled off. As a result, in the microcrystalline silicon film 41, the microcrystalline silicon film 41 above the gate electrode 20 becomes a channel region.
  • the etching stopper layer 50 also functions as a protective film that protects the region that becomes the channel region of the channel layer 40 from being etched during the etching for separating the n + silicon layer 61 to the left and right.
  • the etching stopper layer 50 has a function of blocking oxygen molecules from entering the crystal grain boundary of the region serving as the channel region and a function of protecting the region serving as the channel region from being etched. Therefore, by forming the etching stopper layer 50, the manufacturing process of the TFT 100 can be simplified as compared with the case where films having respective functions are formed.
  • an n + silicon film (not shown) containing n-type impurities at a high concentration is formed on the surface of the microcrystalline silicon film 41 including the etching stopper layer 50 by plasma CVD.
  • the film thickness of the n + silicon film is, for example, 50 nm, and a raw material gas containing monosilane gas and phosphine (PH 3 ) gas is used for the film formation.
  • a resist pattern 65 is formed on the surface of the n + silicon film using a photolithography technique, and the n + silicon film and the microcrystalline silicon film 41 are continuously formed by dry etching using the resist pattern 65 as a mask. And etch. Thereafter, the resist pattern 65 is peeled off. As a result, an island-shaped n + silicon layer 61 is formed from the n + silicon film, and an island-shaped channel layer 40 is formed from the microcrystalline silicon film 41.
  • a source metal film 71 is formed on the n + silicon layer 61 by sputtering.
  • the source metal film 71 is a metal film in which, for example, a titanium film having a film thickness of 50 to 200 nm, an aluminum film having a film thickness of 200 to 1000 nm, and a titanium film having a film thickness of 50 to 200 nm are sequentially stacked from the n + silicon layer 61 side. It is.
  • a resist pattern 75 having an opening above the etching stopper layer 50 is formed on the surface of the source metal film 71 using photolithography.
  • each metal film constituting the source metal film 71 is etched in order from the top by wet etching, and the source electrode 70a and the drain electrode 70b are formed.
  • An etchant used for wet etching of the source metal film 71 is an aqueous solution containing, for example, nitric acid (HNO 3 ), acetic acid (CH 3 COOH), and phosphoric acid (H 3 PO 4 ). Note that the source metal film 71 may be etched by plasma etching instead of wet etching.
  • the n + silicon layer 61 is etched by plasma etching to form two n + silicon layers 60 a and 60 b separated on the upper and lower sides of the upper surface of the etching stopper layer 50. Note that, since the etching stopper layer 50 made of silicon nitride is formed on the upper surface of the region to be the channel region of the microcrystalline silicon film 41, the etching of the n + silicon layer 61 is stopped by the etching stopper layer 50, and the channel region The region to be is not etched.
  • the n + silicon layer 60a extends from the upper left end of the etching stopper layer 50 to the left end of the channel layer 40, and the n + silicon layer 60b extends from the upper right end of the etching stopper layer 50 to the right end of the channel layer 40. It extends to cover up to the part.
  • the source electrode 70a is ohmically connected to the channel layer 40 via the n + silicon layer 60a, and the drain electrode 70b is ohmically connected to the channel layer 40 via the n + silicon layer 60b.
  • a protective film 80 made of silicon nitride is formed so as to cover the gate insulating film 30 including the source electrode 70a and the drain electrode 70b.
  • the protective film 80 is formed by a plasma CVD method using a source gas containing monosilane gas and ammonia gas, and the film thickness is, for example, 200 nm.
  • the insulating film in which the natural oxide film 32 is formed on the surface of the silicon nitride film 31 is used as the gate insulating film 30.
  • Alkali metal ions contained in the substrate 10 are prevented from entering the gate insulating film 30.
  • a natural oxide film having an oxygen concentration of 12% or more and a film thickness of 4 to 6 nm is formed on the surface of the silicon nitride film 31.
  • the microcrystalline silicon film 41 is formed over the gate insulating film 30, it is difficult to form a low density microcrystalline silicon layer on the surface of the microcrystalline silicon film 41 in contact with the gate insulating film 30. As a result, the mobility of the microcrystalline silicon film 41 is increased, so that the on-resistance of the TFT 100 is decreased and the operation speed is improved.
  • the gate insulating film 30 in which the natural oxide film 32 is formed on the surface of the silicon nitride film 31 a conventional TFT having a gate insulating film in which a silicon oxide film is stacked on the silicon nitride film 31 by a plasma CVD method.
  • the TFT 100 having the same electrical characteristics can be realized with a simpler configuration.
  • the gate insulating film can be manufactured at a lower manufacturing cost than the conventional TFT. 30 can be formed.
  • FIG. 8 is a block diagram showing a configuration of a liquid crystal display device 300 using the TFT 100 shown in FIG.
  • a liquid crystal display device 300 illustrated in FIG. 8 includes a liquid crystal panel 310, a display control circuit 320, a gate driver 330, and a source driver 340.
  • the liquid crystal panel 310 includes n (n is an integer of 1 or more) gate wirings G1 to Gn extending in the horizontal direction and m (m is an integer of 1 or more) extending in a direction intersecting the gate wirings G1 to Gn.
  • Source wirings S1 to Sm are formed.
  • Pixel forming portions Pij are arranged near intersections of the i-th gate line Gi (i is an integer of 1 to n) and the j-th source line Sj (j is an integer of 1 to m). .
  • the display control circuit 320 is supplied with a control signal SC such as a horizontal synchronization signal and a vertical synchronization signal and an image signal DT from the outside of the liquid crystal display device 300. Based on these signals, the display control circuit 320 outputs a control signal SC1 to the gate driver 330, and outputs a control signal SC2 and an image signal DT to the source driver 340.
  • a control signal SC such as a horizontal synchronization signal and a vertical synchronization signal and an image signal DT from the outside of the liquid crystal display device 300. Based on these signals, the display control circuit 320 outputs a control signal SC1 to the gate driver 330, and outputs a control signal SC2 and an image signal DT to the source driver 340.
  • the gate driver 330 is connected to the gate lines G1 to Gn, and the source driver 340 is connected to the source lines S1 to Sm.
  • the gate driver 330 sequentially applies a high level signal indicating the selected state to the gate wirings G1 to Gn.
  • the gate wirings G1 to Gn are sequentially selected one by one. For example, when the i-th gate line Gi is selected, the pixel formation portions Pi1 to Pim for one row are selected at a time.
  • the source driver 340 applies a voltage corresponding to the image signal DT to each of the source lines S1 to Sm. As a result, a voltage corresponding to the image signal DT is written into the pixel formation portions Pi1 to Pim for one selected row. In this way, the liquid crystal display device 300 displays an image on the liquid crystal panel 310.
  • the liquid crystal panel 310 may be referred to as a display unit.
  • FIG. 9 is a plan view showing a pattern arrangement of the pixel formation portion Pij provided in the liquid crystal panel 310.
  • the liquid crystal panel 310 is surrounded by an i-th gate line Gi extending in the horizontal direction, a j-th source line Sj extending in a direction intersecting the gate line Gi, the gate line Gi, and the source line Sj.
  • a pixel forming portion Pij disposed in the region.
  • the pixel formation portion Pij includes a TFT 200 that functions as a switching element, and the gate electrode 20 of the TFT 200 is electrically connected to the gate wiring Gi.
  • an island-shaped channel layer 40 extending left and right across the gate electrode 20 is formed.
  • the left end portion of the channel layer 40 is electrically connected to the source electrode 70a extending from the source wiring Sj, and the right end portion of the channel layer 40 is electrically connected to the drain electrode 70b. Further, the drain electrode 70 b is connected to the pixel electrode 95 through the contact hole 90.
  • the pixel electrode 95 together with a counter electrode (not shown), constitutes a pixel capacitor that holds a voltage corresponding to the image signal DT for a predetermined time.
  • FIG. 10 is a cross-sectional view of the TFT 200 that functions as a switching element of the pixel formation portion Pij of the liquid crystal display device 300.
  • a TFT 200 shown in FIG. 10 is provided with a pixel electrode 95 above the TFT 100 shown in FIG. 4.
  • the same components as those of the TFT 100 are denoted by the same reference numerals, and the description thereof is omitted.
  • a planarizing film 85 is formed on the surface of the protective film 80, and a contact hole 90 reaching the surface of the drain electrode 70 b is opened in the planarizing film 85.
  • a pixel electrode 95 made of a transparent metal such as ITO (Indium Tin Oxide) is formed on the surface of the planarizing film 85, and the pixel electrode 95 is electrically connected to the drain electrode 70 b through the contact hole 90. ing.
  • the gate electrode 20 is connected to one of the gate lines G1 to Gn, and the source electrode 70a is connected to one of the source lines S1 to Sm.
  • the TFT 100 when the TFT 100 is used as the switching element of each pixel formation portion Pij provided in the liquid crystal panel 310, the mobility of the channel layer 40 is increased. In this case, since the TFT 100 can charge the pixel capacitor with the signal voltage of the image signal given from the source wiring in a short time, the number of pixel formation portions Pij can be increased to achieve high definition.
  • the gate driver 330 and the source driver 340 can be formed on the frame of the liquid crystal panel 310 by using the TFT 100 shown in FIG. In this case, since the on-current of the TFT 100 is large, the operation speed of the gate driver 330 and the source driver 340 can be increased. As a result, the circuit scale of the gate driver 330 and the source driver 340 can be reduced, so that the frame of the liquid crystal panel 310 can be reduced and the power consumption of the liquid crystal display device 300 can be reduced.
  • the TFT 100 is an n-channel TFT, it may be a p-channel TFT.
  • the channel layer 40 is described as being made of microcrystalline silicon.
  • the channel layer 40 may be not only microcrystalline silicon but also polycrystalline silicon.
  • microcrystalline silicon and polycrystalline silicon may be collectively referred to as crystalline silicon.
  • the present invention can also be applied to an organic EL (Electro Luminescence) display device.
  • the present invention is applied to a bottom gate thin film transistor, and is particularly suitable for a switching element of an active matrix display device and a transistor constituting a driving circuit.

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Abstract

　閾値電圧の変動を抑えつつ、安価で、プラズマによるダメージに起因する低密度微結晶シリコン層が形成されにくいゲート絶縁膜を備えた薄膜トランジスタを提供することを目的とする。　ボトムゲート構造のＴＦＴ（１００）において、表面に自然酸化膜（３２）を形成した窒化シリコン膜（３１）をゲート絶縁膜（３０）として用いているので、ゲート絶縁膜（３０）は、ガラス基板（１０）に含まれるアルカリ金属イオンがゲート絶縁膜（３０）内に入り込まないようにすることができるだけでなく、ゲート絶縁膜（３０）と接する微結晶シリコン膜（４１）の表面に、低密度微結晶シリコン層を形成されにくくすることができる。これにより、微結晶シリコン膜（４１）の移動度が大きくなるので、ＴＦＴ（１００）の動作速度を向上させることができる。このように、従来のＴＦＴと同じ電気的特性を有するＴＦＴ（１００）を、より簡単な構成によって実現することができる。

Description

薄膜トランジスタ、その製造方法、および表示装置
　本発明は、薄膜トランジスタ、その製造方法、および表示装置に関し、より詳しくは、ボトムゲート構造の薄膜トランジスタ、その製造方法、および表示装置に関する。
　従来、ボトムゲート構造の薄膜トランジスタ（Thin Film Transistor：以下「ＴＦＴ」という）のゲート絶縁膜として、プラズマ化学気相成長法（Plasma Enhanced Chemical Vapor Deposition Method：以下「プラズマＣＶＤ法」という）を用いて成膜した、酸化シリコン（ＳｉＯ2）膜、窒化シリコン（ＳｉＮｘ）膜、酸窒化シリコン（ＳｉＯＮ）膜、または、それらの膜を適宜組み合わせて積層した積層絶縁膜等の各種絶縁膜が使用されてきた。
　例えば、日本の特開２００８－１７７４１９号公報には、ボトムゲート構造のＴＦＴのゲート絶縁膜として、酸化シリコン膜のみを用いる場合と、窒化シリコン膜のみを用いる場合とが記載されている。また、日本の特開平８－９７４３２号公報には、プラズマＣＶＤ法を用いて、窒化シリコン膜上に酸化シリコン膜を成膜した積層絶縁膜をゲート絶縁膜とする、ボトムゲート構造のＴＦＴが記載されている。
日本の特開２００８－１７７４１９号公報 日本の特開平８－９７４３２号公報
　しかし、ゲート絶縁膜として酸化シリコン膜のみを用いたＴＦＴでは、ガラス基板に含まれるナトリウムイオン等のアルカリ金属イオンが、酸化シリコン膜内に入り込んで、酸化シリコン膜内を移動するので、ＴＦＴの閾値電圧が変動するという問題がある。
　また、ゲート絶縁膜として窒化シリコン膜のみを用いたＴＦＴでは、ガラス基板中のアルカリ金属イオンは、窒化シリコン膜内に入り込むことができないので、ＴＦＴの閾値電圧が変動することを防止することができる。しかし、チャンネル層を形成するための微結晶シリコン膜を窒化シリコン膜上に成膜する際に発生させるプラズマによって窒化シリコン膜の表面がダメージを受ける。これにより、窒化シリコン膜と接する微結晶シリコン膜の表面上に、膜厚５～７ｎｍの低密度微結晶シリコン層が形成される。この結果、ボトムゲート構造のＴＦＴでは、オン電流が流れるチャネル層の表面近傍の抵抗率が大きくなるので、チャネル層の移動度が小さくなるという問題がある。
　さらに、プラズマＣＶＤ法を用いて、窒化シリコン膜上に酸化シリコン膜を成膜した積層絶縁膜からなるゲート絶縁膜を形成する場合、ゲート絶縁膜の製造工程数が増加するので、その製造コストが高くなるという問題もある。
　そこで、本発明の目的は、閾値電圧の変動を抑えつつ、安価で、プラズマによるダメージに起因する低密度結晶性半導体層が形成されにくいゲート絶縁膜を備えた薄膜トランジスタを提供することである。また、本発明の他の目的は、そのような薄膜トランジスタの製造方法を提供することである。
　本発明の第１の局面は、絶縁基板上に形成されたボトムゲート構造の薄膜トランジスタであって、
　前記絶縁基板上に形成されたゲート電極と、
　前記ゲート電極を含む前記絶縁基板を覆うように形成されたゲート絶縁膜と、
　前記ゲート絶縁膜の表面に形成された、結晶性半導体膜からなるチャネル層とを備え、
　前記ゲート絶縁膜は、
　　窒化物半導体膜と、
　　前記窒化物半導体膜の表面に形成された、膜厚４～６ｎｍの酸化物半導体膜とを含むことを特徴とする。
　本発明の第２の局面は、本発明の第１の局面において、
　前記酸化物半導体膜は、自然酸化物半導体膜であることを特徴とする。
　本発明の第３の局面は、本発明の第１の局面において、
　前記結晶性半導体膜は、微結晶半導体膜であり、
　前記酸化物半導体膜の酸素濃度は、１２％以上２４％以下であることを特徴とする。
　本発明の第４の局面は、絶縁基板上に形成されたボトムゲート構造の薄膜トランジスタの製造方法であって、
　前記絶縁基板上にゲート電極を形成する工程と、
　前記ゲート電極を含む前記絶縁基板を覆うようにゲート絶縁膜を成膜する工程と、
　プラズマＣＶＤ法を用いて、前記ゲート絶縁膜上にチャネル層になる結晶性半導体膜を成膜する工程とを備え、
　前記ゲート絶縁膜を成膜する工程は、
　　前記ゲート電極を含む前記絶縁基板を覆うように第１の窒化物半導体膜を成膜する工程と、
　　前記第１の窒化物半導体膜の表面を所定の濃度の酸素を含む気体に所定の時間晒すことにより、前記第１の窒化物半導体膜の表面に自然酸化物半導体膜を形成する工程とを含むことを特徴とする。
　本発明の第５の局面は、本発明の第４の局面において、
　前記結晶性半導体膜を成膜する工程の後に、前記結晶性半導体膜の表面を、酸素を含む気体に晒すことなく、第２の窒化物半導体膜を前記結晶性半導体膜の表面に成膜する工程をさらに備えることを特徴とする。
　本発明の第６の局面は、本発明の第５の局面において、
　前記第２の窒化物半導体膜をエッチングすることにより、前記結晶性半導体膜上の前記ゲート電極と対向する位置にエッチングストッパ層を形成する工程をさらに備えることを特徴とする。
　本発明の第７の局面は、画像を表示するアクティブマトリクス型の表示装置であって、
　複数のゲート配線と、前記複数のゲート配線と交差する複数のソース配線と、前記複数のゲート配線と前記複数のソース配線との交差点にそれぞれ対応してマトリクス状に配置された画素形成部とを備える表示部と、
　前記複数のゲート配線を選択的に活性化するゲートドライバと、
　表示すべき画像を表す画像信号を前記ソース配線に印加するソースドライバとを備え、
　前記画素形成部は、対応するゲート配線に印加される信号に応じてオンまたはオフするスイッチング素子を含み、
　前記スイッチング素子は、第１の局面に係る薄膜トランジスタを含むことを特徴とする。
　本発明の第８の局面は、画像を表示するアクティブマトリクス型の表示装置であって、
　複数のゲート配線と、前記複数のゲート配線と交差する複数のソース配線と、前記複数のゲート配線と前記複数のソース配線との交差点にそれぞれ対応してマトリクス状に配置された画素形成部とを備える表示部と、
　前記複数のゲート配線を選択的に活性化するゲートドライバと、
　表示すべき画像を表す画像信号を前記ソース配線に印加するソースドライバとを備え、
　前記ゲートドライバおよび前記ソースドライバは、第１の局面に係る薄膜トランジスタによって構成されていることを特徴とする。
　本発明の第１の局面によれば、ボトムゲート構造の薄膜トランジスタにおいて、ゲート絶縁膜は窒化物半導体膜と、その表面に形成された膜厚４～６ｎｍの薄い酸化物半導体膜とによって構成されている。この窒化物半導体膜は、絶縁基板に含まれている不純物イオンがゲート絶縁膜に入り込むことを防ぐので、薄膜トランジスタの閾値電圧の変動を抑えることができる。また、酸化物半導体膜は、ゲート絶縁膜の表面に結晶性半導体膜を成膜するときに発生させるプラズマによって、窒化物半導体膜の表面が受けるダメージを軽減する。これにより、ゲート絶縁膜と接する結晶性半導体膜の表面に低密度結晶性半導体層が形成されにくくなり、ゲート絶縁膜と接する結晶性半導体膜の表面付近の抵抗率が小さくなる。このため、結晶性半導体膜の移動度が大きくなり、薄膜トランジスタのオン電流を大きくすることができる。このように、プラズマＣＶＤ法によって窒化半導体膜上に酸化半導体膜を積層したゲート絶縁膜を備えた従来の薄膜トランジスタと同じ電気的特性を有する薄膜トランジスタを、より簡単な構成によって実現することができる。
　本発明の第２の局面によれば、窒化物半導体膜の表面に形成された酸化物半導体膜を自然酸化物半導体膜とすることにより、窒化物半導体膜の表面がプラズマによって受けるダメージを軽減できるゲート絶縁膜を容易に、かつ安価に形成することができる。
　本発明の第３の局面によれば、窒化物半導体膜の表面に、酸素濃度が１２％以上２４％以下の酸化物半導体膜を成膜したゲート絶縁膜の表面に、プラズマＣＶＤ法を用いて微結晶半導体膜を形成した場合、酸化物半導体膜は、窒化物半導体膜の表面がプラズマによって受けるダメージを軽減する。これにより、ゲート絶縁膜と接する微結晶半導体膜の表面に、低密度微結晶半導体層がほとんど形成されていないので、薄膜トランジスタのオン電流を大きくすることができる。
　本発明の第４の局面によれば、ボトムゲート構造の薄膜トランジスタのゲート絶縁膜として、第１の窒化物半導体膜を成膜した後に、第１の窒化物半導体膜の表面を所定の濃度の酸素を含む気体に所定の時間晒して、自然酸化物半導体膜を形成する。これにより、ゲート絶縁膜の表面に結晶性半導体膜を成膜するときに発生させるプラズマによって受ける窒化物半導体膜の表面のダメージが少なくなるので、ゲート絶縁膜と接する結晶性半導体膜の表面に低密度結晶性半導体層が形成されにくくなる。この結果、ゲート絶縁膜と接する結晶性半導体膜の表面付近の抵抗率が小さくなるので、移動度が大きくなり、薄膜トランジスタのオン電流を大きくすることができる。このように、従来の薄膜トランジスタと同じ電気的特性を有する薄膜トランジスタのゲート絶縁膜を、より安価な製造コストで形成することができる。
　本発明の第５の局面によれば、成膜された結晶性半導体膜の表面を、酸素を含む気体に晒すことなく、結晶性半導体膜の表面に第２の窒化物半導体膜を成膜するので、結晶性半導体膜の結晶粒界に酸素分子が入り込むことを防止することができる。これにより、薄膜トランジスタのチャネル層の導電率が小さくなることを防ぐことができる。
　本発明の第６の局面によれば、第２の窒化物半導体膜は、さらにエッチングによってソース領域およびドレイン領域を形成する際に、チャネル層の表面がエッチングされないように保護するエッチングストッパ層としても使用されるので、薄膜トランジスタの製造プロセスを簡略化することができる。
　本発明の第７の局面によれば、画素形成部のスイッチング素子として、第１の発明に係る薄膜トランジスタを用いれば、薄膜トランジスタに流れるオン電流は大きくなる。この場合、薄膜トランジスタは、ソース配線から与えられる画像信号の信号電圧を、短時間で画素容量に充電できるので、画素形成部の数を増やして高精細化を図ることが可能になる。
　本発明の第８の局面によれば、第１の発明に係る薄膜トランジスタに流れるオン電流は大きい。この場合、第１の発明に係る薄膜トランジスタを用いてゲートドライバやソースドライバを構成すれば、ゲートドライバやソースドライバの動作速度を速くすることができる。その結果、ゲートドライバやソースドライバの回路規模を小さくすることができるので、表示部の額縁を小さくすることができると共に、表示装置の低消費電力化を図ることができる。
（ａ）～（ｃ）は、窒化シリコン膜の表面に薄い膜厚の酸化シリコン膜を形成する方法を示す工程断面図である。 （ａ）は、所定の時間大気に晒した窒化シリコン膜上に、プラズマＣＶＤ法を用いてシリコン膜を成膜した試料の断面をＴＥＭによる明視野像で観察した模式図であり、（ｂ）は、（ａ）に示す断面の酸素マッピング像を示す模式図である。 窒化シリコン膜を大気に晒す時間と、自然酸化膜内の酸素濃度と、ＴＦＴの移動度との関係を示す図である。 本発明の実施形態に係るＴＦＴの構成を示す断面図である。 （ａ）～（ｄ）は、図４に示すＴＦＴの各製造工程を示す工程断面図である。 （ｅ）～（ｇ）は、図４に示すＴＦＴの各製造工程を示す工程断面図である。 （ｈ）～（ｊ）は、図４に示すＴＦＴの各製造工程を示す工程断面図である。 図４に示すＴＦＴを用いた液晶表示装置の構成を示すブロック図である。 液晶パネルに設けられた画素形成部のパターン配置を示す平面図である。 図７に示す液晶表示装置の画素形成部のスイッチング素子として機能するＴＦＴの断面図である。
＜１．基礎検討＞
　ボトムゲート構造のＴＦＴのゲート絶縁膜として、プラズマＣＶＤ法を用いて窒化シリコン膜と酸化シリコン膜をこの順に成膜した積層絶縁膜を用いた場合、ＴＦＴの閾値電圧の変動を抑制することができるだけでなく、低密度微結晶シリコン層に起因する電子移動度（以下、「移動度」と略す）の低下を防ぐことができる。しかし、ゲート絶縁膜として、プラズマＣＶＤ法により形成した積層絶縁膜を用いれば、ゲート絶縁膜の製造工程数が増加するので、その製造コストが高くなるという問題がある。そこで、プラズマＣＶＤ法を用いてガラス基板上に窒化シリコン膜と酸化シリコン膜をこの順に成膜した積層絶縁膜をゲート絶縁膜とする薄膜トランジスタと同じ電気的特性を有する薄膜トランジスタのゲート絶縁膜を、より安価な製造コストで形成する方法について検討する。
　図１（ａ）～図１（ｃ）は、窒化シリコン膜の表面に、薄い膜厚の酸化シリコン膜を形成する方法を示す工程断面図である。図１（ａ）に示すように、プラズマＣＶＤ法を用いて、ガラス基板１０上に窒化シリコン膜３１を形成する。次に、図１（ｂ）に示すように、クリーンルーム内で、窒化シリコン膜３１を大気に晒すことによって、窒化シリコン膜３１の表面に、自然酸化膜（酸化シリコン膜）３２を形成する。窒化シリコン膜３１上に形成される自然酸化膜３２は、膜厚４～６ｎｍ程度の非常に薄い酸化シリコン膜である。このような自然酸化膜３２が形成された窒化シリコン膜３１をゲート絶縁膜３０として用いる。次に、図１（ｃ）に示すように、自然酸化膜３２が形成された窒化シリコン膜３１の表面に、チャネル層となる微結晶シリコン膜４１を成膜する。この場合、自然酸化膜３２が微結晶シリコン膜４１の成膜時に発生させるプラズマによるダメージを軽減するので、窒化シリコン膜３１の表面は、プラズマによるダメージを受けにくくなる。その結果、ゲート絶縁膜３０と接する微結晶シリコン膜４１の表面に低密度微結晶シリコン層が形成されることが抑制される。さらに、自然酸化膜３２は、窒化シリコン膜３１が形成されたガラス基板１０を大気に所定の時間晒すだけで形成されるので、ゲート絶縁膜３０の製造コストを低減することができる。
　図２（ａ）は、所定の時間大気に晒した窒化シリコン膜３１上に、プラズマＣＶＤ法を用いて微結晶シリコン膜４１を成膜した試料の断面を透過型電子顕微鏡（Transmission Electron Microscope：以下、「ＴＥＭ」という）による明視野像で観察した場合の模式図であり、図２（ｂ）は、図２（ａ）に示す試料の断面の酸素マッピング像を示す模式図である。図２（ａ）に示すように、所定の時間大気に晒した窒化シリコン膜３１の表面に、プラズマＣＶＤ法を用いて微結晶シリコン膜４１を成膜した試料の断面をＴＥＭによって観察すると、微結晶シリコン膜４１内に格子縞となる結晶粒４２が観察された。結晶粒４２の粒径は、３～１４ｎｍの範囲で分布し、平均粒径は７ｎｍであった。また、窒化シリコン膜３１の直上の厚み約６ｎｍの領域４１Ａが白っぽく見えた。次に、微結晶シリコン膜４１のＨＡＡＤＦ（High Angle Annular Dark Field）像を観察し、その密度分布を調べた。ＨＡＡＤＦ像は、高密度領域では白くなり、低密度領域では黒くなる。得られたＨＡＡＤＦ像によれば、微結晶シリコン膜４１のうち、窒化シリコン膜３１の直上の厚み約６ｎｍの領域４１Ａは、その上の領域よりも黒くなっていた。これにより、領域４１Ａは低密度微結晶シリコン層からなることがわかった。また、ＴＥＭで観察した試料の断面の酸素（Ｏ2）濃度を、電子エネルギー損失分光（Electron Energy Loss Spectroscopy：ＥＥＬＳ）法を用いて測定したところ、図２（ｂ）に示すように、窒化シリコン膜３１と、微結晶シリコン膜４１との界面に、４～６ｎｍ程度の厚みを有する酸素濃度の高い領域３１Ａが形成されていることがわかった。このことから、窒化シリコン膜３１の表面には、薄い酸化膜すなわち自然酸化膜が形成されていることが確認された。
　次に、窒化シリコン膜を大気に晒す時間と、窒化シリコン膜の表面に形成される自然酸化膜の膜厚および自然酸化膜内の酸素濃度との関係、並びに、窒化シリコン膜を大気に晒す時間と低密度微結晶シリコン層の膜厚との関係について検討する。自然酸化膜を形成するために、窒化シリコン膜を大気に所定の時間晒した後に、オージェ電子分光（Auger Electron Spectroscopy：ＡＥＳ）法によって自然酸化膜の酸素濃度を測定すると共に、ＴＥＭによって自然酸化膜の膜厚と低密度微結晶シリコン層の膜厚を測定した。さらに、自然酸化膜が形成された窒化シリコン膜の表面に、微結晶シリコン膜からなるチャネル層を有するＴＦＴを形成し、その移動度を測定した。
　図３は、窒化シリコン膜を大気に晒す時間と、自然酸化膜内の酸素濃度と、ＴＦＴの移動度との関係を示す図である。図３に示すように、窒化シリコン膜を大気に晒す時間が長くなるに伴って、窒化シリコン膜の表面に形成される自然酸化膜内の酸素濃度は高くなり、低密度微結晶シリコン層の膜厚は薄くなり、ＴＦＴの移動度は大きくなる傾向にあることがわかった。窒化シリコン膜を大気に１２時間晒して形成した自然酸化膜の酸素濃度は１２％であり、その膜厚は約４ｎｍであった。また、低密度微結晶シリコン層の膜厚は約４ｎｍであった。この場合、自然酸化膜が形成された窒化シリコン膜をゲート絶縁膜とし、ゲート絶縁膜の表面に形成された微結晶シリコン層をチャネル層とするＴＦＴでは、チャネル層の移動度は１．０ｃｍ2／Ｖ・ｃｍであった。窒化シリコン膜を大気に晒す時間を１２時間よりも長くしても、自然酸化膜の酸素濃度、低密度微結晶シリコン層の膜厚、および、ＴＦＴの移動度はいずれも、飽和する傾向にあることがわかった。特に、自然酸化膜の酸素濃度が１２～２４％の範囲では、ＴＦＴの移動度は十分大きくなっていた。また、窒化シリコン膜の表面を大気に晒す時間が１時間から９６時間の範囲では、自然酸化膜の膜厚はいずれも４～６ｎｍであった。
　窒化シリコン膜の表面に自然酸化膜を形成するために、窒化シリコン膜を大気に晒す代わりに、酸素ガスを含む気体に晒してもよい。この場合、自然酸化膜の形成時間が必要以上に長くならないようにするため、気体に含まれる酸素ガスの濃度は、少なくとも大気中の酸素濃度２０％と同程度以上であることが好ましい。酸素ガスの濃度を２０％よりも高くすれば、自然酸化膜の形成時間を短縮することができる。また、酸素ガスを含む気体の圧力を高くすれば、同様に自然酸化膜の形成時間を短縮することができる。
　なお、窒化シリコン膜の表面に微結晶シリコン膜を成膜したときに、窒化シリコン膜の表面に低密度微結晶シリコン層が形成される理由を、発明者は次のように考える。窒化シリコン膜の表面に、微結晶シリコン膜を成膜する場合、窒化シリコン膜に含まれる窒素原子と、微結晶シリコン膜の成膜に用いられるモノシラン（ＳｉＨ4）ガスや水素（Ｈ2）ガス中の水素原子とが結合して、アンモニア（ＮＨ3）が生成される。アンモニアの蒸気圧は－２０℃で２００Ｐａと高いので、生成されたアンモニアは気化しやすい。この結果、窒化シリコン膜の表面では、窒素原子が次々とアンモニアになって気化し、残されたシリコン原子は、窒化シリコン膜の表面に多孔質シリコン層を形成する。このような結晶性の乱れた多孔質シリコン膜上に微結晶シリコン膜を成膜すれば、窒化シリコン膜と接する微結晶シリコン膜の表面に、低密度微結晶シリコン層が形成される。
　一方、酸化シリコン膜の表面に、微結晶シリコン膜を成膜する場合、酸化シリコン膜に含まれる酸素原子と、モノシランガスや水素ガス中の水素原子とが結合して水（Ｈ2Ｏ）が生成される。しかし、水の蒸気圧は－２０℃で１００Ｐａと低いので、生成された水は気化しにくく、酸化シリコン膜の表面にとどまる。その結果、酸化シリコン膜の表面にシリコン原子だけが残されることがないので、酸化シリコン膜の表面に多孔質シリコン層はほとんど形成されない。このため、酸化シリコン膜の表面に微結晶シリコン膜を成膜しても、酸化シリコン膜と接する微結晶シリコン膜の表面に、低密度微結晶シリコン層はほとんど形成されない。
　次に、図１（ｃ）に示すように、窒化シリコン膜３１の表面に膜厚の薄い酸化シリコン膜である自然酸化膜３２を形成し、自然酸化膜３２上に微結晶シリコン膜４１を成膜する場合も、自然酸化膜３２に含まれる酸素原子と、モノシランガスや水素ガス中の水素原子とが結合して、水が生成される。窒化シリコン膜３１の表面は、自然酸化膜と生成された水とによって覆われる。これにより、窒化シリコン膜３１中の窒素原子は、モノシランガスや水素ガス中の水素原子と結合してアンモニアになりにくくなるので、窒化シリコン膜３１の表面に形成される多孔質シリコン膜の膜厚も薄くなる。このため、自然酸化膜３２で覆われたゲート絶縁膜３０の表面に微結晶シリコン膜４１を成膜する場合には、窒化シリコン膜の表面に微結晶シリコン膜を直接成膜する場合と異なり、ゲート絶縁膜３０と接する微結晶シリコン膜４１の表面に形成される低密度微結晶シリコン層の膜厚を薄くできる。
＜２．実施形態＞
＜２．１　ＴＦＴの構造＞
　図４は、本発明の実施形態に係るＴＦＴ１００の構成を示す断面図である。図４を参照して、ＴＦＴ１００の構成を説明する。図４に示すように、絶縁基板であるガラス基板１０上に、金属からなるゲート電極２０が形成されている。ゲート電極２０を含むガラス基板１０を覆うように、ゲート絶縁膜３０が形成されている。ゲート絶縁膜３０は、窒化シリコン膜３１と、その表面に形成された膜厚４～６ｎｍの自然酸化膜（酸化シリコン膜）３２とを含む。自然酸化膜３２の酸素濃度は少なくとも１２％以上必要であり、２４％以下であることが好ましい。
　ゲート絶縁膜３０の表面に、平面視においてゲート電極２０を跨いで左右に延びる島状のチャネル層４０が形成されている。チャネル層４０は、微結晶シリコンからなり、不純物をドープされていない真性シリコンからなる。
　チャネル層４０のチャネル領域の表面に、窒化シリコンからなるエッチングストッパ層５０が形成されている。エッチングストッパ層５０の左端上面からチャネル層４０の左端部まで覆うように延在するｎ+シリコン層６０ａ（「ソース領域」ともいう）と、エッチングストッパ層５０の右端上面からチャネル層４０の右端部まで覆うように延在するｎ+シリコン層６０ｂ（「ドレイン領域」ともいう）が形成されている。これらのｎ+シリコン層６０ａ，６０ｂは、ｎ型不純物を高濃度にドープされた非晶質シリコンからなり、エッチングストッパ層５０上で左右に分離されている。
　ｎ+シリコン層６０ａ上の右端部からｎ+シリコン層６０ａを覆ってゲート絶縁膜３０上まで延在するソース電極７０ａと、ｎ+シリコン層６０ｂ上の左端部からｎ+シリコン層６０ｂを覆ってゲート絶縁膜３０上まで延在するドレイン電極７０ｂとが形成されている。ソース電極７０ａとドレイン電極７０ｂは同一の金属からなる。ソース電極７０ａはｎ+シリコン層６０ａを介してチャネル層４０とオーミック接触するように接続され、ドレイン電極７０ｂはｎ+シリコン層６０ｂを介してチャネル層４０とオーミック接触するように接続されている。さらに、ソース電極７０ａとドレイン電極７０ｂを含むガラス基板１０を覆うように、窒化シリコン膜からなる保護膜８０が形成されている。
＜２．２　ＴＦＴの製造方法＞
　図５（ａ）～図５（ｄ）、図６（ｅ）～図６（ｇ）、および、図７（ｈ）～図７（ｊ）は、図４に示すＴＦＴ１００の各製造工程を示す工程断面図である。図５（ａ）～図５（ｄ）、図６（ｅ）～図６（ｇ）、および、図７（ｈ）～図７（ｊ）を参照しながら、ＴＦＴ１００の製造方法を説明する。まず、ガラス基板１０上に、スパッタリング法によって、例えば膜厚１００～５００ｎｍのモリブデン（Ｍｏ）を主成分とする金属膜（図示しない）を成膜する。なお、モリブデンを主成分とする金属膜の代わりに、タングステン（Ｗ）、タンタル（Ｔａ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）等を主成分とする金属膜、またはそれらの合金からなる金属膜を成膜してもよい。また、金属膜は上記金属膜のいずれかからなる単層膜であってもよく、あるいはそれらの金属膜の中から適宜選択して積層した積層金属膜であってもよい。
　金属膜の表面に、フォトリソグラフィ法を用いてレジストパターン（図示しない）を形成する。図５（ａ）に示すように、レジストパターンをマスクにして、金属膜をウエットエッチング法によりエッチングし、ゲート電極２０を形成する。その後、レジストパターンを剥離する。なお、ウエットエッチング法の代わりに、ドライエッチング法を用いてゲート電極２０を形成してもよい。
　図５（ｂ）に示すように、ゲート電極２０を含むガラス基板１０を覆うように、プラズマＣＶＤ法を用いて、例えば膜厚１００～４００ｎｍの窒化シリコン膜３１を成膜する。窒化シリコン膜３１の成膜には、モノシランガスと、アンモニアガスを含む原料ガスが使用される。
　図５（ｃ）に示すように、窒化シリコン膜３１を成膜したガラス基板１０を、クリーンルーム内に設けられたクリーン度が高く、気圧が大気圧または大気圧よりもわずかに高い部屋で長時間保管する。このように、ガラス基板をクリーン度の高い部屋に保管することによって、窒化シリコン膜３１の表面に薄い自然酸化膜３２が形成される。表面に自然酸化膜３２が形成された窒化シリコン膜３１はゲート絶縁膜３０として機能する。
　なお、自然酸化膜３２の膜厚および酸素濃度は、窒化シリコン膜３１を大気に晒す時間に応じて決まる。ＴＦＴ１００では、基礎検討の結果から、自然酸化膜３２の膜厚を４～６ｎｍ程度とし、自然酸化膜の酸素濃度を１２％以上にする必要がある。そこで、窒化シリコン膜３１が形成されたガラス基板１０を大気中で１２時間以上保管する。また、２４時間を超えて保管しても、自然酸化膜３２の膜厚および酸素濃度はほとんど増加しないばかりでなく、スループットも低下するので、保管する時間は２４時間以下であることが好ましい。
　また、窒化シリコン膜３１が成膜されたガラス基板１０を保管する部屋は、クリーン度の高い、例えばクラス１（１立方フィートあたりの空気中に、粒径０．５μｍ以上のダストが１個）以下であることが好ましい。室内のクリーン度を高く保つために、へパ（ＨＥＰＡ）フィルタを通して不純物やダストを除去した空気を天井からダウンフローによって室内に送り込み、グレーチング構造の床から排気する。また、室内の気圧を、室外の気圧よりも５～１０Ｐａ程度高くして、室外のダストや不純物を室内に巻き込まないようにしている。
　なお、窒化シリコン膜３１の表面に自然酸化膜３２を形成するために、窒化シリコン膜３１の表面を熱酸化してもよい。具体的には、温度４００～４５０℃で、酸素ガス、または水蒸気を窒化シリコン膜３１の表面に供給することによって、窒化シリコン膜３１の表面に薄い酸化シリコン膜を形成してもよい。この場合には、自然酸化膜３２を形成する場合に比べて、窒化シリコン膜３１の表面に酸化シリコン膜を形成する時間を大幅に短縮することができる。
　また、プラズマ酸化法を用いて、窒化シリコン膜の表面に酸化シリコン膜を形成してもよい。プラズマ酸化法では、９０～１００ｋＰａ程度の圧力下で、放電ガスとなるアルゴン（Ａｒ）ガス、窒素（Ｎ2）ガス等の不活性ガスと共に、さらに反応ガスとして酸素ガスをチャンバ内に導入し、高周波電界を印加する。その結果、放電ガスは励起されてプラズマを発生させ、放電ガスのプラズマは反応ガスと接触して酸素プラズマを発生させる。このようにして発生させた酸素プラズマに、ガラス基板上に形成された窒化シリコン膜を晒すことによって、窒化シリコン膜の表面に薄い酸化膜を形成する。なお、プラズマ酸化に使用するガスは放電ガスと反応ガスの混合ガスであり、混合ガスには反応ガスである酸素ガスが０．０１～１０体積％程度含有されていることが好ましい。また、ガラス基板１０も１５０～３００℃に加熱することが好ましい。プラズマ酸化法によれば、酸化シリコン膜の成長速度が遅いので、酸化シリコン膜の膜厚を容易に制御することができる。
　ゲート絶縁膜３０の表面に存在するシリコン原子の未結合手（dungling bond）を、水素原子によって終端するために、水素化処理を行なう。水素化処理に使用されるプラズマ装置として、ＩＣＰ（Inductively Coupled Plasma：誘導結合プラズマ）方式または表面波プラズマ方式の高密度プラズマＣＶＤ装置を使用することができる。このような高密度プラズマ装置を用いれば、水素化処理を行なった後に設定条件を変更するだけで、引き続いて微結晶シリコン膜４１を成膜できる。本実施形態では、プロセス条件の変更を最小限にとどめるため、後述の微結晶シリコン膜４１を成膜するプロセス条件のうち、水素ガスの流量が多くなるように水素ガスとモノシランガスの流量比を変えて水素化処理を行なう。
　水素化処理のための具体的なプロセス条件は、プラズマＣＶＤ装置のチャンバ内の温度を２５０～３００℃、圧力を５～２０ｍＴｏｒｒ、ＲＦパワーを５～５０ｍＷ／ｃｍ3、水素ガスとモノシランガスの流量比を１００～５００とする。より好ましくは、温度を３００℃、圧力を１０ｍＴｏｒｒ、ＲＦパワーを２０ｍＷ／ｃｍ3、水素ガスとモノシランガスの流量比を１５０（水素ガスの流量：１５０ｃｃｍ、モノシランガスの流量：１ｃｃｍ）とする。このように、水素ガスの流量がモノシランガスの流量に比べて非常に多くなっているので、水素化処理を効率よく行なうことができる。
　図５（ｄ）に示すように、ゲート絶縁膜３０の表面に、例えば膜厚５０ｎｍの微結晶シリコン膜４１を成膜する。微結晶シリコン膜４１の成膜は、水素化処理に用いた高密度プラズマＣＶＤ装置と同じ装置を用いて行なわれる。また、成膜条件も、水素ガスとモノシランガスの流量比を除いて水素化処理の条件と同一である。微結晶シリコン膜４１を成膜するときの水素ガスとモノシランガスの流量比は１～５０であり、好ましくは２０（水素ガスの流量：４００ｃｃｍ、モノシランガスの流量：２０ｃｃｍ）である。このように、水素ガスとモノシランガスの流量比は、水素化処理の場合に比べて小さくなっている。
　プラズマＣＶＤ法を用いて、微結晶シリコン膜４１の表面に窒化シリコン膜５１を成膜する。窒化シリコン膜５１は、モノシランガスと、アンモニアガスを含む原料ガスを使用して成膜され、その膜厚は例えば１５０ｎｍである。なお、以下の理由により、微結晶シリコン膜４１のチャネル領域が形成されるべき領域を大気に晒さないようにするため、微結晶シリコン膜４１を成膜した後、さらに連続して窒化シリコン膜５１を成膜することが好ましい。このように連続して成膜する理由は、柱状結晶や粒状結晶が含まれる微結晶シリコン膜４１を大気に晒したとき、大気中の酸素分子が微結晶シリコン膜４１の結晶粒界に入り込むことにより、チャネル領域の導電率が小さくなるという問題が生じるからである。そこで、チャネル領域が形成されるべき領域の結晶粒界に酸素分子が入り込まないようにするため、複数のチャンバを備えたプラズマＣＶＤ装置を用いて、微結晶シリコン膜４１を成膜したガラス基板１０を、微結晶シリコン膜４１を成膜したチャンバから別のチャンバに真空搬送する。このようにして、成膜した微結晶シリコン膜４１を大気に晒すことなく、その表面に窒化シリコン膜５１を成膜することが好ましい。次に、フォトリソグラフィ法を用いて、窒化シリコン膜５１の表面にレジストパターン５５を形成する。
　図６（ｅ）に示すように、レジストパターン５５をマスクにして、プラズマエッチング法により窒化シリコン膜５１をエッチングして、エッチングストッパ層５０を形成する。その後、レジストパターン５５を剥離する。この結果、微結晶シリコン膜４１のうち、ゲート電極２０の上方の微結晶シリコン膜４１がチャネル領域になる。
　エッチングストッパ層５０は、後述するように、ｎ+シリコン層６１を左右に分離するエッチングの際に、チャネル層４０のチャネル領域となる領域がエッチングされないように保護する保護膜としても機能する。このように、エッチングストッパ層５０は、酸素分子がチャネル領域となる領域の結晶粒界に入り込まないようにブロックする機能と、チャネル領域となる領域がエッチングされないように保護する機能を兼ね備えている。そこで、エッチングストッパ層５０を形成することにより、各機能を有する膜をそれぞれ形成する場合に比べて、ＴＦＴ１００の製造プロセスを簡略化することができる。
　図６（ｆ）に示すように、エッチングストッパ層５０を含む微結晶シリコン膜４１の表面に、プラズマＣＶＤ法によって、例えばｎ型不純物を高濃度に含むｎ+シリコン膜（図示しない）を成膜する。ｎ+シリコン膜の膜厚は例えば５０ｎｍであり、その成膜には、モノシランガスとホスフィン（ＰＨ3）ガスを含む原料ガスが使用される。
　さらに、ｎ+シリコン膜の表面に、フォトリソグラフィ技術を用いてレジストパターン６５を形成し、レジストパターン６５をマスクにして、ドライエッチング法により、ｎ+シリコン膜と微結晶シリコン膜４１とを連続してエッチングする。その後、レジストパターン６５を剥離する。その結果、ｎ+シリコン膜から島状のｎ+シリコン層６１が形成され、微結晶シリコン膜４１から島状のチャネル層４０が形成される。
　図６（ｇ）に示すように、ｎ+シリコン層６１上に、スパッタリング法によってソースメタル膜７１を成膜する。ソースメタル膜７１は、ｎ+シリコン層６１側から順に、例えば膜厚５０～２００ｎｍのチタン膜、膜厚２００～１０００ｎｍのアルミニウム膜、および膜厚５０～２００ｎｍのチタン膜が順に積層された金属膜である。
　図７（ｈ）に示すように、ソースメタル膜７１の表面に、フォトリソグラフィ法を用いて、エッチングストッパ層５０の上方に開口部を有するレジストパターン７５を形成する。次に、図７（ｉ）に示すように、レジストパターン７５をマスクにして、ウエットエッチング法によりソースメタル膜７１を構成する各金属膜を上から順にエッチングし、ソース電極７０ａとドレイン電極７０ｂを形成する。ソースメタル膜７１のウエットエッチングに使用されるエッチャントは、例えば硝酸（ＨＮＯ3）、酢酸（ＣＨ3ＣＯＯＨ）、およびリン酸（Ｈ3ＰＯ4）を含む水溶液である。なお、ウエットエッチング法の代わりにプラズマエッチング法によって、ソースメタル膜７１をエッチングしてもよい。
　さらに、レジストパターン７５をマスクにして、プラズマエッチング法により、ｎ+シリコン層６１をエッチングし、エッチングストッパ層５０の上面で左右に分離された２つのｎ+シリコン層６０ａ，６０ｂを形成する。なお、微結晶シリコン膜４１のチャネル領域となる領域の上面に、窒化シリコンからなるエッチングストッパ層５０が形成されているので、ｎ+シリコン層６１のエッチングはエッチングストッパ層５０によって停止し、チャネル領域となる領域がエッチングされることはない。ｎ+シリコン層６０ａはエッチングストッパ層５０の左上端部からチャネル層４０の左端部までを覆うように延在し、ｎ+シリコン層６０ｂはエッチングストッパ層５０の右上端部からチャネル層４０の右端部までを覆うように延在する。ソース電極７０ａは、ｎ+シリコン層６０ａを介してチャネル層４０にオーミック接続され、ドレイン電極７０ｂは、ｎ+シリコン層６０ｂを介してチャネル層４０にオーミック接続される。
　図７（ｊ）に示すように、ソース電極７０ａとドレイン電極７０ｂを含むゲート絶縁膜３０を覆うように、窒化シリコンからなる保護膜８０を成膜する。保護膜８０は、プラズマＣＶＤ法により、モノシランガスとアンモニアガスを含む原料ガスを用いて成膜され、その膜厚は例えば２００ｎｍである。
＜２．３　効果＞
　以上の説明から明らかなように、ボトムゲート構造のＴＦＴ１００では、窒化シリコン膜３１の表面に自然酸化膜３２を形成した絶縁膜をゲート絶縁膜３０として用いているので、窒化シリコン膜３１は、ガラス基板１０に含まれるアルカリ金属イオンがゲート絶縁膜３０内に入り込まないようにする。これにより、ＴＦＴ１００の閾値電圧が変動することを防止できる。また、窒化シリコン膜３１の表面には、酸素濃度が１２％以上で、膜厚が４～６ｎｍの自然酸化膜が形成されている。このため、ゲート絶縁膜３０上に微結晶シリコン膜４１を成膜するときに、ゲート絶縁膜３０と接する微結晶シリコン膜４１の表面に低密度微結晶シリコン層を形成されにくくすることができる。この結果、微結晶シリコン膜４１の移動度が大きくなるので、ＴＦＴ１００のオン抵抗が小さくなり、動作速度が向上する。また、窒化シリコン膜３１の表面に自然酸化膜３２を形成したゲート絶縁膜３０を用いることにより、プラズマＣＶＤ法によって窒化シリコン膜３１上に酸化シリコン膜を積層したゲート絶縁膜を備えた従来のＴＦＴと同じ電気的特性を有するＴＦＴ１００を、より簡単な構成によって実現することができる。
　また、窒化シリコン膜３１の表面の自然酸化膜３２は、窒化シリコン膜３１をクリーンルーム内で所定時間大気に晒しておくだけで形成されるので、従来のＴＦＴよりも安価な製造コストでゲート絶縁膜３０を形成することができる。
＜３．液晶表示装置への応用＞
　図８は、図４に示すＴＦＴ１００を用いた液晶表示装置３００の構成を示すブロック図である。図８に示す液晶表示装置３００は、液晶パネル３１０と、表示制御回路３２０と、ゲートドライバ３３０と、ソースドライバ３４０とを含む。液晶パネル３１０には、水平方向に延びるｎ本（ｎは１以上の整数）のゲート配線Ｇ１～Ｇｎと、ゲート配線Ｇ１～Ｇｎと交差する方向に延びるｍ本（ｍは１以上の整数）のソース配線Ｓ１～Ｓｍが形成されている。ｉ番目のゲート配線Ｇｉ（ｉは１以上ｎ以下の整数）とｊ番目のソース配線Ｓｊ（ｊは１以上ｍ以下の整数）との交点近傍には、それぞれ画素形成部Ｐｉｊが配置されている。
　表示制御回路３２０には、液晶表示装置３００の外部から水平同期信号や垂直同期信号等の制御信号ＳＣと画像信号ＤＴが供給される。表示制御回路３２０は、これらの信号に基づき、ゲートドライバ３３０に対して制御信号ＳＣ１を出力し、ソースドライバ３４０に対して制御信号ＳＣ２と画像信号ＤＴを出力する。
　ゲートドライバ３３０はゲート配線Ｇ１～Ｇｎに接続され、ソースドライバ３４０はソース配線Ｓ１～Ｓｍに接続されている。ゲートドライバ３３０は、選択状態を示すハイレベルの信号をゲート配線Ｇ１～Ｇｎに順に与える。これにより、ゲート配線Ｇ１～Ｇｎが１本ずつ順に選択される。例えば、ｉ番目のゲート線Ｇｉが選択されたとき、１行分の画素形成部Ｐｉ１～Ｐｉｍが一括して選択される。ソースドライバ３４０は、各ソース配線Ｓ１～Ｓｍに対して画像信号ＤＴに応じた電圧を与える。これにより、選択された１行分の画素形成部Ｐｉ１～Ｐｉｍに画像信号ＤＴに応じた電圧が書き込まれる。このようにして、液晶表示装置３００は液晶パネル３１０に画像を表示する。なお、液晶パネル３１０を表示部ということがある。
　図９は、液晶パネル３１０に設けられた画素形成部Ｐｉｊのパターン配置を示す平面図である。図９に示すように、液晶パネル３１０は、水平方向に延びるｉ番目のゲート配線Ｇｉと、ゲート配線Ｇｉと交差する方向に延びるｊ番目のソース配線Ｓｊと、ゲート配線Ｇｉとソース配線Ｓｊに囲まれた領域に配置された画素形成部Ｐｉｊとを含む。画素形成部Ｐｉｊは、スイッチング素子として機能するＴＦＴ２００を含み、ＴＦＴ２００のゲート電極２０はゲート配線Ｇｉと電気的に接続されている。ゲート電極２０の上方には、ゲート電極２０を跨いで左右に延びる島状のチャネル層４０が形成されている。チャネル層４０の左端部は、ソース配線Ｓｊから延びるソース電極７０ａと電気的に接続され、チャネル層４０の右端部は、ドレイン電極７０ｂと電気的に接続されている。さらに、ドレイン電極７０ｂは、コンタクトホール９０を介して画素電極９５と接続されている。画素電極９５は、対向電極（図示しない）と共に、画像信号ＤＴに応じた電圧を所定時間保持する画素容量を構成する。
　図１０は、液晶表示装置３００の画素形成部Ｐｉｊのスイッチング素子として機能するＴＦＴ２００の断面図である。図１０に示すＴＦＴ２００は、図４に示すＴＦＴ１００の上方に画素電極９５が設けられたもので、ＴＦＴ１００と同一の構成要素には同一の参照符号を付して、その説明を省略する。図１０に示すように、保護膜８０の表面に平坦化膜８５が形成され、平坦化膜８５に、ドレイン電極７０ｂの表面に達するコンタクトホール９０が開口されている。平坦化膜８５の表面に、ＩＴＯ（Indium Tin Oxide：酸化インジウム錫）等の透明金属からなる画素電極９５が形成され、画素電極９５はコンタクトホール９０を介してドレイン電極７０ｂと電気的に接続されている。また、ゲート電極２０はゲート配線Ｇ１～Ｇｎのいずれかに接続され、ソース電極７０ａはソース配線Ｓ１～Ｓｍのいずれかに接続されている。
　このように、液晶パネル３１０に設けられた各画素形成部Ｐｉｊのスイッチング素子として、ＴＦＴ１００を用いれば、チャネル層４０の移動度が大きくなる。この場合、ＴＦＴ１００は、ソース配線から与えられる画像信号の信号電圧を、短時間で画素容量に充電できるので、画素形成部Ｐｉｊの数を増やして高精細化を図ることが可能になる。
　また、図４に示すＴＦＴ１００を用いて、液晶パネル３１０の額縁にゲートドライバ３３０やソースドライバ３４０を構成することもできる。この場合、ＴＦＴ１００のオン電流が大きいので、ゲートドライバ３３０やソースドライバ３４０の動作速度を速くすることができる。その結果、ゲートドライバ３３０やソースドライバ３４０の回路規模を小さくすることができるので、液晶パネル３１０の額縁を小さくすることができると共に、液晶表示装置３００の低消費電力化を図ることができる。
＜４．その他＞
　上述の実施形態に係るＴＦＴ１００は、ｎチャネル型ＴＦＴとしたが、ｐチャネル型ＴＦＴであってもよい。また、上記説明では、チャネル層４０は微結晶シリコンからなるとして説明したが、微結晶シリコンだけでなく、多結晶シリコンであってもよい。そこで、微結晶シリコンと多結晶シリコンをまとめて結晶性シリコンという場合がある。また、上述の説明では、ＴＦＴ１００を液晶表示装置３００に適用する場合について説明したが、有機ＥＬ（Electro Luminescence）表示装置に適用することもできる。
　本発明は、ボトムゲート型薄膜トランジスタに適用されるものであり、特に、アクティブマトリクス型表示装置のスイッチング素子や、駆動回路を構成するトランジスタに適している。
　１０…ガラス基板（絶縁基板）
　２０…ゲート電極
　３０…ゲート絶縁膜
　３１…窒化シリコン膜
　３２…自然酸化膜
　４０…チャネル層
　５０…エッチングストッパ層
　１００…ＴＦＴ（薄膜トランジスタ）
　２００…ＴＦＴ（スイッチング素子）
　３００…液晶表示装置
　３１０…液晶パネル（表示部）
　３３０…ゲートドライバ
　３４０…ソースドライバ

Claims (8)

  1. 　絶縁基板上に形成されたボトムゲート構造の薄膜トランジスタであって、
    　前記絶縁基板上に形成されたゲート電極と、
    　前記ゲート電極を含む前記絶縁基板を覆うように形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜の表面に形成された、結晶性半導体膜からなるチャネル層とを備え、
    　前記ゲート絶縁膜は、
    　　窒化物半導体膜と、
    　　前記窒化物半導体膜の表面に形成された、膜厚４～６ｎｍの酸化物半導体膜とを含むことを特徴とする、薄膜トランジスタ。
  2. 　前記酸化物半導体膜は、自然酸化物半導体膜であることを特徴とする、請求項１に記載の薄膜トランジスタ。
  3. 　前記結晶性半導体膜は、微結晶半導体膜であり、
    　前記酸化物半導体膜の酸素濃度は、１２％以上２４％以下であることを特徴とする、請求項１に記載の薄膜トランジスタ。
  4. 　絶縁基板上に形成されたボトムゲート構造の薄膜トランジスタの製造方法であって、
    　前記絶縁基板上にゲート電極を形成する工程と、
    　前記ゲート電極を含む前記絶縁基板を覆うようにゲート絶縁膜を成膜する工程と、
    　プラズマＣＶＤ法を用いて、前記ゲート絶縁膜上にチャネル層になる結晶性半導体膜を成膜する工程とを備え、
    　前記ゲート絶縁膜を成膜する工程は、
    　　前記ゲート電極を含む前記絶縁基板を覆うように第１の窒化物半導体膜を成膜する工程と、
    　　前記第１の窒化物半導体膜の表面を所定の濃度の酸素を含む気体に所定の時間晒すことにより、前記第１の窒化物半導体膜の表面に自然酸化物半導体膜を形成する工程とを含むことを特徴とする、薄膜トランジスタの製造方法。
  5. 　前記結晶性半導体膜を成膜する工程の後に、前記結晶性半導体膜の表面を、酸素を含む気体に晒すことなく、第２の窒化物半導体膜を前記結晶性半導体膜の表面に成膜する工程をさらに備えることを特徴とする、請求項４に記載の薄膜トランジスタの製造方法。
  6. 　前記第２の窒化物半導体膜をエッチングすることにより、前記結晶性半導体膜上の前記ゲート電極と対向する位置にエッチングストッパ層を形成する工程をさらに備えることを特徴とする、請求項５に記載の薄膜トランジスタの製造方法。
  7. 　画像を表示するアクティブマトリクス型の表示装置であって、
    　複数のゲート配線と、前記複数のゲート配線と交差する複数のソース配線と、前記複数のゲート配線と前記複数のソース配線との交差点にそれぞれ対応してマトリクス状に配置された画素形成部とを備える表示部と、
    　前記複数のゲート配線を選択的に活性化するゲートドライバと、
    　表示すべき画像を表す画像信号を前記ソース配線に印加するソースドライバとを備え、
    　前記画素形成部は、対応するゲート配線に印加される信号に応じてオンまたはオフするスイッチング素子を含み、
    　前記スイッチング素子は、請求項１に記載の薄膜トランジスタを含むことを特徴とする、表示装置。
  8. 　画像を表示するアクティブマトリクス型の表示装置であって、
    　複数のゲート配線と、前記複数のゲート配線と交差する複数のソース配線と、前記複数のゲート配線と前記複数のソース配線との交差点にそれぞれ対応してマトリクス状に配置された画素形成部とを備える表示部と、
    　前記複数のゲート配線を選択的に活性化するゲートドライバと、
    　表示すべき画像を表す画像信号を前記ソース配線に印加するソースドライバとを備え、
    　前記ゲートドライバおよび前記ソースドライバは、請求項１に記載の薄膜トランジスタによって構成されていることを特徴とする、表示装置。
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