JP5601822B2 - 薄膜トランジスタおよびその製造方法 - Google Patents

Description

本発明は、液晶表示装置および有機エレクトロルミネッセンス（Electro-Luminescence；略称：ＥＬ）表示装置などの電気光学表示装置、ならびに半導体部品などの半導体デバイスに用いられる薄膜トランジスタおよびその製造方法に関する。

液晶表示装置の画素スイッチング素子には、薄膜半導体層を用いた薄膜トランジスタ（Thin Film Transistor；略称：ＴＦＴ）が用いられている。ＴＦＴは、有機ＥＬ表示装置などの他の電気光学表示装置にも用いられている。ＴＦＴは、たとえば以下に述べる手順で製造される。

まず、ゲート電極材料をスパッタによって基板に成膜し、写真製版およびエッチングによってパターニングして、ゲート電極を形成する。その後、プラズマ化学気相成長（Chemical Vapor Deposition；略称：ＣＶＤ）法によって、ゲート絶縁膜となる窒化シリコン（ＳｉＮ）膜、ｉ型半導体となる非晶質シリコン膜、およびＮ型半導体となるＮ型非晶質シリコン膜を成膜する。次に、ソース電極およびドレイン電極となる電極材料をスパッタによって成膜し、写真製版およびエッチングによってパターニングして、ソース電極およびドレイン電極を形成する。その後、ソース電極とドレイン電極との間の領域にあるＮ型非晶質シリコン膜をドライエッチングによって除去する。次に、写真製版によって所望のレジストパターンを形成し、不要部分をエッチングによって除去する。その後、プラズマＣＶＤ法によって、保護膜となるＳｉＮ膜を形成する。以上の手順によって、ｉ型半導体となるチャネル部のシリコン薄膜（以下「チャネル部シリコン薄膜」という場合がある）として非晶質シリコン膜を用いた逆スタガ型ＴＦＴが形成される。

ＴＦＴは、画素スイッチング素子だけでなく、ソースドライバおよびゲートドライバなどの駆動回路にも用いられている。液晶表示装置および有機ＥＬ表示装置などの表示装置の狭額縁化および低コスト化を実現するために、ＴＦＴを用いた駆動回路を画素部と同一のガラス基板上に形成した表示装置が開発されている。

駆動回路内のＴＦＴは、画素スイッチング素子として用いられるＴＦＴに比べて、大きな駆動電圧が長時間印加され続けるので、電気的特性の劣化が大きくなる。そこで、駆動回路内のＴＦＴにおいて、チャネル部シリコン薄膜として、プラズマＣＶＤ法によって微結晶シリコン膜を形成することで、より安定性の優れたＴＦＴを製造する方法が提案されている。

チャネル部シリコン薄膜として微結晶シリコン膜を用いたＴＦＴ（以下「微結晶シリコンＴＦＴ」という場合がある）には、チャネル部シリコン薄膜として非晶質シリコン膜を用いたＴＦＴ（以下「非晶質シリコンＴＦＴ」という場合がある）と比較して、ＴＦＴのゲートに電圧を印加し続けることによって発生する、しきい値電圧（Ｖｔｈ）の経時変化が小さいという利点がある。

その反面、微結晶シリコンＴＦＴには、以下のような問題がある。微結晶シリコンのバンドギャップは、非晶質シリコンのバンドギャップに比べて狭いので、微結晶シリコンＴＦＴでは、ゲートに逆バイアス電圧を印加したときに、微結晶シリコン膜とその上のＮ型非晶質シリコン膜との界面におけるバンド間トンネリングによるホール注入が起こりやすい。したがって、リーク電流が増大してしまうという問題がある。

リーク電流を抑制するための技術が、特許文献１および２に開示されている。特許文献１および２に開示される薄膜トランジスタでは、微結晶シリコン膜とＮ型非晶質シリコン膜との間に、非晶質シリコン膜を狭持することによって、Ｎ型非晶質シリコン膜との界面のバンドギャップの不整合を小さくし、リーク電流を抑制している。特許文献１および２に開示される薄膜トランジスタでは、微結晶シリコン膜に接するゲート絶縁膜として、窒化シリコン膜または酸化シリコン膜が用いられている。

特開２００５−１６７０５１号公報 特開２００５−３２２８４５号公報

微結晶シリコンＴＦＴにおいて、微結晶シリコン膜に接するゲート絶縁膜として窒化シリコン膜を用いた場合、大きなドレイン電圧およびゲート電圧が同時に印加され続けるときに起こる、いわゆるホットキャリア（Hot Carrier；略称：ＨＣ）劣化が大きくなるという問題がある。

たとえばゲート駆動回路において、駆動回路内の一部のＴＦＴには、大きなドレイン電圧およびゲート電圧が同時に印加されるので、ＨＣ劣化として、ＴＦＴの電気的特性の劣化が生じる。ＨＣ劣化が大きくなると、回路動作の寿命が短くなるという問題が生じる。また回路動作のマージンを確保するために、ＴＦＴのサイズが大きくなり、狭額縁化が実現できなくなるという問題が生じる。

前述の微結晶シリコンＴＦＴにおけるＨＣ劣化は、大きなドレイン電圧およびゲート電圧が同時に印加されたときに、ゲート絶縁膜である窒化シリコン膜にホットキャリアが注入することによって生じる。したがって、ホットキャリア注入のブロッキング効果が高い酸化シリコン膜をゲート絶縁膜に適用することによって、ＨＣ劣化を抑制することが可能である。

微結晶シリコンＴＦＴのゲート絶縁膜として酸化シリコン膜を用いる場合、酸化シリコン膜表面には結晶成長するための核が少ないので、酸化シリコン膜上にプラズマＣＶＤ法によって微結晶シリコンを成膜しようとすると、微結晶シリコンが島状に成長してしまう。これに伴って、ボイドと呼ばれる空洞が大量に生じるので、ＴＦＴのオン特性が極端に低下するという問題が生じる。ＴＦＴのオン特性が極端に低下すると、画素スイッチング素子に用いられるＴＦＴの書込み不足に起因する表示不良、および駆動回路内のＴＦＴの書込み不足に起因する動作不良が生じる。

以上に述べた微結晶シリコン膜に接するゲート絶縁膜に窒化シリコン膜を用いたとき、および酸化シリコン膜を用いたときのＴＦＴの電気的特性を表１にまとめて示す。表１に示すように、ゲート絶縁膜として窒化シリコン膜を用いた場合、オン特性は良好であり、またゲート電圧ストレスに対するＶｔｈシフト、すなわち、しきい値電圧（Ｖｔｈ）の経時変化は小さいが、ＨＣ劣化が大きい。またゲート絶縁膜として酸化シリコン膜を用いた場合、ゲート電圧ストレスに対するＶｔｈシフト、およびＨＣ劣化は小さいが、オン特性の極端な低下が生じる。

本発明の目的は、しきい値電圧の経時変化およびホットキャリア劣化が可及的に小さく、かつオン特性の低下が可及的に小さい薄膜トランジスタおよびその製造方法を提供することである。

本発明の薄膜トランジスタは、絶縁性基板上に設けられるゲート電極と、前記ゲート電極上に設けられるゲート絶縁膜と、前記ゲート絶縁膜上に設けられ、前記ゲート絶縁膜と接して設けられる微結晶シリコン膜を含む活性層と、前記活性層上に設けられるソース電極およびドレイン電極とを備え、前記ゲート絶縁膜は、前記微結晶シリコン膜と接して設けられる酸化シリコン膜を含み、前記酸化シリコン膜は、成膜後に前記酸化シリコン膜の表面部にアルゴンプラズマ処理が施されることによって、表面にダングリングボンドが存在する状態で形成されるアルゴン含有層を、前記微結晶シリコン膜と接する表面部に有し、前記活性層に含まれる前記微結晶シリコン膜は、前記表面にダングリングボンドが存在する状態の前記アルゴン含有層上への成膜中に結晶化して形成されることを特徴とする。

本発明の薄膜トランジスタの製造方法は、絶縁性基板上に、ゲート電極を形成する工程と、前記ゲート電極上に、酸化シリコン膜を含むゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、微結晶シリコン膜を含む活性層を形成する工程と、前記活性層上に、ソース電極およびドレイン電極を形成する工程とを備え、前記ゲート絶縁膜を形成する工程では、前記酸化シリコン膜を成膜した後、前記酸化シリコン膜の表面部にアルゴンプラズマ処理を施すことによって、表面にダングリングボンドが存在する状態のアルゴン含有層を前記酸化シリコン膜の前記表面部に形成し、前記活性層を形成する工程では、前記表面にダングリングボンドが存在する状態の前記アルゴン含有層上に、シランガスと水素ガスとを含む混合ガスを用いたプラズマ化学気相成長法によって、微結晶シリコンの成長を伴ってシリコン膜を堆積することによって、前記アルゴン含有層の前記表面に接するように前記微結晶シリコン膜を成膜することを特徴とする。

本発明の薄膜トランジスタによれば、ゲート絶縁膜は、酸化シリコン膜で活性層の微結晶シリコン膜と接する。微結晶シリコン膜は、アルゴン含有層上への成膜中に結晶化して形成される。酸化シリコン膜は、成膜後に酸化シリコン膜の表面部にアルゴンプラズマ処理が施されることによって、表面にダングリングボンドが存在する状態で形成されるアルゴン含有層を、微結晶シリコン膜と接する表面部に有するので、酸化シリコン膜上に微結晶シリコン膜を形成するときに、酸化シリコン膜の微結晶シリコン膜と接する界面を、結晶成長の核となるシリコンダングリングボンドが高密度に存在する状態にすることができる。これによって、酸化シリコン膜上に、高密度に均一に結晶を成長させることができるので、均一でボイドの少ない微結晶シリコン膜を形成することができ、ボイドによるオン特性の低下を抑えることができる。

この微結晶シリコン膜を含んで活性層が構成されるので、微結晶シリコン膜を含まない場合に比べて、しきい値電圧の経時変化を小さく抑えることができる。またゲート絶縁膜は、酸化シリコン膜を含むので、ゲート絶縁膜へのホットキャリアの注入を防ぎ、ホットキャリア劣化を抑制することができる。したがって、しきい値電圧の経時変化およびホットキャリア劣化が可及的に小さく、かつオン特性の低下が可及的に小さい薄膜トランジスタを実現することができる。

本発明の薄膜トランジスタの製造方法によれば、酸化シリコン膜の成膜後には、酸化シリコン膜の表面部にアルゴンプラズマ処理が施されて、表面にダングリングボンドが存在する状態のアルゴン含有層が酸化シリコン膜の表面部に形成されるので、酸化シリコン膜表面の弱いシリコン結合を切断して、酸化シリコン膜の表面であるアルゴン含有層の表面を、結晶成長の核となるシリコンダングリングボンドが高密度に存在する状態にすることができる。この表面にダングリングボンドが存在する状態のアルゴン含有層上に、シランガスと水素ガスとを含む混合ガスを用いたプラズマ化学気相成長法によって、微結晶シリコンの成長を伴ってシリコン膜を堆積することによって、アルゴン含有層の表面に接するように微結晶シリコン膜を成膜するので、高密度に均一に結晶を成長させることができ、均一でボイドの少ない微結晶シリコン膜を形成することができる。これによって、ボイドによるオン特性の低下を抑えて、酸化シリコン膜を含むゲート絶縁膜、および微結晶シリコン膜を含む活性層を設けることができる。

酸化シリコン膜を含むようにゲート絶縁膜を構成することによって、ゲート絶縁膜へのホットキャリアの注入を防ぐことができるので、ホットキャリア劣化を抑制することができる。微結晶シリコン膜を含むように活性層を構成することによって、微結晶シリコン膜を含まない場合に比べて、しきい値電圧の経時変化を小さく抑えることができる。したがって、しきい値電圧の経時変化およびホットキャリア劣化が可及的に小さく、かつオン特性の低下が可及的に小さい薄膜トランジスタを製造することができる。

本発明の前提技術における薄膜トランジスタ１の構成を示す断面図である。 本発明の第１の実施の形態におけるＴＦＴを備えるＴＦＴアレイ基板２０の構成を示す平面図である。 本発明の第１の実施の形態におけるＴＦＴ基板２０の画素部２１の構成を示す平面図である。 図３の切断面線Ａ−Ａ、Ｂ−Ｂ、Ｃ−Ｃから見た断面図である。 Ａｒ含有層５２の形成が終了した段階の状態を示す断面図である。 微結晶シリコン膜６２、ｉ型非晶質シリコン膜６３およびＮ型非晶質シリコン膜６１のパターニングが終了した段階の状態を示す断面図である。 ＴＦＴチャネル部４６の形成が終了した段階の状態を示す断面図である。 画素ドレインコンタクトホール４７、ゲート端子部コンタクトホール４８およびソース端子部コンタクトホール４９の形成が終了した段階の状態を示す断面図である。 透明画素電極４３、ゲート端子パッド４４およびソース端子パッド４５のパターン形成が終了した段階の状態を示す断面図である。 ゲート端子パッド４４に断線不良が生じた状態を示す断面図である。 本発明の第１の実施の形態における微結晶シリコンＴＦＴのゲート電圧とドレイン電流との関係を示すグラフである。 本発明の第１の実施の形態における微結晶シリコンＴＦＴの微結晶シリコン膜厚依存性を示すグラフである。 第１の参考形態におけるＴＦＴ基板２０Ａの画素部２１Ａの構成を示す平面図である。 図１３の切断面線Ａ−Ａ、Ｂ−Ｂ、Ｃ−Ｃから見た断面図である。 第２ゲート絶縁膜５１Ａの形成が終了した段階の状態を示す断面図である。 第１の参考形態における微結晶シリコンＴＦＴのゲート電圧とドレイン電流との関係を示すグラフである。 第１の参考形態における微結晶シリコンＴＦＴの微結晶シリコン膜厚依存性を示すグラフである。 第２の参考形態におけるＴＦＴ基板２０Ｂの画素部２１Ｂの構成を示す平面図である。 図１８の切断面線Ａ−Ａ、Ｂ−Ｂ、Ｃ−Ｃから見た断面図である。 酸化シリコン膜１２１Ａの形成が終了した段階の状態を示す断面図である。 微結晶シリコン膜１２３、ｉ型非晶質シリコン膜６３およびＮ型非晶質シリコン膜６１のパターニングが終了した段階の状態を示す断面図である。 第２の参考形態における微結晶シリコンＴＦＴのゲート電圧とドレイン電流との関係を示すグラフである。 第２の参考形態における微結晶シリコンＴＦＴの微結晶シリコン膜厚依存性を示すグラフである。

＜前提技術＞
本発明の薄膜トランジスタおよびその製造方法を説明する前に、本発明の前提技術となる薄膜トランジスタおよびその製造方法について説明する。図１は、本発明の前提技術における薄膜トランジスタ１の構成を示す断面図である。薄膜トランジスタ（ＴＦＴ）１は、逆スタガ型の薄膜トランジスタである。ＴＦＴ１は、以下の手順に従って製造される。

まず、ガラスなどから成る基板１１上に、ゲート電極材料をスパッタによって成膜し、写真製版およびエッチングによってゲート電極１２を形成する。その後、ゲート電極１２を覆うように、プラズマＣＶＤ法によって、窒化シリコン（ＳｉＮ）から成るゲート絶縁膜１３を形成する。次に、ゲート絶縁膜１３上に、ｉ型半導体膜として微結晶シリコン膜１４ａを形成した後、その上に非晶質シリコン膜１４ｂを形成して、チャネル層１４を形成する。次に、プラズマＣＶＤ法によって、チャネル層１４上に、ソース層１５ａおよびドレイン層１５ｂとなるＮ型半導体膜として、Ｎ型の不純物を含有する非晶質シリコン膜を形成する。その後、フォトリソグラフィおよびエッチングプロセスによって、非晶質シリコン膜とその下層のチャネル層１４とを島状にパターニングする。

次に、非晶質シリコン膜を覆うように、電極膜をスパッタによって成膜する。その後、電極膜および非晶質シリコン膜をパターニングすることによって、電極膜から成るソース電極１６ａおよびドレイン電極１６ｂを形成し、さらに非晶質シリコン膜から成るソース層１５ａおよびドレイン層１５ｂを形成する。このとき、ゲート電極１２の中央部上方のチャネル層１４上において、ソース電極１６ａおよびドレイン電極１６ｂ間、ならびにソース層１５ａおよびドレイン層１５ｂ間が分離されるようにパターニングを行う。以上の手順によって、微結晶シリコン膜１４ａに接するゲート絶縁膜１３として窒化シリコン膜を用いた薄膜トランジスタ１が形成される。

ＴＦＴ１は、たとえば液晶表示装置の画素スイッチング素子およびゲート駆動回路に用いられる。駆動回路内の一部のＴＦＴ１には、大きなドレイン電圧およびゲート電圧が同時に印加されるので、ホットキャリア劣化として、ＴＦＴ１の電気的特性の劣化が生じ、回路動作の寿命が短くなるという問題がある。また回路動作のマージンを確保するために、ＴＦＴ１のサイズが大きくなり、狭額縁化が実現できなくなるという問題が生じる。

またホットキャリア劣化を抑制するために、ゲート絶縁膜１３として、窒化シリコン膜に代えて酸化シリコン膜を用いると、ゲート絶縁膜１３上にプラズマＣＶＤ法によって微結晶シリコン膜１４ａを成膜するときに、微結晶シリコンが島状に成長してしまうという問題が生じる。これによって、微結晶シリコン膜１４ａ内に大量のボイドが発生し、ＴＦＴ１のオン特性が極端に低下するという問題が生じる。ＴＦＴのオン特性が極端に低下すると、画素スイッチング素子に用いられるＴＦＴの書込み不足に起因する表示不良、および駆動回路内のＴＦＴの書込み不足に起因する動作不良が生じる。そこで本発明では、以下に示す実施の形態の構成を採用している。

＜第１の実施の形態＞
図２は、本発明の第１の実施の形態におけるＴＦＴを備えるＴＦＴアレイ基板２０の構成を示す平面図である。本実施の形態では、ＴＦＴとして、ＴＦＴアレイ基板２０に備えられるＴＦＴを示す。本実施の形態では、ＴＦＴアレイ基板２０として、表示素子に液晶を用いる液晶表示装置用のアクティブマトリックス型ＴＦＴアレイ基板（以下「ＴＦＴ基板」という場合がある）、より詳細には、ゲートドライバを内蔵したＴＦＴ基板を例に挙げて説明する。ＴＦＴ基板２０は、画素部２１およびゲートドライバ部２２を備えて構成される。図示は省略するが、ＴＦＴは、画素部２１およびゲートドライバ部２２に形成される。画素部２１では、複数のＴＦＴが、マトリックス状に配置される。画素部２１には、ゲート配線３３およびソース配線４０が形成される。ゲート配線３３およびソース配線４０は、各ＴＦＴに電気的に接続される。画素部２１に形成されるＴＦＴと、ゲートドライバ部２２に形成されるＴＦＴとは、同一の構成であるので、以下では、画素部２１に形成されるＴＦＴを代表として説明する。

図３は、本発明の第１の実施の形態におけるＴＦＴ基板２０の画素部２１の構成を示す平面図である。図４は、図３の切断面線Ａ−Ａ、Ｂ−Ｂ、Ｃ−Ｃから見た断面図である。図４では、図３の切断面線Ａ−Ａ、Ｂ−Ｂ、Ｃ−Ｃから見た断面図を並べて示す。

ＴＦＴ基板２０は、透明絶縁性基板３１、ゲート電極３２、ゲート配線３３、ゲート端子部３４、補助容量電極３５、ゲート絶縁膜３６、活性層３７、ソース電極３８、ドレイン電極３９、ソース配線４０、ソース端子部４１、層間絶縁膜４２、透明画素電極４３、ゲート端子パッド４４およびソース端子パッド４５を備えて構成される。ゲート電極３２、ゲート絶縁膜３６、活性層３７、ソース電極３８、ドレイン電極３９および層間絶縁膜４２は、ＴＦＴ１００を構成する。

透明絶縁性基板３１は、ガラスおよびプラスチックなどの透光性絶縁材料から成る。透明絶縁性基板３１上、具体的には、透明絶縁性基板３１の厚み方向一方側の表面部には、ゲート電極３２、ゲート配線３３、ゲート端子部３４および補助容量電極３５が少なくとも形成されている。ゲート電極３２、ゲート配線３３、ゲート端子部３４および補助容量電極３５は、金属材料から成る金属膜によって形成される。ゲート配線３３は、ゲート電極３２と電気的に接続される。ゲート端子部３４は、ゲート配線３３と電気的に接続される。ゲート端子部３４には、ゲートドライバ部２２から、映像の走査信号が入力される。

ゲート電極３２の近傍には、ゲート絶縁膜３６を介して、ＴＦＴ１００の構成要素である活性層３７が設けられる。活性層３７は、チャネル層６０と、Ｎ型半導体層６１とを含む。Ｎ型半導体層６１は、Ｎ型不純物を添加した非晶質シリコンから成るＮ型非晶質シリコン膜によって実現される。以下、Ｎ型半導体層６１を、Ｎ型非晶質シリコン膜６１という場合がある。

チャネル層６０は、不純物が添加されていないノンドープの半導体層である。チャネル層６０は、シリコン半導体層であり、不純物が添加されていないノンドープの微結晶シリコン膜６２と、不純物が添加されていないノンドープの非晶質シリコン膜（以下「ｉ型非晶質シリコン膜」という）６３とを含む。本実施の形態では、チャネル層６０は、微結晶シリコン膜６２とｉ型非晶質シリコン膜６３との２層構造のシリコン半導体層である。ここで、「微結晶シリコン膜」とは、結晶相と非晶質相との混合相を呈するシリコン膜をいう。

微結晶シリコン膜６２は、ゲート絶縁膜３６を介して、ゲート電極３２上に設けられる。換言すれば、微結晶シリコン膜６２は、ゲート電極３２を覆う部分のゲート絶縁膜３６上、具体的には、ゲート電極３２を覆う部分のゲート絶縁膜３６の厚み方向一方側の表面部に設けられる。すなわち、微結晶シリコン膜６２は、ゲート絶縁膜３６に接して設けられる。ｉ型非晶質シリコン膜６３は、微結晶シリコン膜６２上、具体的には微結晶シリコン膜６２の厚み方向一方側の表面部に設けられる。Ｎ型非晶質シリコン膜６１は、ｉ型非晶質シリコン膜６３上、具体的にはｉ型非晶質シリコン膜６３の厚み方向一方側の表面部に設けられる。

ゲート絶縁膜３６は、第１ゲート絶縁膜５０と第２ゲート絶縁膜５１とを含む。第１ゲート絶縁膜５０は、透明絶縁性基板３１上、具体的には透明絶縁性基板３１の厚み方向一方側の表面部に、ゲート電極３２、ゲート配線３３、ゲート端子部３４および補助容量電極３５を覆うように設けられる。第１ゲート絶縁膜５０は、本実施の形態では、窒化シリコン（ＳｉＮ）から成る窒化シリコン膜である。第２ゲート絶縁膜５１は、第１ゲート絶縁膜５０上、具体的には、第１ゲート絶縁膜５０の厚み方向一方側の表面部に設けられる。第２ゲート絶縁膜５１は、酸化シリコンから成る酸化シリコン膜である。本実施の形態では、第２ゲート絶縁膜５１を構成する酸化シリコン膜は、二酸化シリコン（ＳｉＯ₂）膜である。

このように本実施の形態では、ゲート絶縁膜３６は、第１ゲート絶縁膜５０である窒化シリコン膜と、第２ゲート絶縁膜５１である酸化シリコン膜との２層構造を有する。ゲート絶縁膜３６は、第１ゲート絶縁膜５０である窒化シリコン膜でゲート電極３２に接し、第２ゲート絶縁膜５１である酸化シリコン膜で活性層３７の微結晶シリコン膜６２に接する。

第２ゲート絶縁膜５１の微結晶シリコン膜６２に接する部分である上部、具体的には厚み方向一方側の表面部には、アルゴン（Ａｒ）を含有するアルゴン（Ａｒ）含有層５２が形成されている。Ａｒ含有層５２は、アルゴンを添加した酸化シリコンから成る。Ａｒ含有層５２は、第２ゲート絶縁膜５１である酸化シリコン膜の厚み方向一方側の表面部を構成する。このように第２ゲート絶縁膜５１である酸化シリコン膜は、微結晶シリコン膜６２と接する部分に、アルゴンを含有する。

ソース電極３８およびドレイン電極３９は、Ｎ型非晶質シリコン膜６１と直接に電気的に接続される。ソース電極３８およびドレイン電極３９は、金属材料から成る金属膜によって形成される。Ｎ型非晶質シリコン膜６１は、チャネル層６０上の一部分が除去されて、ソース電極３８に接する部分であるソース層６１ａと、ドレイン電極３９に接する部分であるドレイン層６１ｂとに分離されている。このように本実施の形態のＴＦＴ１００は、チャネル層６０上において直接、ソース層６１ａおよびドレイン層６１ｂがパターンエッチングされた、いわゆるチャネルエッチ型のボトムゲート構造の薄膜トランジスタである。

ソース電極３８とドレイン電極３９とが分離され、さらにＮ型非晶質シリコン膜６１の一部分が除去されて形成された領域を、ＴＦＴチャネル部４６という。すなわち、ソース電極３８およびドレイン電極３９間、ならびにＮ型非晶質シリコン膜６１のソース層６１ａおよびドレイン層６１ｂ間は、ＴＦＴチャネル部４６において分離されている。

ソース配線４０は、第２ゲート絶縁膜５１のＡｒ含有層５２上、具体的にはＡｒ含有層５２の厚み方向一方側の表面部に設けられ、ソース電極３８と電気的に接続される。ソース端子部４１は、第２ゲート絶縁膜５１のＡｒ含有層５２上、具体的にはＡｒ含有層５２の厚み方向一方側の表面部に設けられ、ソース配線４０と電気的に接続される。ソース端子部４１には、外部から映像信号が入力される。

層間絶縁膜４２は、たとえばＳｉＮから成り、ＴＦＴチャネル部４６を含む基板全体を覆うように形成される。層間絶縁膜４２内には、層間絶縁膜４２の膜厚方向に貫通して、下層のドレイン電極３９にまで達する画素ドレインコンタクトホール４７が形成されている。また層間絶縁膜４２内には、層間絶縁膜４２の膜厚方向に貫通して、下層のゲート端子部３４にまで達するゲート端子部コンタクトホール４８が形成されている。また層間絶縁膜４２内には、層間絶縁膜４２の膜厚方向に貫通して、下層のソース端子部４１にまで達するソース端子部コンタクトホール４９が形成されている。

透明画素電極４３は、画素ドレインコンタクトホール４７を介してドレイン電極３９と電気的に接続される。ゲート端子パッド４４は、ゲート端子部コンタクトホール４８を介してゲート端子部３４と電気的に接続される。ソース端子パッド４５は、ソース端子部コンタクトホール４９を介してソース端子部４１と電気的に接続される。

以上のように構成されるＴＦＴ基板２０は、液晶表示装置に用いられる。液晶表示装置は、ＴＦＴ基板２０と、カラー表示用のカラーフィルタおよび対向電極などを具備した不図示の対向基板とを、セルギャップと呼ばれる予め定める間隙を空けて貼り合わせ、この間隙に液晶を注入して封止することによって製造される。ＴＦＴ基板２０は、液晶表示装置に限定されず、たとえばディスプレイ用途の光学表示用装置などの他の半導体デバイスに用いられてもよい。

次に、本発明の第１の実施の形態におけるＴＦＴ１００の製造方法について説明する。本実施の形態では、ＴＦＴ１００の製造方法を用いたＴＦＴ基板２０の製造方法について説明する。図５〜図９は、本発明の第１の実施の形態におけるＴＦＴ基板２０の製造方法を説明するための図である。図５〜図９では、図４と同様に、ＴＦＴ基板２０の画素部２１となる部分を示す。図５〜図９は、図３の切断面線Ａ−Ａ、Ｂ−Ｂ、Ｃ−Ｃから見た断面図に相当する。

図５は、Ａｒ含有層５２の形成が終了した段階の状態を示す断面図である。まず、ガラス基板またはプラスチック基板などの透明絶縁性基板３１を、洗浄液または純水を用いて洗浄した後、透明絶縁性基板３１上に金属膜（以下「メタル膜」という場合がある）を成膜する。その後、第１回目のフォトリソグラフィプロセスによってメタル膜をパターニングして、ゲート電極３２、ゲート配線３３、ゲート端子部３４および補助容量電極３５を形成する。

次いで、ゲート電極３２、ゲート配線３３、ゲート端子部３４および補助容量電極３５を覆うように、第１ゲート絶縁膜５０として窒化シリコン膜（以下「窒化シリコン膜５０」という場合がある）を成膜した後、第１ゲート絶縁膜５０上に第２ゲート絶縁膜５１として酸化シリコン膜を成膜する。第２ゲート絶縁膜５１である酸化シリコン膜（以下「酸化シリコン膜５１」という場合がある）の膜厚は、１００ｎｍ以下に選ばれる。次いで、第２ゲート絶縁膜５１である酸化シリコン膜にＡｒプラズマ処理を施し、酸化シリコン膜５１中、具体的には酸化シリコン膜５１の厚み方向一方側の表面部に、Ａｒ含有層５２を形成する。このようにしてゲート電極３２、ゲート配線３３、ゲート端子部３４および補助容量電極３５上に、窒化シリコン膜５０と酸化シリコン膜５１とを含むゲート絶縁膜３６を形成する。

第２ゲート絶縁膜５１である酸化シリコン膜を成膜した後のＡｒプラズマ処理は、プラズマＣＶＤ法によって行う。具体的には、プラズマＣＶＤ装置のチャンバ内にＡｒガスを供給して、第２ゲート絶縁膜５１である酸化シリコン膜に照射することによって、Ａｒプラズマ処理を行う。Ａｒプラズマ処理は、たとえば、Ａｒガスの流量を３０００ｓｃｃｍ、すなわち５．０７×１０^-1Ｐａ・ｍ³／ｓｅｃとし、圧力を１５０〜６００Ｐａとし、パワー密度を０．１Ｗ／ｃｍ²として行う。ここで、ｓｃｃｍ（Standard cc per minute）とは、気体の流量（ｃｃ／ｍｉｎ）を表す単位であり、１分間あたりに流れる気体の体積を０℃かつ１ａｔｍ（１０１３２５Ｐａ）の状態に換算したときの気体の流量を表す。

図６は、微結晶シリコン膜６２、ｉ型非晶質シリコン膜６３およびＮ型非晶質シリコン膜６１のパターニングが終了した段階の状態を示す断面図である。Ａｒ含有層５２の形成後は、半導体能動膜となる微結晶シリコン膜６２と、ノンドープの非晶質シリコン膜であるｉ型非晶質シリコン膜６３と、不純物を添加した非晶質シリコン膜であるＮ型非晶質シリコン膜６１とを順次成膜する。このとき、図５に示す工程でＡｒプラズマ処理が施された酸化シリコン膜５１に接するように、微結晶シリコン膜６２を成膜する。微結晶シリコン膜６２は、シラン（ＳｉＨ₄）ガスと水素（Ｈ₂）ガスとの混合ガスによって成膜する。

その後、第２回目のフォトリソグラフィプロセスによって、微結晶シリコン膜６２、ｉ型非晶質シリコン膜６３およびＮ型非晶質シリコン膜６１を、ＴＦＴ１００の構成要素となる形状にパターニングする。このようにしてゲート絶縁膜３６上に、微結晶シリコン膜６２およびｉ型非晶質シリコン膜６３を含むチャネル層６０と、Ｎ型非晶質シリコン膜６１とを含む活性層３７Ａを形成する。ここで形成された活性層３７Ａは、後述する図７に示す工程で、Ｎ型非晶質シリコン膜６１がソース層６１ａとドレイン層６１ｂとに分離されて、前述の図４に示す活性層３７となる。

図７は、ＴＦＴチャネル部４６の形成が終了した段階の状態を示す断面図である。前述のようにして活性層３７Ａを形成した後、活性層３７Ａを含む基板の厚み方向一方側全体を覆うように、ソース電極３８およびドレイン電極３９となる金属膜、たとえばアルミニウム（Ａｌ）合金膜を成膜する。その後、第３回目のフォトリソグラフィプロセスによって金属膜およびその下層のＮ型非晶質シリコン膜６１をパターニングして、ソース電極３８、ドレイン電極３９、ソース配線４０およびソース端子部４１を形成するとともに、Ｎ型非晶質シリコン膜６１をソース層６１ａとドレイン層６１ｂとに分離する。これによって、ＴＦＴチャネル部４６を形成するとともに、前述の図４に示す活性層３７を形成する。このようにして活性層３７上に、ソース電極３８およびドレイン電極３９を形成する。

図８は、画素ドレインコンタクトホール４７、ゲート端子部コンタクトホール４８およびソース端子部コンタクトホール４９の形成が終了した段階の状態を示す断面図である。前述のようにしてＴＦＴチャネル部４６を形成した後、ＴＦＴチャネル部４６を含む基板の厚み方向一方側全体を覆うように、パッシベーション膜として層間絶縁膜４２を成膜する。層間絶縁膜４２としては、たとえばＳｉＮ膜を成膜する。

その後、第４回目のフォトリソグラフィプロセスによって層間絶縁膜４２をパターニングする。これによって、層間絶縁膜４２を貫通してドレイン電極３９の表面まで達する画素ドレインコンタクトホール４７と、層間絶縁膜４２を貫通してゲート端子部３４の表面まで達するゲート端子部コンタクトホール４８と、層間絶縁膜４２を貫通してソース端子部４１の表面まで達するソース端子部コンタクトホール４９とを少なくとも形成する。画素ドレインコンタクトホール４７、ゲート端子部コンタクトホール４８およびソース端子部コンタクトホール４９は、１回のフォトリソグラフィプロセスで同時に形成することができる。

図９は、透明画素電極４３、ゲート端子パッド４４およびソース端子パッド４５のパターン形成が終了した段階の状態を示す断面図である。前述のようにして形成された画素ドレインコンタクトホール４７、ゲート端子部コンタクトホール４８およびソース端子部コンタクトホール４９の内表面を含む基板の厚み方向一方側全体を覆うように、透明画素電極４３、ゲート端子パッド４４およびソース端子パッド４５となる透明導電性膜を成膜する。透明導電性膜としては、たとえばスズを添加したインジウム酸化物（Indium Tin Oxide；略称：ＩＴＯ）膜を成膜する。

次いで、第５回目のフォトリソグラフィプロセスによって透明導電性膜をパターニングする。これによって、画素ドレインコンタクトホール４７を介して下層のドレイン電極３９と電気的に接続するように透明画素電極４３を形成する。また、ゲート端子部コンタクトホール４８を介して下層のゲート端子部３４に電気的に接続されるゲート端子パッド４４のパターンを形成する。またソース端子部コンタクトホール４９を介して下層のソース端子部４１に電気的に接続されるソース端子パッド４５のパターンを形成する。以上の手順によって、液晶表示装置用途として好適に用いられる前述の図４に示すＴＦＴ基板２０が完成する。

完成したＴＦＴ基板２０には、約２００〜３５０℃の温度で熱処理を加えてもよい。これによって、ＴＦＴ基板２０全体に蓄積された静電荷および応力などを除去または緩和することができる。またゲート電極３２、ソース電極３８およびドレイン電極３９などを構成するメタル膜の電気的比抵抗を下げることができる。したがって、ＴＦＴ特性を向上して安定化させることができる。本実施の形態では、画素部２１におけるＴＦＴ１００の製造方法について説明したが、画素部２１へのＴＦＴ１００の形成と同時に、ゲートドライバ部２２においてもＴＦＴが形成される。

以上のように本実施の形態によれば、図５に示すように、第２ゲート絶縁膜５１である酸化シリコン膜の成膜後には、酸化シリコン膜５１にＡｒプラズマ処理を施してＡｒ含有層５２を形成する。このＡｒ含有層５２に接するように、図６に示す微結晶シリコン膜６２を成膜する。これによって、酸化シリコン膜５１上に、均一でボイドの少ない微結晶シリコン膜６２を形成することができる。

アルゴンは、シリコンに比べて質量数が大きく、原子半径が大きいので、Ａｒ含有層５２では、酸化シリコンへのアルゴンの混合によって、弱いシリコン結合が切断される。このシリコン結合の切断によって、Ａｒ含有層５２の表面に存在するシリコン原子は、結合相手を失い、不対電子が占める結合であるダングリングボンドを有する状態となる。したがって、Ａｒ含有層５２の表面、すなわち酸化シリコン膜５１の表面は、結晶成長の核となるシリコンダングリングボンドが高密度に存在する状態となる。このシリコンダングリングボンドが高密度に存在する酸化シリコン膜５１の表面に微結晶シリコン膜６２が成膜されるので、高密度に均一に結晶を成長させることができ、前述のように均一でボイドの少ない微結晶シリコン膜６２を形成することができるものと考えられる。

このように本実施の形態では、微結晶シリコン膜６２に接する第２ゲート絶縁膜５１として、酸化シリコン膜を用いた場合でも、均一でボイドの少ない微結晶シリコン膜６２を形成することができるので、ボイドによるオン特性の低下を抑えることができる。つまり、ボイドによるオン特性の低下を抑えて、酸化シリコン膜５１を含むゲート絶縁膜３６、および微結晶シリコン膜６２を含む活性層３７を設けることができる。

酸化シリコン膜５１を含むようにゲート絶縁膜３６を構成することによって、ゲート絶縁膜３６へのホットキャリアの注入を防ぐことができるので、ホットキャリア劣化を抑制することができる。また微結晶シリコン膜６２を含むように活性層３７を構成することによって、微結晶シリコン膜６２を含まない場合に比べて、しきい値電圧の経時変化を小さく抑えることができる。したがって、しきい値電圧の経時変化およびホットキャリア劣化が可及的に小さく、かつオン特性の低下が可及的に小さいＴＦＴ１００を実現することができる。

図１０は、ゲート端子パッド４４に断線不良が生じた状態を示す断面図である。図１０では、第２ゲート絶縁膜５１のＡｒ含有層５２の記載を省略する。本実施の形態では、第２ゲート絶縁膜５１であるＳｉＯ₂膜の膜厚は、１００ｎｍ以下に選ばれる。ＳｉＯ₂膜５１の膜厚が大きい場合、エッチングレートの差によって、図１０に示すようにゲート端子部３４において、ＳｉＯ₂膜５１が突き出してしまう。これによって、ゲート端子パッド４４に断線不良が生じやすい。ＳｉＯ₂膜５１の膜厚を１００ｎｍ以下としてＳｉＯ₂膜５１を形成したところ、断線不良は確認されなかった。そこで本実施の形態では、前述のようにＳｉＯ₂膜５１の膜厚を１００μｍ以下としている。これによって、ゲート端子パッド４４の断線不良を防ぐことができる。

以下、第２ゲート絶縁膜５１である酸化シリコン膜を成膜した後のＡｒプラズマ処理の効果について、検証を行なった。Ａｒプラズマ処理は、プラズマＣＶＤ法にて、Ａｒガスの流量を３０００ｓｃｃｍとし、圧力を１５０〜６００Ｐａとし、パワー密度を０．１Ｗ／ｃｍ²として行った。このとき、形成されたＴＦＴチャネル部４６の深さ方向の元素分布を二次イオン質量分析計（Secondary Ion Mass Spectrometer；略称：ＳＩＭＳ、ＣＡＭＥＣＡ社製、ＩＭＳ−６Ｆ）を用いて調べたところ、ＳｉＯ₂膜５１の微結晶シリコン膜６２との界面近傍にＡｒが検出された。

また、ＳｉＯ₂膜を成膜した後にＡｒプラズマ処理を施した場合と、Ａｒプラズマ処理を施さなかった場合とについて、微結晶シリコン膜６２を成膜した直後に、走査型電子顕微鏡（Scanning Electron Microscope；略称：ＳＥＭ、日立株式会社製、Ｓ−８０６）を用いて表面写真を観察した。Ａｒプラズマ処理を施さなかったサンプルの微結晶シリコンは、島状に成長しており、多数のボイドが観測された。これに対し、Ａｒプラズマ処理を施したサンプルの微結晶シリコンは、高密度でかつ均一に成長しており、ボイドは殆ど観測されなかった。

さらに、これらのサンプルについて、ラマン分光装置（ＪＡＳＣＯ社製、ＭＲＳ−３１００）を用いて、微結晶シリコン膜６２の結晶化率を測定した。Ａｒプラズマ処理を施さなかったサンプルの結晶化率は４０％であった。これに対し、Ａｒプラズマ処理を施したサンプルでは、７０％の結晶化率が得られた。

また、ＳｉＯ₂膜を成膜した後にＡｒプラズマ処理を施した場合と、Ａｒプラズマ処理を施さなかった場合とについて、微結晶シリコンＴＦＴをそれぞれ作製し、図１１に示すように、ゲート電圧−ドレイン電流特性を測定した。測定したＴＦＴのチャネル幅は２５μｍであり、チャネル長は４μｍである。

図１１は、本発明の第１の実施の形態における微結晶シリコンＴＦＴのゲート電圧とドレイン電流との関係を示すグラフである。図１１において、縦軸は、Ａｒプラズマ処理を施して作製したＴＦＴにドレイン電圧を１０Ｖ印加したときのドレイン電流の最大値で規格化した値Ｉｄｓを示し、横軸は、ゲート電圧Ｖｇｓ（Ｖ）を示す。

図１１では、Ａｒプラズマ処理を施して作製したＴＦＴのゲート電圧−ドレイン電流特性の測定結果Ｘ１のうち、ドレイン電圧Ｖｄを１Ｖ印加したときの結果を記号「○」で示し、ドレイン電圧Ｖｄを１０Ｖ印加したときの結果を記号「△」で示す。またＡｒプラズマ処理を施さずに作製したＴＦＴのゲート電圧−ドレイン電流特性の測定結果Ｙ１のうち、ドレイン電圧Ｖｄを１Ｖ印加したときの結果を記号「◇」で示し、ドレイン電圧Ｖｄを１０Ｖ印加したときの結果を記号「□」で示す。

図１１から明らかなように、参照符Ｘ１で示されるＡｒプラズマ処理を施した場合、参照符Ｙ１で示されるＡｒプラズマ処理を施さなかった場合に比べて、ドレイン電圧Ｖｄを１Ｖ印加したときで約９倍、ドレイン電圧Ｖｄを１０Ｖ印加したときで約１７倍の値が確認され、良好なオン特性が得られることがわかった。

また微結晶シリコン膜６２の膜厚を１０ｎｍから７０ｎｍまで１０ｎｍずつ変化させたＴＦＴをそれぞれ作製し、図１２に示すように、ゲート電圧−ドレイン電流特性を測定した。図１２は、本発明の第１の実施の形態における微結晶シリコンＴＦＴの微結晶シリコン膜厚依存性を示すグラフである。図１２において、縦軸は、微結晶シリコン膜６２の膜厚を３０ｎｍとしたＴＦＴにドレイン電圧を１０Ｖ印加したときのドレイン電流の最大値で規格化した値Ｉｄｓを示し、横軸は、ゲート電圧Ｖｇｓ（Ｖ）を示す。図１２では、微結晶シリコン膜６２の膜厚が１０ｎｍの場合を記号「×」で示し、２０ｎｍの場合を記号「▽」で示し、３０ｎｍの場合を記号「＋」で示し、４０ｎｍの場合を記号「◇」で示し、５０ｎｍの場合を記号「□」で示し、６０ｎｍの場合を記号「△」で示し、７０ｎｍの場合を記号「○」で示す。

微結晶シリコン膜６２の膜厚が小さくなっても、オン電流は一定となるが、オフ電流は、図１２に示すように微結晶シリコン膜６２の膜厚によって変化する。微結晶シリコン膜６２の膜厚が７０ｎｍから３０ｎｍまでの間では、膜厚を小さくするに従って、オフ電流の最小値が減少する傾向を示した。しかし、微結晶シリコン膜６２の膜厚を３０ｎｍ以下に小さくしても、オフ電流の最小値はあまり小さくならずに飽和傾向を示した。このことから、微結晶シリコン膜６２の膜厚を３０ｎｍ以下にすることで、オン特性を低下させずに、リーク電流を小さくできることがわかる。

したがって、微結晶シリコン膜６２の膜厚は、３０ｎｍ以下であることが好ましい。微結晶シリコン膜６２は、ホール移動度が大きいので、チャネル方向のオフ抵抗が小さく、リーク電流が増加する原因となる。微結晶シリコン膜６２の膜厚を比較的小さく、具体的には３０ｎｍ以下にすることによって、チャネル方向の抵抗を大きくすることができるので、リーク電流を減少させることができる。

以上のように、本実施の形態のＴＦＴ１００である微結晶シリコンＴＦＴは、充分なオン特性を確保しながら、大きな駆動電圧に対して劣化が少ない。したがって、本実施の形態のＴＦＴ１００を用いることによって、ＴＦＴの書込み不足に起因する表示不良および回路動作不良を発生させることなく、高寿命の液晶表示装置を実現することができる。

また本実施の形態では、ゲート絶縁膜３６は、ゲート電極３２と第２ゲート絶縁膜５１である酸化シリコン膜との間に介在される第１ゲート絶縁膜５０である窒化シリコン膜を含んでおり、窒化シリコン膜５０と酸化シリコン膜５１との積層構造を有する。窒化シリコン膜は酸化シリコン膜よりも誘電率が大きいという理由から、前述のようにゲート絶縁膜３６を窒化シリコン膜５０と酸化シリコン膜５１との積層構造にすることによって、ゲート絶縁膜３６の物理膜厚を厚くすることができる。したがって、酸化シリコン膜のみでゲート絶縁膜を構成する場合と比べて、ゲート電極３２からのリーク電流の抑制、およびゲート絶縁膜３６の経時破壊の抑制が可能となる。

また本実施の形態では、活性層３７は、微結晶シリコン膜６２上に設けられるｉ型非晶質シリコン膜６３を含んでおり、チャネル層６０が、微結晶シリコン膜６２とｉ型非晶質シリコン膜６３との積層構造を有する。これによって、バンドギャップの不整合を抑えて、チャネル層６０上にＮ型非晶質シリコン膜６１を形成することができる。したがって、ゲート電極３２に逆バイアス電圧を印加したときに、微結晶シリコン膜６２とＮ型非晶質シリコン膜６１との間で、バンド間トンネリングによるホール注入が起こることを防ぐことができるので、リーク電流を抑制することができる。

以上に述べた本実施の形態では、微結晶シリコン膜６２は、ＳｉＨ₄ガスとＨ₂ガスとの混合ガスによって成膜したが、この混合ガスに、さらにＡｒガスを混合して成膜してもよい。Ａｒガスを混合すると、微結晶シリコンの結晶成長過程で発生する弱いシリコン結合を、Ａｒのスパッタ作用によって排除することができるので、結晶性の良好な微結晶シリコン膜６２を形成することができる。

＜第１の参考形態＞
図１３は、第１の参考形態におけるＴＦＴ基板２０Ａの画素部２１Ａの構成を示す平面図である。図１４は、図１３の切断面線Ａ−Ａ、Ｂ−Ｂ、Ｃ−Ｃから見た断面図である。本参考形態のＴＦＴ基板２０Ａにおいて、前述の第１の実施の形態におけるＴＦＴ基板２０の第２ゲート絶縁膜５１を除くその他の構成は、第１の実施の形態におけるＴＦＴ基板２０と同様であるので、異なる部分についてのみ説明し、同様の構成には同一の参照符を付して共通する説明を省略する。

本参考形態のＴＦＴ基板２０Ａは、第１の実施の形態におけるＴＦＴ基板２０に備えられるＴＦＴ１００と同様の構成のＴＦＴ１１０を備える。本参考形態のＴＦＴ１１０は、ゲート絶縁膜３６Ａを構成する第２ゲート絶縁膜５１Ａとして、Ａｒを含有する酸化シリコン膜を備えている。本参考形態では、第２ゲート絶縁膜５１Ａである酸化シリコン膜は、二酸化シリコン（ＳｉＯ_２）膜である。第１の実施の形態のＴＦＴ１００では、第２ゲート絶縁膜５１である酸化シリコン膜は、Ａｒ含有層５２を有していたが、本参考形態のＴＦＴ１１０では、第２ゲート絶縁膜５１Ａである酸化シリコン膜は、Ａｒ含有層を有するのではなく、酸化シリコン膜自体にＡｒを含有する。

次に、第１の参考形態におけるＴＦＴ１１０の製造方法について説明する。本参考形態におけるＴＦＴ１１０の製造方法は、第１の実施の形態におけるＴＦＴ１００の製造方法と類似するので、同様の工程については説明を省略する。本参考形態では、ＴＦＴ１１０を備えるＴＦＴ基板２０Ａの製造方法について説明する。図１５は、第２ゲート絶縁膜５１Ａの形成が終了した段階の状態を示す断面図である。図１５では、図１４と同様に、ＴＦＴ基板２０Ａの画素部２１Ａとなる部分を示す。図１５は、図１３の切断面線Ａ−Ａ、Ｂ−Ｂ、Ｃ−Ｃから見た断面図に相当する。

第１の実施の形態と同様に、まずガラス基板またはプラスチック基板などの透明絶縁性基板３１を、洗浄液または純水を用いて洗浄した後、透明絶縁性基板３１上にメタル膜を成膜する。その後、第１回目のフォトリソグラフィプロセスで前記メタル膜をパターニングして、ゲート電極３２、ゲート配線３３、ゲート端子部３４および補助容量電極３５を形成する。次いで、ゲート電極３２、ゲート配線３３、ゲート端子部３４および補助容量電極３５を覆うように、第１ゲート絶縁膜５０を形成する。

次いで、第１ゲート絶縁膜５０上に、第２ゲート絶縁膜５１Ａとして、Ａｒを含有する酸化シリコン膜を形成する。第２ゲート絶縁膜５１Ａは、シラン（ＳｉＨ_４）ガス、一酸化二窒素（Ｎ_２Ｏ）ガスおよびＡｒガスを含む混合ガスで成膜する。本参考形態では、混合ガスとして、ＳｉＨ_４ガスとＮ_２ＯガスとＡｒガスとを混合した混合ガスを用いる。成膜は、プラズマＣＶＤ法を用いて、たとえば、ＳｉＨ_４ガスの流量を６０〜１２０ｓｃｃｍとし、Ｎ_２Ｏガスの流量を２０００〜５０００ｓｃｃｍとし、Ａｒガスの流量を１０００ｓｃｃｍとし、圧力を１００〜１５０Ｐａとし、パワー密度を０．０５〜０．３Ｗ／ｃｍ^２の間で、所望の電気的特性が得られるように調整して行う。本参考形態においても、第２ゲート絶縁膜５１Ａである、Ａｒを含有する酸化シリコン膜の膜厚は、１００ｎｍ以下に選ばれる。

このようにして第１ゲート絶縁膜５０と第２ゲート絶縁膜５１Ａとの２層構造のゲート絶縁膜３６Ａを形成する。その後は、ゲート絶縁膜３６Ａ上、具体的には第２ゲート絶縁膜５１Ａ上に、第１の実施の形態と同様にして、活性層３７となる微結晶シリコン膜６２、ｉ型非晶質シリコン膜６３およびＮ型非晶質シリコン膜６１を成膜する。このとき、第２ゲート絶縁膜５１Ａである酸化シリコン膜に接するように、微結晶シリコン膜６２を成膜する。微結晶シリコン膜６２は、第１の実施の形態と同様に、ＳｉＨ₄ガスとＨ₂ガスとの混合ガスによって成膜する。これ以降の製造工程は、前述の第１の実施の形態と同様であるので、説明を省略する。以上のようにして、前述の図１４に示すＴＦＴ１１０を備えるＴＦＴ基板２０Ａを製造する。

本参考形態によれば、図１５に示すように、第２ゲート絶縁膜５１Ａである酸化シリコン膜は、ＳｉＨ_４ガス、Ｎ_２ＯガスおよびＡｒガスを含む混合ガスによって成膜される。これによって、第２ゲート絶縁膜５１Ａとして、Ａｒを含有する酸化シリコン膜（以下「Ａｒ含有酸化シリコン膜５１Ａ」という場合がある）を形成することができる。このＡｒ含有酸化シリコン膜５１Ａに接するように、微結晶シリコン膜６２を成膜するので、Ａｒ含有酸化シリコン膜５１Ａ上に、均一でボイドの少ない微結晶シリコン膜６２を形成することができる。

アルゴンは、シリコンに比べて質量数が大きく、原子半径が大きいので、酸化シリコン膜５１Ａの原料ガスであるＳｉＨ₄ガスとＮ₂Ｏガスとの混合ガスにＡｒガスを混合すると、酸化シリコン膜５１Ａが形成されるときに、弱いシリコン結合が生じても、Ａｒによって切断される。このシリコン結合の切断によって、酸化シリコン膜５１Ａの表面に存在するシリコン原子は、結合相手を失い、不対電子が占める結合であるダングリングボンドを有する状態となる。したがって、酸化シリコン膜５１Ａの表面は、結晶成長の核となるシリコンダングリングボンドが高密度に存在する状態となる。このシリコンダングリングボンドが高密度に存在する酸化シリコン膜５１Ａの表面に微結晶シリコン膜６２が成膜されるので、高密度に均一に結晶を成長させることができ、前述のように均一でボイドの少ない微結晶シリコン膜６２を形成することができるものと考えられる。

このように本参考形態では、微結晶シリコン膜６２に接するゲート絶縁膜として、酸化シリコン膜５１Ａを用いた場合でも、均一でボイドの少ない微結晶シリコン膜６２を形成することができるので、ボイドによるオン特性の低下を抑えることができる。つまり、ボイドによるオン特性の低下を抑えて、酸化シリコン膜５１Ａを含むゲート絶縁膜３６Ａ、および微結晶シリコン膜６２を含む活性層３７を設けることができる。

酸化シリコン膜５１Ａを含むようにゲート絶縁膜３６Ａを構成することによって、ゲート絶縁膜３６Ａへのホットキャリアの注入を防ぐことができるので、ホットキャリア劣化を抑制することができる。また微結晶シリコン膜６２を含むように活性層３７を構成することによって、微結晶シリコン膜６２を含まない場合に比べて、しきい値電圧の経時変化を小さく抑えることができる。したがって、しきい値電圧の経時変化およびホットキャリア劣化が可及的に小さく、かつオン特性の低下が可及的に小さいＴＦＴ１１０を実現することができる。

また本参考形態では、第１の実施の形態と同様に、第２ゲート絶縁膜５１Ａの膜厚は、１００ｎｍ以下に選ばれる。第２ゲート絶縁膜５１Ａである、Ａｒを含有するＳｉＯ_２膜の膜厚が大きい場合、エッチングレートの差によって、前述の図１０に示すように、ゲート端子部３４において、ＳｉＯ_２膜５１Ａが突き出してしまう。これによって、ゲート端子パッド４４に断線不良が生じやすい。ＳｉＯ_２膜５１Ａの膜厚を１００ｎｍ以下としてＳｉＯ_２膜５１Ａを形成したところ、断線不良は確認されなかった。そこで本参考形態においても、第２ゲート絶縁膜５１ＡであるＳｉＯ_２膜の膜厚を１００μｍ以下としている。これによって、ゲート端子パッド４４の断線不良を防ぐことができる。

以下、第２ゲート絶縁膜５１Ａである、Ａｒを含有するＳｉＯ₂膜およびその効果について、検証を行った。第２ゲート絶縁膜５１Ａは、シラン（ＳｉＨ₄）ガス、一酸化二窒素（Ｎ₂Ｏ）ガスおよびＡｒガスを混合したガスで成膜した。成膜は、プラズマＣＶＤ法を用いて、ＳｉＨ₄ガスの流量を６０〜１２０ｓｃｃｍとし、Ｎ₂Ｏガスの流量を２０００〜５０００ｓｃｃｍとし、Ａｒガスの流量を１０００ｓｃｃｍとし、圧力を１００〜１５０Ｐａとし、パワー密度を０．０５〜０．３Ｗ／ｃｍ²の間で、所望の電気的特性が得られるように調整して行った。このとき、形成されたＴＦＴチャネル部４６の深さ方向の元素分布を、ＳＩＭＳ（ＣＡＭＥＣＡ社製、ＩＭＳ−６Ｆ）を用いて調べたところ、ＳｉＯ₂膜５１Ａ中にＡｒが検出された。

また、ＳｉＯ₂膜中にＡｒを含有させた場合と、ＳｉＯ₂膜中にＡｒを含有させなかった場合とについて、微結晶シリコン膜６２を成膜した直後に、ＳＥＭ（日立株式会社製、Ｓ−８０６）を用いて表面写真を観察した。ＳｉＯ₂膜中にＡｒを含有させなかったサンプルの微結晶シリコンは、島状に成長しており、多数のボイドが観測された。これに対し、ＳｉＯ₂膜中にＡｒを含有させたサンプルの微結晶シリコンは、高密度でかつ均一に成長しており、ボイドは殆ど観測されなかった。

さらに、これらのサンプルについて、ラマン分光装置（ＪＡＳＣＯ社製、ＭＲＳ−３１００）を用いて、微結晶シリコン膜６２の結晶化率を測定した。ＳｉＯ₂膜中にＡｒを含有させなかったサンプルの結晶化率は、４０％であった。これに対し、ＳｉＯ₂膜中にＡｒを含有させたサンプルでは、７２％の結晶化率が得られた。

また、ＳｉＯ₂膜中にＡｒを含有させた場合と、ＳｉＯ₂膜中にＡｒを含有させなかった場合とについて、微結晶シリコンＴＦＴをそれぞれ作製し、図１６に示すように、ゲート電圧−ドレイン電流特性を測定した。測定したＴＦＴのチャネル幅は２５μｍであり、チャネル長は４μｍである。

図１６は、第１の参考形態における微結晶シリコンＴＦＴのゲート電圧とドレイン電流との関係を示すグラフである。図１６において、縦軸は、ＳｉＯ_２膜中にＡｒを含有させて作製したＴＦＴにドレイン電流を１０Ｖ印加したときのドレイン電流の最大値で規格化した値Ｉｄｓを示し、横軸は、ゲート電圧Ｖｇｓ（Ｖ）を示す。

図１６では、ＳｉＯ₂膜中にＡｒを含有させて作製したＴＦＴのゲート電圧−ドレイン電流特性の測定結果Ｘ２のうち、ドレイン電圧Ｖｄを１Ｖ印加したときの結果を記号「○」で示し、ドレイン電圧Ｖｄを１０Ｖ印加したときの結果を記号「△」で示す。またＳｉＯ₂膜中にＡｒを含有させずに作製したＴＦＴのゲート電圧−ドレイン電流特性の測定結果Ｙ２のうち、ドレイン電圧Ｖｄを１Ｖ印加したときの結果を記号「◇」で示し、ドレイン電圧Ｖｄを１０Ｖ印加したときの結果を記号「□」で示す。

図１６から明らかなように、参照符Ｘ２で示されるＳｉＯ₂膜中にＡｒを含有させた場合、参照符Ｙ２で示されるＡｒを含有させなかった場合に比べて、ドレイン電圧を１Ｖ印加したときで約９倍、ドレイン電圧を１０Ｖ印加したときで約１７倍の値が確認され、良好なオン特性が得られることがわかった。

また微結晶シリコン膜６２の膜厚を１０ｎｍから７０ｎｍまで１０ｎｍずつ変化させたＴＦＴをそれぞれ作製し、図１７に示すように、ゲート電圧−ドレイン電流特性を測定した。図１７は、第１の参考形態における微結晶シリコンＴＦＴの微結晶シリコン膜厚依存性を示すグラフである。図１７において、縦軸は、微結晶シリコン膜６２の膜厚を３０ｎｍとしたＴＦＴにドレイン電圧を１０Ｖ印加したときのドレイン電流の最大値で規格化した値Ｉｄｓを示し、横軸は、ゲート電圧Ｖｇｓ（Ｖ）を示す。図１７では、微結晶シリコン膜６２の膜厚が１０ｎｍの場合を記号「×」で示し、２０ｎｍの場合を記号「▽」で示し、３０ｎｍの場合を記号「＋」で示し、４０ｎｍの場合を記号「◇」で示し、５０ｎｍの場合を記号「□」で示し、６０ｎｍの場合を記号「△」で示し、７０ｎｍの場合を記号「○」で示す。

図１７から明らかなように、微結晶シリコン膜６２の膜厚が小さくなっても、オン電流は一定となるが、微結晶シリコン膜６２の膜厚が７０ｎｍから３０ｎｍまでの間では、膜厚を小さくするに従って、オフ電流の最小値が減少する傾向を示した。しかし、膜厚を３０ｎｍ以下に小さくしても、オフ電流の最小値はあまり小さくならずに飽和傾向を示した。このことから、微結晶シリコン膜６２の膜厚を３０ｎｍ以下にすることで、オン特性を低下させずに、リーク電流を小さくできることが示された。

したがって微結晶シリコン膜６２の膜厚は、本参考形態においても、第１の実施の形態と同様に、３０ｎｍ以下であることが好ましい。微結晶シリコン膜６２は、ホール移動度が大きいので、チャネル方向のオフ抵抗が小さく、リーク電流が増加する原因となる。微結晶シリコン膜６２の膜厚を比較的小さく、具体的には３０ｎｍ以下にすることによって、チャネル方向の抵抗を大きくすることができるので、リーク電流を減少させることができる。

以上のように、本参考形態のＴＦＴ１１０である微結晶シリコンＴＦＴは、第１の実施の形態のＴＦＴ１００と同様に、充分なオン特性を確保しながら、大きな駆動電圧に対して劣化が少ない。したがって、本参考形態のＴＦＴ１１０を用いることによって、ＴＦＴの書込み不足に起因する表示不良および回路動作不良を発生させることなく、高寿命の液晶表示装置を実現することができる。

以上に述べた本参考形態では、微結晶シリコン膜６２は、第１の実施の形態と同様に、ＳｉＨ_４ガスとＨ_２ガスとを混合した混合ガスによって成膜したが、この混合ガスに、さらにＡｒガスを混合して成膜してもよい。Ａｒガスを混合すると、微結晶シリコンの結晶成長過程で発生する弱いシリコン結合を、Ａｒのスパッタ作用によって排除することができるので、結晶性の良好な微結晶シリコン膜６２を形成することができる。

＜第２の参考形態＞
図１８は、第２の参考形態におけるＴＦＴ基板２０Ｂの画素部２１Ｂの構成を示す平面図である。図１９は、図１８の切断面線Ａ−Ａ、Ｂ−Ｂ、Ｃ−Ｃから見た断面図である。本参考形態のＴＦＴ基板２０Ｂにおいて、前述の第１の実施の形態におけるＴＦＴ基板２０の第２ゲート絶縁膜５１および微結晶シリコン膜６２を除くその他の構成は、第１の実施の形態におけるＴＦＴ基板２０と同様であるので、異なる部分についてのみ説明し、同様の構成には同一の参照符を付して共通する説明を省略する。

本参考形態のＴＦＴ基板２０Ｂは、第１の実施の形態におけるＴＦＴ基板２０に備えられるＴＦＴ１００と同様の構成のＴＦＴ１２０を備える。本参考形態のＴＦＴ１２０は、ゲート絶縁膜３６Ｂを構成する第２ゲート絶縁膜１２１として、Ａｒ含有層１２２を有する酸化シリコン膜を備え、活性層１２５のチャネル層１２４を構成する微結晶シリコン膜１２３として、Ａｒを含有する微結晶シリコン膜を備えている。微結晶シリコン膜１２３は、第２ゲート絶縁膜１２１である酸化シリコン膜と接する部分、より詳細には微結晶シリコン膜１２３全体に、アルゴンを含有する。

次に、第２の参考形態におけるＴＦＴ１２０の製造方法について説明する。本参考形態におけるＴＦＴ１２０の製造方法は、第１の実施の形態におけるＴＦＴ１００の製造方法と類似するので、同様の工程については説明を省略する。本参考形態では、ＴＦＴ１２０の製造方法を用いたＴＦＴ基板２０Ｂの製造方法について説明する。図２０および図２１は、第２の参考形態におけるＴＦＴ基板２０Ｂの製造方法を説明するための図である。図２０および図２１では、図１９と同様に、ＴＦＴ基板２０Ｂの画素部２１Ｂとなる部分を示す。図２０および図２２は、図１８の切断面線Ａ−Ａ、Ｂ−Ｂ、Ｃ−Ｃから見た断面図に相当する。

図２０は、酸化シリコン膜１２１Ａの形成が終了した段階の状態を示す断面図である。第１の実施の形態と同様に、まずガラス基板またはプラスチック基板などの透明絶縁性基板３１を、洗浄液または純水を用いて洗浄した後、透明絶縁性基板３１上にメタル膜を成膜する。その後、第１回目のフォトリソグラフィプロセスで前記メタル膜をパターニングして、ゲート電極３２、ゲート配線３３、ゲート端子部３４および補助容量電極３５を形成する。次いで、ゲート電極３２、ゲート配線３３、ゲート端子部３４および補助容量電極３５を覆うように、第１ゲート絶縁膜５０を成膜した後、第１ゲート絶縁膜５０上に、第２ゲート絶縁膜１２１となる酸化シリコン膜１２１Ａを成膜する。本参考形態では、酸化シリコン膜１２１Ａとして、二酸化シリコン（ＳｉＯ_２）膜を成膜する。この時点では、ＳｉＯ_２膜１２１Ａには、Ａｒ含有層１２２は形成されていない。第２ゲート絶縁膜１２１となるＳｉＯ_２膜１２１Ａの膜厚は、１００ｎｍ以下に選ばれる。

図２１は、微結晶シリコン膜１２３、ｉ型非晶質シリコン膜６３およびＮ型非晶質シリコン膜６１のパターニングが終了した段階の状態を示す断面図である。次いで、ＳｉＯ₂膜１２１Ａ上に、半導体能動膜となる、Ａｒを含有する微結晶シリコン膜１２３と、ノンドープの非晶質シリコン膜であるｉ型非晶質シリコン膜６３と、不純物を添加した非晶質シリコン膜であるＮ型非晶質シリコン６１とを順次成膜する。

このとき、ＳｉＯ₂膜１２１Ａに接するように、微結晶シリコン膜１２３を成膜する。微結晶シリコン膜１２３がＡｒを含有することによって、ＳｉＯ₂膜１２１Ａの微結晶シリコン膜１２３との界面近傍にＡｒが混入し、ＳｉＯ₂膜１２１Ａ中にＡｒ含有層１２２が形成される。これによって、Ａｒ含有層１２２を有する第２ゲート絶縁膜１２１が形成される。

微結晶シリコン膜１２３は、ＳｉＨ_４ガス、Ｈ_２ガスおよびＡｒガスを含む混合ガス、本参考形態では、ＳｉＨ_４ガスとＨ_２ガスとＡｒガスとの混合ガスによって成膜する。微結晶シリコン膜１２３は、プラズマＣＶＤ法にて、ＳｉＨ_４ガスとＨ_２ガスとＡｒガスとの流量比（ＳｉＨ_４／Ｈ_２／Ａｒ）を１：１５０：１５０〜３００、すなわちＳｉＨ_４ガスの流量を１としたときにＨ_２ガスの流量を１５０とし、Ａｒガスの流量を１５０〜３００とし、圧力を１００〜１５０Ｐａとし、パワー密度を０．０５〜０．２Ｗ／ｃｍ^２とし、成膜温度を２００〜３００℃として堆積することによって、形成することができる。

その後、第１の実施の形態と同様にして、第２回目のフォトリソグラフィプロセスによって、Ａｒ含有微結晶シリコン膜１２３、ｉ型非晶質シリコン膜６３およびＮ型非晶質シリコン膜６１をＴＦＴの構成要素となる形状にパターニングして、活性層１２５Ａを形成する。ここで形成された活性層１２５Ａは、後の工程でＮ型非晶質シリコン膜６１がソース層６１ａとドレイン層６１ｂとに分離されて、前述の図１９に示す活性層１２５となる。これ以降の製造工程は、前述の第１の実施の形態と同様であるので、説明を省略する。以上のようにして、前述の図１８に示すＴＦＴ１２０を備えるＴＦＴ基板２０Ｂを製造する。

本参考形態によれば、微結晶シリコン膜１２３は、アルゴンを含有しており、図２１に示すように、ＳｉＨ_４ガス、Ｎ_２ＯガスおよびＡｒガスを含む混合ガスによって、第２ゲート絶縁膜１２１となる酸化シリコン膜１２１Ａに接するように成膜される。これによって、ゲート絶縁膜１２１上に、均一でボイドの少ない微結晶シリコン膜１２３を形成することができる。

微結晶シリコン膜１２３の原料ガスであるＳｉＨ₄ガスとＮ₂Ｏガスとの混合ガスにＡｒガスを混合すると、微結晶シリコン膜１２３が形成されるときに、下地となる酸化シリコン膜１２１Ａにアルゴンを混入させて、Ａｒ含有層１２２を形成することができる。アルゴンは、シリコンに比べて質量数が大きく、原子半径が大きいので、アルゴンの混入によって、酸化シリコン膜１２１Ａの表面であるＡｒ含有層１２２の表面では、弱いシリコン結合が切断される。このシリコン結合の切断によって、酸化シリコン膜１２１Ａの表面であるＡｒ含有層１２２の表面を、結晶成長の核となるシリコンダングリングボンドが高密度に存在する状態にすることができる。このシリコンダングリングボンドが高密度に存在する酸化シリコン膜１２１Ａの表面に微結晶シリコン膜１２３が成膜されるので、高密度に均一に結晶を成長させることができ、前述のように均一でボイドの少ない微結晶シリコン膜１２３を形成することができるものと考えられる。

このように本参考形態では、微結晶シリコン膜１２３に接する第２ゲート絶縁膜１２１として、酸化シリコン膜を用いた場合でも、均一でボイドの少ない微結晶シリコン膜１２３を形成することができるので、ボイドによるオン特性の低下を抑えることができる。つまり、ボイドによるオン特性の低下を抑えて、酸化シリコン膜１２１を含むゲート絶縁膜３６Ｂ、および微結晶シリコン膜１２３を含む活性層１２５を設けることができる。

酸化シリコン膜１２１を含むようにゲート絶縁膜３６Ｂを構成することによって、ゲート絶縁膜３６Ｂへのホットキャリアの注入を防ぐことができるので、ホットキャリア劣化を抑制することができる。また微結晶シリコン膜１２３を含むように活性層１２５を構成することによって、微結晶シリコン膜１２３を含まない場合に比べて、しきい値電圧の経時変化を小さく抑えることができる。

また本参考形態では、微結晶シリコン膜１２３の形成中に生成される弱いシリコン結合も切断することができるので、微結晶シリコンの形成と同時に非晶質シリコンが形成されてしまうことを抑制することができる。これによって、結晶性の高い微結晶シリコン膜１２３を形成することができる。

つまり、本参考形態では、ＳｉＨ_４ガス、Ｎ_２ＯガスおよびＡｒガスを含む混合ガスで微結晶シリコン膜１２３を成膜することによって、下地となる酸化シリコン膜１２１Ａにアルゴンを混入させて、微結晶シリコン膜１２３を均一に結晶成長させるだけでなく、微結晶シリコン膜１２３にもアルゴンを混入させて、微結晶シリコンの形成と同時に形成される非晶質シリコンを排除し、微結晶シリコン膜１２３の結晶性を高めることができる。これによって、ＴＦＴ１２０のオン特性を向上させることができる。

したがって、しきい値電圧の経時変化およびホットキャリア劣化が可及的に小さく、かつオン特性の低下が可及的に小さいＴＦＴ１２０を実現することができる。

また本参考形態では、第２ゲート絶縁膜１２１となるＳｉＯ_２膜１２１Ａの膜厚は、１００ｎｍ以下に選ばれる。ＳｉＯ_２膜１２１Ａの膜厚が大きい場合、エッチングレートの差によって、前述の図１０に示すように、ゲート端子部３４において、ＳｉＯ_２膜１２１Ａから形成された第２ゲート絶縁膜１２１が突き出してしまう。これによって、ゲート端子パッド４４に断線不良が生じやすい。ＳｉＯ_２膜１２１Ａの膜厚を１００ｎｍ以下としてＳｉＯ_２膜１２１Ａを形成したところ、断線不良は確認されなかった。そこで本参考形態では、第２ゲート絶縁膜１２１となるＳｉＯ_２膜１２１Ａの膜厚を１００μｍ以下としている。これによって、ゲート端子パッド４４の断線不良を防ぐことができる。

以下、Ａｒを含有する微結晶シリコン膜１２３による効果について、検証を行った。Ａｒを含有する微結晶シリコン膜１２３は、原料ガスであるＳｉＨ₄ガスおよびＨ₂ガスにＡｒガスを混合した混合ガスを用いて、プラズマＣＶＤ法にて、ＳｉＨ₄ガス、Ｈ₂ガス、Ａｒガスの流量比を１：１５０：１５０とし、圧力を１５０Ｐａとし、パワー密度を０．０６Ｗ／ｃｍ²とし、成膜温度を３００℃として形成した。このとき、形成されたＴＦＴチャネル部４６の深さ方向の元素分布を、ＳＩＭＳ（ＣＡＭＥＣＡ社製、ＩＭＳ−６Ｆ）を用いて調べたところ、第２ゲート絶縁膜１２１であるＳｉＯ₂膜の微結晶シリコン膜１２３との界面近傍、および微結晶シリコン膜１２３中にＡｒが検出された。

また、原料ガスにＡｒガスを混合して微結晶シリコン膜にＡｒを含有させた場合と、原料ガスにＡｒガスを混合せず、微結晶シリコン膜にＡｒを含有させなかった場合とについて、微結晶シリコン膜を成膜した直後に、ＳＥＭ（日立株式会社製、Ｓ−８０６）を用いて表面写真を観察した。Ａｒを含有させなかったサンプルの微結晶シリコンは、島状に成長しており、多数のボイドが観測された。これに対し、Ａｒを含有させたサンプルの微結晶シリコンは、高密度でかつ均一に成長しており、ボイドは殆ど観測されなかった。

さらに、これらのサンプルについて、ラマン分光装置（ＪＡＳＣＯ社製、ＭＲＳ−３１００）を用いて、微結晶シリコン膜の結晶化率を測定した。Ａｒを含有させなかったサンプルの結晶化率は、４０％であった。これに対し、Ａｒを含有させたサンプルでは、８４％の結晶化率が得られた。

また、微結晶シリコン膜にＡｒを含有させた場合と、微結晶シリコン膜にＡｒを含有させなかった場合とについて、微結晶シリコンＴＦＴをそれぞれ作製し、図２２に示すように、ゲート電圧−ドレイン電流特性を測定した。測定したＴＦＴのチャネル幅は２５μｍであり、チャネル長は４μｍである。

図２２は、第２の参考形態における微結晶シリコンＴＦＴのゲート電圧とドレイン電流との関係を示すグラフである。図２２において、縦軸は、微結晶シリコン膜にＡｒを含有させて作製したＴＦＴにドレイン電流を１０Ｖ印加したときのドレイン電流の最大値で規格化した値Ｉｄｓを示し、横軸は、ゲート電圧Ｖｇｓ（Ｖ）を示す。

図２２では、微結晶シリコン膜にＡｒを含有させて作製したＴＦＴのゲート電圧−ドレイン電流特性の測定結果Ｘ３のうち、ドレイン電圧Ｖｄを１Ｖ印加したときの結果を記号「○」で示し、ドレイン電圧Ｖｄを１０Ｖ印加したときの結果を記号「△」で示す。また微結晶シリコン膜にＡｒを含有させずに作製したＴＦＴのゲート電圧−ドレイン電流特性の測定結果Ｙ３のうち、ドレイン電圧Ｖｄを１Ｖ印加したときの結果を記号「◇」で示し、ドレイン電圧Ｖｄを１０Ｖ印加したときの結果を記号「□」で示す。

図２２から明らかなように、参照符Ｘ３で示される微結晶シリコン膜にＡｒを含有させた場合、参照符Ｙ３で示されるＡｒを含有させなかった場合に比べて、ドレイン電圧を１Ｖ印加したときで約１０倍、ドレイン電圧を１０Ｖ印加したときで約２４倍の値が確認され、良好なオン特性が得られることがわかった。

また、Ａｒを含有する微結晶シリコン膜１２３の膜厚を１０ｎｍから７０ｎｍまで１０ｎｍずつ変化させたＴＦＴをそれぞれ作製し、図２３に示すように、ゲート電圧−ドレイン電流特性を測定した。図２３は、第２の参考形態における微結晶シリコンＴＦＴの微結晶シリコン膜厚依存性を示すグラフである。図２３において、縦軸は、微結晶シリコン膜１２３の膜厚を３０ｎｍとしたＴＦＴにドレイン電圧を１０Ｖ印加したときのドレイン電流の最大値で規格化した値Ｉｄｓを示し、横軸は、ゲート電圧Ｖｇｓ（Ｖ）を示す。図２３では、微結晶シリコン膜１２３の膜厚が１０ｎｍの場合を記号「×」で示し、２０ｎｍの場合を記号「▽」で示し、３０ｎｍの場合を記号「＋」で示し、４０ｎｍの場合を記号「◇」で示し、５０ｎｍの場合を記号「□」で示し、６０ｎｍの場合を記号「△」で示し、７０ｎｍの場合を記号「○」で示す。

図２３から明らかなように、微結晶シリコン膜１２３の膜厚が小さくなっても、オン電流は一定となるが、微結晶シリコン膜１２３の膜厚が７０ｎｍから３０ｎｍまでの間では、膜厚を小さくするに従って、オフ電流の最小値が減少する傾向を示した。しかし、膜厚を３０ｎｍ以下に小さくしても、オフ電流の最小値はあまり小さくならずに飽和傾向を示した。このことから、微結晶シリコン膜１２３の膜厚を３０ｎｍ以下にすることで、オン特性を低下させずに、リーク電流を小さくできることが示された。

したがって、Ａｒを含有する微結晶シリコン膜１２３の膜厚は、３０ｎｍ以下であることが好ましい。微結晶シリコン膜１２３は、ホール移動度が大きいので、チャネル方向のオフ抵抗が小さく、リーク電流が増加する原因となる。微結晶シリコンの膜厚を比較的小さく、具体的には３０ｎｍ以下にすることによって、チャネル方向の抵抗を大きくすることができるので、リーク電流を減少させることができる。

以上のように、本参考形態のＴＦＴ１２０である微結晶シリコンＴＦＴは、前述の第１の実施の形態および第１の参考形態のＴＦＴ１００，１１０と同様に、充分なオン特性を確保しながら、大きな駆動電圧に対して劣化が少ない。したがって、本参考形態のＴＦＴ１２０を用いることによって、ＴＦＴの書込み不足に起因する表示不良および回路動作不良を発生させることなく、高寿命の液晶表示装置を実現することができる。

前述の実施の形態は、本発明の例示に過ぎず、本発明の範囲内において構成を変更することができる。たとえば、第１ゲート絶縁膜５０は、前述の実施の形態および各参考形態では窒化シリコン膜であるが、これに限定されず、他の絶縁性材料から成る絶縁膜であってもよい。またゲート絶縁膜３６，３６Ａ，３６Ｂは、前述の実施の形態および各参考形態では、第１ゲート絶縁膜５０である窒化シリコン膜と、第２ゲート絶縁膜５１，５１Ａ，１２１である酸化シリコン膜との２層構造であるが、これに限定されない。ゲート絶縁膜は、少なくとも微結晶シリコン膜６２，１２３と接する部分が、アルゴンを含有する酸化シリコンから成る構成であればよく、たとえば単層構造または３層以上の積層構造であってもよい。

また第２ゲート絶縁膜５１，５１Ａ，１２１である酸化シリコン膜は、前述の実施の形態および各参考形態では、組成式ＳｉＯ_ｘのｘの値、すなわち酸素原子（Ｏ）の組成比ｘが２である二酸化シリコン（ＳｉＯ_２）膜であるが、これに限定されず、酸化シリコン膜における酸素原子（Ｏ）の組成比ｘは２を超える値、または２未満の値であってもよい。ゲート絶縁膜へのホットキャリアの注入を防ぐという観点からは、酸化シリコン膜における酸素原子（Ｏ）の組成比ｘは、２程度であることが好ましい。

また前述の実施の形態および各参考形態では、チャネルエッチ型のＴＦＴの製造方法を説明したが、エッチストッパー型のＴＦＴであっても、同様にして製造することができる。

２０，２０Ａ，２０Ｂ ＴＦＴ基板、２１，２１Ａ，２１Ｂ 画素部、２２ ゲートドライバ部、３１ 透明絶縁性基板、３２ ゲート電極、３３ ゲート配線、３４ ゲート端子部、３５ 補助容量電極、３６，３６Ａ，３６Ｂ ゲート絶縁膜、３７，１２５ 活性層、３８ ソース電極、３９ ドレイン電極、４０ ソース配線、４１ ソース端子部、４２ 層間絶縁膜、４３ 透明画素電極、４４ ゲート端子パッド、４５ ソース端子パッド、４６ ＴＦＴチャネル部、４７ 画素ドレインコンタクトホール、４８ ゲート端子部コンタクトホール、４９ ソース端子部コンタクトホール、５０ 第１ゲート絶縁膜（窒化シリコン膜）、５１，５１Ａ，１２１ 第２ゲート絶縁膜（酸化シリコン膜）、５２，１２２ アルゴン（Ａｒ）含有層、６０，１２４ チャネル層、６１ Ｎ型半導体層（Ｎ型非晶質シリコン膜）、６１ａ ソース層、６１ｂ ドレイン層、６２，１２３ 微結晶シリコン膜、６３ ｉ型非晶質シリコン膜、１００，１１０，１２０ 薄膜トランジスタ（ＴＦＴ）。

Claims (5)

1. 絶縁性基板上に設けられるゲート電極と、
   前記ゲート電極上に設けられるゲート絶縁膜と、
   前記ゲート絶縁膜上に設けられ、前記ゲート絶縁膜と接して設けられる微結晶シリコン膜を含む活性層と、
   前記活性層上に設けられるソース電極およびドレイン電極とを備え、
   前記ゲート絶縁膜は、前記微結晶シリコン膜と接して設けられる酸化シリコン膜を含み、
   前記酸化シリコン膜は、成膜後に前記酸化シリコン膜の表面部にアルゴンプラズマ処理が施されることによって、表面にダングリングボンドが存在する状態で形成されるアルゴン含有層を、前記微結晶シリコン膜と接する表面部に有し、
   前記活性層に含まれる前記微結晶シリコン膜は、前記表面にダングリングボンドが存在する状態の前記アルゴン含有層上への成膜中に結晶化して形成されることを特徴とする薄膜トランジスタ。
2. 前記微結晶シリコン膜は、前記酸化シリコン膜と接する部分に、アルゴンを含有することを特徴とする請求項１に記載の薄膜トランジスタ。
3. 前記ゲート絶縁膜は、前記ゲート電極と前記酸化シリコン膜との間に介在される窒化シリコン膜をさらに含み、前記窒化シリコン膜と前記酸化シリコン膜との積層構造を有することを特徴とする請求項１または２に記載の薄膜トランジスタ。
4. 前記活性層は、前記微結晶シリコン膜上に設けられる非晶質シリコン膜をさらに含み、前記微結晶シリコン膜と前記非晶質シリコン膜との積層構造を有することを特徴とする請求項１〜３のいずれか１つに記載の薄膜トランジスタ。
5. 絶縁性基板上に、ゲート電極を形成する工程と、
   前記ゲート電極上に、酸化シリコン膜を含むゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜上に、微結晶シリコン膜を含む活性層を形成する工程と、
   前記活性層上に、ソース電極およびドレイン電極を形成する工程とを備え、
   前記ゲート絶縁膜を形成する工程では、
   前記酸化シリコン膜を成膜した後、前記酸化シリコン膜の表面部にアルゴンプラズマ処理を施すことによって、表面にダングリングボンドが存在する状態のアルゴン含有層を前記酸化シリコン膜の前記表面部に形成し、
   前記活性層を形成する工程では、
   前記表面にダングリングボンドが存在する状態の前記アルゴン含有層上に、シランガスと水素ガスとを含む混合ガスを用いたプラズマ化学気相成長法によって、微結晶シリコンの成長を伴ってシリコン膜を堆積することによって、前記アルゴン含有層の前記表面に接するように前記微結晶シリコン膜を成膜することを特徴とする薄膜トランジスタの製造方法。

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