WO2013065600A1 - 薄膜トランジスタ、その製造方法、および表示装置 - Google Patents

薄膜トランジスタ、その製造方法、および表示装置 Download PDF

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layer
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electrode
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北角　英人
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シャープ株式会社
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    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device

Definitions

  • the present invention relates to a thin film transistor, a manufacturing method thereof, and a display device, and more particularly to a thin film transistor having a channel layer made of an oxide semiconductor film, a manufacturing method thereof, and a display device.
  • TFTs thin film transistors having a channel layer made of an oxide semiconductor film.
  • the oxidation-reduction state of the oxide semiconductor film changes, and the characteristics of the TFT greatly vary.
  • the threshold voltage of the TFT increases and the on-current decreases.
  • the oxide semiconductor film is excessively reduced, the threshold voltage of the TFT becomes low, and the current cannot be cut off even when the gate voltage is 0V.
  • Japanese Unexamined Patent Application Publication No. 2010-232647 discloses that a source / drain electrode in contact with an IGZO film is formed of a titanium (Ti) film, and the titanium film is reacted with the IGZO film to reduce the IGZO film in the film thickness direction. Thus, it is described that a TFT having good characteristics is manufactured.
  • the thickness of the channel layer of the TFT described in Japanese Patent Application Laid-Open No. 2010-232647 is very thin, about 40 to 50 nm. It is very difficult to control the reduction reaction of such a thin oxide semiconductor film in nm units. For this reason, it is difficult to manufacture a TFT having good characteristics.
  • an object of the present invention is to provide a thin film transistor having good characteristics by reducing an oxide semiconductor film in its length direction and a method for manufacturing the same.
  • the first aspect is a thin film transistor formed on an insulating substrate, A channel layer made of an oxide semiconductor layer; A gate insulating film formed in contact with the channel layer; A gate electrode formed to face the channel layer across the gate insulating film; A source electrode and a drain electrode respectively electrically connected to the channel layer on both sides in the length direction of the channel layer; The carrier concentration of the channel layer decreases from the position where the source electrode and the drain electrode are connected toward the inside of the channel layer.
  • the second aspect is the first aspect
  • the channel layer includes two first regions having a predetermined carrier concentration when the gate voltage at which the electric field intensity in the gate insulating film is 1 MV / cm is applied to the gate electrode, and the two first regions. Are adjacent to each other inside the region, and are sandwiched between the two second regions having a carrier concentration lower than that of the first region, and the carrier concentration is lower than that of the second region. Having a third region, The source electrode and the drain electrode are respectively connected to the two first regions.
  • the third aspect is the second aspect
  • the electrical channel length is the sum of the length of the second region and the length of the third region.
  • the fourth aspect is the third aspect,
  • the electrical channel length is 2 to 6 ⁇ m.
  • the fifth aspect is the third aspect,
  • the electrical channel length is 3 to 5 ⁇ m.
  • the sixth aspect is the third aspect,
  • the source electrode and the drain electrode are composed of a single metal layer or a laminated metal film in which a plurality of metal layers are laminated, At least the metal layer electrically connected to the channel layer is made of a material that can occlude 1 ⁇ 10 20 cm ⁇ 3 or more of hydrogen.
  • the seventh aspect is the sixth aspect,
  • the material is any one of titanium, a titanium alloy, molybdenum, or a molybdenum alloy.
  • the eighth aspect is the sixth aspect,
  • the gate electrode is formed on the insulating substrate;
  • the gate insulating film is formed to cover the gate electrode;
  • the channel layer is formed on the gate insulating film so as to face the gate electrode,
  • the source electrode and the drain electrode are each electrically connected to the two first regions formed in the channel layer.
  • the ninth aspect is the eighth aspect, Further comprising a passivation film covering the source electrode and the drain electrode;
  • the source electrode and the drain electrode are formed so as to be in contact with the two first regions on both sides in the length direction of the channel layer, respectively.
  • the passivation film further covers a surface of the channel layer sandwiched between the source electrode and the drain electrode.
  • the tenth aspect is the eighth aspect, An etching stopper layer formed to cover the surface of the channel layer sandwiched between the source electrode and the drain electrode; The source electrode and the drain electrode are respectively electrically connected to the two first regions of the channel layer through contact holes formed in the etching stopper layer.
  • the eleventh aspect is the eighth aspect, One end of the channel layer is formed to cover one end of the source electrode, and the other end of the channel layer is formed to cover one end of the drain electrode.
  • the twelfth aspect is the sixth aspect,
  • the channel layer is formed on the insulating substrate;
  • the gate insulating film is formed to cover the channel layer;
  • the gate electrode is formed on the gate insulating film so as to face the gate electrode,
  • the source electrode and the drain electrode are each electrically connected to the two first regions formed in the channel layer.
  • the thirteenth aspect is the sixth aspect,
  • the channel layer is made of an indium oxide / gallium / zinc layer.
  • the fourteenth aspect is the sixth aspect,
  • the channel layer is made of a microcrystalline oxide semiconductor.
  • a fifteenth aspect is a method of manufacturing a thin film transistor formed on an insulating substrate, Forming a channel layer made of an oxide semiconductor layer; Forming a gate insulating film formed in contact with the channel layer; Forming a gate electrode so as to face the channel layer with the gate insulating film interposed therebetween; Connecting a source electrode and a drain electrode each storing hydrogen to both sides of the channel layer in the length direction; And a step of heat-treating the source electrode and the drain electrode after connecting the channel layer, In the heat treatment step, hydrogen stored in the source electrode and the drain electrode is supplied to the channel layer and diffused in the length direction thereof.
  • the sixteenth aspect is the fifteenth aspect,
  • the source electrode and the drain electrode have occluded hydrogen by 1 ⁇ 10 20 cm ⁇ 3 or more before the heat treatment step at the latest.
  • a seventeenth aspect is an active matrix display device that displays an image, A plurality of pixel forming portions arranged in a matrix corresponding to a plurality of gate wirings, a plurality of source wirings intersecting with the plurality of gate wirings, and intersections of the plurality of gate wirings and the plurality of source wirings, respectively.
  • a display unit comprising: A drive circuit for driving the plurality of pixel formation portions, A switching element for writing an image signal supplied from the source wiring to the pixel formation portion is a thin film transistor according to a second aspect.
  • the carrier concentration is changed from both sides to the inside of the channel layer. It is easier to control than changing in the film thickness direction. Therefore, a thin film transistor having good characteristics can be obtained by changing the carrier concentration from both sides of the channel layer toward the inside.
  • the carrier concentration is decreased in order from the both sides to the inside of the channel layer.
  • a first region, a second region, and a third region are formed.
  • the carrier concentration of the channel layer decreases inward, so that a thin film transistor having good characteristics can be obtained.
  • the electrical channel length of the thin film transistor is equal to the length of the second region and the third region.
  • the trap level is small (the threshold voltage shift is small when measuring characteristics of the thin film transistor), and the gate voltage is 0 V. In this case, a thin film transistor having good characteristics such as a small leakage current can be obtained.
  • a thin film transistor having good characteristics can be obtained by setting the electrical channel length to 2 to 6 ⁇ m.
  • a thin film transistor having even better characteristics can be obtained by setting the electrical channel length to 3 to 5 ⁇ m.
  • the metal layers of the source electrode and the drain electrode are formed of a material that can occlude 1 ⁇ 10 20 cm ⁇ 3 or more of hydrogen. For this reason, hydrogen occluded in the metal layer is supplied to the channel layer during the heat treatment, diffuses into the channel layer, and reduces the channel layer. By controlling the electrical channel length to an optimum length in this way, a thin film transistor having good characteristics can be obtained.
  • any of titanium, titanium alloy, molybdenum, and molybdenum alloy is a material that can occlude hydrogen by 1 ⁇ 10 20 cm ⁇ 3 or more.
  • a sufficient amount of hydrogen can be supplied to the channel layer during the heat treatment. Thereby, the control of the electrical channel length is facilitated, and a thin film transistor having good characteristics can be obtained.
  • a thin film transistor having good characteristics is obtained by using an oxide semiconductor layer reduced by hydrogen as a channel layer. Can do.
  • the thin film transistor having good characteristics can be obtained by using the oxide semiconductor layer reduced by hydrogen as the channel layer.
  • a thin film transistor having good characteristics can be obtained by using the oxide semiconductor layer reduced by hydrogen as the channel layer.
  • a thin film transistor having good characteristics can be obtained by using the oxide semiconductor layer reduced by hydrogen as a channel layer.
  • a thin film transistor having good characteristics can be obtained by using the oxide semiconductor layer reduced by hydrogen as a channel layer.
  • the channel layer is made of indium, gallium, and zinc, it is easily reduced in the length direction by hydrogen. Thereby, the control of the electrical channel length is facilitated, and a thin film transistor having good characteristics can be obtained.
  • the channel layer is made of a microcrystalline oxide semiconductor layer, the on-resistance of the thin film transistor is reduced. As a result, the on-current can be increased.
  • hydrogen is supplied from the source electrode and the drain electrode to the channel layer by performing heat treatment after connecting the source electrode and the drain electrode that occluded hydrogen to the channel layer, and further supplied. Hydrogen diffuses in the channel layer along its length.
  • the electrical channel length can be easily controlled, and a thin film transistor having good characteristics can be manufactured.
  • the source electrode and the drain electrode have occluded hydrogen of 1 ⁇ 10 20 cm ⁇ 3 or more by the heat treatment process at the latest, a sufficient amount of hydrogen is supplied to the channel layer by the heat treatment.
  • the channel layer can be reduced efficiently. Thereby, a thin film transistor having better characteristics can be manufactured.
  • the seventeenth aspect by using a thin film transistor having good characteristics as a switching element of each pixel formation unit provided in the display unit, it is possible to prevent leakage current from flowing at the time of off or to increase the threshold voltage. As a result, the on-current can be prevented from decreasing. Thereby, the display quality of the image displayed on the display unit can be improved.
  • FIG. 2 is a diagram showing a method for obtaining an electrical channel length when a gate voltage of 6 V is applied in the TFT shown in FIG. 1. It is a figure which shows each area
  • FIG. 2 is a diagram showing a relationship between a gate voltage and an average sheet resistance in a ⁇ region in the TFT shown in FIG.
  • (A) is a plan view showing a configuration of a TFT having a channel etch structure according to the first embodiment of the present invention, and (b) is a sectional view taken along a cutting line AA shown in (a). is there.
  • (a) shows the TFT characteristics when the channel length is 3 ⁇ m
  • (b) is a cross-sectional view of the TFT having the TFT characteristics shown in (a).
  • FIG. 7 shows the TFT characteristics when the channel length is 6 ⁇ m
  • (b) is a cross-sectional view of the TFT having the TFT characteristics shown in (a).
  • FIG. 7 shows the TFT characteristics when the channel length is 16 ⁇ m
  • (b) is a cross-sectional view of the TFT having the TFT characteristics shown in (a).
  • 8 is a diagram showing the relationship between channel length and drain current in the TFT shown in FIG. 8 is a diagram illustrating a relationship between a channel length and a threshold voltage shift amount in the TFT illustrated in FIG.
  • FIG. 8 is a process cross-sectional view showing each manufacturing process of the TFT shown in FIG. 7.
  • FIG. 8 is a process cross-sectional view showing each manufacturing process of the TFT shown in FIG. 7.
  • (A) is a top view which shows the structure of the TFT of the etch stopper structure based on the 2nd Embodiment of this invention, (b) is sectional drawing along the BB line of TFT shown to (a). is there.
  • (A) is a top view which shows the structure of TFT300 of the bottom contact structure which concerns on the 3rd Embodiment of this invention, (b) is sectional drawing along CC line of TFT shown to (a). is there.
  • (A) is a top view which shows the structure of the TFT of the top gate structure concerning the 4th Embodiment of this invention, (b) is sectional drawing along the cutting line DD shown to (a).
  • FIG. 1 is a cross-sectional view showing a configuration of a TFT 10 having a channel etch structure used in the basic study.
  • the TFT 10 includes a gate electrode 20 formed on an insulating substrate 15, a gate insulating film 30 formed so as to cover the gate electrode 20, and a gate insulating film 30 facing the gate electrode 20.
  • the source electrode 60 a extending from the upper left surface of the channel layer 40 to the left gate insulating film 30, and the right gate insulating film 30 from the right upper surface of the channel layer 40.
  • It includes a drain electrode 60b extending upward and a passivation film 70 formed so as to cover the entire substrate including the source electrode 60a and the drain electrode 60b.
  • the channel layer 40 is made of an oxide semiconductor film such as an IGZO film.
  • the source electrode 60 a and the drain electrode 60 b are made of a laminated metal film in which a copper (Cu) layer is laminated on a titanium layer, and the titanium layer is formed in contact with the channel layer 40.
  • the channel layer 40 may be referred to as an oxide semiconductor layer.
  • the titanium layer reduces oxygen semiconductor layer by taking oxygen which is one of its constituent elements from the oxide semiconductor layer, and is oxidized by the taken oxygen to titanium oxide (TiO 2 ). Further, the titanium layer supplies hydrogen stored during the formation of the passivation film 70 to the oxide semiconductor layer. Hydrogen supplied from the titanium layer reduces the oxide semiconductor layer while diffusing the oxide semiconductor layer in the lateral direction (the length direction of the channel layer 40). As a result, the oxide semiconductor layer close to the end portions of the source electrode 60a and the drain electrode 60b has a high amount of hydrogen supplied from the titanium layer, and thus becomes a highly reduced region (also referred to as a “first region”) 40a. .
  • each of the oxide semiconductor layers becomes a low reduction region (also referred to as a “second region”) 40b. Further, a region sandwiched between the two low reduction regions 40b becomes a non-reduction region (also referred to as “third region”) 40c in which the amount of supplied hydrogen is further reduced.
  • the high reduction region 40a, the low reduction region 40b, and the non-reduction region 40c are sequentially formed from the end portions of the source electrode 60a and the drain electrode 60b toward the inside.
  • FIG. 2 is a diagram illustrating a method for obtaining the electrical channel length Leff when a gate voltage Vg of 6 V is applied.
  • the horizontal axis in FIG. 2 indicates the channel length Lch of the TFT 10.
  • the channel length Lch is equal to the distance Lsd from the end of the source electrode 60a to the end of the drain electrode 60b (hereinafter referred to as “source / drain distance”).
  • the vertical axis represents the resistance value Rmeas when the channel width is 1 ⁇ m, obtained from the resistance value of the TFT 10 when 0.1 V is applied as the drain voltage Vd.
  • the gate voltage Vg of 5V is applied to a plurality of TFTs 10 having different channel lengths Lch, and 7V
  • the resistance value Rmeas when the gate voltage Vg of 1 is applied is obtained.
  • an intersection of a straight line indicating the measurement result when the gate voltage Vg is 5 V and a straight line indicating the measurement result when the gate voltage Vg is 7 V is obtained.
  • the X coordinate of the intersection obtained in this way represents the reduction area length ⁇ L
  • the Y coordinate represents the reduction area resistance value Rmeas.
  • FIG. 3 is a diagram showing each region in the TFT 10.
  • a reduction region having a length L / 2 extends inward from the end portions of the source electrode 60a and the drain electrode 60b, and the length of the region sandwiched between the reduction regions on the left and right is electrically It becomes the channel length Leff. Since the length of the left and right reduction regions is ⁇ L, the length on one side is ⁇ L / 2.
  • the channel length Lch is the sum of the reduction region length ⁇ L and the electrical channel length Leff.
  • the reduction region is referred to as a ⁇ region.
  • a value obtained by dividing the resistance value in the ⁇ region by the length ⁇ L is an average sheet resistance Rs described later.
  • the electrical channel length Leff is expressed by the following equation (1).
  • Leff Lch ⁇ L (1) Since the length ⁇ L of the ⁇ region changes according to the gate voltage Vg, the electrical channel length Leff also changes according to the gate voltage Vg.
  • the ⁇ region includes the high reduction region 40a and the low reduction region 40b, and the region represented by the electrical channel length Leff includes the low reduction region 40b and the non-reduction region 40c. It is. That is, the low reduction region 40b is included in both the region included in the ⁇ region and the region represented by the electrical channel length Leff.
  • the ⁇ region becomes only the high reduction region 40a as described later, and is expressed by the electrical channel length Leff.
  • the regions are a low reduction region 40b and a non-reduction region 40c.
  • a silicon oxide (SiO 2 ) film to be the passivation film 70 is formed by plasma chemical vapor deposition (hereinafter referred to as “plasma CVD method”), for example, silane (SiH 4 ) gas is used as a source gas. If TEOS (Tetraethyl orthosilicate: Si (OC 2 H 5 ) 4 ) gas is used, hydrogen ions or hydrogen radicals (hereinafter collectively referred to as “hydrogen”) are generated in the generated plasma. Is done.
  • plasma CVD method plasma chemical vapor deposition
  • Hydrogen is occluded in the titanium layer constituting the source electrode 60a and the drain electrode 60b, and is diffused from the titanium layer into the oxide semiconductor layer by the subsequent heat treatment.
  • the hydrogen diffused in the oxide semiconductor layer is combined with oxygen in the oxide semiconductor layer to form an OH bond, or oxygen is taken from the oxide semiconductor layer to generate H 2 O.
  • Reduce the layer Since the reduced oxide semiconductor layer generates electron carriers (hereinafter referred to as “carriers”), the resistance value of the oxide semiconductor layer decreases.
  • carriers electron carriers
  • the ⁇ region is a region in the oxide semiconductor layer reduced by hydrogen in this way, and is formed by diffusion of hydrogen supplied from the titanium layer. For this reason, the carrier concentration distribution of the oxide semiconductor layer shows a distribution indicating that it is caused by diffusion.
  • FIG. 4 is a diagram showing the relationship between the distance x from the end of the source electrode 60a (or the drain electrode 60b) and the distribution of the carrier concentration Next in the oxide semiconductor layer.
  • the carrier concentration Next in the oxide semiconductor layer has the highest concentration at the end portion of the source electrode 60a, and the carrier concentration Next gradually decreases as the distance from the end portion increases. For this reason, it is difficult to determine the lengths of the high reduction region 40a and the low reduction region 40b from the carrier concentration distribution shown in FIG.
  • the lengths Lhigh and Llow of the high reduction region 40a and the low reduction region 40b are determined by methods described later.
  • the carrier concentration Next of the high reduction region 40a is about 5 ⁇ 10 17 cm ⁇ 3 or more
  • the low-reduction region 40b is from the position P1 at the end of the high-reduction region 40a to the position P2 where the inner carrier concentration Next is lower.
  • the low reduction region 40b cannot be clearly defined by the gate voltage Vg like the high reduction region 40a, it is necessary to define the low reduction region 40b by a method different from the high reduction region 40a.
  • FIG. 5 is a diagram illustrating the relationship between the gate voltage Vg and the length ⁇ L of the ⁇ region. The heat treatment was performed at 300 ° C. for 1 hour after the passivation film 70 was formed.
  • the length Lhigh of the highly reduced region 40a is defined as follows. That is, the length of the ⁇ region when the gate voltage Vg is applied such that the electric field strength in the gate insulating film 30 is 1 MV / cm when the thickness of the gate insulating film 30 is converted into the thickness of the silicon oxide film. It is defined as ⁇ L.
  • the electric field strength of the gate insulating film is defined by the following equation (2). (Gate voltage ⁇ threshold voltage) / gate insulating film thickness (2)
  • the film thickness of the gate insulating film refers to the film thickness when the film thickness as electric capacity is converted into the film thickness of the silicon oxide film. A method for obtaining the length ⁇ L of the ⁇ region is described in literature (IEEE Trans. Electron Devices, Vol. ED-34, No. 12 (1987) 2469.).
  • the gate insulating film 30 is a laminated insulating film in which a silicon oxide film is stacked on a silicon nitride (SiN) film.
  • the silicon nitride film has a thickness of 300 nm and the silicon oxide film has a thickness of 50 nm.
  • the gate voltage Vg applied to the gate electrode 20 is 30 V and the threshold voltage of the TFT 10 is 5 V, approximately 25 V is additionally applied to the gate insulating film 30.
  • a method for obtaining the length Lhigh of the highly reduced region 40a will be specifically described.
  • the gate voltage Vg is 30 V in order to set the electric field strength of the gate insulating film 30 to 1 MV / cm
  • the length ⁇ L of the ⁇ region is 2.2 ⁇ m from FIG. This 2.2 ⁇ m represents the length Lhigh of the highly reduced region 40a.
  • the high reduction region 40a thus obtained is a low resistance region having a carrier concentration Next of approximately 5 ⁇ 10 17 cm ⁇ 3 or more, as shown in FIG.
  • the carrier concentration Next of the low reduction region 40b is 5 ⁇ 10 16 to 5 ⁇ 10 17 cm ⁇ 3 , and the lower the concentration is within the channel region. Therefore, if the gate voltage Vg is changed to change the carrier concentration Next in the channel region, the length Llow of the low reduction region 40b varies. In this case, it is known that as the gate voltage Vg is lower, the length Llow of the low reduction region 40b is longer, and is about 1 ⁇ m on one side and about 2 ⁇ m on both sides at the longest. However, since the carrier concentration Next changes continuously from the low reduction region 40b to the non-reduction region 40c, it is difficult to obtain the length Llow of only the low reduction region 40b.
  • the length Llow of the low reduction region 40b is defined as follows. That is, the length Llow of the low reduction region 40b is obtained by subtracting the length Lhigh of the high reduction region 40a obtained by the above method from the length ⁇ L where the average sheet resistance Rs of the ⁇ region is approximately 300 to 500 k ⁇ / ⁇ . Is defined as The length Llow of the low reduction region 40b defined in this way is the sum of the lengths Llow / 2 of the two low reduction regions 40b formed on both sides of the channel layer 40.
  • FIG. 6 is a diagram showing the relationship between the gate voltage Vg and the average sheet resistance Rs in the ⁇ region. From FIG. 6, the gate voltage Vg at which the average sheet resistance Rs in the ⁇ region becomes 300 k ⁇ / ⁇ is determined to be 17V. Furthermore, from FIG. 5, the length ⁇ L of the ⁇ region when the gate voltage Vg is 17 V is determined to be 3.4 ⁇ m. Similarly, the gate voltage Vg at which the average sheet resistance Rs is 500 k ⁇ / ⁇ is from 12 to 12 V in FIG. 6, and the length ⁇ L of the ⁇ region at that time is obtained as 4.2 ⁇ m from FIG. 5.
  • the length Lhigh of the high reduction region 40a is 2.2 ⁇ m as already obtained.
  • the length Llow of the low reduction region 40b is, by definition, 3.4 ⁇ m, which is the ⁇ L length ⁇ L when the average sheet resistance Rs is 300 k ⁇ / ⁇ , and the average sheet resistance Rs is 500 k ⁇ / ⁇ .
  • the values are obtained by subtracting 2.2 ⁇ m, which is the length Lhigh of the high reduction region 40a, from 4.2 ⁇ m, which is the length ⁇ L of the ⁇ region at that time.
  • the length Llow of the low reduction region 40b thus determined is 1.2 to 2.0 ⁇ m. Since the low reduction region 40b is formed on the source electrode 60a side and the drain electrode 60b side, the length Llow / 2 of each low reduction region 40b is half that of 0.6 to 1.0 ⁇ m.
  • the length Lhigh of the highly reduced region 40a is set under process conditions, In particular, it varies greatly depending on the heat treatment temperature. However, it has been found that the length Llow of the low reduction region 40b is hardly affected by the process conditions, and the length Llow is 1 to 2 ⁇ m regardless of the process conditions.
  • FIG. 7A is a plan view showing the configuration of the channel-etched TFT 100 according to the first embodiment of the present invention
  • FIG. 7B is a sectional view taken along line AA shown in FIG. FIG.
  • the configuration of the TFT 100 is basically the same as the configuration of the TFT 10 used in the basic study.
  • a gate electrode 20 is formed on an insulating substrate 15 such as a glass substrate.
  • the gate electrode 20 is composed of a laminated metal film in which a copper layer is laminated on a titanium layer, for example.
  • the gate electrode 20 may be formed of a laminated metal film in which a titanium layer, an aluminum (Al) layer, and a titanium layer are sequentially laminated from the insulating substrate 15 side.
  • a gate insulating film 30 is formed so as to cover the entire insulating substrate 15 including the gate electrode 20.
  • the gate insulating film 30 is composed of a laminated insulating film in which a silicon oxide film 36 is laminated on a silicon nitride film 35.
  • the reason why the silicon oxide film 36 is stacked on the silicon nitride film 35 in this way is to make it difficult to take oxygen from an oxide semiconductor layer that becomes a channel layer 40 described later.
  • the silicon nitride film 35 has a thickness of 300 nm
  • the silicon oxide film 36 has a thickness of 50 nm. Therefore, as described in the basic study, the thickness of the gate insulating film 30 converted to a silicon oxide film is 250 nm.
  • the gate insulating film 30 may be a single layer film made of only a silicon oxide film.
  • the film thickness of the gate insulating film 30 may be 250 nm at which the electric capacity of the stacked insulating film is the same, or 350 nm at which the dielectric breakdown voltage is approximately the same as that of the stacked insulating film.
  • the thickness of the gate insulating film 30 may be optimized as appropriate in consideration of transistor characteristics, reliability, and yield.
  • An island-shaped channel layer 40 is formed at a position on the gate insulating film 30 facing the gate electrode 20.
  • the channel layer 40 is composed of an IGZO layer made of indium (In), gallium (Ga), zinc (Zn), and oxygen (O).
  • a high reduction region 40a is formed on both sides of the channel layer 40, a low reduction region 40b is formed inside the high reduction region 40a, and a region sandwiched between the two low reduction regions 40b remains as a non-reduction region 40c.
  • the film thickness of the IGZO layer is preferably about 30 to 50 nm. This is due to the following reason. When the film thickness of the IGZO layer is thinner than 30 ⁇ m, the TFT characteristics of the TFT 100 become unstable, and a threshold voltage shift occurs due to temperature stress and gate voltage stress. On the other hand, when the film thickness is greater than 50 nm, the controllability by the gate voltage Vg is deteriorated, and the leakage current (particularly, the leakage current when the gate voltage Vg is 0 V) increases.
  • the IGZO layer used in this embodiment is most preferably an amorphous film, but may be a crystalline film such as a microcrystalline film or a polycrystalline film. In the case of a microcrystalline film, the on-resistance of the TFT 100 decreases and the on-current increases.
  • an oxide semiconductor film that can be used as the channel layer 40 of the TFT 100 is not limited to an IGZO film, and may be an In—Zn—O system, an In—Zn—Sn—O system, an In—Zn—Si—O system, or the like. It may be. Specifically, an IZO film, an ITO film, a ZnO film, a SnO film, a WO film, an IO film, or the like may be used.
  • a source electrode 60a and a drain electrode 60b separated from each other at a predetermined distance are formed on the upper surface of the channel layer 40.
  • the source electrode 60 a is formed to extend from the upper left surface of the channel layer 40 to the left gate insulating film 30.
  • the drain electrode 60 b is formed so as to extend from the right upper surface of the channel layer 40 to the right gate insulating film 30.
  • the end portions of the source electrode 60a and the drain electrode 60b are formed so as to be positioned on the two highly reduced regions 40a, respectively.
  • the source electrode 60a and the drain electrode 60b are made of, for example, a laminated metal film in which a copper layer 66 having a thickness of 300 to 1000 nm is laminated on a titanium layer 65 having a thickness of 100 nm. As described above, the source electrode 60a and the drain electrode 60b are formed of the laminated metal film because the resistance value of the titanium layer 65 is high, so that the source electrode 60a and the drain electrode are laminated by laminating the copper layer 66 having a low resistance value. This is to reduce the resistance value of 60b.
  • the titanium layer 65 is provided on the surfaces of the source electrode 60a and the drain electrode 60b in contact with the IGZO layer. That is, the titanium layer 65 has a high ability to reduce the IGZO layer by supplying hydrogen occluded during the formation of the passivation film 70 described later to the IGZO layer during the heat treatment. Further, in order to reduce the contact resistance between the titanium layer 65 and the IGZO layer, it is necessary to reduce the resistance of the IGZO layer below the source electrode 60a and the drain electrode 60b.
  • the average sheet resistance Rs of the IGZO layer in contact with the source electrode 60a and the drain electrode 60b needs to be 10 k ⁇ / ⁇ or less, and this average sheet resistance Rs
  • the carrier concentration corresponding to is about 1 ⁇ 10 19 cm ⁇ 3 or more. Therefore, in order to reduce the IGZO layer so that its carrier concentration is about 1 ⁇ 10 19 cm ⁇ 3 or more, the metal layer in contact with the IGZO layer has a hydrogen concentration of about one digit higher than that, specifically 1 It is necessary to be formed of a material capable of occluding hydrogen of ⁇ 10 20 cm ⁇ 3 or more. As a material capable of storing such a large amount of hydrogen, there is molybdenum (Mo), a titanium alloy, a molybdenum alloy, or the like in addition to titanium.
  • Mo molybdenum
  • the material of the metal layer laminated on the titanium layer of the source electrode 60a and the drain electrode 60b is not only copper but also a metal such as aluminum, tungsten (W), tantalum (Ta), an alloy containing them as a main component, Or the laminated metal which combined them suitably may be sufficient.
  • the source electrode 60a and the drain electrode 60b may be formed of any one of metals such as titanium, molybdenum, copper, aluminum, tungsten, and tantalum, and alloys containing them as a main component.
  • the source electrode 60a and the drain electrode 60b are arranged so as to partially overlap the gate electrode 20 in plan view. For this reason, when a predetermined voltage is applied to the gate electrode 20, carriers are induced in each highly reduced region 40 a of the channel layer 40 by the electric field from the gate electrode 20, and a high concentration carrier layer is formed. By forming the high concentration carrier layer, the source electrode 60a and the drain electrode 60b are ohmically connected to the two high reduction regions 40a, respectively.
  • a passivation film 70 is formed so as to cover the entire insulating substrate 15 including the source electrode 60a and the drain electrode 60b.
  • the passivation film 70 is made of a silicon oxide film having a thickness of 300 nm.
  • contact holes 71a and 71b reaching the surfaces of the source electrode 60a and the drain electrode 60b are opened, respectively.
  • the source electrode 60a and the drain electrode 60b are electrically connected to external wirings 80a and 80b formed on the passivation film 70 via contact holes 71a and 71b, respectively.
  • FIG. 8A is a diagram showing the TFT characteristics when the channel length Lch is 3 ⁇ m
  • FIG. 8B is a cross-sectional view of the TFT having the TFT characteristics shown in FIG.
  • FIG. 9A is a diagram showing the TFT characteristics when the channel length Lch is 6 ⁇ m
  • FIG. 9B is a cross-sectional view of the TFT having the TFT characteristics shown in FIG. 9A
  • FIG. 10A is a diagram showing TFT characteristics when the channel length Lch is 16 ⁇ m
  • FIG. 10B is a cross-sectional view of the TFT having the TFT characteristics shown in FIG.
  • the length Lhigh of the high reduction region 40a of the TFT 100 is about 2 ⁇ m and the length Llow of the low reduction region 40b is 1 to 2 ⁇ m from the results of the basic study.
  • the drain current Id is measured by first applying a drain voltage Vd of 0.1 V and then applying a drain voltage Vd of 10 V.
  • the TFT characteristics when the channel length Lch is 3 ⁇ m will be described with reference to FIG.
  • the TFT 100 exhibits a depletion type characteristic in which a current flows in the channel region even when the gate voltage Vg is 0V.
  • the length Lhigh of the high reduction region 40a is 2 ⁇ m
  • the length Llow of the low reduction region 40b is 1 to 2 ⁇ m.
  • FIG. 8B only the high reduction region 40a and the low reduction region 40b are formed in the oxide semiconductor layer having the channel length Lch of 3 ⁇ m, and the non-reduction region is not formed. I understand that.
  • formation of a non-reduction region is indispensable in order to prevent the TFT 100 from exhibiting depletion type characteristics.
  • the electrical channel length Leff is expressed by the following equation (4).
  • Leff Llow + Lnon (4)
  • a high reduction region 40a, a low reduction region 40b, and a non-reduction region 40c are formed in the oxide semiconductor layer of the TFT 100 having a channel length Lch of 6 ⁇ m, and the length of the non-reduction region 40c is increased.
  • Lnon is an appropriate length of 2 to 3 ⁇ m.
  • the TFT has a good characteristic that the sub-threshold characteristic rises sharply and the threshold voltage is low.
  • the high-reduction region 40a, the low-reduction region 40b, and the non-reduction region 40c are also formed in the oxide semiconductor layer of the TFT 100 having a channel length Lch of 16 ⁇ m as shown in FIG.
  • the length Llow of the reduction region 40c is very long as 12 to 13 ⁇ m.
  • the value of the gate voltage Vg at which the drain current Id rises greatly deviates due to the difference in the drain voltage Vd. This is because when 0.1 V is applied as the drain voltage Vd and the gate voltage Vg is swept from ⁇ 15 V to +35 V, electrons are trapped at the interface between the channel layer 40 and the gate insulating film 30, and therefore the threshold voltage is increased. This is thought to be due to shifting to the side. Thus, when the length Lnon of the non-reduction region 40c is increased, there arises a problem that a threshold voltage shift occurs due to gate voltage stress.
  • the optimum channel length Lch range of the TFT 100 is a range including 6 ⁇ m, but the upper and lower limits of the optimum range are unknown. Therefore, by using a plurality of TFTs 100 having different channel lengths Lch, the optimum channel length Lch range is determined by measuring the channel length dependence of the drain current Id and the channel length dependence of the threshold voltage shift amount ⁇ Vth. Explain how to find it.
  • FIG. 11 is a diagram showing the relationship between the channel length Lch and the drain current Id
  • FIG. 12 is a diagram showing the relationship between the channel length Lch and the threshold voltage shift amount ⁇ Vth.
  • 11 and 12 illustrate that a molybdenum layer is formed on the surfaces of the source electrode 60a and the drain electrode 60b that are in contact with the oxide semiconductor layer that is the channel layer 40, and heat treatment is performed at 350 ° C. in order to reduce the oxide semiconductor layer. It is a figure which shows the result measured using TFT100 which performed and sets the threshold voltage to 5V.
  • the channel length Lch When the channel length Lch is shortened, the channel region is only the high reduction region 40a and the low reduction region 40b, and the non-reduction region 40c is not formed. For this reason, the threshold voltage decreases, and the drain current Id (leakage current) increases when the gate voltage Vg is 0V. If a circuit is configured using the TFT 100 having an increased leakage current, there are problems that the current consumption of the circuit increases and malfunctions are likely to occur. Therefore, in the TFT 100 having a channel width of 20 ⁇ m, it can be seen from FIG. 11 that the channel length Lch must be at least 4 ⁇ m or more, more preferably 5 ⁇ m or more, in order to make the leakage current 100 pA or less.
  • FIG. 12 is a diagram in which the gate voltage-drain current characteristics are measured twice, and the difference between the first and second threshold voltages (shift amount ⁇ Vth) is plotted against the channel length.
  • FIG. 12 shows that the larger the shift amount ⁇ Vth, the more easily the characteristics change and the lower the reliability. Therefore, in order to set the shift amount ⁇ Vth when the threshold voltage is 5 V to ⁇ 1 V or less, the channel length Lch needs to be at least in the range of 4 to 8 ⁇ m, more preferably in the range of 5 to 7 ⁇ m from FIG. Recognize.
  • the length Lhigh of the high reduction region 40a of the TFT 100 is 2 ⁇ m.
  • the electrical channel length Leff at this time that is, the sum of the length Llow of the low reduction region 40b and the length Lnon of the non-reduction region 40c is obtained by subtracting the length Lhigh of the high reduction region 40a from the channel length Lch. Value. Therefore, a preferable range of the electrical channel length Leff is 2 to 6 ⁇ m, and an even more preferable range is 3 to 5 ⁇ m.
  • FIGS. 14 (a) to 14 (c) are process cross-sectional views showing respective manufacturing steps of the TFT 100 shown in FIGS. 7 (a) and 7 (b). .
  • a titanium film (not shown) and a copper film (not shown) are successively formed on the insulating substrate 15 by using, for example, a sputtering method.
  • a resist pattern (not shown) is formed on the surface of the copper film using a photolithography method.
  • the copper film and the titanium film are etched in this order by a wet etching method to form the gate electrode 20.
  • the resist pattern is peeled off. Thereby, the gate electrode 20 in which the copper layer is laminated on the titanium layer is formed.
  • a silicon nitride film 35 having a thickness of 300 nm and a silicon oxide film having a thickness of 50 nm are formed by plasma CVD so as to cover the entire insulating substrate 15 including the gate electrode 20. 36 are continuously formed to form the gate insulating film 30.
  • an IGZO film (not shown) made of indium, gallium, zinc and oxygen is formed on the surface of the gate insulating film 30 by sputtering.
  • the IGZO film uses a target in which indium oxide (In 2 O 3 ), gallium oxide (Ga 2 O 3 ), and zinc oxide (ZnO) are mixed in equimolar amounts and sintered, and DC (Direct Current) sputtering is used. Form a film.
  • the thickness of the IGZO film is 30 to 50 nm.
  • a resist pattern 48 is formed on the surface of the IGZO film.
  • the IGZO film is etched by a dry etching method, and the resist pattern 48 is peeled off. Thereby, an IGZO layer to be the island-shaped channel layer 40 is formed at a position on the gate insulating film 30 facing the gate electrode 20.
  • the resist pattern 48 is peeled off, and heat treatment is performed for 1 hour at a temperature of 350 ° C. in an air atmosphere.
  • heat treatment is performed for 1 hour at a temperature of 350 ° C. in an air atmosphere.
  • the film quality of the gate insulating film 30 is improved, and the threshold voltage shift amount ⁇ Vth due to temperature stress and gate voltage stress can be suppressed.
  • defects at the interface between the gate insulating film 30 and the channel layer 40 are reduced, the rising characteristics of the TFT 100 can be improved.
  • the heat treatment is performed before forming the source electrode 60a and the drain electrode 60b, there is no need to consider the reduction of the IGZO layer by the titanium layer 65. Heat treatment becomes possible.
  • a source metal film 61 is formed using a sputtering method.
  • the source metal film 61 is composed of a laminated metal film in which a copper film 63 having a thickness of 300 to 1000 nm is laminated on a titanium film 62 having a thickness of 30 to 100 nm.
  • the film thickness of the titanium film 62 and the power during sputtering greatly influence the lengths Lhigh and Llow of the high reduction region 40a and the low reduction region 40b together with the heat treatment described later. Therefore, in this embodiment, the thickness of the titanium film 62 is set to 30 to 70 nm, and the power during sputtering is set to 7 kW.
  • a resist pattern 68 having an opening above the gate electrode 20 is formed on the source metal film 61 by photolithography.
  • the reason why the power during sputtering is 7 kW is as follows.
  • the power during sputtering depends on the size of the sputtering apparatus, that is, the size of the insulating substrate 15 such as a glass substrate. In this embodiment, since the size of the insulating substrate 15 used is 320 ⁇ 400 mm, the optimum power is 2 to 7 kW.
  • the copper film 63 and the titanium film 62 of the source metal film 61 are sequentially etched by the wet etching method, and the titanium layer 65 and the copper layer 66 are laminated.
  • a source electrode 60a and a drain electrode 60b are formed.
  • the source electrode 60 a extends from the left upper surface of the channel layer 40 to the left gate insulating film 30.
  • the drain electrode 60 b extends from the right upper surface of the channel layer 40 to the right gate insulating film 30. Note that no etching stopper layer is formed on the channel layer 40.
  • the source metal film 61 is etched by the wet etching method, the channel layer 40 is hardly reduced when the source electrode 60a and the drain electrode 60b are formed.
  • Plasma that uses silane gas and dinitrogen monoxide (N 2 O) gas, TEOS gas, or the like as a source gas is formed by plasma CVD so as to cover the entire insulating substrate 15 including the source electrode 60a and the drain electrode 60b.
  • a silicon oxide film that is generated and becomes the passivation film 70 is formed. Since the passivation film 70 is in contact with the channel layer 40, the passivation film 70 is preferably a silicon oxide film that hardly reduces the IGZO layer that becomes the channel layer 40.
  • hydrogen contained in the plasma is occluded in the titanium layer 65 constituting the source electrode 60a and the drain electrode 60b.
  • Contact holes 71a and 71b reaching the surfaces of the source electrode 60a and the drain electrode 60b are opened in the passivation film 70 by using a dry etching method.
  • heat treatment is performed in an air atmosphere at a temperature of 300 ° C. and a time of 2 hours.
  • hydrogen occluded in the titanium layer 65 of the source electrode 60a and the drain electrode 60b is supplied to the IGZO layer and diffuses in the length direction in the IGZO layer.
  • the high reduction region 40a is formed in the channel layer 40 near the source electrode 60a and the drain electrode 60b, and the low reduction region 40b is formed inside each of them.
  • a non-reduction region 40c remains in the center of the channel layer 40 sandwiched between the two low reduction regions 40b.
  • the heat treatment determines the length Lhigh of the high reduction region 40a, the length Llow of the low reduction region 40b, and the length Lnon of the non-reduction region 40c.
  • this heat treatment can recover damage caused to the source electrode 60a and the drain electrode 60b when the contact holes 71a and 71b are etched.
  • the heat treatment temperature is preferably 300 to 350 ° C.
  • the hydrogen for reducing the IGZO film may be hydrogen plasma generated from hydrogen (H 2 ) gas. In this case, the source electrode 60a and the drain electrode 60b can occlude hydrogen efficiently. Further, the heat treatment may be performed at any time after the passivation film 70 is formed.
  • a metal film (not shown) is formed on the passivation film 70 including the contact holes 71a and 71b, and the metal film is patterned using a resist pattern (not shown) as a mask. Thereby, external wirings 80a and 80b electrically connected to the source electrode 60a and the drain electrode 60b through the contact holes 71a and 71b are formed.
  • the heat treatment is performed before the source metal film 61 is formed and after the contact holes 71a and 71b are formed.
  • the heat treatment before forming the source metal film 61 may be omitted, and the heat treatment may be performed collectively after the contact holes 71a and 71b are formed.
  • the heat treatment is performed after the contact holes 71a and 71b are formed, the reduction of the IGZO layer by the titanium layer 65 proceeds, so that the heat treatment cannot be performed for a long time at a high temperature. For this reason, TFT characteristics cannot be improved sufficiently.
  • the manufacturing process of the TFT 100 can be simplified.
  • the electrical channel length Leff of the TFT 100 is not equal to the length Llow of the low reduction region 40b. This is the sum of the length Lnon of the reduction region 40c.
  • the trap level is small (the shift amount ⁇ Vth of the threshold voltage when measuring TFT characteristics is small), and the gate voltage It is possible to obtain a TFT 100 with good characteristics such as a small leakage current when Vg is 0V.
  • the titanium layer 65 of the source electrode 60a and the drain electrode 60b can occlude 1 ⁇ 10 20 cm ⁇ 3 or more of hydrogen. Therefore, hydrogen occluded in the titanium layer 65 is supplied to the oxide semiconductor layer and diffuses into the oxide semiconductor layer. As a result, the oxide semiconductor layer is reduced, the electrical channel length Leff of the TFT 100 becomes an optimum length, and the TFT characteristics are improved.
  • a passivation film 70 covering the source electrode 60a and the drain electrode 60b that occludes hydrogen is formed, and contact holes 71a and 71b are formed in the passivation film 70, followed by heat treatment. Accordingly, hydrogen is supplied from the source electrode 60a and the drain electrode 60b to the oxide semiconductor layer, and the supplied hydrogen diffuses in the length direction of the oxide semiconductor layer. In this way, the electrical channel length Leff can be easily controlled.
  • the titanium layer 65 of the source electrode 60a and the drain electrode 60b is in contact with the oxide semiconductor layer, the oxide semiconductor layer can be efficiently reduced. As a result, the TFT 100 having better characteristics can be manufactured.
  • FIG. 15A is a plan view showing a configuration of the TFT 200 having an etch stopper structure according to the second embodiment of the present invention
  • FIG. 15B is a BB line of the TFT 200 shown in FIG. FIG.
  • a gate electrode 20 is formed on an insulating substrate 15 such as a glass substrate.
  • a gate insulating film 30 is formed so as to cover the entire insulating substrate 15 including the gate electrode 20. Note that the configuration of the gate electrode 20 and the gate insulating film 30 is the same as that of the TFT 100 according to the first embodiment, and therefore, the same reference numerals are given and description thereof is omitted.
  • An island-shaped channel layer 40 is formed at a position on the gate insulating film 30 facing the gate electrode 20.
  • the channel layer 40 is made of an IGZO layer.
  • the channel layer 40 has a high reduction region 40a formed on both sides thereof, a low reduction region 40b formed inside the high reduction region 40a, and a center of the channel layer 40 sandwiched between the two low reduction regions 40b. It consists of the remaining non-reducing region 40c.
  • the film thickness, crystallinity, composition ratio, and the like of the IGZO layer are the same as those of the TFT 100 according to the first embodiment, and a description thereof will be omitted.
  • an etching stopper layer 150 is formed on the channel layer 40 and the gate insulating film 30.
  • the etching stopper layer 150 has a function of protecting the surface of the channel layer 40 from being etched when a source electrode 160a and a drain electrode 160b described later are formed by etching, and reducing the parasitic capacitance of the wiring. For this reason, the thickness of the etching stopper layer 150 is preferably thick, but if it is too thick, there is a problem that the film formation time becomes long and the throughput decreases. Considering these, the preferable thickness of the etching stopper layer 150 is set to 100 to 500 nm.
  • the etching stopper layer 150 is in contact with the IGZO layer, the etching stopper layer 150 is formed of a silicon oxide film in order to make it difficult to take oxygen from the IGZO layer. Although the illustration of the etching stopper layer 150 is omitted in FIG. 15A, the etching stopper layer 150 covers the entire surface except for the contact holes 151a and 151b.
  • contact holes 151a and 151b reaching the low reduction region 40b of the channel layer 40 are opened, respectively.
  • a source electrode 160a and a drain electrode 160b separated from each other at a predetermined distance on the upper surface of the etching stopper layer 150 are formed.
  • the source electrode 160a is formed so as to extend from the upper left surface of the etching stopper layer 150 to the left gate insulating film 30, and is electrically connected to the highly reduced region 40a of the channel layer 40 through the contact hole 151a. It is connected to the.
  • the drain electrode 160b is formed so as to extend from the right upper surface of the etching stopper layer 150 to the right gate insulating film 30, and is electrically connected to the highly reduced region 40a of the channel layer 40 via the contact hole 151b. It is connected to the. Note that the film thickness and material of the source electrode 160a and the drain electrode 160b are the same as those of the TFT 100, and thus description thereof is omitted.
  • a passivation film 70 is formed so as to cover the entire insulating substrate 15 including the source electrode 160a and the drain electrode 160b.
  • the passivation film 70 is made of a silicon oxide film having a thickness of 300 nm.
  • contact holes 71a and 71b reaching the surfaces of the source electrode 160a and the drain electrode 160b are opened.
  • the source electrode 160a and the drain electrode 160b are electrically connected to external wirings 80a and 80b formed on the passivation film 70 through contact holes 71a and 71b, respectively.
  • the source electrode 160a and the drain electrode 160b of the TFT 200 are exposed to plasma containing hydrogen generated from a silane gas or a TEOS gas which is a raw material gas when the passivation film 70 is formed. At this time, the source electrode 160a and the drain electrode 160b occlude hydrogen in the plasma.
  • heat treatment is performed in an air atmosphere at a temperature of 300 ° C. and a time of 2 hours. By this heat treatment, hydrogen is supplied from the titanium layer 165 of the source electrode 160a and the drain electrode 160b to the IGZO layer and diffuses in the length direction in the IGZO layer.
  • the high reduction region 40a is formed in the channel layer 40 near the source electrode 160a and the drain electrode 160b, and the low reduction region 40b is formed inside each of them.
  • a non-reduction region 40c remains in the center of the channel layer 40 sandwiched between the two low reduction regions 40b.
  • This heat treatment determines the length Lhigh of the high reduction region 40a, the length Llow of the low reduction region 40b, and the length Lnon of the non-reduction region 40c.
  • this heat treatment can recover damage caused to the source electrode 160a and the drain electrode 160b when the contact holes 71a and 71b are etched.
  • the heat treatment temperature is preferably 300 to 350 ° C.
  • the hydrogen for reducing the IGZO film may be hydrogen plasma generated from hydrogen gas. In this case, the source electrode 160a and the drain electrode 160b can occlude hydrogen efficiently. Further, the heat treatment may be performed at any time after the passivation film 70 is formed.
  • the temperature is 350 ° C. May be heat treated for 1 hour.
  • a TFT 200 having good characteristics can be obtained as in the case of the TFT 100 according to the first embodiment.
  • FIG. 16A is a plan view showing a configuration of a TFT 300 having a bottom contact structure according to the third embodiment of the present invention
  • FIG. 16B is a CC line of the TFT 300 shown in FIG. FIG.
  • a gate electrode 20 is formed on the insulating substrate 15.
  • a gate insulating film 30 is formed so as to cover the entire insulating substrate 15 including the gate electrode 20. Note that the configuration of the gate electrode 20 and the gate insulating film 30 is the same as that of the TFT 100 according to the first embodiment, and therefore, the same reference numerals are given and description thereof is omitted.
  • a source electrode 260a and a drain electrode 260b separated from each other at a predetermined distance are formed on the gate insulating film 30 above the gate electrode 20, a source electrode 260a and a drain electrode 260b separated from each other at a predetermined distance are formed.
  • the source electrode 260 a and the drain electrode 260 b are configured by a stacked metal film in which a titanium layer 265, a copper layer 266, and a titanium layer 267 are stacked in this order on the surface of the gate insulating film 30.
  • a channel layer 240 made of an IGZO layer is formed on the gate insulating film 30 sandwiched between the source electrode 260a and the drain electrode 260b.
  • One end of the channel layer 240 extends to the upper surface of the source electrode 260a, and the other end extends to the upper surface of the drain electrode 260b.
  • One end of the channel layer 240 in contact with the source electrode 260a and the other end of the channel layer 240 in contact with the drain electrode 260b are both in contact with the titanium layer 265 and the titanium layer 267. For this reason, high reduction regions 240a are formed on both sides of the channel layer 240 so as to cover the source electrode 260a and the drain electrode 260b, respectively.
  • a low reduction region 240b is formed inside each of the high reduction regions 240a, and a non-reduction region 240c remains in the center of the channel layer 240 sandwiched between the two low reduction regions 240b.
  • the IGZO layer is in contact with the titanium layer 265 and the titanium layer 267, the reduction of the IGZO layer easily proceeds. However, if at least one of the titanium layer 265 and the titanium layer 267 is formed, the reduction of the IGZO layer proceeds and the high reduction region 240a, the low reduction region 240b, and the non-reduction region 240c can be formed.
  • a passivation film 70 is formed so as to cover the entire insulating substrate 15 including the source electrode 260a and the drain electrode 260b.
  • the passivation film 70 is made of a silicon oxide film having a thickness of 300 nm.
  • contact holes 71a and 71b reaching the surfaces of the source electrode 260a and the drain electrode 260b are opened, respectively.
  • the source electrode 260a and the drain electrode 260b are electrically connected to external wirings 80a and 80b formed on the passivation film 70 via contact holes 71a and 71b, respectively.
  • the source electrode 260a and the drain electrode 260b of the TFT 300 are exposed to plasma containing hydrogen generated from a silane gas or a TEOS gas that is a raw material gas when the passivation film 70 is formed. At this time, the source electrode 260a and the drain electrode 260b occlude hydrogen in the plasma.
  • heat treatment is performed in an air atmosphere at a temperature of 300 ° C. and a time of 2 hours. By this heat treatment, hydrogen is supplied from the titanium layers 265 and 267 of the source electrode 260a and the drain electrode 260b to the IGZO layer, and diffuses in the length direction in the IGZO layer.
  • a high reduction region 240a is formed in the channel layer 240 close to the source electrode 260a and the drain electrode 260b, and a low reduction region 240b is formed inside each of them.
  • a non-reduction region 240c remains in the center of the channel layer 240 sandwiched between the two low reduction regions 240b.
  • the hydrogen for reducing the IGZO film may be hydrogen plasma generated from hydrogen gas.
  • the source electrode 260a and the drain electrode 260b can occlude hydrogen efficiently.
  • the heat treatment may be performed at any time after the passivation film 70 is formed.
  • the temperature is 350 ° C. May be heat treated for 1 hour.
  • a good TFT 300 can be obtained as in the case of the TFT 100 according to the first embodiment.
  • FIG. 17A is a plan view showing a configuration of a top-gate TFT 400 according to the fourth embodiment of the present invention
  • FIG. 17B is a cross-sectional line DD shown in FIG. FIG. The configuration of the TFT 400 will be described with reference to FIGS. 17 (a) and 17 (b).
  • An island-shaped channel layer 340 is disposed on an insulating substrate 15 such as a glass substrate.
  • the channel layer 340 includes an IGZO layer composed of indium (In), gallium (Ga), zinc (Zn), and oxygen (O).
  • a high reduction region 340a is formed on both sides of the IGZO layer, a low reduction region 340b is formed inside the high reduction region 340a, and a region sandwiched between the two low reduction regions 340b remains as a non-reduction region 340c. Since the film thickness of the IGZO layer is the same as that of the TFT 100, the description thereof is omitted. As shown in FIG.
  • the IGZO layer may be formed directly on the insulating substrate 15, but may be formed on a silicon nitride film or a silicon oxide film formed on the insulating substrate 15.
  • the insulating film may be formed over a stacked insulating film in which a silicon oxide film is stacked over a silicon nitride film.
  • a gate insulating film 330 is formed so as to cover the entire insulating substrate 15 including the channel layer 340.
  • the gate insulating film 330 is composed of a stacked insulating film in which a silicon oxide film is stacked on a silicon nitride film. Since the configuration of the gate insulating film 330 is the same as that of the TFT 100, the description thereof is omitted. Note that the thickness of the silicon nitride film included in the gate insulating film 330 is 300 nm, and the thickness of the silicon oxide film is 50 nm.
  • the gate electrode 320 is disposed at a position on the gate insulating film 330 facing at least the low reduction region 340b and the non-reduction region 340c of the channel layer 340. Since the configuration of the gate electrode 320 is the same as that of the TFT 100, the description thereof is omitted.
  • An interlayer insulating film 350 made of a silicon oxide film is formed so as to cover the entire insulating substrate 15 including the gate electrode 320. Note that the end portion of the high reduction region 340a preferably enters the gate electrode 320 in a plan view, but may be positioned outside the gate electrode 320. In this case, when a voltage is applied to the gate electrode 320, carriers are induced on the surface of the channel layer 340 in contact with the gate electrode 320, and a high concentration layer is formed.
  • contact holes 71a and 71b reaching the high reduction regions 340a on both sides of the channel layer 340 are formed.
  • a passivation film 70 made of a silicon oxide film is formed so as to cover the entire insulating substrate 15 including the source electrode 360a and the drain electrode 360b.
  • the source electrode 360a and the drain electrode 360b of the TFT are exposed to plasma containing hydrogen generated from a silane gas or a TEOS gas, which is a raw material gas, when the passivation film 70 is formed. At this time, the source electrode 360a and the drain electrode 360b occlude hydrogen in the plasma.
  • heat treatment is performed in an air atmosphere at a temperature of 300 ° C. and a time of 2 hours. By this heat treatment, hydrogen is supplied from the titanium layers of the source electrode 360a and the drain electrode 360b to the IGZO layer and diffuses in the length direction in the IGZO layer.
  • a high reduction region 340a is formed in the channel layer 340 near the source electrode 360a and the drain electrode 360b, and a low reduction region 340b is formed inside each of them.
  • the non-reduction region 340c remains in the center of the channel layer 340 sandwiched between the two low reduction regions 340b.
  • this heat treatment can recover damage caused to the source electrode 360a and the drain electrode 360b when the contact holes 71a and 71b are etched.
  • the heat treatment temperature is preferably 300 to 350 ° C.
  • the hydrogen for reducing the IGZO film may be hydrogen plasma generated from hydrogen gas.
  • the source electrode 360a and the drain electrode 360b can occlude hydrogen efficiently.
  • the heat treatment may be performed at any time after the passivation film 70 is formed.
  • the temperature is 350 ° C. May be heat treated for 1 hour.
  • a TFT 400 having good characteristics can be obtained as in the case of the TFT 100 according to the first embodiment.
  • FIG. 18 is a block diagram showing a configuration of the liquid crystal display device 1 including any of the TFTs 100 to 400 according to the first to fourth embodiments.
  • a liquid crystal display device 1 shown in FIG. 18 includes a liquid crystal panel 2, a display control circuit 3, a gate driver 4, and a source driver 5.
  • the liquid crystal panel 2 includes n (n is an integer of 1 or more) gate wirings G1 to Gn extending in the horizontal direction and m (m is an integer of 1 or more) extending in a direction intersecting the gate wirings G1 to Gn.
  • Source wirings S1 to Sm are formed.
  • Pixel forming portions Pij are arranged near intersections of the i-th gate line Gi (i is an integer of 1 to n) and the j-th source line Sj (j is an integer of 1 to m). .
  • the display control circuit 3 is supplied with a control signal SC such as a horizontal synchronizing signal and a vertical synchronizing signal and an image signal DT from the outside of the liquid crystal display device 1. Based on these signals, the display control circuit 3 outputs a control signal SC1 to the gate driver 4, and outputs a control signal SC2 and an image signal DT to the source driver 5.
  • a control signal SC such as a horizontal synchronizing signal and a vertical synchronizing signal and an image signal DT
  • the gate driver 4 is connected to the gate lines G1 to Gn, and the source driver 5 is connected to the source lines S1 to Sm.
  • the gate driver 4 sequentially applies a high level signal indicating the selected state to the gate lines G1 to Gn.
  • the gate wirings G1 to Gn are sequentially selected one by one. For example, when the i-th gate line Gi is selected, the pixel formation portions Pi1 to Pim for one row are selected at a time.
  • the source driver 5 applies a signal voltage corresponding to the image signal DT to each of the source lines S1 to Sm. As a result, the signal voltage corresponding to the image signal DT is written into the pixel formation portions Pi1 to Pim for one selected row. In this way, the liquid crystal display device 1 displays an image on the liquid crystal panel 2.
  • the liquid crystal panel 2 may be referred to as a “display unit”, and the gate driver 4 and the source driver 5 may be collectively referred to as a drive circuit.
  • FIG. 19 is a plan view showing a pattern arrangement in the pixel formation portion Pij provided in the liquid crystal panel 2.
  • the liquid crystal panel 2 is surrounded by an i-th gate line Gi extending in the horizontal direction, a j-th source line Sj extending in a direction intersecting the gate line Gi, the gate line Gi, and the source line Sj.
  • a pixel forming portion Pij disposed in the region.
  • the pixel formation portion Pij includes a TFT 100 shown in FIGS. 7A and 7B as a TFT functioning as a switching element.
  • the gate electrode 20 of the TFT 100 is electrically connected to the gate wiring Gi.
  • An island-shaped channel layer 40 is formed above the gate electrode 20.
  • One end of the channel layer 40 is electrically connected to the source electrode connected to the source wiring Sj, and the other end of the channel layer 40 is electrically connected to the drain electrode. Further, the drain electrode is connected to the pixel electrode 7 through the contact hole 6.
  • the pixel electrode 7 and a counter electrode constitute a pixel capacitor that holds a signal voltage corresponding to the image signal DT for a predetermined time.
  • a TFT 100 having good TFT characteristics is used so that a leakage current does not flow when turned off, or an ON current is reduced by increasing a threshold voltage. Or not.
  • the signal voltage of the image signal can be held in each pixel forming portion Pij for a predetermined time or can be reliably written, so that the display quality of the image displayed on the liquid crystal panel 2 can be improved.
  • the TFT 100 is used has been described in FIGS. 18 and 19, the TFT 200 or 300 may be used instead of the TFT 100.
  • the present invention can also be applied to an organic EL (Electro Luminescence) display device.
  • the present invention is suitable for a display device such as an active matrix liquid crystal display device, and particularly suitable for a switching element formed in the pixel portion or a transistor constituting a driving circuit for driving the pixel portion. ing.

Abstract

【課題】酸化物半導体膜をその長さ方向に還元することによって良好な特性を有する薄膜トランジスタおよびその製造方法を提供する。 【解決手段】ゲート絶縁膜３０内の電界強度を１ＭＶ／ｃｍになるようなゲート電圧をゲート電極２０に印加したときに、ＴＦＴの電気的チャネル長Ｌｅｆｆは低還元領域４０ｂの長さと非還元領域４０ｃの長さとの和になる。これにより、電気的チャネル長Ｌｅｆｆの制御が容易になり、電気的チャネル長Ｌｅｆｆを適切な長さにすることができるので、良好な特性を有するＴＦＴを得ることができる。

Description

薄膜トランジスタ、その製造方法、および表示装置
　本発明は、薄膜トランジスタ、その製造方法、および表示装置に関し、特に、酸化物半導体膜からなるチャネル層を有する薄膜トランジスタ、その製造方法、および表示装置に関する。
　近年、酸化インジウム・ガリウム・亜鉛（以下、「ＩＧＺＯ」という）等の酸化物半導体膜の優れた性質に着目し、酸化物半導体膜からなるチャネル層を有する薄膜トランジスタ（Thin Film Transistor：以下、「ＴＦＴ」という）の開発が進められている。
　酸化物半導体膜および絶縁膜の膜厚や熱処理によるそれらの膜質の変動によって、酸化物半導体膜の酸化還元状態が変わり、ＴＦＴの特性が大きく変動する。例えば、酸化物半導体膜からなるチャネル層を有するＴＦＴでは、酸化物半導体膜が過剰に酸化されれば、ＴＦＴの閾値電圧が高くなり、オン電流が低下する。一方、酸化物半導体膜が過剰に還元されれば、ＴＦＴの閾値電圧が低くなり、ゲート電圧を０Ｖにしても電流をカットオフできないという問題が生じる。
　そこで、良好なＴＦＴ特性を得るために、酸化物半導体膜を適度な還元状態にする必要がある。例えば、日本の特開２０１０－２３２６４７号公報には、ＩＧＺＯ膜と接するソース／ドレイン電極をチタン（Ｔｉ）膜で形成し、チタン膜をＩＧＺＯ膜と反応させてＩＧＺＯ膜を膜厚方向に還元することにより、良好な特性を有するＴＦＴを製造することが記載されている。
日本の特開２０１０－２３２６４７号公報
　しかし、日本の特開２０１０－２３２６４７号公報に記載されたＴＦＴのチャネル層の膜厚は、４０～５０ｎｍ程度と非常に薄い。このような薄い酸化物半導体膜の還元反応をｎｍ単位で制御することは非常に難しい。このため、良好な特性を有するＴＦＴを製造することは困難である。
　そこで、本発明は、酸化物半導体膜をその長さ方向に還元することによって良好な特性を有する薄膜トランジスタおよびその製造方法を提供することを目的とする。
　第１の局面は、絶縁基板上に形成された薄膜トランジスタであって、
　酸化物半導体層からなるチャネル層と、
　前記チャネル層に接して形成されたゲート絶縁膜と、
　前記ゲート絶縁膜を挟んで前記チャネル層と対向するように形成されたゲート電極と、
　前記チャネル層の長さ方向の両側で前記チャネル層とそれぞれ電気的に接続されたソース電極およびドレイン電極とを備え、
　前記チャネル層のキャリア濃度は、ソース電極およびドレイン電極が接続された位置から前記チャネル層の内側に向かって低くなることを特徴とする。
　第２の局面は、第１の局面において、
　前記チャネル層は、前記ゲート絶縁膜内の電界強度が１ＭＶ／ｃｍになるゲート電圧を前記ゲート電極に印加したときに、所定のキャリア濃度を有する２つの第１の領域と、前記２つの第１の領域の内側にそれぞれ隣接し、前記第１の領域よりもキャリア濃度が低い２つの第２の領域と、前記２つの第２の領域によって挟まれ、前記第２の領域よりもキャリア濃度が低い第３の領域を有し、
　前記ソース電極および前記ドレイン電極は前記２つの第１の領域にそれぞれ接続されていることを特徴とする。
　第３の局面は、第２の局面において、
　電気的チャネル長は、前記第２の領域の長さと前記第３の領域の長さの和であることを特徴とする。
　第４の局面は、第３の局面において、
　前記電気的チャネル長は２～６μｍであることを特徴とする。
　第５の局面は、第３の局面において、
　前記電気的チャネル長は３～５μｍであることを特徴とする。
　第６の局面は、第３の局面において、
　前記ソース電極および前記ドレイン電極は単一の金属層または複数の金属層を積層した積層金属膜からなり、
　少なくとも前記チャネル層と電気的に接続された前記金属層は、水素を１×１０20ｃｍ-3以上吸蔵することができる材料からなることを特徴とする。
　第７の局面は、第６の局面において、
　前記材料は、チタン、チタン合金、モリブデン、またはモリブデン合金のいずれかであることを特徴とする。
　第８の局面は、第６の局面において、
　前記ゲート電極は前記絶縁基板上に形成され、
　前記ゲート絶縁膜は前記ゲート電極を覆うように形成され、
　前記チャネル層は、前記ゲート電極と対向するように前記ゲート絶縁膜上に形成され、
　前記ソース電極および前記ドレイン電極は、前記チャネル層に形成された前記２つの第１の領域とそれぞれ電気的に接続されていることを特徴とする。
　第９の局面は、第８の局面において、
　前記ソース電極および前記ドレイン電極を覆うパッシベーション膜をさらに含み、
　前記ソース電極および前記ドレイン電極は、前記チャネル層の長さ方向の両側において前記２つの第１の領域とそれぞれ接するように形成され、
　前記パッシベーション膜は、前記ソース電極と前記ドレイン電極とによって挟まれた前記チャネル層の表面をさらに覆うことを特徴とする。
　第１０の局面は、第８の局面において、
　前記ソース電極と前記ドレイン電極とによって挟まれた前記チャネル層の表面を覆うように形成されたエッチングストッパ層をさらに含み、
　前記ソース電極および前記ドレイン電極は、前記エッチングストッパ層に形成されたコンタクトホールを介して前記チャネル層の前記２つの第１の領域とそれぞれ電気的に接続されていることを特徴とする。
　第１１の局面は、第８の局面において、
　前記チャネル層の一端は前記ソース電極の一端を覆うように形成され、前記チャネル層の他端は前記ドレイン電極の一端を覆うように形成されていることを特徴とする。
　第１２の局面は、第６の局面において、
　前記チャネル層は前記絶縁基板上に形成され、
　前記ゲート絶縁膜は前記チャネル層を覆うように形成され、
　前記ゲート電極は、前記ゲート電極と対向するように前記ゲート絶縁膜上に形成され、
　前記ソース電極および前記ドレイン電極は、前記チャネル層に形成された前記２つの第１の領域とそれぞれ電気的に接続されていることを特徴とする。
　第１３の局面は、第６の局面において、
　前記チャネル層は酸化インジウム・ガリウム・亜鉛層からなることを特徴とする。
　第１４の局面は、第６の局面において、
　前記チャネル層は微結晶酸化物半導体からなることを特徴とする。
　第１５の局面は、絶縁基板上に形成された薄膜トランジスタの製造方法であって、
　酸化物半導体層からなるチャネル層を形成する工程と、
　前記チャネル層に接して形成されたゲート絶縁膜を形成する工程と、
　前記ゲート絶縁膜を挟んで前記チャネル層と対向するようにゲート電極を形成する工程と、
　前記チャネル層の長さ方向の両側に、水素を吸蔵したソース電極およびドレイン電極をそれぞれ接続する工程と、
　前記ソース電極および前記ドレイン電極を前記チャネル層とを接続した後に熱処理する工程とを備え、
　前記熱処理する工程は、前記ソース電極および前記ドレイン電極に吸蔵された水素を前記チャネル層に供給して、その長さ方向に拡散させることを特徴とする。
　第１６の局面は、第１５の局面において、
　前記ソース電極および前記ドレイン電極は、遅くとも前記熱処理する工程までに水素を１×１０20ｃｍ-3以上吸蔵していることを特徴とする。
　第１７の局面は、画像を表示するアクティブマトリクス型の表示装置であって、
　複数のゲート配線と、前記複数のゲート配線と交差する複数のソース配線と、前記複数のゲート配線と前記複数のソース配線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素形成部とを備える表示部と、
　前記複数の画素形成部を駆動する駆動回路とを備え、
　前記ソース配線から前記画素形成部に与えられる画像信号を書き込むためのスイッチング素子は、第２の局面に係る薄膜トランジスタであることを特徴とする。
　上記第１の局面によれば、チャネル層となる酸化物半導体層のキャリア濃度を制御することによって良好なトランジスタ特性を得ようとする場合に、チャネル層の両側から内側に向かってキャリア濃度を変化させることは、膜厚方向に変化させるよりも制御しやすい。そこで、チャネル層の両側から内側に向かってキャリア濃度を変化させることにより、良好な特性を有する薄膜トランジスタを得ることができる。
　上記第２の局面によれば、ゲート絶縁膜内の電界強度を１ＭＶ／ｃｍになるようなゲート電圧を印加したときに、チャネル層に、その両側から内側に向かってキャリア濃度が順に低くなるように、第１の領域、第２の領域、および第３の領域が形成されている。これにより、チャネル層のキャリア濃度が内側に向かって低くなるので、良好な特性を有する薄膜トランジスタを得ることができる。
　上記第３の局面によれば、ゲート絶縁膜内の電界強度を１ＭＶ／ｃｍになるようなゲート電圧を印加したときに、薄膜トランジスタの電気的チャネル長は第２の領域の長さと第３の領域の長さの和になる。このように、チャネル領域内に第２の領域と第３の領域とが含まれることによって、トラップ準位が少なく（薄膜トランジスタの特性測定時における閾値電圧のシフトが小さく）、かつ、ゲート電圧が０Ｖのときのリーク電流が小さくなる等、良好な特性の薄膜トランジスタを得ることができる。
　上記第４の局面によれば、電気的チャネル長を２～６μｍにすることによって、良好な特性を有する薄膜トランジスタを得ることができる。
　上記第５の局面によれば、電気的チャネル長を３～５μｍにすることによって、より一層良好な特性を有する薄膜トランジスタを得ることができる。
　上記第６の局面によれば、ソース電極およびドレイン電極の金属層は、水素を１×１０20ｃｍ-3以上吸蔵することができる材料によって形成されている。このため、金属層に吸蔵されていた水素が熱処理時にチャネル層に供給され、チャネル層内に拡散してチャネル層を還元する。このようにして電気的チャネル長を最適な長さに制御することにより、良好な特性を有する薄膜トランジスタを得ることができる。
　上記第７の局面によれば、チタン、チタン合金、モリブデン、またはモリブデン合金はいずれも、水素を１×１０20ｃｍ-3以上吸蔵することができる材料である。熱処理時に十分な量の水素をチャネル層に供給することができる。これにより、電気的チャネル長の制御が容易になり、良好な特性を有する薄膜トランジスタを得ることができる。
　上記第８の局面によれば、絶縁基板上にゲート電極が配置された構造の薄膜トランジスタにおいて、水素によって還元された酸化物半導体層をチャネル層とすることにより、良好な特性を有する薄膜トランジスタを得ることができる。
　上記第９の局面によれば、チャネルエッチ構造の薄膜トランジスタにおいて、水素によって還元された酸化物半導体層をチャネル層とすることにより、良好な特性を有する薄膜トランジスタを得ることができる。
　上記第１０の局面によれば、エッチストッパ構造の薄膜トランジスタにおいて、水素によって還元された酸化物半導体層をチャネル層とすることにより、良好な特性を有する薄膜トランジスタを得ることができる。
　上記第１１の局面によれば、ボトムコンタクト構造の薄膜トランジスタにおいて、水素によって還元された酸化物半導体層をチャネル層とすることにより、良好な特性を有する薄膜トランジスタを得ることができる。
　上記第１２の局面によれば、トップゲート構造の薄膜トランジスタにおいて、水素によって還元された酸化物半導体層をチャネル層とすることにより、良好な特性を有する薄膜トランジスタを得ることができる。
　上記第１３の局面によれば、チャネル層は酸化インジウム・ガリウム・亜鉛からなるので、水素によってその長さ方向に還元されやすくなる。これにより、電気的チャネル長の制御が容易になり、良好な特性を有する薄膜トランジスタを得ることができる。
　上記第１４の局面によれば、チャネル層は微結晶酸化物半導体層からなるので、薄膜トランジスタのオン抵抗が小さくなる。これにより、オン電流を大きくすることができる。
　上記第１５の局面によれば、水素を吸蔵したソース電極とドレイン電極をチャネル層と接続した後に、熱処理をすることにより、ソース電極とドレイン電極からチャネル層に水素が供給され、さらに供給された水素はチャネル層内をその長さ方向に拡散する。これにより、電気的チャネル長の制御を容易に行なうことができ、良好な特性を有する薄膜トランジスタを製造することができる。
　上記第１６の局面によれば、ソース電極とドレイン電極は遅くとも熱処理する工程までに１×１０20ｃｍ-3以上の水素を吸蔵しているので、熱処理によって十分な量の水素をチャネル層に供給し、チャネル層を効率的に還元することができる。これにより、より良好な特性を有する薄膜トランジスタを製造することができる。
　上記第１７の局面によれば、表示部に設けられた各画素形成部のスイッチング素子として、良好な特性を有する薄膜トランジスタを用いることによって、オフ時にリーク電流が流れないようにしたり、閾値電圧が高くなることによってオン電流が低下しないようにしたりすることができる。これにより、表示部に表示される画像の表示品位を向上させることができる。
基礎検討で使用したチャネルエッチ構造のＴＦＴの構成を示す断面図である。 図１に示すＴＦＴにおいて、６Ｖのゲート電圧を印加したときに電気的チャネル長を求める方法を示す図である。 図１に示すＴＦＴにおける各領域を示す図である。 図１に示すＴＦＴにおいて、ソース電極の端部からの距離と酸化物半導体層内のキャリア濃度の分布との関係を示す図である。 図１に示すＴＦＴにおいて、ゲート電圧とΔ領域の長さとの関係を示す図である。 図１に示すＴＦＴにおいて、ゲート電圧とΔ領域の平均シート抵抗との関係を示す図である。 （ａ）は、本発明の第１の実施形態に係るチャネルエッチ構造のＴＦＴの構成を示す平面図であり、（ｂ）は、（ａ）に示す切断線Ａ－Ａに沿った断面図である。 図７に示すＴＦＴにおいて、（ａ）はチャネル長を３μｍのときのＴＦＴ特性を示す図であり、（ｂ）は（ａ）に示すＴＦＴ特性を有するＴＦＴの断面図である。 図７に示すＴＦＴにおいて、（ａ）はチャネル長を６μｍのときのＴＦＴ特性を示す図であり、（ｂ）は（ａ）に示すＴＦＴ特性を有するＴＦＴの断面図である。 図７に示すＴＦＴにおいて、（ａ）はチャネル長を１６μｍのときのＴＦＴ特性を示す図であり、（ｂ）は（ａ）に示すＴＦＴ特性を有するＴＦＴの断面図である。 図７に示すＴＦＴにおいて、チャネル長とドレイン電流との関係を示す図である。 図７に示すＴＦＴにおいて、チャネル長と閾値電圧のシフト量との関係を示す図である。 図７に示すＴＦＴの各製造工程を示す工程断面図である。 図７に示すＴＦＴの各製造工程を示す工程断面図である。 （ａ）は、本発明の第２の実施形態に係るエッチストッパ構造のＴＦＴの構成を示す平面図であり、（ｂ）は（ａ）に示すＴＦＴのＢ－Ｂ線に沿った断面図である。 （ａ）は、本発明の第３の実施形態に係るボトムコンタクト構造のＴＦＴ３００の構成を示す平面図であり、（ｂ）は（ａ）に示すＴＦＴのＣ－Ｃ線に沿った断面図である。 （ａ）は、本発明の第４の実施形態に係るトップゲート構造のＴＦＴの構成を示す平面図であり、（ｂ）は、（ａ）に示す切断線Ｄ－Ｄに沿った断面図である。 第１から第４の実施形態に係るＴＦＴのいずれかを含む液晶表示装置の構成を示すブロック図である。 図１８に示す液晶表示装置の液晶パネルに設けられた画素形成部内のパターン配置を示す平面図である。
＜１．基礎検討＞
＜１．１　ＴＦＴの構成＞
　図１は、基礎検討で使用したチャネルエッチ構造のＴＦＴ１０の構成を示す断面図である。図１に示すように、ＴＦＴ１０は、絶縁基板１５上に形成されたゲート電極２０と、ゲート電極２０を覆うように形成されたゲート絶縁膜３０と、ゲート電極２０と対向するゲート絶縁膜３０上の位置に形成された島状のチャネル層４０と、チャネル層４０の左上面から左側のゲート絶縁膜３０上に延在するソース電極６０ａと、チャネル層４０の右上面から右側のゲート絶縁膜３０上に延在するドレイン電極６０ｂと、ソース電極６０ａおよびドレイン電極６０ｂを含む基板全体を覆うように形成されたパッシベーション膜７０とを含む。
　ＴＦＴ１０において、チャネル層４０はＩＧＺＯ膜等の酸化物半導体膜からなる。ソース電極６０ａおよびドレイン電極６０ｂは、チタン層上に銅（Ｃｕ）層を積層した積層金属膜からなり、チタン層はチャネル層４０に接するように形成されている。なお、以下の説明では、チャネル層４０を酸化物半導体層ということもある。
　チタン層は、酸化物半導体層からその構成元素の１つである酸素を奪い取ることによって酸化物半導体層を還元すると共に、奪い取った酸素によって酸化され、酸化チタン（ＴｉＯ2）になる。また、チタン層は、パッシベーション膜７０の成膜時に吸蔵した水素を酸化物半導体層に供給する。チタン層から供給された水素は、酸化物半導体層を横方向（チャネル層４０の長さ方向）に拡散しながら酸化物半導体層を還元する。その結果、ソース電極６０ａおよびドレイン電極６０ｂの端部に近い酸化物半導体層は、チタン層から供給される水素の量が多いので、高還元領域（「第１の領域」ともいう）４０ａになる。２つの高還元領域４０ａよりも内側の酸化物半導体層は、供給される水素の量が少なくなるので、それぞれ低還元領域（「第２の領域」ともいう）４０ｂになる。さらに２つの低還元領域４０ｂによって挟まれた領域は、供給される水素の量がさらに少ない非還元領域（「第３の領域」ともいう）４０ｃになる。このように、酸化物半導体層には、ソース電極６０ａおよびドレイン電極６０ｂの端部から内側に向かって高還元領域４０ａ、低還元領域４０ｂおよび非還元領域４０ｃが順に形成される。
　図２は、６Ｖのゲート電圧Ｖｇを印加したときに電気的チャネル長Ｌｅｆｆを求める方法を示す図である。図２の横軸は、ＴＦＴ１０のチャネル長Ｌｃｈを示す。本明細書では、チャネル長Ｌｃｈは、ソース電極６０ａの端部からドレイン電極６０ｂの端部までの距離（以下、「ソース／ドレイン間距離」という）Ｌｓｄと等しい。縦軸は、ドレイン電圧Ｖｄとして０．１Ｖを印加したときのＴＦＴ１０の抵抗値から求めた、チャネル幅が１μｍのときの抵抗値Ｒｍｅａｓを示す。
　図２に示すように、６Ｖのゲート電圧Ｖｇを印加したときの電気的チャネル長Ｌｅｆｆを求めるためには、チャネル長Ｌｃｈが異なる複数のＴＦＴ１０について、５Ｖのゲート電圧Ｖｇを印加したときと、７Ｖのゲート電圧Ｖｇを印加したときの抵抗値Ｒｍｅａｓを求める。そして、ゲート電圧Ｖｇが５Ｖの場合の測定結果を示す直線と、ゲート電圧Ｖｇが７Ｖの場合の測定結果を示す直線との交点を求める。このようにして求めた交点のＸ座標は還元領域の長さΔＬを表わし、Ｙ座標は還元領域の抵抗値Ｒｍｅａｓを表わしている。
　図３は、ＴＦＴ１０における各領域を示す図である。図３に示すように、ソース電極６０ａおよびドレイン電極６０ｂの端部からそれぞれ内側に向かって長さＬ／２の還元領域が延び、左右の還元領域に挟まれた領域の長さが、電気的チャネル長Ｌｅｆｆになる。左右の還元領域の長さはΔＬであるため、片側の長さはΔＬ／２になる。チャネル長Ｌｃｈは、還元領域の長さΔＬと電気的チャネル長Ｌｅｆｆとの和になる。なお、還元領域を、以下ではΔ領域という。また、Δ領域の抵抗値をその長さΔＬで除した値が後述する平均シート抵抗Ｒｓになる。
　電気的チャネル長Ｌｅｆｆは、図３からもわかるように、次式（１）で表わされる。
　　　　　Ｌｅｆｆ＝Ｌｃｈ－ΔＬ　…　（１）
Δ領域の長さΔＬはゲート電圧Ｖｇに応じて変化するので、電気的チャネル長Ｌｅｆｆもゲート電圧Ｖｇに応じて変化する。ゲート電圧Ｖｇが低い場合には、Δ領域には高還元領域４０ａと低還元領域４０ｂとが含まれ、電気的チャネル長Ｌｅｆｆで表わされる領域には低還元領域４０ｂと非還元領域４０ｃとが含まれる。すなわち、低還元領域４０ｂは、Δ領域に含まれる領域にも、電気的チャネル長Ｌｅｆｆで表わされる領域にも含まれる。また、高いゲート電圧Ｖｇが印加され、ゲート絶縁膜３０内の電界強度が１ＭＶ／ｃｍになれば、後述するように、Δ領域は高還元領域４０ａのみになり、電気的チャネル長Ｌｅｆｆで表わされる領域は低還元領域４０ｂと非還元領域４０ｃになる。
＜１．２　高還元領域と低還元領域＞
　チャネル層４０に高還元領域４０ａと低還元領域４０ｂとが形成されるメカニズムを説明する。パッシベーション膜７０になる酸化シリコン（ＳｉＯ2）膜をプラズマ化学気相成長法（Chemical Vapor Deposition：以下、「プラズマＣＶＤ法」という）によって成膜する際に、原料ガスとして例えばシラン（ＳｉＨ4）ガスを用いたり、ＴＥＯＳ（Tetraethyl orthosilicate：Ｓｉ（ＯＣ2Ｈ5）4）ガスを用いたりすれば、生成されたプラズマ中に水素イオンまたは水素ラジカル（以下、これらをまとめて「水素」という）が生成される。水素はソース電極６０ａおよびドレイン電極６０ｂを構成するチタン層に吸蔵され、その後の熱処理によって、チタン層から酸化物半導体層内に拡散する。酸化物半導体層内に拡散した水素は、酸化物半導体層の酸素と結合してＯＨ結合を形成したり、酸化物半導体層から酸素を奪い取ってＨ2Ｏを生成したりして、酸化物半導体層を還元する。還元された酸化物半導層は電子キャリア（以下、「キャリア」という）を発生させるので、酸化物半導体層の抵抗値が低下する。Δ領域は、このようにして水素によって還元された酸化物半導体層内の領域であり、チタン層から供給される水素の拡散によって形成される。このため、酸化物半導体層のキャリアの濃度分布は拡散に起因することを示す分布を示す。
　図４は、ソース電極６０ａ（またはドレイン電極６０ｂ）の端部からの距離ｘと酸化物半導体層内のキャリア濃度Ｎｅｘｔの分布との関係を示す図である。図４に示すように、酸化物半導体層内のキャリア濃度Ｎｅｘｔは、ソース電極６０ａの端部で最も濃度が高く、端部から離れるにしたがってキャリア濃度Ｎｅｘｔは緩やかに低下する。このため、図４に示すキャリア濃度分布から高還元領域４０ａと低還元領域４０ｂの長さをそれぞれ決めることは困難である。
　そこで、高還元領域４０ａおよび低還元領域４０ｂの長さＬｈｉｇｈ、Ｌｌｏｗをそれぞれ後述する方法で決定する。その結果によれば、高還元領域４０ａのキャリア濃度Ｎｅｘｔは約５×１０17ｃｍ-3以上であり、ソース電極６０ａの端部からキャリア濃度Ｎｅｘｔが約５×１０17ｃｍ-3となる位置Ｐ１が高還元領域４０ａの端部になる。また、高還元領域４０ａの端部の位置Ｐ１から内側のキャリア濃度Ｎｅｘｔのより低い位置Ｐ２までが低還元領域４０ｂになる。しかし、低還元領域４０ｂは、高還元領域４０ａのようにゲート電圧Ｖｇによって明確に定義できないので、高還元領域４０ａとは異なる方法で定義する必要がある。
＜１．３　高還元領域および低還元領域の長さの求め方＞
　高還元領域４０ａおよび低還元領域４０ｂの長さＬｈｉｇｈ、Ｌｌｏｗを求める方法を説明する。図５は、ゲート電圧ＶｇとΔ領域の長さΔＬとの関係を示す図である。なお、熱処理は、パッシベーション膜７０の成膜後に、３００℃で１時間行なった。
　高還元領域４０ａの長さＬｈｉｇｈを以下のように定義する。すなわち、ゲート絶縁膜３０の膜厚を酸化シリコン膜の膜厚に換算したとき、ゲート絶縁膜３０内の電界強度が１ＭＶ／ｃｍとなるようなゲート電圧Ｖｇを印加したときのΔ領域の長さΔＬと定義する。ここで、ゲート絶縁膜の電界強度は、次式（２）によって定義される、
　　　　　（ゲート電圧－閾値電圧）／ゲート絶縁膜の膜厚　…　（２）
また、ゲート絶縁膜の膜厚とは電気容量としての膜厚を酸化シリコン膜の膜厚に換算した場合の膜厚をいう。なお、Δ領域の長さΔＬを求める方法は文献（IEEE Trans. Electron Devices, Vol. ED-34, No.12 (1987) 2469.）に記載されている。
　ゲート絶縁膜３０は、窒化シリコン（ＳｉＮ）膜上に酸化シリコン膜を積層した積層絶縁膜とし、例えば窒化シリコン膜の膜厚は３００ｎｍであり、酸化シリコン膜の膜厚は５０ｎｍとする。また、窒化シリコン膜の比誘電率は、酸化シリコン膜の比誘電率の１．５倍である。そこで、３００ｎｍの窒化シリコン膜の膜厚を酸化シリコン膜の膜厚に換算すれば、３００ｎｍ／１．５＝２００ｎｍになる。このことから、ゲート絶縁膜３０の膜厚を酸化シリコン膜の膜厚に換算すれば２５０ｎｍになる。
　ゲート電極２０に印加するゲート電圧Ｖｇを３０Ｖとし、ＴＦＴ１０の閾値電圧を５Ｖとすれば、ゲート絶縁膜３０にはおおよそ２５Ｖが追加で印加される。このとき、ゲート絶縁膜３０の電界強度は、前述の定義により２５Ｖ／２５０ｎｍ＝１ＭＶ／ｃｍになる。したがって、ゲート電極２０に３０Ｖを印加したときのΔ領域の長さΔＬが高還元領域４０ａの長さＬｈｉｇｈになる。
　高還元領域４０ａの長さＬｈｉｇｈを求める方法を具体的に説明する。ゲート絶縁膜３０の電界強度を１ＭＶ／ｃｍとするために、ゲート電圧Ｖｇを３０Ｖとしたとき、図５からΔ領域の長さΔＬは２．２μｍである。この２．２μｍは、高還元領域４０ａの長さＬｈｉｇｈを表わす。このようにして求めた高還元領域４０ａは、図４に示すように、キャリア濃度Ｎｅｘｔがおおよそ５×１０17ｃｍ-3以上の低抵抗領域になっている。
　これに対して、低還元領域４０ｂのキャリア濃度Ｎｅｘｔは５×１０16～５×１０17ｃｍ-3であり、チャネル領域の内側になるほど低濃度になっている。そこで、ゲート電圧Ｖｇを変化させてチャネル領域のキャリア濃度Ｎｅｘｔを変えれば、低還元領域４０ｂの長さＬｌｏｗが変動する。この場合、ゲート電圧Ｖｇが低いほど、低還元領域４０ｂの長さＬｌｏｗは長くなり、最も長いときには片側で約１μｍ、両側で約２μｍになることがわかっている。しかし、低還元領域４０ｂから非還元領域４０ｃにかけてキャリア濃度Ｎｅｘｔは連続的に変化しているので、低還元領域４０ｂだけの長さＬｌｏｗを求めることは難しい。
　そこで、低還元領域４０ｂの長さＬｌｏｗを求める方法を説明する。まず、低還元領域４０ｂの長さＬｌｏｗを次のように定義する。すなわち、低還元領域４０ｂの長さＬｌｏｗを、Δ領域の平均シート抵抗Ｒｓがおおよそ３００～５００ｋΩ／□になる長さΔＬから、上記方法で求めた高還元領域４０ａの長さＬｈｉｇｈを引いた値であると定義する。このように定義された低還元領域４０ｂの長さＬｌｏｗは、チャネル層４０の両側に形成された２つの低還元領域４０ｂの長さＬｌｏｗ／２の和になる。
　図６は、ゲート電圧ＶｇとΔ領域の平均シート抵抗Ｒｓとの関係を示す図である。図６から、Δ領域の平均シート抵抗Ｒｓが３００ｋΩ／□になるゲート電圧Ｖｇは１７Ｖと求められる。さらに、図５から、ゲート電圧Ｖｇが１７ＶのときのΔ領域の長さΔＬは３．４μｍと求められる。同様にして、平均シート抵抗Ｒｓが５００ｋΩ／□になるゲート電圧Ｖｇは図６から１２Ｖであり、そのときのΔ領域の長さΔＬは図５から４．２μｍと求められる。
　一方、高還元領域４０ａの長さＬｈｉｇｈは、既に求めたように２．２μｍである。この場合、低還元領域４０ｂの長さＬｌｏｗは、その定義から、平均シート抵抗Ｒｓが３００ｋΩ／□のときのΔ領域の長さΔＬである３．４μｍ、および平均シート抵抗Ｒｓが５００ｋΩ／□の時のΔ領域の長さΔＬである４．２μｍから、高還元領域４０ａの長さＬｈｉｇｈである２．２μｍをそれぞれ引いた値になる。このようにして求めた低還元領域４０ｂの長さＬｌｏｗは１．２～２．０μｍになる。低還元領域４０ｂは、ソース電極６０ａ側とドレイン電極６０ｂ側とに形成されるので、それぞれの低還元領域４０ｂの長さＬｌｏｗ／２はその半分の０．６～１．０μｍになる。
　熱処理の温度が高いほど、チタン層から酸化物半導体層に供給される水素の量が多く、また酸化物半導体層内を拡散しやすくなるので、高還元領域４０ａの長さＬｈｉｇｈは、プロセス条件、特に熱処理の温度によって大きく変化する。しかし、低還元領域４０ｂの長さＬｌｏｗはプロセス条件の影響を受けにくいことがわかっており、その長さＬｌｏｗはプロセス条件によらず１～２μｍである。
＜２．第１の実施形態＞
＜２．１　ＴＦＴの構成＞
　図７（ａ）は、本発明の第１の実施形態に係るチャネルエッチ構造のＴＦＴ１００の構成を示す平面図であり、図７（ｂ）は、図７（ａ）に示す切断線Ａ－Ａに沿った断面図である。図７（ａ）および図７（ｂ）を参照して、ＴＦＴ１００の構成を説明する。なお、ＴＦＴ１００の構成は、基礎検討で使用したＴＦＴ１０の構成と基本的に同じである。
　ガラス基板等の絶縁基板１５上に、ゲート電極２０が形成されている。ゲート電極２０は、例えばチタン層上に銅層を積層した積層金属膜により構成されている。なお、ゲート電極２０は、絶縁基板１５側からチタン層、アルミニウム（Ａｌ）層、チタン層を順に積層した積層金属膜により構成されていてもよい。
　ゲート電極２０を含む絶縁基板１５の全体を覆うように、ゲート絶縁膜３０が形成されている。ゲート絶縁膜３０は、窒化シリコン膜３５上に酸化シリコン膜３６を積層した積層絶縁膜により構成されている。このように、窒化シリコン膜３５上に酸化シリコン膜３６を積層したのは、後述するチャネル層４０になる酸化物半導体層から酸素を奪い取りにくくするためである。この場合、窒化シリコン膜３５の膜厚は３００ｎｍであり、酸化シリコン膜３６の膜厚は５０ｎｍである。したがって、基礎検討で説明したように、酸化シリコン膜に換算したゲート絶縁膜３０の膜厚は２５０ｎｍである。なお、ゲート絶縁膜３０は酸化シリコン膜のみからなる単層膜であってもよい。例えば、ゲート絶縁膜３０の膜厚は、積層絶縁膜の電気容量が同じとなる２５０ｎｍ、または絶縁破壊電圧が積層絶縁膜と同程度になる３５０ｎｍとしてもよい。このように、ゲート絶縁膜３０の膜厚は、トランジスタ特性、信頼性、および歩留りを考慮して適宜最適化すればよい。
　ゲート電極２０と対向するゲート絶縁膜３０上の位置に、島状のチャネル層４０が形成されている。チャネル層４０は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）および酸素（Ｏ）によって構成されたＩＧＺＯ層からなる。チャネル層４０の両側に高還元領域４０ａがそれぞれ形成され、高還元領域４０ａの内側に低還元領域４０ｂがそれぞれ形成され、２つの低還元領域４０ｂによって挟まれた領域は非還元領域４０ｃとして残る。
　ＩＧＺＯ層の膜厚は、３０～５０ｎｍ程度が好ましい。これは、以下の理由による。ＩＧＺＯ層の膜厚が３０μｍよりも薄くなると、ＴＦＴ１００のＴＦＴ特性が不安定になり、また温度ストレスおよびゲート電圧ストレスによる閾値電圧のシフトが生じる。一方、膜厚が５０ｎｍよりも厚くなると、ゲート電圧Ｖｇによる制御性が悪くなり、リーク電流（特にゲート電圧Ｖｇが０Ｖのときのリーク電流）が増大する。
　本実施形態で用いられるＩＧＺＯ層の組成比は、次式（３）に示す。
　　　　　インジウム：ガリウム：亜鉛＝１：１：１　…　（３）
しかし、ＩＧＺＯ層の組成比は、その他の組成比であってもよい。また、本実施形態で用いられるＩＧＺＯ層は非晶質膜であることが最も好ましいが、微結晶膜または多結晶膜等の結晶性膜であってもよい。微結晶膜である場合には、ＴＦＴ１００のオン抵抗が小さくなり、オン電流が増加する。
　なお、ＴＦＴ１００のチャネル層４０として使用可能な酸化物半導体膜は、ＩＧＺＯ膜に限定されず、Ｉｎ－Ｚｎ－Ｏ系、Ｉｎ－Ｚｎ－Ｓｎ－Ｏ系、またはＩｎ－Ｚｎ－Ｓｉ－Ｏ系等であってもよい。具体的には、ＩＺＯ膜、ＩＴＯ膜、ＺｎＯ膜、ＳｎＯ膜、ＷＯ膜、ＩＯ膜等であってもよい。
　チャネル層４０の上面に、所定の距離を隔てて左右に分離されたソース電極６０ａとドレイン電極６０ｂとが形成されている。ソース電極６０ａはチャネル層４０の左上面から左側のゲート絶縁膜３０上まで延在するように形成されている。ドレイン電極６０ｂはチャネル層４０の右上面から右側のゲート絶縁膜３０上まで延在するように形成されている。ソース電極６０ａおよびドレイン電極６０ｂの端部は、２つの高還元領域４０ａ上にそれぞれ位置するように形成されている。
　ソース電極６０ａおよびドレイン電極６０ｂは、例えば、膜厚１００ｎｍのチタン層６５上に、膜厚３００～１０００ｎｍの銅層６６を積層した積層金属膜により構成されている。このように、ソース電極６０ａおよびドレイン電極６０ｂを積層金属膜によって構成するのは、チタン層６５の抵抗値が高いので、低い抵抗値の銅層６６を積層することにより、ソース電極６０ａおよびドレイン電極６０ｂの抵抗値を低くするためである。
　また、ＩＧＺＯ層と接するソース電極６０ａおよびドレイン電極６０ｂの表面にチタン層６５を設けたのは以下の理由による。すなわち、チタン層６５は、後述するパッシベーション膜７０の形成時に吸蔵した水素を、熱処理時にＩＧＺＯ層に供給することによってＩＧＺＯ層を還元する能力が高いからである。また、チタン層６５とＩＧＺＯ層とのコンタクト抵抗を小さくするために、ソース電極６０ａおよびドレイン電極６０ｂの下部のＩＧＺＯ層の抵抗を小さくする必要がある。具体的には、ＴＦＴ特性に影響を与えないようにするために、ソース電極６０ａおよびドレイン電極６０ｂと接するＩＧＺＯ層の平均シート抵抗Ｒｓを１０ｋΩ／□以下にする必要であり、この平均シート抵抗Ｒｓに対応するキャリア濃度は約１×１０19ｃｍ-3以上である。そこで、ＩＧＺＯ層を還元してそのキャリア濃度を約１×１０19ｃｍ-3以上にするために、ＩＧＺＯ層と接する金属層は、それよりも１桁程度大きい濃度の水素、具体的には１×１０20ｃｍ-3以上の水素を吸蔵することが可能な材料によって形成されていることが必要である。このような多量の水素を吸蔵することが可能な材料としては、チタン以外にも、モリブデン（Ｍｏ）、チタン合金またはモリブデン合金等がある。
　なお、ソース電極６０ａおよびドレイン電極６０ｂのチタン層上に積層される金属層の材料は、銅以外に、アルミニウム、タングステン（Ｗ）、タンタル（Ｔａ）等の金属、それらを主成分とする合金、または、それらを適宜組み合わせた積層金属であってもよい。また、ソース電極６０ａおよびドレイン電極６０ｂは、チタン、モリブデン、銅、アルミニウム、タングステン、タンタル等の金属、および、それらを主成分とする合金の中のいずれかによって形成されていてもよい。
　ソース電極６０ａおよびドレイン電極６０ｂは、平面視においてゲート電極２０と一部重なるように配置されている。このため、ゲート電極２０に所定の電圧が印加されたとき、ゲート電極２０からの電界によって、チャネル層４０の各高還元領域４０ａにキャリアが誘起され、高濃度キャリア層が形成される。高濃度キャリア層が形成されることにより、ソース電極６０ａおよびドレイン電極６０ｂは、２つの高還元領域４０ａとそれぞれオーミック接続される。
　ソース電極６０ａおよびドレイン電極６０ｂを含む絶縁基板１５の全体を覆うように、パッシベーション膜７０が形成されている。パッシベーション膜７０は、膜厚３００ｎｍの酸化シリコン膜からなる。パッシベーション膜７０には、ソース電極６０ａおよびドレイン電極６０ｂの表面に到達するコンタクトホール７１ａ、７１ｂがそれぞれ開孔されている。ソース電極６０ａおよびドレイン電極６０ｂはコンタクトホール７１ａ、７１ｂを介して、パッシベーション膜７０上に形成された外部配線８０ａ、８０ｂとそれぞれ電気的に接続されている。
＜２．２　ＴＦＴ特性＞
　ＴＦＴ１００において、ゲート電圧－ドレイン電流特性（以下、「ＴＦＴ特性」という）がチャネル長Ｌｃｈ（ソース／ドレイン電極間距離Ｌｓｄ）によってどのように変化するのかを検討する。図８（ａ）はチャネル長Ｌｃｈを３μｍのときのＴＦＴ特性を示す図であり、図８（ｂ）は図８（ａ）に示すＴＦＴ特性を有するＴＦＴの断面図である。図９（ａ）はチャネル長Ｌｃｈを６μｍのときのＴＦＴ特性を示す図であり、図９（ｂ）は図９（ａ）に示すＴＦＴ特性を有するＴＦＴの断面図である。図１０（ａ）はチャネル長Ｌｃｈを１６μｍのときのＴＦＴ特性を示す図であり、図１０（ｂ）は図１０（ａ）に示すＴＦＴ特性を有するＴＦＴの断面図である。
　なお、いずれの場合においても、基礎検討の結果からＴＦＴ１００の高還元領域４０ａの長さＬｈｉｇｈは約２μｍであり、低還元領域４０ｂの長さＬｌｏｗは１～２μｍである。また、ドレイン電流Ｉｄの測定は、まず０．１Ｖのドレイン電圧Ｖｄを印加して行い、次に１０Ｖのドレイン電圧Ｖｄを印加して行なう。
　まず、図８（ａ）を参照して、チャネル長Ｌｃｈが３μｍのときのＴＦＴ特性を説明する。図８（ａ）に示すように、ＴＦＴ１００は、ゲート電圧Ｖｇが０Ｖのときにもチャネル領域に電流が流れるデプレッション型の特性を示す。また、高還元領域４０ａの長さＬｈｉｇｈが２μｍであり、低還元領域４０ｂの長さＬｌｏｗが１～２μｍである。これらのことから、図８（ｂ）に示すように、チャネル長Ｌｃｈが３μｍの酸化物半導体層には、高還元領域４０ａと低還元領域４０ｂのみが形成され、非還元領域は形成されていないことがわかる。そこで、ＴＦＴ１００がデプレッション型の特性を示さないようにするためには、非還元領域の形成が必要不可欠であることがわかる。
　次に、図９（ａ）および図９（ｂ）を参照して、チャネル長Ｌｃｈが６μｍのときのＴＦＴ特性を説明する。この場合、電気的チャネル長Ｌｅｆｆは、式（１）より６μｍ－約２μｍ＝約４μｍになる。また、ゲート絶縁膜３０内の電界強度が１ＭＶ／ｃｍのとき、電気的チャネル長Ｌｅｆｆは次式（４）によって表わされる。
　　　　　Ｌｅｆｆ＝Ｌｌｏｗ＋Ｌｎｏｎ　…　（４）
　そこで、式（４）から、非還元領域４０ｃの長さＬｎｏｎは、約４μｍ－（１～２μｍ）＝２～３μｍになる。図９（ｂ）に示すように、チャネル長Ｌｃｈが６μｍのＴＦＴ１００の酸化物半導体層には、高還元領域４０ａ、低還元領域４０ｂおよび非還元領域４０ｃが形成され、しかも非還元領域４０ｃの長さＬｎｏｎは２～３μｍと、適切な長さになる。この場合、ＴＦＴは、図９（ａ）に示すように、サブスレッシュ特性が急峻に立ち上がり、閾値電圧が低い良好な特性を示す。
　次に、図１０（ａ）および図１０（ｂ）を参照して、チャネル長Ｌｃｈが１６μｍのときのＴＦＴ特性を説明する。この場合の電気的チャネル長Ｌｅｆｆは、式（１）により１６μｍ－約２μｍ＝約１４μｍになる。そこで、チャネル長Ｌｃｈが６μｍの場合と同様にして、式（４）により電気的チャネル長Ｌｅｆｆから非還元領域４０ｃの長さＬｎｏｎを求めると、その長さＬｎｏｎは約１４μｍ－（１～２μｍ）＝１２～１３μｍになる。このように、チャネル長Ｌｃｈが１６μｍのＴＦＴ１００の酸化物半導体層にも、図１０（ｂ）に示すように、高還元領域４０ａ、低還元領域４０ｂおよび非還元領域４０ｃが形成されるが、非還元領域４０ｃの長さＬｌｏｗは１２～１３μｍと非常に長い。
　図１０（ａ）に示すように、ドレイン電圧Ｖｄの違いによってドレイン電流Ｉｄが立ち上がるゲート電圧Ｖｇの値が大きくずれている。これは、ドレイン電圧Ｖｄとして０．１Ｖを印加してゲート電圧Ｖｇを－１５Ｖ～＋３５Ｖまで掃引した際に、チャネル層４０とゲート絶縁膜３０の界面に電子がトラップされ、そのために閾値電圧がプラス側にシフトしたためであると考えられる。このように、非還元領域４０ｃの長さＬｎｏｎが長くなると、ゲート電圧ストレスによる閾値電圧のシフトが生じるという問題が発生する。
　上記説明からは、ＴＦＴ１００の最適なチャネル長Ｌｃｈの範囲は６μｍを含む範囲であることがわかるが、最適な範囲の上限と下限が不明である。そこで、チャネル長Ｌｃｈが異なる複数のＴＦＴ１００を用いて、ドレイン電流Ｉｄのチャネル長依存性、および、閾値電圧のシフト量ΔＶｔｈのチャネル長依存性を測定することによって、最適なチャネル長Ｌｃｈの範囲を求める方法を説明する。図１１はチャネル長Ｌｃｈとドレイン電流Ｉｄとの関係を示す図であり、図１２はチャネル長Ｌｃｈと閾値電圧のシフト量ΔＶｔｈとの関係を示す図である。なお、図１１および図１２は、チャネル層４０である酸化物半導体層と接するソース電極６０ａおよびドレイン電極６０ｂの表面にモリブデン層を形成し、酸化物半導体層を還元するために３５０℃で熱処理を行ない、閾値電圧を５ＶとするＴＦＴ１００を用いて測定した結果を示す図である。
　チャネル長Ｌｃｈが短くなると、チャネル領域は高還元領域４０ａと低還元領域４０ｂのみになり、非還元領域４０ｃは形成されない。このため、閾値電圧が低くなり、ゲート電圧Ｖｇが０Ｖのときのドレイン電流Ｉｄ（リーク電流）が増大する。リーク電流が増大したＴＦＴ１００を用いて回路を構成すれば、回路の消費電流が大きくなり、また誤動作が生じやすくなるという問題が生じる。そこで、チャネル幅が２０μｍのＴＦＴ１００において、リーク電流を１００ｐＡ以下にするためには、図１１からチャネル長Ｌｃｈを少なくとも４μｍ以上、より好ましくは５μｍ以上にする必要があることがわかる。
　また、図１２は、ゲート電圧－ドレイン電流特性を２回測定し、１回目と２回目の閾値電圧の差（シフト量ΔＶｔｈ）をチャネル長に対してプロットした図である。図１２において、シフト量ΔＶｔｈが大きいほど、特性が変動しやすく、信頼性が低いＴＦＴであることを示す。そこで、閾値電圧が５Ｖのときのシフト量ΔＶｔｈを±１Ｖ以下にするために、図１２からチャネル長Ｌｃｈを少なくとも４～８μｍの範囲、より好ましくは５～７μｍの範囲にする必要があることがわかる。
　上述のようにＴＦＴ１００の高還元領域４０ａの長さＬｈｉｇｈは２μｍである。このときの電気的チャネル長Ｌｅｆｆ、すなわち低還元領域４０ｂの長さＬｌｏｗと非還元領域４０ｃの長さＬｎｏｎの和は、その定義により、チャネル長Ｌｃｈから高還元領域４０ａの長さＬｈｉｇｈを引いた値になる。そこで、電気的チャネル長Ｌｅｆｆの好ましい範囲は２～６μｍになり、さらにより好ましい範囲は３～５μｍになる。
＜２．３　ＴＦＴの製造方法＞
　図１３（ａ）～図１３（ｃ）および図１４（ａ）～図１４（ｃ）は、図７（ａ）および図７（ｂ）に示すＴＦＴ１００の各製造工程を示す工程断面図である。
　図１３（ａ）に示すように、絶縁基板１５上に、例えばスパッタリング法を用いて、チタン膜（図示しない）および銅膜（図示しない）を連続して成膜する。次に、銅膜の表面に、フォトリソグラフィ法を用いてレジストパターン（図示しない）を形成する。このレジストパターンをマスクにして、銅膜、チタン膜の順にウエットエッチング法によりエッチングし、ゲート電極２０を形成する。その後、レジストパターンを剥離する。これにより、チタン層上に銅層が積層されたゲート電極２０が形成される。
　図１３（ｂ）に示すように、ゲート電極２０を含む絶縁基板１５の全体を覆うように、プラズマＣＶＤ法を用いて、膜厚が３００ｎｍの窒化シリコン膜３５と膜厚が５０ｎｍの酸化シリコン膜３６を連続して成膜し、ゲート絶縁膜３０を形成する。
　図１３（ｃ）に示すように、ゲート絶縁膜３０の表面に、スパッタリング法を用いて、インジウム、ガリウム、亜鉛および酸素からなるＩＧＺＯ膜（図示しない）を成膜する。ＩＧＺＯ膜は、酸化インジウム（Ｉｎ2Ｏ3）と酸化ガリウム（Ｇａ2Ｏ3）と酸化亜鉛（ＺｎＯ）をそれぞれ等モルで混合して焼結したターゲットを用い、ＤＣ（Direct Current）スパッタリング法により成膜する。ＩＧＺＯ膜の膜厚は３０～５０ｎｍである。
　次に、ＩＧＺＯ膜の表面にレジストパターン４８を形成する。レジストパターン４８をマスクとしてＩＧＺＯ膜をドライエッチング法によりエッチングし、レジストパターン４８を剥離する。これにより、ゲート電極２０と対向するゲート絶縁膜３０上の位置に、島状のチャネル層４０となるＩＧＺＯ層を形成する。
　次に、レジストパターン４８を剥離し、大気雰囲気中で温度を３５０℃にして、１時間の熱処理を行なう。熱処理を行うことによって、ゲート絶縁膜３０の膜質が向上し、温度ストレスおよびゲート電圧ストレスによる閾値電圧のシフト量ΔＶｔｈを抑制することができる。また、ゲート絶縁膜３０とチャネル層４０との界面の欠陥が減少するので、ＴＦＴ１００の立ち上がり特性を改善することができる。このように、ソース電極６０ａおよびドレイン電極６０ｂを形成する前に熱処理を行う場合には、チタン層６５によるＩＧＺＯ層の還元を考慮する必要がないので、ＴＦＴ特性の改善のみを目的とする高温の熱処理が可能になる。
　図１４（ａ）に示すように、スパッタリング法を用いてソースメタル膜６１を成膜する。ソースメタル膜６１は、膜厚が３０～１００ｎｍのチタン膜６２上に、膜厚３００～１０００ｎｍの銅膜６３を積層した積層金属膜により構成される。このとき、チタン膜６２の膜厚およびスパッタリング時のパワーは、後述する熱処理と共に、高還元領域４０ａおよび低還元領域４０ｂの長さＬｈｉｇｈ、Ｌｌｏｗに大きな影響を及ぼす。そこで、本実施形態ではチタン膜６２の膜厚を３０～７０ｎｍとし、スパッタリング時のパワーを７ｋＷとした。次に、ソースメタル膜６１上に、フォトリソグラフィ法を用いて、ゲート電極２０の上方に開口部を有するレジストパターン６８を形成する。ここで、スパッタリング時のパワーを７ｋＷとしたのは以下の理由による。スパッタリング時のパワーは、スパッタリング装置の大きさ、すなわちガラス基板等の絶縁基板１５のサイズに依存する。本実施形態では、使用される絶縁基板１５のサイズが３２０×４００ｍｍであるため、最適なパワーは２～７ｋＷである。
　図１４（ｂ）に示すように、レジストパターン６８をマスクにして、ウエットエッチング法により、ソースメタル膜６１の銅膜６３およびチタン膜６２を順にエッチングし、チタン層６５および銅層６６を積層したソース電極６０ａおよびドレイン電極６０ｂを形成する。これにより、ソース電極６０ａは、チャネル層４０の左上面から左側のゲート絶縁膜３０上まで延在する。ドレイン電極６０ｂは、チャネル層４０の右上面から右側のゲート絶縁膜３０上まで延在する。なお、チャネル層４０上にエッチングストッパ層は形成されていない。しかし、ウエットエッチング法によってソースメタル膜６１をエッチングするので、ソース電極６０ａおよびドレイン電極６０ｂを形成する際に、チャネル層４０はほとんど膜減りしない。
　ソース電極６０ａおよびドレイン電極６０ｂを含む絶縁基板１５の全体を覆うように、プラズマＣＶＤ法を用いて、シランガスと一酸化二窒素（Ｎ2Ｏ）ガス、またはＴＥＯＳガス等を原料ガスとするプラズマを生成して、パッシベーション膜７０になる酸化シリコン膜を成膜する。なお、パッシベーション膜７０は、チャネル層４０と接しているので、パッシベーション膜７０は、チャネル層４０となるＩＧＺＯ層を還元しにくい酸化シリコン膜であることが好ましい。パッシベーション膜７０の成膜時に、プラズマ中に含まれる水素がソース電極６０ａおよびドレイン電極６０ｂを構成するチタン層６５に吸蔵される。
　ドライエッチング法を用いて、パッシベーション膜７０に、ソース電極６０ａおよびドレイン電極６０ｂの表面にそれぞれ到達するコンタクトホール７１ａ、７１ｂを開孔する。次に、大気雰囲気中で温度を３００℃、時間を２時間とする熱処理を行う。熱処理により、ソース電極６０ａおよびドレイン電極６０ｂのチタン層６５に吸蔵されていた水素がＩＧＺＯ層に供給され、ＩＧＺＯ層内をその長さ方向に拡散する。これにより、ソース電極６０ａおよびドレイン電極６０ｂに近いチャネル層４０には高還元領域４０ａが形成され、それらの内側にはそれぞれ低還元領域４０ｂが形成される。２つの低還元領域４０ｂに挟まれたチャネル層４０の中央には、非還元領域４０ｃが残る。このように、この熱処理によって、高還元領域４０ａの長さＬｈｉｇｈ、低還元領域４０ｂの長さＬｌｏｗ、および非還元領域４０ｃの長さＬｎｏｎが決まる。また、この熱処理によって、コンタクトホール７１ａ、７１ｂのエッチング時にソース電極６０ａおよびドレイン電極６０ｂに生じるダメージを回復させることができる。なお、熱処理の温度は３００～３５０℃であることが好ましい。また、ＩＧＺＯ膜を還元するための水素は、水素（Ｈ2）ガスから生成された水素プラズマであってもよい。この場合、ソース電極６０ａおよびドレイン電極６０ｂは水素を効率よく吸蔵できる。また、熱処理は、パッシベーション膜７０の成膜後であればいつ行なってもよい。
　図１４（ｃ）に示すように、コンタクトホール７１ａ、７１ｂを含むパッシベーション膜７０上に、金属膜（図示しない）を成膜し、レジストパターン（図示しない）をマスクにして金属膜をパターニングする。これにより、コンタクトホール７１ａ、７１ｂをそれぞれ介してソース電極６０ａおよびドレイン電極６０ｂと電気的に接続される外部配線８０ａ、８０ｂが形成される。
　なお、上記説明では、熱処理を、ソースメタル膜６１の成膜前と、コンタクトホール７１ａ、７１ｂの形成後に行った。しかし、ソースメタル膜６１を成膜する前の熱処理を省略し、コンタクトホール７１ａ、７１ｂの形成後にまとめて熱処理を行ってもよい。コンタクトホール７１ａ、７１ｂの形成後に熱処理を行う場合には、チタン層６５によるＩＧＺＯ層の還元が進むので、高温で長時間の熱処理を行うことはできない。このため、ＴＦＴ特性を十分向上させることはできない。しかし、熱処理の回数を１回減らすことができるので、ＴＦＴ１００の製造プロセスを簡略化することができる。
＜２．４　効果＞
　本実施形態によれば、ゲート絶縁膜３０内の電界強度を１ＭＶ／ｃｍになるようなゲート電圧Ｖｇを印加したときに、ＴＦＴ１００の電気的チャネル長Ｌｅｆｆは低還元領域４０ｂの長さＬｌｏｗと非還元領域４０ｃの長さＬｎｏｎの和になる。このように、チャネル領域内に低還元領域４０ｂと非還元領域４０ｃとが含まれることによって、トラップ準位が少なく（ＴＦＴ特性の測定時における閾値電圧のシフト量ΔＶｔｈが小さく）、かつ、ゲート電圧Ｖｇが０Ｖのときのリーク電流が小さくなる等、良好な特性のＴＦＴ１００を得ることができる。
　また、ソース電極６０ａおよびドレイン電極６０ｂのチタン層６５は、水素を１×１０20ｃｍ-3以上吸蔵することができる。このため、チタン層６５に吸蔵された水素が酸化物半導体層に供給され、酸化物半導体層内に拡散する。これにより、酸化物半導体層が還元されて、ＴＦＴ１００の電気的チャネル長Ｌｅｆｆが最適な長さになり、ＴＦＴ特性が良好になる。
　また、水素を吸蔵したソース電極６０ａとドレイン電極６０ｂを覆うパッシベーション膜７０を形成し、さらにパッシベーション膜７０にコンタクトホール７１ａ、７１ｂを開孔した後に、熱処理をする。これにより、ソース電極６０ａとドレイン電極６０ｂから酸化物半導体層に水素が供給され、供給された水素は酸化物半導体層内をその長さ方向に拡散する。このようにして、電気的チャネル長Ｌｅｆｆの制御を容易に行なうことができる。また、ソース電極６０ａとドレイン電極６０ｂのチタン層６５は酸化物半導体層と接しているので、酸化物半導体層を効率的に還元することができる。これらにより、より良好な特性を有するＴＦＴ１００を製造することができる。
＜３．第２の実施形態＞
＜３．１　ＴＦＴの構成＞
　図１５（ａ）は、本発明の第２の実施形態に係るエッチストッパ構造のＴＦＴ２００の構成を示す平面図であり、図１５（ｂ）は図１５（ａ）に示すＴＦＴ２００のＢ－Ｂ線に沿った断面図である。
　図１５（ａ）および図１５（ｂ）を参照して、ＴＦＴ２００の構成を説明する。ガラス基板等の絶縁基板１５上に、ゲート電極２０が形成されている。ゲート電極２０を含む絶縁基板１５の全体を覆うように、ゲート絶縁膜３０が形成されている。なお、ゲート電極２０およびゲート絶縁膜３０の構成は、第１の実施形態に係るＴＦＴ１００と同じであるので、同じ参照符号を付してそれらの説明を省略する。
　ゲート電極２０と対向するゲート絶縁膜３０上の位置に、島状のチャネル層４０が形成されている。チャネル層４０はＩＧＺＯ層からなる。チャネル層４０は、その両側に形成された高還元領域４０ａと、高還元領域４０ａの内側にそれぞれ形成された低還元領域４０ｂと、２つの低還元領域４０ｂに挟まれたチャネル層４０の中央に残された非還元領域４０ｃとからなる。なお、ＩＧＺＯ層の膜厚、結晶性、組成比等は第１の実施形態に係るＴＦＴ１００と同じであるため、それらの説明を省略する。
　ＴＦＴ１００の場合と異なり、チャネル層４０およびゲート絶縁膜３０上に、エッチングストッパ層１５０が形成されている。エッチングストッパ層１５０は、後述するソース電極１６０ａおよびドレイン電極１６０ｂをエッチングによって形成する際に、チャネル層４０の表面がエッチングされないように保護すると共に、配線の寄生容量を低減する機能を有する。このため、エッチングストッパ層１５０の膜厚は厚い方が好ましいが、厚すぎると成膜時間が長くなり、スループットが落ちるという問題がある。これらのことを考慮し、エッチングストッパ層１５０の好ましい膜厚を１００～５００ｎｍとする。また、エッチングストッパ層１５０は、ＩＧＺＯ層と接しているので、ＩＧＺＯ層から酸素を奪い取りにくくするために酸化シリコン膜によって形成されている。なお、図１５（ａ）ではエッチングストッパ層１５０の図示を省略したが、エッチングストッパ層１５０はコンタクトホール１５１ａ、１５１ｂを除く全面を覆っている。
　エッチングストッパ層１５０には、チャネル層４０の低還元領域４０ｂに到達するコンタクトホール１５１ａ、１５１ｂがそれぞれ開孔されている。図１５（ｂ）に示すように、エッチングストッパ層１５０の上面で所定の距離を隔てて左右に分離されたソース電極１６０ａおよびドレイン電極１６０ｂが形成されている。ソース電極１６０ａは、エッチングストッパ層１５０の左上面から左側のゲート絶縁膜３０上まで延在するように形成されていると共に、コンタクトホール１５１ａを介して、チャネル層４０の高還元領域４０ａとも電気的に接続されている。ドレイン電極１６０ｂは、エッチングストッパ層１５０の右上面から右側のゲート絶縁膜３０上まで延在するように形成されていると共に、コンタクトホール１５１ｂを介して、チャネル層４０の高還元領域４０ａとも電気的に接続されている。なお、ソース電極１６０ａおよびドレイン電極１６０ｂの膜厚および材料は、ＴＦＴ１００の場合と同じであるので、それらの説明を省略する。
　ソース電極１６０ａおよびドレイン電極１６０ｂを含む絶縁基板１５の全体を覆うように、パッシベーション膜７０が形成されている。パッシベーション膜７０は、膜厚３００ｎｍの酸化シリコン膜からなる。パッシベーション膜７０には、ソース電極１６０ａおよびドレイン電極１６０ｂの表面に到達するコンタクトホール７１ａ、７１ｂがそれぞれ開孔されている。ソース電極１６０ａおよびドレイン電極１６０ｂはコンタクトホール７１ａ、７１ｂを介して、パッシベーション膜７０上に形成された外部配線８０ａ、８０ｂとそれぞれ電気的に接続されている。
　ＴＦＴ２００のソース電極１６０ａおよびドレイン電極１６０ｂは、パッシベーション膜７０の成膜時に、原料ガスであるシランガスまたはＴＥＯＳガスから生成された水素を含むプラズマに晒される。このとき、ソース電極１６０ａおよびドレイン電極１６０ｂはプラズマ中の水素を吸蔵する。次に、パッシベーション膜７０にコンタクトホール１５１ａ、１５１ｂを形成した後に、大気雰囲気中で温度を３００℃、時間を２時間とする熱処理を行う。この熱処理により、ソース電極１６０ａおよびドレイン電極１６０ｂのチタン層１６５からＩＧＺＯ層に水素が供給され、ＩＧＺＯ層内をその長さ方向に拡散する。これにより、ソース電極１６０ａおよびドレイン電極１６０ｂに近いチャネル層４０には高還元領域４０ａが形成され、それらの内側にはそれぞれ低還元領域４０ｂが形成される。２つの低還元領域４０ｂに挟まれたチャネル層４０の中央には、非還元領域４０ｃが残る。この熱処理によって、高還元領域４０ａの長さＬｈｉｇｈ、低還元領域４０ｂの長さＬｌｏｗ、および非還元領域４０ｃの長さＬｎｏｎが決まる。また、この熱処理によって、コンタクトホール７１ａ、７１ｂのエッチング時にソース電極１６０ａおよびドレイン電極１６０ｂに生じるダメージを回復させることができる。なお、熱処理の温度は３００～３５０℃であることが好ましい。また、ＩＧＺＯ膜を還元するための水素は、水素ガスから生成された水素プラズマであってもよい。この場合、ソース電極１６０ａおよびドレイン電極１６０ｂは水素を効率よく吸蔵できる。また、熱処理は、パッシベーション膜７０の成膜後であればいつ行なってもよい。
　また、ＴＦＴ２００の場合も、チャネル層４０を形成する工程から、ソース電極１６０ａおよびドレイン電極１６０ｂを形成する工程までのいずれかの工程において、ＴＦＴ特性を向上させるために、例えば温度が３５０℃、時間が１時間の熱処理を行なってもよい。
＜３．２　効果＞
　本実施形態によれば、第１の実施形態に係るＴＦＴ１００の場合と同様に、良好な特性を有するＴＦＴ２００を得ることができる。
＜４．第３の実施形態＞
＜４．１　ＴＦＴの構成＞
　図１６（ａ）は、本発明の第３の実施形態に係るボトムコンタクト構造のＴＦＴ３００の構成を示す平面図であり、図１６（ｂ）は図１６（ａ）に示すＴＦＴ３００のＣ－Ｃ線に沿った断面図である。
　図１６（ａ）および図１６（ｂ）を参照して、ＴＦＴ３００の構成を説明する。絶縁基板１５上に、ゲート電極２０が形成されている。ゲート電極２０を含む絶縁基板１５の全体を覆うように、ゲート絶縁膜３０が形成されている。なお、ゲート電極２０およびゲート絶縁膜３０の構成は、第１の実施形態に係るＴＦＴ１００の場合と同じであるので、同じ参照符号を付してそれらの説明を省略する。
　ゲート電極２０の上方のゲート絶縁膜３０上に、所定の距離を隔てて左右に分離されたソース電極２６０ａとドレイン電極２６０ｂとが形成されている。ソース電極２６０ａおよびドレイン電極２６０ｂは、ゲート絶縁膜３０の表面にチタン層２６５、銅層２６６、チタン層２６７の順に積層された積層金属膜によって構成されている。
　ソース電極２６０ａとドレイン電極２６０ｂとによって挟まれたゲート絶縁膜３０上には、ＩＧＺＯ層からなるチャネル層２４０が形成されている。チャネル層２４０の一端はソース電極２６０ａの上面まで延在し、他端はドレイン電極２６０ｂの上面まで延在している。ソース電極２６０ａと接するチャネル層２４０の一端、および、ドレイン電極２６０ｂと接するチャネル層２４０の他端はいずれも、チタン層２６５およびチタン層２６７と接している。このため、チャネル層２４０の両側には、ソース電極２６０ａおよびドレイン電極２６０ｂをそれぞれ覆うように高還元領域２４０ａが形成されている。高還元領域２４０ａの内側にはそれぞれ低還元領域２４０ｂが形成され、２つの低還元領域２４０ｂによって挟まれたチャネル層２４０の中央には、非還元領域２４０ｃが残る。なお、ＴＦＴ３００では、ＩＧＺＯ層がチタン層２６５およびチタン層２６７と接しているので、ＩＧＺＯ層の還元が進みやすい。しかし、少なくともチタン層２６５およびチタン層２６７のいずれかを形成すれば、ＩＧＺＯ層の還元が進み、高還元領域２４０ａ、低還元領域２４０ｂ、および非還元領域２４０ｃを形成することができる。
　ソース電極２６０ａおよびドレイン電極２６０ｂを含む絶縁基板１５の全体を覆うように、パッシベーション膜７０が形成されている。パッシベーション膜７０は、膜厚３００ｎｍの酸化シリコン膜からなる。パッシベーション膜７０には、ソース電極２６０ａおよびドレイン電極２６０ｂの表面に到達するコンタクトホール７１ａ、７１ｂがそれぞれ開孔されている。ソース電極２６０ａおよびドレイン電極２６０ｂはコンタクトホール７１ａ、７１ｂを介して、パッシベーション膜７０上に形成された外部配線８０ａ、８０ｂとそれぞれ電気的に接続されている。
　ＴＦＴ３００のソース電極２６０ａおよびドレイン電極２６０ｂは、パッシベーション膜７０の成膜時に、原料ガスであるシランガスまたはＴＥＯＳガスから生成された水素を含むプラズマに晒される。このとき、ソース電極２６０ａおよびドレイン電極２６０ｂはプラズマ中の水素を吸蔵する。次に、パッシベーション膜７０にコンタクトホール７１ａ、７１ｂを形成した後に、大気雰囲気中で温度を３００℃、時間を２時間とする熱処理を行う。この熱処理により、ソース電極２６０ａおよびドレイン電極２６０ｂのチタン層２６５、２６７からＩＧＺＯ層に水素が供給され、ＩＧＺＯ層内をその長さ方向に拡散する。これにより、ソース電極２６０ａおよびドレイン電極２６０ｂに近いチャネル層２４０には高還元領域２４０ａが形成され、それらの内側にはそれぞれ低還元領域２４０ｂが形成される。２つの低還元領域２４０ｂに挟まれたチャネル層２４０の中央には、非還元領域２４０ｃが残る。この熱処理によって、高還元領域２４０ａの長さＬｈｉｇｈ、低還元領域２４０ｂの長さＬｌｏｗ、および非還元領域２４０ｃの長さＬｎｏｎが決まる。また、この熱処理によって、コンタクトホール７１ａ、７１ｂのエッチング時にソース電極２６０ａおよびドレイン電極２６０ｂに生じるダメージを回復させることができる。なお、熱処理の温度は３００～３５０℃であることが好ましい。また、ＩＧＺＯ膜を還元するための水素は、水素ガスから生成された水素プラズマであってもよい。この場合、ソース電極２６０ａおよびドレイン電極２６０ｂは水素を効率よく吸蔵できる。また、熱処理は、パッシベーション膜７０の成膜後であればいつ行なってもよい。
　また、ＴＦＴ３００の場合も、チャネル層２４０を形成する工程から、ソース電極２６０ａおよびドレイン電極２６０ｂを形成する工程までのいずれかの工程において、ＴＦＴ特性を向上させるために、例えば温度が３５０℃、時間が１時間の熱処理を行なってもよい。
＜４．２　効果＞
　本実施形態によれば、第１の実施形態に係るＴＦＴ１００の場合と同様に、良好なＴＦＴ３００を得ることができる。
＜５．第４の実施形態＞
＜５．１　ＴＦＴの構成＞
　図１７（ａ）は、本発明の第４の実施形態に係るトップゲート構造のＴＦＴ４００の構成を示す平面図であり、図１７（ｂ）は、図１７（ａ）に示す切断線Ｄ－Ｄに沿った断面図である。図１７（ａ）および図１７（ｂ）を参照して、ＴＦＴ４００の構成を説明する。
　ガラス基板等の絶縁基板１５上に、島状のチャネル層３４０が配置されている。チャネル層３４０は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）および酸素（Ｏ）によって構成されるＩＧＺＯ層からなる。ＩＧＺＯ層の両側に高還元領域３４０ａがそれぞれ形成され、高還元領域３４０ａの内側に低還元領域３４０ｂがそれぞれ形成され、２つの低還元領域３４０ｂによって挟まれた領域は非還元領域３４０ｃとして残る。なお、ＩＧＺＯ層の膜厚等はＴＦＴ１００の場合と同一であるため、それらの説明を省略する。また、図１７（ｂ）に示すようにＩＧＺＯ層を絶縁基板１５上に直接形成してもよいが、絶縁基板１５上に形成された窒化シリコン膜または酸化シリコン膜上に形成してもよい。また、窒化シリコン膜上に酸化シリコン膜を積層した積層絶縁膜上に形成してもよい。
　チャネル層３４０を含む絶縁基板１５の全体を覆うように、ゲート絶縁膜３３０が形成されている。ゲート絶縁膜３３０は、窒化シリコン膜上に酸化シリコン膜を積層した積層絶縁膜により構成されている。ゲート絶縁膜３３０の構成はＴＦＴ１００の場合と同一であるので、その説明を省略する。なお、ゲート絶縁膜３３０を構成する窒化シリコン膜の膜厚は３００ｎｍであり、酸化シリコン膜の膜厚は５０ｎｍである。
　少なくともチャネル層３４０の低還元領域３４０ｂおよび非還元領域３４０ｃと対向するゲート絶縁膜３３０上の位置にゲート電極３２０が配置されている。ゲート電極３２０の構成はＴＦＴ１００の場合と同一であるので、その説明を省略する。ゲート電極３２０を含む絶縁基板１５の全体を覆うように、酸化シリコン膜からなる層間絶縁膜３５０が形成されている。なお、高還元領域３４０ａの端部は、平面視においてゲート電極３２０の内側にまで入り込んでいることが好ましいが、ゲート電極３２０の外側に位置していてもよい。この場合には、ゲート電極３２０に電圧を印加したときに、ゲート電極３２０と接するチャネル層３４０の表面にキャリアが誘起され、高濃度層が形成されるからである。
　層間絶縁膜３５０およびゲート絶縁膜３３０に、チャネル層３４０の両側の高還元領域３４０ａにそれぞれ到達するコンタクトホール７１ａ、７１ｂが形成されている。コンタクトホール７１ａ、７１ｂを介して両側の高還元領域３４０ａとそれぞれ電気的に接続されたソース電極３６０ａおよびドレイン電極３６０ｂが配置されている。ソース電極３６０ａおよびドレイン電極３６０ｂを含む絶縁基板１５の全体を覆うように酸化シリコン膜からなるパッシベーション膜７０が形成されている。
　ＴＦＴのソース電極３６０ａおよびドレイン電極３６０ｂは、パッシベーション膜７０の成膜時に、原料ガスであるシランガスまたはＴＥＯＳガスから生成された水素を含むプラズマに晒される。このとき、ソース電極３６０ａおよびドレイン電極３６０ｂはプラズマ中の水素を吸蔵する。次に、パッシベーション膜７０にコンタクトホール７１ａ、７１ｂを形成した後に、大気雰囲気中で温度を３００℃、時間を２時間とする熱処理を行う。この熱処理により、ソース電極３６０ａおよびドレイン電極３６０ｂのチタン層からＩＧＺＯ層に水素が供給され、ＩＧＺＯ層内をその長さ方向に拡散する。これにより、ソース電極３６０ａおよびドレイン電極３６０ｂに近いチャネル層３４０には高還元領域３４０ａが形成され、それらの内側にはそれぞれ低還元領域３４０ｂが形成される。２つの低還元領域３４０ｂに挟まれたチャネル層３４０の中央には、非還元領域３４０ｃが残る。この熱処理によって、高還元領域３４０ａの長さＬｈｉｇｈ、低還元領域３４０ｂの長さＬｌｏｗ、および非還元領域４０ｃの長さＬｎｏｎが決まる。また、この熱処理によって、コンタクトホール７１ａ、７１ｂのエッチング時にソース電極３６０ａおよびドレイン電極３６０ｂに生じるダメージを回復させることができる。なお、熱処理の温度は３００～３５０℃であることが好ましい。また、ＩＧＺＯ膜を還元するための水素は、水素ガスから生成された水素プラズマであってもよい。この場合、ソース電極３６０ａおよびドレイン電極３６０ｂは水素を効率よく吸蔵できる。また、熱処理は、パッシベーション膜７０の成膜後であればいつ行なってもよい。
　また、ＴＦＴ４００の場合も、チャネル層３４０を形成する工程から、ソース電極３６０ａおよびドレイン電極３６０ｂを形成する工程までのいずれかの工程において、ＴＦＴ特性を向上させるために、例えば温度が３５０℃、時間が１時間の熱処理を行なってもよい。
＜５．２　効果＞
　本実施形態によれば、第１の実施形態に係るＴＦＴ１００の場合と同様に、良好な特性を有するＴＦＴ４００を得ることができる。
＜６．第５の実施形態＞
　図１８は、第１から第４の実施形態に係るＴＦＴ１００～４００のいずれかを含む液晶表示装置１の構成を示すブロック図である。図１８に示す液晶表示装置１は、液晶パネル２と、表示制御回路３と、ゲートドライバ４と、ソースドライバ５とを含む。液晶パネル２には、水平方向に延びるｎ本（ｎは１以上の整数）のゲート配線Ｇ１～Ｇｎと、ゲート配線Ｇ１～Ｇｎと交差する方向に延びるｍ本（ｍは１以上の整数）のソース配線Ｓ１～Ｓｍが形成されている。ｉ番目のゲート配線Ｇｉ（ｉは１以上ｎ以下の整数）とｊ番目のソース配線Ｓｊ（ｊは１以上ｍ以下の整数）との交点近傍には、それぞれ画素形成部Ｐｉｊが配置されている。
　表示制御回路３には、液晶表示装置１の外部から水平同期信号や垂直同期信号等の制御信号ＳＣと画像信号ＤＴが供給される。表示制御回路３は、これらの信号に基づき、ゲートドライバ４に対して制御信号ＳＣ１を出力し、ソースドライバ５に対して制御信号ＳＣ２と画像信号ＤＴを出力する。
　ゲートドライバ４はゲート配線Ｇ１～Ｇｎに接続され、ソースドライバ５はソース配線Ｓ１～Ｓｍに接続されている。ゲートドライバ４は、選択状態を示すハイレベルの信号をゲート配線Ｇ１～Ｇｎに順に与える。これにより、ゲート配線Ｇ１～Ｇｎが１本ずつ順に選択される。例えば、ｉ番目のゲート配線Ｇｉが選択されたとき、１行分の画素形成部Ｐｉ１～Ｐｉｍが一括して選択される。ソースドライバ５は、各ソース配線Ｓ１～Ｓｍに対して画像信号ＤＴに応じた信号電圧を与える。これにより、選択された１行分の画素形成部Ｐｉ１～Ｐｉｍに画像信号ＤＴに応じた信号電圧が書き込まれる。このようにして、液晶表示装置１は液晶パネル２に画像を表示する。なお、液晶パネル２を「表示部」といい、ゲートドライバ４とソースドライバ５をまとめて駆動回路という場合がある。
　図１９は、液晶パネル２に設けられた画素形成部Ｐｉｊ内のパターン配置を示す平面図である。図１８に示すように、液晶パネル２は、水平方向に延びるｉ番目のゲート配線Ｇｉと、ゲート配線Ｇｉと交差する方向に延びるｊ番目のソース配線Ｓｊと、ゲート配線Ｇｉとソース配線Ｓｊに囲まれた領域に配置された画素形成部Ｐｉｊとを含む。画素形成部Ｐｉｊは、スイッチング素子として機能するＴＦＴとして、図７（ａ）および図７（ｂ）に示すＴＦＴ１００を含む。ＴＦＴ１００のゲート電極２０はゲート配線Ｇｉと電気的に接続されている。ゲート電極２０の上方には、島状のチャネル層４０が形成されている。チャネル層４０の一端は、ソース配線Ｓｊに接続されたソース電極と電気的に接続され、チャネル層４０の他端は、ドレイン電極と電気的に接続されている。さらに、ドレイン電極は、コンタクトホール６を介して画素電極７と接続されている。画素電極７は、対向電極（図示しない）と共に、画像信号ＤＴに応じた信号電圧を所定時間保持する画素容量を構成する。
　液晶パネル２に設けられた各画素形成部Ｐｉｊのスイッチング素子として、良好なＴＦＴ特性を有するＴＦＴ１００を用いて、オフ時にリーク電流が流れないようにしたり、閾値電圧が高くなることによってオン電流が低下しないようにしたりすることができる。これにより、画像信号の信号電圧を各画素形成部Ｐｉｊに所定時間保持したり、確実に書き込んだりすることができるので、液晶パネル２に表示される画像の表示品位を向上させることができる。
　なお、図１８および図１９では、ＴＦＴ１００を用いた場合について説明したが、ＴＦＴ１００の代わりに、ＴＦＴ２００または３００を用いてもよい。
　また、上述の説明では、ＴＦＴ２１０を液晶表示装置１に適用する場合について説明したが、有機ＥＬ（Electro Luminescence）表示装置に適用することもできる。
　本発明は、アクティブマトリクス型液晶表示装置等のような表示装置に適しており、特に、その画素部に形成されるスイッチング素子、または、画素部を駆動するための駆動回路を構成するトランジスタに適している。
　１…液晶表示装置
　２…液晶パネル
　１５…絶縁基板
　２０、３２０…ゲート電極
　３０、３３０…ゲート絶縁膜
　４０、２４０、３４０…チャネル層（酸化物半導体層、ＩＧＺＯ層）
　４０ａ、２４０ａ、３４０ａ…高還元領域（第１の領域）
　４０ｂ、２４０ｂ、３４０ｂ…低還元領域（第２の領域）
　４０ｃ、２４０ｃ、３４０ｃ…非還元領域（第３の領域）
　６０ａ、１６０ａ、２６０ａ、３６０ａ…ソース電極
　６０ｂ、１６０ｂ、２６０ｂ、３６０ａ…ドレイン電極
　６５、１６５、２６５、２６７…チタン電極
　１００、２００、３００、４００…薄膜トランジスタ（ＴＦＴ）
　１５０…チャネルストッパ層

Claims (17)

  1. 　絶縁基板上に形成された薄膜トランジスタであって、
    　酸化物半導体層からなるチャネル層と、
    　前記チャネル層に接して形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜を挟んで前記チャネル層と対向するように形成されたゲート電極と、
    　前記チャネル層の長さ方向の両側で前記チャネル層とそれぞれ電気的に接続されたソース電極およびドレイン電極とを備え、
    　前記チャネル層のキャリア濃度は、ソース電極およびドレイン電極が接続された位置から前記チャネル層の内側に向かって低くなることを特徴とする、薄膜トランジスタ。
  2. 　前記チャネル層は、前記ゲート絶縁膜内の電界強度が１ＭＶ／ｃｍになるゲート電圧を前記ゲート電極に印加したときに、所定のキャリア濃度を有する２つの第１の領域と、前記２つの第１の領域の内側にそれぞれ隣接し、前記第１の領域よりもキャリア濃度が低い２つの第２の領域と、前記２つの第２の領域によって挟まれ、前記第２の領域よりもキャリア濃度が低い第３の領域を有し、
    　前記ソース電極および前記ドレイン電極は前記２つの第１の領域にそれぞれ接続されていることを特徴とする、請求項１に記載の薄膜トランジスタ。
  3. 　電気的チャネル長は、前記第２の領域の長さと前記第３の領域の長さの和であることを特徴とする、請求項２に記載の薄膜トランジスタ。
  4. 　前記電気的チャネル長は２～６μｍであることを特徴とする、請求項３に記載の薄膜トランジスタ。
  5. 　前記電気的チャネル長は３～５μｍであることを特徴とする、請求項３に記載の薄膜トランジスタ。
  6. 　前記ソース電極および前記ドレイン電極は単一の金属層または複数の金属層を積層した積層金属膜からなり、
    　少なくとも前記チャネル層と電気的に接続された前記金属層は、水素を１×１０20ｃｍ-3以上吸蔵することができる材料からなることを特徴とする、請求項３に記載の薄膜トランジスタ。
  7. 　前記材料は、チタン、チタン合金、モリブデン、またはモリブデン合金のいずれかであることを特徴とする、請求項６に記載の薄膜トランジスタ。
  8. 　前記ゲート電極は前記絶縁基板上に形成され、
    　前記ゲート絶縁膜は前記ゲート電極を覆うように形成され、
    　前記チャネル層は、前記ゲート電極と対向するように前記ゲート絶縁膜上に形成され、
    　前記ソース電極および前記ドレイン電極は、前記チャネル層に形成された前記２つの第１の領域とそれぞれ電気的に接続されていることを特徴とする、請求項６に記載の薄膜トランジスタ。
  9. 　前記ソース電極および前記ドレイン電極を覆うパッシベーション膜をさらに含み、
    　前記ソース電極および前記ドレイン電極は、前記チャネル層の長さ方向の両側において前記２つの第１の領域とそれぞれ接するように形成され、
    　前記パッシベーション膜は、前記ソース電極と前記ドレイン電極とによって挟まれた前記チャネル層の表面をさらに覆うことを特徴とする、請求項８に記載の薄膜トランジスタ。
  10. 　前記ソース電極と前記ドレイン電極とによって挟まれた前記チャネル層の表面を覆うように形成されたエッチングストッパ層をさらに含み、
    　前記ソース電極および前記ドレイン電極は、前記エッチングストッパ層に形成されたコンタクトホールを介して前記チャネル層の前記２つの第１の領域とそれぞれ電気的に接続されていることを特徴とする、請求項８に記載の薄膜トランジスタ。
  11. 　前記チャネル層の一端は前記ソース電極の一端を覆うように形成され、前記チャネル層の他端は前記ドレイン電極の一端を覆うように形成されていることを特徴とする、請求項８に記載の薄膜トランジスタ。
  12. 　前記チャネル層は前記絶縁基板上に形成され、
    　前記ゲート絶縁膜は前記チャネル層を覆うように形成され、
    　前記ゲート電極は、前記ゲート電極と対向するように前記ゲート絶縁膜上に形成され、
    　前記ソース電極および前記ドレイン電極は、前記チャネル層に形成された前記２つの第１の領域とそれぞれ電気的に接続されていることを特徴とする、請求項６に記載の薄膜トランジスタ。
  13. 　前記チャネル層は酸化インジウム・ガリウム・亜鉛層からなることを特徴とする、請求項６に記載の薄膜トランジスタ。
  14. 　前記チャネル層は微結晶酸化物半導体からなることを特徴とする、請求項６に記載の薄膜トランジスタ。
  15. 　絶縁基板上に形成された薄膜トランジスタの製造方法であって、
    　酸化物半導体層からなるチャネル層を形成する工程と、
    　前記チャネル層に接して形成されたゲート絶縁膜を形成する工程と、
    　前記ゲート絶縁膜を挟んで前記チャネル層と対向するようにゲート電極を形成する工程と、
    　前記チャネル層の長さ方向の両側に、水素を吸蔵したソース電極およびドレイン電極をそれぞれ接続する工程と、
    　前記ソース電極および前記ドレイン電極を前記チャネル層とを接続した後に熱処理する工程とを備え、
    　前記熱処理する工程は、前記ソース電極および前記ドレイン電極に吸蔵された水素を前記チャネル層に供給して、その長さ方向に拡散させることを特徴とする、薄膜トランジスタの製造方法。
  16. 　前記ソース電極および前記ドレイン電極は、少なくとも前記熱処理する工程までに水素を１×１０20ｃｍ-3以上吸蔵していることを特徴とする、請求項１５に記載の薄膜トランジスタの製造方法。
  17. 　画像を表示するアクティブマトリクス型の表示装置であって、
    　複数のゲート配線と、前記複数のゲート配線と交差する複数のソース配線と、前記複数のゲート配線と前記複数のソース配線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素形成部とを備える表示部と、
    　前記複数の画素形成部を駆動する駆動回路とを備え、
    　前記ソース配線から前記画素形成部に与えられる画像信号を書き込むためのスイッチング素子は、請求項２に記載された薄膜トランジスタであることを特徴とする、表示装置
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