WO2015072196A1 - 半導体装置 - Google Patents

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加藤　純男
上田　直樹
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シャープ株式会社
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    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
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    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor

Definitions

  • the present invention relates to a semiconductor device including a memory transistor.
  • memory transistor an element having a transistor structure (hereinafter referred to as “memory transistor”) as a memory element that can be used as a ROM (read only memory).
  • Patent Document 1 discloses a nonvolatile memory transistor having a MOS transistor structure. In this memory transistor, writing is performed by applying a high electric field to the gate insulating film to cause dielectric breakdown.
  • Patent Document 2 discloses a memory transistor using a change in threshold voltage caused by applying a predetermined write voltage to the gate.
  • Patent Document 3 by the present applicant proposes a novel nonvolatile memory transistor capable of reducing power consumption as compared with the prior art.
  • This memory transistor uses a metal oxide semiconductor in an active layer (channel), and can irreversibly change to a resistor state showing ohmic resistance characteristics regardless of the gate voltage due to Joule heat generated by a drain current.
  • the voltage for writing can be made lower than the voltage in Patent Documents 1 and 2. Note that in this specification, an operation for changing the oxide semiconductor of the memory transistor to a resistor state is referred to as “writing”.
  • this memory transistor does not operate as a transistor because a metal oxide semiconductor becomes a resistor after writing, but in this specification, it is also referred to as a “memory transistor” even after being changed to a resistor.
  • names of a gate electrode, a source electrode, a drain electrode, an active layer, a channel region, and the like constituting a transistor structure are used.
  • Patent Document 3 describes that a memory transistor is formed on, for example, an active matrix substrate of a liquid crystal display device.
  • the present inventor has examined the configuration of a memory transistor having an active layer containing a metal oxide from various angles. As a result, it has been found that if the writing time of the memory transistor is further reduced, the conventional electrode structure may not be able to obtain high reliability. This problem will be described in detail later.
  • Embodiments of the present invention are aimed at improving the reliability of a semiconductor device including a memory transistor as compared with the related art.
  • a semiconductor device includes a substrate and at least one memory transistor supported by the substrate, and the at least one memory transistor has a drain current Ids of a gate voltage Vg.
  • Is a memory transistor in which the drain current Ids can be changed irreversibly from a semiconductor state dependent on the gate voltage Vg, the at least one memory transistor comprising: a gate electrode; a metal oxide layer; A gate insulating film disposed between the gate electrode and the metal oxide layer, and a source electrode and a drain electrode electrically connected to the metal oxide layer, the drain electrode having a melting point
  • a first drain metal layer formed of a first metal having a melting point of 1200 ° C.
  • the source electrode has a stacked structure including a first source metal layer including the first metal and a second source metal layer including the second metal, and is formed on the surface of the substrate.
  • a part of the source electrode overlaps both the metal oxide layer and the gate electrode, and the part of the source electrode includes the first source metal layer and the second source electrode. Contains a source metal layer.
  • the source electrode has a stacked structure including a first source metal layer including the first metal and a second source metal layer including the second metal, and is formed on the surface of the substrate.
  • a portion of the source electrode overlaps both the metal oxide layer and the gate electrode, the portion of the source electrode includes the first source metal layer, and The second source metal layer is not included.
  • the first drain metal layer is in direct contact with the upper surface of the metal oxide layer.
  • the first drain metal layer is in direct contact with the lower surface of the metal oxide layer.
  • the gate electrode is located on the substrate side of the metal oxide layer.
  • the first drain metal layer and the second drain metal layer are stacked in this order from the substrate side.
  • the metal oxide layer when viewed from the normal direction of the substrate, overlaps with the gate electrode and the gate insulating film, and between the source electrode and the drain electrode.
  • the located part has a U-shape.
  • the first metal is a metal selected from the group consisting of W, Ta, Ti, Mo, and Cr or an alloy thereof.
  • the melting point of the second metal is less than 1200 ° C.
  • the second metal is a metal selected from the group consisting of Al and Cu.
  • the metal oxide layer contains In, Ga, and Zn.
  • the metal oxide layer includes a crystalline portion.
  • the at least one memory transistor is a plurality of memory transistors including the memory transistor ST in the semiconductor state and the memory transistor RT in the resistor state.
  • the semiconductor device further comprises another transistor having a semiconductor layer including a metal oxide supported by the substrate, and the semiconductor layer of the other transistor and the metal oxide layer of the memory transistor include:
  • the source electrode and the drain electrode of the other transistor are formed of a common oxide semiconductor film, and include a first metal layer including the first metal and a second metal layer including the second metal.
  • a part of the drain electrode of the other transistor overlaps with both the gate electrode of the other transistor and the metal oxide layer.
  • the part of the drain electrode of the other transistor includes the first metal layer and the second metal layer.
  • the semiconductor device is an active matrix substrate, and includes a display region having a plurality of pixel electrodes and pixel transistors each of which is electrically connected to a corresponding pixel electrode among the plurality of pixel electrodes. And a peripheral region having a plurality of circuits arranged in a region other than the display region, the plurality of circuits including a memory circuit having the at least one memory transistor, the pixel transistor, and the peripheral At least one of the plurality of transistors included in the plurality of circuits in the region includes a semiconductor layer formed using an oxide semiconductor film that is common to the metal oxide layer of the at least one memory transistor.
  • a semiconductor device having a metal oxide layer as an active layer and having a memory transistor using a change from a semiconductor state to a resistor state
  • a change from a semiconductor state to a resistor state when writing to the memory transistor It is possible to prevent the drain electrode from being melted by the heat generated in. Therefore, damage and destruction of the memory transistor due to heat generated during writing can be suppressed, so that the reliability of the semiconductor device can be improved.
  • FIG. 3 is a diagram illustrating a single memory cell constituting the memory circuit in the first embodiment.
  • FIGS. 7A and 7B are a cross-sectional view and a plan view, respectively, of the memory transistor 10 (1) of the embodiment, and FIG. 10C is a top view of the memory transistor 10 (1) after writing.
  • FIGS. 7A and 7B are a cross-sectional view and a plan view of the memory transistor 10 (2) of the reference example, respectively, and FIG. 10C is a top view of the memory transistor 10 (2) after writing.
  • FIG. 11 is a cross-sectional view illustrating a display device 2001 used.
  • 2 is a diagram illustrating a block configuration of a liquid crystal display device 2001.
  • FIG. (A) and (b) are schematic diagrams showing the configuration of the memory cells constituting the nonvolatile memory devices 60a to 60c and the pixel circuit of the liquid crystal display device 2001, respectively.
  • 4A and 4B are process diagrams for explaining a manufacturing method of the semiconductor device (active matrix substrate 1002) according to the first embodiment, in which FIGS.
  • FIGS. 4A and 4B are cross-sectional views and FIG. 4A and 4B are process diagrams for explaining a manufacturing method of the semiconductor device (active matrix substrate 1002) according to the first embodiment, in which FIGS. 4A and 4B are cross-sectional views and FIG. 4A and 4B are process diagrams for explaining a manufacturing method of the semiconductor device (active matrix substrate 1002) according to the first embodiment, in which FIGS. 4A and 4B are cross-sectional views and FIG. 4A and 4B are process diagrams for explaining a manufacturing method of the semiconductor device (active matrix substrate 1002) according to the first embodiment, in which FIGS. 4A and 4B are cross-sectional views and FIG.
  • FIGS. 4A and 4B are process diagrams for explaining a manufacturing method of the semiconductor device (active matrix substrate 1002) according to the first embodiment, in which FIGS. 4A and 4B are cross-sectional views and FIG. 4A and 4B are process diagrams for explaining a manufacturing method of the semiconductor device (active matrix substrate 1002) according to the first embodiment, in which FIGS. 4A and 4B are cross-sectional views and FIG. (A) is a diagram showing Ids-Vgs characteristics in the initial state (semiconductor state) of the memory transistor 10A, and (b) is a diagram showing Ids-Vds characteristics in the initial state of the memory transistor 10A.
  • FIG. 10 is a diagram showing the Ids-Vgs characteristics of the memory transistor 10A before and after writing in an overlapping manner. It is a figure which shows the relationship between the differential resistance (dVds / dIds, unit: ohm micrometer) of the memory transistor 10A before and behind writing, and the drain voltage Vds.
  • FIG. 4 is a process diagram for explaining a method for manufacturing a semiconductor device (active matrix substrate 1003) of a second embodiment, wherein (a) and (b) are sectional views, and (c) are top views.
  • FIG. 4 is a process diagram for explaining a method for manufacturing a semiconductor device (active matrix substrate 1003) of a second embodiment, wherein (a) and (b) are sectional views, and (c) are top views.
  • FIG. 4 is a process diagram for explaining a method for manufacturing a semiconductor device (active matrix substrate 1003) of a second embodiment, wherein (a) and (b) are sectional views, and (c) are top views.
  • FIG. 4 is a process diagram for explaining a method for manufacturing a semiconductor device (active matrix substrate 1003) of a second embodiment, wherein (a) and (b) are sectional views, and (c) are top views.
  • FIG. 4 is a process diagram for explaining a method for manufacturing a semiconductor device (active matrix substrate 1003) of a second embodiment, wherein (a) and (b) are sectional views, and (c) are top views.
  • FIG. 4 is a process diagram for explaining a method for manufacturing a semiconductor device (active matrix substrate 1003) of a second embodiment, wherein (a) and (b) are sectional views, and (c) are top views.
  • FIG. 4 is a process diagram for explaining a method for manufacturing a semiconductor device (active matrix substrate 1003) of a second embodiment, wherein (a) and (b) are sectional views, and (c) are top views.
  • (A) And (b) is the top view and sectional drawing which respectively show memory transistor 10D in the semiconductor device of 3rd Embodiment.
  • FIG. 4 is a process diagram for explaining a method for manufacturing a semiconductor device (active matrix substrate 1004) of a third embodiment, wherein (a) and (b) are cross-sectional views, and (c) are top views.
  • FIG. 4 is a process diagram for explaining a method for manufacturing a semiconductor device (active matrix substrate 1004) of a third embodiment, wherein (a) and (b) are cross-sectional views, and (c) are top views.
  • FIG. 4 is a process diagram for explaining a method for manufacturing a semiconductor device (active matrix substrate 1004) of a third embodiment, wherein (a) and (b) are cross-sectional views, and (c) are top views.
  • FIG. 4 is a process diagram for explaining a method for manufacturing a semiconductor device (active matrix substrate 1004) of a third embodiment, wherein (a) and (b) are cross-sectional views, and (c) are top views.
  • FIG. 4 is a process diagram for explaining a method for manufacturing a semiconductor device (active matrix substrate 1004) of a third embodiment, wherein (a) and (b) are cross-sectional views, and (c) are top views.
  • FIG. 4 is a process diagram for explaining a method for manufacturing a semiconductor device (active matrix substrate 1004) of a third embodiment, wherein (a) and (b) are cross-sectional views, and (c) are top views.
  • FIGS. 7A to 7C are a plan view and a cross-sectional view illustrating the configuration of another memory transistor in the embodiment according to the invention.
  • FIGS. (A) to (c) are cross-sectional views illustrating the configuration of another memory transistor in the embodiment according to the invention.
  • Patent Document 3 the knowledge found by the present inventor regarding the configuration of the memory transistor (Patent Document 3) using the change from the semiconductor state to the resistor state will be described.
  • the writing of the memory transistor is performed by reducing the resistance of the metal oxide layer, which is the active layer of the memory transistor, by Joule heat generated by the drain current (writing current). At the time of writing, heat is generated in the metal oxide layer of the memory transistor.
  • the writing time can be further shortened.
  • the amount of heat generated can be increased by applying a larger amount of power to the memory transistor.
  • increasing the calorific value has the following problems.
  • the amount of heat generated during writing increases particularly near the drain electrode in the metal oxide layer (channel region).
  • the drain side of the metal oxide layer locally becomes a high temperature of, for example, 1000 ° C. or higher. Therefore, when the memory transistor has a bottom gate structure, a metal layer made of a metal having a relatively low melting point such as aluminum or copper is provided as a drain electrode on the upper surface of the metal oxide layer. There is a risk that the metal melts due to heat generated during writing. As a result, the drain electrode and the metal oxide layer are not electrically connected, and the current path between the source, the metal oxide layer, and the drain is interrupted (the current does not flow between the source and the drain). May occur and the memory transistor may be destroyed. For this reason, it may be difficult to perform a normal read operation from the memory transistor after writing.
  • a metal wiring film including a source and a drain it has been proposed to use a laminated film in which a Ti film and an Al alloy film are stacked in this order from the metal oxide layer side (for example, JP 2010-123748 A). Publication).
  • a metal having a relatively low melting point such as Al and Cu does not directly contact the metal oxide layer.
  • a metal having a relatively low melting point is located above the metal oxide layer, it may be melted at the time of writing even when it is not in direct contact with the metal oxide layer. It was confirmed.
  • a metal having a relatively high melting point such as Ti does not melt due to heat during writing even if it is located on the metal oxide layer.
  • the inventor forms a portion of the drain electrode of the memory transistor on the metal oxide layer with a metal having a relatively high melting point so as not to include a metal with a low melting point.
  • the present inventors have found that the above-described problems caused by heat generation during writing can be solved, and have reached the present invention. According to such a configuration, it is possible to shorten the writing time as compared with the conventional one while suppressing the deterioration of the reliability of the memory transistor due to the heat at the time of writing.
  • FIG. 1A is a cross-sectional view showing a memory transistor 10A in the semiconductor device of this embodiment, and FIG. 1B is a plan view of the memory transistor 10A.
  • FIG. 1A shows a cross-sectional structure taken along the line II ′ of FIG.
  • the semiconductor device of this embodiment includes a substrate 1 and a memory transistor 10A supported on the substrate 1.
  • the memory transistor 10A is, for example, an n-channel type memory transistor.
  • the memory transistor 10A includes a gate electrode 3, an active layer containing metal oxide (hereinafter referred to as "metal oxide layer") 7, and a gate insulating film 5 disposed between the gate electrode 3 and the metal oxide layer 7. And a source electrode 9 s and a drain electrode 9 d electrically connected to the metal oxide layer 7.
  • metal oxide layer an active layer containing metal oxide
  • a source electrode 9 s and a drain electrode 9 d electrically connected to the metal oxide layer 7.
  • the gate electrode 3 is disposed on the substrate 1 side of the metal oxide layer 7 (bottom gate structure).
  • the source electrode 9 s may be in contact with a part of the metal oxide layer 7, and the drain electrode 9 d may be in contact with another part of the metal oxide layer 7.
  • a region in contact (or electrical connection) with the source electrode 9 s is “source contact region”, and a region in contact with (or electrical connection with) the drain electrode 9 d is “drain contact region”. Called.
  • a region of the metal oxide layer 7 that overlaps with the gate electrode 3 and the gate insulating film 5 and is located between the source contact region and the drain contact region is a channel. It becomes area 7c.
  • the source electrode 9s and the drain electrode 9d are in contact with the upper surface of the metal oxide layer 7, when viewed from the normal direction of the substrate 1, between the source electrode 9s and the drain electrode 9d in the metal oxide layer 7 The region located at is the channel region 7c.
  • the drain electrode 9d has a laminated structure including a first drain metal layer 9d1 formed of a first metal and a second drain metal layer 9d2 formed of a second metal having a melting point lower than that of the first metal.
  • a first drain metal layer 9d1 formed of a first metal and a second drain metal layer 9d2 formed of a second metal having a melting point lower than that of the first metal.
  • “Formed with the first metal (or the second metal)” means that the first metal (or the second metal) is mainly included.
  • the first or second metal may be a single metal or an alloy.
  • the first metal contained in the first drain metal layer 9d1 is a metal having a melting point of 1200 ° C. or higher, preferably 1600 ° C. or higher (hereinafter referred to as “first metal”).
  • the first metal may be a single metal or an alloy.
  • the first metal include Ti (titanium, melting point: 1667 ° C.), Mo (molybdenum, melting point: 2623 ° C.), Cr (chromium, melting point: 1857 ° C.), W (tungsten, melting point: 3380 ° C.), Ta (tantalum). , Melting point: 2996 ° C.), or an alloy thereof.
  • the second metal contained in the second drain metal layer 9d2 is a metal having a melting point lower than that of the first metal (hereinafter referred to as “second metal”).
  • the melting point of the second metal may be less than 1200 ° C., for example 700 ° C. or less.
  • the second metal for example, Al (aluminum, melting point: 660 ° C.), Cu (copper, melting point: 1083 ° C.), or the like can be used.
  • the source electrode 9s and the drain electrode 9d may be formed of a common conductive film.
  • the source electrode 9s and the drain electrode 9d are formed of a common laminated film including a first metal film 9L formed of a first metal and a second metal film 9U formed of a second metal. It is formed using. Accordingly, the source electrode 9s has a laminated structure including the first metal film 9L and the second metal film 9U.
  • the layers formed of the first metal film 9L and the second metal film 9U in the source electrode 9s are referred to as a first source metal layer 9s1 and a second source metal layer 9s2, respectively.
  • the drain electrode 9d has a stacked structure including a first drain metal layer 9d1 formed from the first metal film 9L and a second drain metal layer 9d2 formed from the second metal film 9U. .
  • Each of the first metal film 9L and the second metal film 9U may be a conductor layer mainly containing the above metal, and not only a layer made of a single metal but also an alloy layer, a metal nitride layer, a metal silicide layer, etc. May also be included.
  • the drain electrode 9 d When viewed from the normal direction of the surface of the substrate 1, the drain electrode 9 d has a portion P that overlaps both the gate electrode 3 and the metal oxide layer 7.
  • a portion P of the drain electrode 9d that overlaps both the gate electrode 3 and the metal oxide layer 7 includes the first drain metal layer 9d1 (first metal film 9L), and the second drain metal layer 9d2 (second metal).
  • the membrane 9U) is not included.
  • the portion P may be composed of only the first drain metal layer 9d1, or may include a metal layer having a high melting point other than the first drain metal layer 9d1.
  • the drain current Ids depends on the gate voltage Vgs (referred to as “semiconductor state”) to the state where the drain current Ids does not depend on the gate voltage Vgs (referred to as “resistor state”). It is a non-volatile memory element that can be irreversibly changed.
  • the drain current Ids is a current flowing between the source electrode 9s and the drain electrode 9d (between the source and drain) of the memory transistor 10A, and the gate voltage Vgs is between the gate electrode 3 and the source electrode 9s (gate-source). Voltage).
  • the above state change occurs, for example, when a predetermined write voltage Vds is applied between the source and drain of the memory transistor 10A in the semiconductor state (initial state) and a predetermined gate voltage is applied between the gate and source.
  • Application of the write voltage Vds causes a current (write current) to flow through a portion (channel region) 7c of the metal oxide layer 7 where a channel is formed, thereby generating Joule heat. Due to this Joule heat, the channel region 7 c of the metal oxide layer 7 is reduced in resistance.
  • a resistor state having an ohmic resistance characteristic is obtained without depending on the gate voltage Vgs. The reason why the resistance of the oxide semiconductor is lowered is currently being elucidated.
  • the second drain metal layer 9d2 is not disposed in the vicinity of the drain side end portion having high Joule heat. More specifically, when viewed from the normal direction of the surface of the substrate 1, the first drain metal layer 9 d 1 containing a metal having a relatively high melting point in the drain electrode 9 d is formed of the gate electrode 3 and the metal oxide layer 7.
  • the channel region 7c is defined so as to overlap both.
  • the second drain metal layer 9d2 containing a metal having a relatively low melting point is not disposed on the metal oxide layer 7, the metal contained in the second drain metal layer 9d2 is caused by the heat generated during writing. Melting can be suppressed. Therefore, the destruction and deformation of the memory transistor 10A due to metal melting can be suppressed.
  • the entire metal oxide layer 7 overlaps the gate electrode 3, but at least a part of the metal oxide layer 7 is in contact with the gate electrode 3.
  • position so that it may overlap.
  • the second drain metal layer 9d2 is not located on a portion of the metal oxide layer 7 overlapping the gate electrode 3, the same effect as described above can be obtained.
  • the second drain metal layer 9 d 2 may not overlap with both the metal oxide layer 7 and the gate electrode 3, and may overlap with either one. Absent.
  • the drain electrode 9d has a two-layer structure including the first and second drain metal layers 9d1 and 9d2, but may include three or more layers including other conductive layers.
  • the first drain metal layer 9 d 1 may be in contact with the upper surface of the metal oxide layer 7.
  • a Ti or Mo layer is used as the first drain metal layer 9d1
  • the contact resistance can be reduced by arranging the first drain metal layer 9d1 and the metal oxide layer 7 in contact with each other.
  • another conductive layer such as a contact layer may be formed between the metal oxide layer 7 and the first drain metal layer 9d1.
  • the upstream side in the direction in which the drain current Ids flows is the drain, and the downstream side is the source.
  • the “source electrode” refers to an electrode electrically connected to the source side of the active layer (here, the metal oxide layer 7), and may be a part of a wiring (source wiring).
  • the “source electrode” includes not only a contact portion directly in contact with the source side of the active layer but also a portion located in the vicinity thereof.
  • the “source electrode” includes a portion of the source wiring located in the memory transistor formation region.
  • the “source electrode” may include a portion from the contact portion in contact with the active layer of the source wiring to connection to another element or another wiring.
  • the “drain electrode” refers to an electrode electrically connected to the drain side of the active layer (here, the metal oxide layer 7), and may be a part of a wiring.
  • the “drain electrode” includes not only the contact portion directly in contact with the drain side of the active layer but also a portion located in the vicinity thereof.
  • the “drain electrode” includes a portion of the wiring located in the memory transistor formation region. For example, a portion from a contact portion in contact with the active layer to a connection to another element or another wiring in the wiring can be included.
  • the portion P of the drain electrode 9d includes the first drain metal layer 9d1 and does not include the second drain metal layer 9d2 (or n-layer structure (n: natural number of 2 or more)), drain electrode
  • the other part has a two-layer structure (or (n + 1) layer structure) including the first drain metal layer 9d1 and the second drain metal layer 9d2.
  • the source electrode 9 s may have a portion Q that overlaps both the metal oxide layer 7 and the gate electrode 3 when viewed from the normal direction of the surface of the substrate 1.
  • a portion Q of the source electrode 9s that overlaps both the metal oxide layer 7 and the gate electrode 3 may include not only the first source metal layer 9s1 but also the second source metal layer 9s2.
  • the amount of heat generated by the write current is smaller than that on the drain side. For this reason, even if the second source metal layer 9s2 is disposed in the vicinity of 7c, the second metal contained in the second source metal layer 9s2 is hardly melted, and the memory transistor 10A is damaged by the heat generated during writing. It is difficult.
  • the source electrode 9s and the drain electrode 9d have different merits at the end on the channel region 7c side, thereby maximizing the merit of using a metal layer (Al layer or the like) having a relatively high electrical conductivity. It is possible to reduce damage due to heat generation during writing while enjoying the limit.
  • the portion Q of the source electrode 9s may include the first source metal layer 9s1 and may not include the second source metal layer 9s2. Thereby, damage due to heat generation during writing can be more reliably reduced.
  • one of the drain electrode 9 d and the source electrode 9 s has a recess on the metal oxide layer 7.
  • the other electrode here, the drain electrode 9d
  • the channel region 7c located between the source electrode 9s and the drain electrode 9d has a U shape.
  • the width of the gap located between the source electrode 9s and the drain electrode 9d is the channel length (length in the channel direction) L1.
  • the length of the line connecting the bisectors of the distance is the channel width (length in the direction orthogonal to the channel direction) W1.
  • the planar shape of the channel region 7c of the memory transistor 10 is not limited to the U shape, and may be, for example, a rectangle.
  • the structure of the memory transistor 10A is not limited to the bottom gate structure, and may be a top gate structure having the gate electrode 3 above the metal oxide layer 7. Even when the memory transistor 10A has any of the structures described above, the second drain metal layer 9d2 is arranged so as not to overlap both the gate electrode 3 and the metal oxide layer 7 when viewed from the normal direction of the substrate 1. If so, the above-described effects of the present invention can be obtained.
  • the first drain metal layer 9d1 may be in direct contact with the metal oxide layer 7. Thereby, the contact resistance between the first drain metal layer 9d1 and the metal oxide layer 7 can be reduced.
  • the first drain metal layer 9d1 may be in contact with the upper surface of the metal oxide layer 7 (top contact structure), or may be in contact with the lower surface of the metal oxide layer 7 (bottom contact structure).
  • the stacking order of the first drain metal layer 9d1 (first metal film 9L) and the second drain metal layer 9d2 (second metal film 9U) is not particularly limited.
  • the first drain metal layer 9 d 1 is disposed on the substrate 1 side with respect to the second drain metal layer 9 d 2, but may be disposed on the opposite side of the substrate 1.
  • the source electrode 9s and the drain electrode 9d have the second source metal layer 9s2 or the second drain metal layer 9d2 as a lower layer, and the first source metal layer 9s1 or the first drain metal layer. It may have a laminated structure with 9d1 (first metal film 9L) as an upper layer.
  • the second metal film 9U (the second drain metal layer 9d2 and the second source metal layer 9s2) is formed. Diffusion of the contained second metal (especially Al, Cu) into the metal oxide layer 7 can be suppressed by the first metal film 9L (first drain metal layer 9d1 and first source metal layer 9s1).
  • the semiconductor device of this embodiment may include a plurality of memory transistors 10A.
  • Each of the plurality of memory transistors 10A preferably has the electrode structure as described above.
  • the semiconductor device after performing the writing operation includes a semiconductor transistor (memory transistor ST) in a semiconductor state and a memory transistor (memory transistor RT) in a resistor state.
  • the metal constituting the drain electrode 9d is melted by the heat at the time of writing, and as a result, it is possible to suppress the occurrence of damage such as breaking the current path between the source-metal oxide layer and the drain. Further, for example, it is difficult to distinguish the memory transistors ST and RT only when viewed from the normal direction of the substrate 1, so that security is improved.
  • the metal oxide contained in the metal oxide layer 7 is an oxide containing In, Ga and Zn, for example.
  • the metal oxide layer 7 can be formed of a film containing an In—Ga—Zn—O-based semiconductor.
  • oxide semiconductor TFT In the case where the memory transistor 10A is formed using a film containing an In—Ga—Zn—O-based semiconductor, another transistor (oxide semiconductor TFT) is formed over the same substrate as the memory transistor 10A using a common semiconductor film. This is advantageous because it can be formed.
  • oxide semiconductor TFTs have high mobility (more than 20 times compared to a-Si TFT) and low leakage current (less than 1/100 compared to a-Si TFT). Therefore, the power consumption of the semiconductor device can be greatly reduced.
  • the In—Ga—Zn—O based semiconductor may be amorphous or may contain a crystalline part.
  • a crystalline In—Ga—Zn—O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface may be used.
  • Such a crystal structure of an In—Ga—Zn—O-based semiconductor is disclosed in, for example, Japanese Patent Laid-Open No. 2012-134475. For reference, the entire disclosure of Japanese Patent Application Laid-Open No. 2012-134475 is incorporated herein by reference.
  • In—Ga—Zn—O-based semiconductor another semiconductor film that can reduce resistance due to Joule heat may be used.
  • a semiconductor film containing NiO, SnO 2 , TiO 2 , VO 2 , In 2 O 3 , or SrTiO 3 may be used.
  • Zn—O based semiconductor ZnO
  • In—Zn—O based semiconductor IZO (registered trademark)
  • Zn—Ti—O based semiconductor ZTO
  • Cd—Ge—O based semiconductor Cd—Pb—O Semiconductors such as CdO (cadmium oxide), Mg—Zn—O semiconductors, In—Sn—Zn—O semiconductors (eg, In 2 O 3 —SnO 2 —ZnO), In—Ga—Sn—O semiconductors, etc. It can also be used. Further, films obtained by adding various impurities to these oxide semiconductors may be used.
  • the memory transistor 10A can be used in a memory circuit that stores information in a nonvolatile manner, for example, by assigning a semiconductor state (initial state) to a logical value “0” and a resistor state to a logical value “1”.
  • a semiconductor state initial state
  • a resistor state to a logical value “1”.
  • the memory circuit has one or more memory cells.
  • FIG. 2 is a diagram illustrating a single memory cell constituting the memory circuit.
  • the memory cell has, for example, a memory transistor 10A and a memory cell selection transistor (referred to as a “selection transistor”) 10a connected in series to the memory transistor 10A.
  • the memory circuit has, for example, a configuration in which a plurality of memory cells are arranged in a matrix.
  • the selection transistor 10a may have an active layer formed of an oxide semiconductor film common to the metal oxide layer 7 of the memory transistor 10A.
  • the memory transistor 10A and the selection transistor 10a can be easily manufactured using a common process.
  • a write or read operation to the memory transistor 10A can be performed by applying a gate voltage to the selection transistor 10a to turn it on.
  • Writing to the memory transistor 10A is performed by applying a predetermined gate voltage Vg to the gate electrode of the memory transistor 10A and applying a predetermined write voltage Vpp to the drain electrode during a period (write time) Tpp. Can do.
  • the source electrode of the selection transistor 10a is connected to a fixed voltage (for example, ground potential).
  • the write current Ipp flows through the channel region of the memory transistor 10A during the period Tpp. Due to the Joule heat generated by the write current Ipp, the chemical composition ratio of the oxide semiconductor constituting the channel region is changed, and the channel region is in a resistor state in which the resistance is reduced.
  • Reading of the memory transistor 10A can be performed by examining the gate voltage dependence of the current (reading current) that flows by applying a predetermined voltage between the source and drain of the memory transistor 10A. Specifically, when it is assumed that the read current flowing through the memory transistor 10A in the semiconductor state is It, it can be easily determined by the ratio of the read current Ir at the time of reading to the current It. When the gate voltage Vgs at the time of reading is set within a predetermined voltage range (for example, about 0.5 V or less), the difference between the reading current It and the reading current Ir is large, so that the state of the memory transistor 10A can be made easier. Can be determined.
  • a predetermined voltage range for example, about 0.5 V or less
  • Example> the memory transistors 10 (1) and 10 (2) of the example and the reference example were manufactured, and the damage to the memory transistor due to writing was compared.
  • FIGS. 3A and 3B are a cross-sectional view and a plan view, respectively, of the memory transistor 10 (1) of the embodiment.
  • the portion Q of the source electrode 9 s located on the metal oxide layer 7 is configured only by the first source metal layer 9 s 1, and the second source metal layer 9 s 2 is formed on the metal oxide layer 7. This is different from the memory transistor 10A shown in FIG. Other configurations are the same as those of the memory transistor 10A.
  • the first drain metal layer 9d1 and the first source metal layer 9s1 are a Ti layer
  • the second drain metal layer 9d2 and the second source metal layer 9s2 are an Al layer
  • the metal oxide layer 7 is an In ⁇ layer.
  • a Ga—Zn—O-based semiconductor layer was formed.
  • the channel length L of the memory transistor 10 (1) is, for example, 1 ⁇ m to 20 ⁇ m
  • the channel width is 2 ⁇ m to 1 mm
  • the thickness of the metal oxide layer 7 is 5 nm to 500 nm.
  • a memory transistor 10 (2) having a transistor structure in which a source and drain electrode having a stacked structure is applied to a conventional bottom gate / top contact type TFT was manufactured.
  • FIGS. 4A and 4B are a cross-sectional view and a plan view, respectively, of the memory transistor 10 (2) of the reference example.
  • the memory transistor 10 (2) differs from the memory transistor 10 (1) only in that the second source metal layer 9s2 and the second drain metal layer 9d2 are also disposed on the metal oxide layer 7. That is, in the memory transistor 10 (2), the portion P of the drain electrode 9d includes the second drain metal layer 9d2 formed of a metal having a relatively low melting point. Other configurations, materials and thicknesses of the respective layers are the same as those of the memory transistor 10 (1).
  • the writing operation was performed on the memory transistors 10 (1) and 10 (2) under the same conditions, and each transistor after writing was observed.
  • the write conditions the write voltage Vds was 50 V
  • the gate voltage Vgs was 40 V
  • the write time was 100 msec.
  • FIG. 3 (c) is a top view showing the memory transistor 10 (1) after writing
  • FIG. 4 (c) is a top view showing the memory transistor 10 (2) after writing.
  • the destruction mark D is formed on the metal oxide layer 7 in the memory transistor 10 (2) of the reference example.
  • the fracture mark D is considered to be a trace where the metal melts and breaks at the end of the drain electrode 9d on the channel side.
  • the read operation was performed on the memory transistor 10 (2) after writing, current does not flow between the source and the drain, and it is difficult to measure the read current.
  • FIG. 3C no deformation or damage mark of the drain electrode 9d is observed, and the read operation can be performed normally. Therefore, according to the present embodiment, it can be understood that the destruction of the memory transistor due to the heat generated during writing can be suppressed.
  • the present embodiment can be widely applied to electronic devices including a memory circuit.
  • the semiconductor device of the present embodiment is not limited as long as it includes at least one memory transistor 10A.
  • it may be a non-volatile semiconductor memory device, an integrated circuit (IC, LSI), various display devices such as a liquid crystal display device and an organic EL display device, and an active matrix substrate used for various display devices.
  • the semiconductor device may further include a thin film transistor having an active layer formed of an oxide semiconductor film common to the active layer (metal oxide layer 7) of the memory transistor 10A.
  • the thin film transistor may be a circuit element constituting a circuit.
  • a memory circuit including a memory transistor 10A may be provided in a region (peripheral region) other than the display region of the active matrix substrate.
  • a thin film transistor (circuit transistor) may be formed as a circuit element constituting a peripheral circuit such as a drive circuit.
  • a thin film transistor (pixel transistor) may be formed as a switching element provided in each pixel.
  • the circuit transistor and the pixel transistor include an active layer formed from an oxide semiconductor film common to the active layer of the memory transistor 10A, a source formed from a stacked conductive film common to the source and drain electrodes of the memory transistor 10A, and You may have a drain electrode.
  • the circuit transistor and the pixel transistor may have a transistor structure similar to that of the memory transistor 10A. In this case, these transistors can be manufactured using a process common to the memory transistor 10A. However, since writing is not performed on the circuit transistor and the pixel transistor, a portion of the drain electrode overlapping the active layer and the gate electrode when viewed from the normal direction of the substrate is a metal or alloy having a relatively low melting point. May be included.
  • This embodiment can be applied to, for example, an active matrix substrate used in a liquid crystal display device.
  • FIG. 5A is a plan view showing a part of the active matrix substrate 1002.
  • the active matrix substrate 1002 includes a display area 100 including a plurality of pixels 101 and an area (peripheral area) 200 other than the display area.
  • a thin film transistor (referred to as a “pixel transistor”) 10T is formed as a switching element.
  • the pixel transistor 10T may have a transistor structure similar to that of the memory transistor 10A (FIG. 1).
  • the second drain metal layer 9d2 may also be formed in a portion of the drain electrode 9d that overlaps the metal oxide layer 7 and the gate electrode 3.
  • peripheral region 200 At least a part of a plurality of circuits (memory circuit, drive circuit, etc.) constituting the display device is formed monolithically.
  • a circuit formed in the peripheral region 200 is referred to as a “peripheral circuit”.
  • the memory transistor 10A is used in a memory circuit formed in the peripheral region 200, for example.
  • Each pixel 101 is provided with a source wiring S extending along the pixel column direction, a gate wiring G extending along the pixel row direction, and a pixel electrode 19.
  • the pixel transistor 10T is disposed in the vicinity of the point where the source line S and the gate line G intersect.
  • the pixel 101 is provided with a capacitor wiring CS formed of the same conductive film as the gate wiring G.
  • a capacitor unit 20 is disposed on the capacitor wiring CS.
  • the source wiring S, the source and drain electrodes of the pixel transistor 10T and the memory transistor 10A are formed in the same wiring (source wiring layer).
  • the source wiring layer includes, for example, a first metal film 9L (FIG. 1) formed from a metal having a relatively high melting point and a second metal film 9U (FIG. 1) formed from a metal having a lower melting point. You may have the laminated structure containing.
  • the peripheral region 200 is provided with a plurality of terminal portions 201 for connecting the gate wiring G or the source wiring S to the external wiring.
  • the source line S extends to the end of the display region 100 and is connected to the source connection portion 9sg.
  • the source connection portion 9sg is electrically connected to the gate connection portion 3sg formed of the same film as the gate wiring G. This connection portion is referred to as a “source / gate connection portion” 30.
  • the gate connection portion 3sg extends to the peripheral region 200 and is connected to, for example, a source driver (not shown) via a terminal portion (source terminal) 201.
  • the gate line G also extends to the peripheral region 200 and is connected to, for example, a gate driver (not shown) via a terminal portion (gate terminal).
  • a plurality of peripheral circuits including a memory circuit are formed monolithically.
  • a driving circuit such as a gate driver or a source driver and a memory circuit connected to each driving circuit may be formed.
  • the memory circuit includes a memory transistor 10A shown in FIG.
  • the active matrix substrate 1002 can be applied to a display device such as a liquid crystal display device.
  • the liquid crystal display device includes an active matrix substrate 1002, a counter substrate 41 having a counter electrode 42 on the surface, and a liquid crystal layer 43 disposed therebetween.
  • a voltage is applied to the liquid crystal layer 43 for each pixel by the pixel electrode 19 and the counter electrode 42, whereby display is performed.
  • FIG. 6 is a diagram illustrating a block configuration of a liquid crystal display device 2001 using the active matrix substrate 1002.
  • FIGS. 7A and 7B are schematic diagrams showing the configuration of the memory cells constituting the nonvolatile memory devices 60a to 60c and the pixel circuit of the liquid crystal display device 2001, respectively.
  • the liquid crystal display device 2001 includes a display unit 71 including a plurality of pixels.
  • the display unit 71 corresponds to the display region 100 (FIG. 5A) of the active matrix substrate 1002.
  • the display unit 71 has a plurality of pixel circuits 70 arranged in a matrix. These pixel circuits 70 are connected to each other by source lines SL1 to SLk, gate lines GL1 to GLj, and auxiliary capacitance lines CSL1 to CSLj.
  • Each pixel circuit 70 includes a pixel transistor 10T, a liquid crystal capacitor Clc, and an auxiliary capacitor Cs, as shown in FIG. 7B.
  • the source electrode of the pixel transistor 10T is connected to the source line S
  • the gate electrode is connected to the gate line G
  • the drain electrode is connected to the pixel electrode (not shown).
  • a liquid crystal capacitor Clc is formed by the pixel electrode and the common electrode COM
  • an auxiliary capacitor Cs is formed by the pixel electrode and the capacitor wiring CS.
  • the liquid crystal display device 2001 also includes a source driver 75 electrically connected to the source line S, a gate driver 76 electrically connected to the gate line G, a CS driver 77 electrically connected to the capacitor line CS, A common electrode drive circuit 74 for driving the common electrode is provided.
  • These drive circuits 75, 76, 77, 74 supply power to the display control circuit 73 that controls timing and voltages applied to the source wiring S, gate wiring G, capacitance wiring CS, and common electrode, and these circuits. It is connected to a power supply circuit (not shown).
  • the source driver 75, the gate driver 76, and the display control circuit 73 are connected to the nonvolatile storage devices 60a, 60b, and 60c, respectively.
  • the nonvolatile storage devices 60a, 60b, and 60c are connected to the common memory control circuit unit 61.
  • Nonvolatile memory devices 60a, 60b, and 60c have, for example, a configuration in which a plurality of memory cells are arranged in an array.
  • the memory cell includes a memory transistor 10A.
  • the memory cell may have the configuration described above with reference to FIG. Alternatively, as illustrated in FIG. 7A, two or more selection transistors 10a and 10b connected in parallel may be provided instead of the selection transistor 10a illustrated in FIG.
  • the nonvolatile storage device 60a stores display panel configuration information, a unique ID, and the like.
  • Information stored in the nonvolatile storage device 60a is referred to by the display control circuit 73, and detailed display control methods are switched or control parameters are optimized based on the information.
  • the unique ID or the like can be inquired from the system side connected to the display panel, and is used for discrimination of the display panel, selection of an optimum driving method, and the like.
  • the display control circuit 73 switches a circuit used for display control based on information stored in the nonvolatile storage device 60a, and realizes optimal display control of the display.
  • the nonvolatile storage device 60b stores information on configuration parameters necessary for driving the gate driver, such as redundant relief information for the gate driver.
  • the nonvolatile memory device 60c stores information on configuration parameters necessary for driving the source driver, such as redundant relief information for the source driver.
  • FIG. 5A shows a monolithic structure.
  • the gate driver 76 is monolithically formed on the active matrix substrate.
  • FIGS. 8 to 13 are process diagrams for explaining the manufacturing method of the active matrix substrate 1002, in which (a) and (b) are sectional views, and (c) is a top view.
  • regions R (10A) and R (10B) for forming the memory transistors 10A and 10B in the active matrix substrate 1002, the region R (20) for forming the capacitor portion 20, and the gate-source contact portion 30 are formed.
  • a region R (30) and a region R (40) forming the gate-source intersection 40 are shown.
  • the gate-source intersection 40 includes a gate wiring or a conductive layer formed from the same conductive film as the gate wiring and a conductive layer formed from the same conductive film as the source wiring or the source wiring through an insulating layer. Refers to the intersection.
  • the formation regions of the memory transistors 10A and 10B, the capacitor portion 20, and the like are shown side by side for convenience, but the arrangement of these formation regions is not limited to the arrangement shown in the drawing.
  • the semiconductor device 1002 does not need to include two types of memory transistors 10A and 10B, and only needs to include one of the memory transistors.
  • a conductive film for a gate is formed on the substrate 1 by, for example, a sputtering method, and is patterned by a well-known dry etching method.
  • the gate connection portion 3sg is formed in the gate / source contact portion formation region R (30)
  • the gate wiring is formed in the gate / source intersection formation region R (40).
  • a gate electrode 3A is formed in the memory transistor formation region R (10A)
  • a capacitor wiring CS is formed in the capacitor portion formation region R (20)
  • a gate electrode 3B is formed in the memory transistor formation region R (10B).
  • a layer including these wirings and electrodes formed from the gate conductive film is referred to as a “gate wiring layer”.
  • a transparent insulating substrate such as a glass substrate
  • a conductive film for a gate for example, a single layer film such as aluminum (Al), chromium (Cr), copper (Cu), tantalum (Ta), titanium (Ti), molybdenum (Mo), or tungsten (W), A laminated film in which two or more layers are laminated, or an alloy film containing two or more elements among the above metal elements may be used.
  • a three-layer film (Ti / Al / Ti) having a Ti film, an Al film and a Ti film in this order from the substrate 1 side, a three-layer film (Mo / Al) having a Mo film, an Al film and a Mo film in this order. / Mo) or the like can be used.
  • a gate insulating film 5 is formed so as to cover the gate wiring layer.
  • the gate insulating film 5 is formed by, for example, a plasma CVD method or a sputtering method.
  • Examples of the gate insulating film 5 include a silicon oxide film (SiO 2 ), a silicon nitride film (SiN), a silicon oxynitride film (SiNO), a silicon nitride oxide film (SiON), aluminum oxide (Al 2 O 3 ), and an oxide.
  • a single layer selected from tantalum (Ta 2 O 5 ) or a laminated film of two or more layers may be used.
  • a two-layer film having an SiN film having a thickness of 100 to 500 nm and an SiO 2 film having a thickness of 20 to 100 nm in this order from the substrate 1 side is used.
  • the oxide semiconductor film is patterned by a well-known wet etching method. Accordingly, as shown in FIGS. 9A to 9C, the metal oxide layer 7A is formed in the memory transistor formation region R (10A), and the metal oxide layer 7B is formed in the memory transistor formation region R (10B). Form.
  • the metal oxide layers 7A and 7B are arranged so as to overlap the corresponding gate electrodes 3A and 3B with the gate insulating film 5 interposed therebetween, respectively.
  • the widths of the gate electrodes 3A and 3B in the channel direction are made substantially equal, and the width of the metal oxide layer 7A in the channel direction is made smaller than the width of the metal oxide layer 7B in the channel direction.
  • the width in the channel direction of the metal oxide layer 7A is smaller than the width in the channel direction of the gate electrode 3A, and the width in the channel direction of the metal oxide layer 7B is set in the channel direction of the gate electrode 3B. It may be larger than the width.
  • an oxide semiconductor film containing In, Ga, and Zn can be used.
  • an In—Ga—Zn—O-based amorphous oxide semiconductor film (thickness :, for example, 5 to 500 nm) is used.
  • This semiconductor film is an n-type metal oxide semiconductor and is formed at a low temperature.
  • the composition ratio In: Ga: Zn of each metal element in the In—Ga—Zn—O-based oxide semiconductor film is, for example, 1: 1: 1. Even if the composition ratio is adjusted on the basis of this composition ratio, the effect of the present invention is obtained.
  • the first metal film 9L is the lower layer
  • the first metal film 9L may be a metal film formed of a metal (including an alloy) having a relatively high melting point. Alternatively, it may be a film made of a metal compound such as a metal nitride having a relatively high melting point.
  • the first metal film 9L may be a metal film such as W, Ta, Ti, Mo, Cr, for example.
  • Second metal film 9U may be a metal film formed of a metal (including an alloy) having a relatively low melting point. Alternatively, it may be a film made of a metal compound such as a metal nitride having a relatively low melting point.
  • the second metal film 9U may be a metal film such as Cu or Al.
  • the source conductive film is, for example, a Ti film-Al film two-layer structure with a Ti film as a lower layer and an Al film as an upper layer, a Mo film as a lower layer, and a Mo film-Al film with a two-layer structure as an upper layer, or , You may have a laminated structure of three or more layers including these two layers.
  • a Ti film thickness: 10 to 100 nm
  • an Al film is formed as the second metal film 9U by sputtering, for example.
  • First patterning is performed on the source conductive film 9 including the first and second metal films 9L and 9U by, for example, wet etching.
  • the wet etching is performed under the condition that only the second metal film 9U is etched and the first metal film 9L is not etched.
  • openings are formed in portions of the second metal film 9U located on the metal oxide layers 7A and 7B of the memory transistors 10A and 10B, respectively. In these openings, the first metal film 9L is exposed.
  • Each opening is provided on a portion including the entire region serving as the drain contact region and a part of the region serving as the channel region in the metal oxide layers 7A and 7B.
  • a resist layer M having an opening is formed on the source conductive film 9 on the region to be the channel region of the memory transistors 10A and 10B.
  • second patterning is performed on the source conductive film using the resist layer M.
  • the second metal film 9U is removed by wet etching using the resist layer M as a mask, and then the first metal film 9L is removed by dry etching.
  • portions of the first and second metal films 9L and 9U located on the region to be the channel region of the metal oxide layers 7A and 7B are removed (source-drain separation).
  • the source electrodes 9sA and 9sB and the drain electrodes 9dA and 9dB are formed in the memory transistor formation regions R (10A) and R (10B). Further, the source connection portion 9sg is formed in the gate / source contact portion formation region R (30), the source wiring S is formed in the gate / source intersection formation region R (40), and the capacitance electrode 9cs is formed in the capacitance portion formation region R (20).
  • the A layer including these wirings and electrodes formed from the source conductive film is referred to as a “source wiring layer”.
  • the source electrodes 9sA and 9sB are stacked with the first source metal layers 9s1A and 9s1B formed from the first metal film 9L as the lower layer and the second source metal layers 9s2A and 9s2B formed from the second metal film 9U as the upper layers. It is an electrode (or laminated wiring).
  • the drain electrodes 9dA and 9sB have the first drain metal layers 9d1A and 9d1B formed from the first metal film 9L as the lower layer and the second drain metal layers 9d2A and 9d2B formed from the second metal film 9U as the upper layers. Is a laminated electrode (or laminated wiring).
  • the second metal film 9U is patterned by wet etching
  • the end of the second metal film 9U in the source wiring layer is more than the end of the resist layer M when viewed from the normal direction of the substrate 1. Is also located inside.
  • the first metal film 9L is patterned by dry etching
  • the end of the first metal film 9L and the end of the resist layer M are substantially aligned. Accordingly, when the source wiring layer is viewed from the normal direction of the substrate 1, the second metal film 9U is located inside the outline of the first metal film 9L. In the cross-sectional view, the end of the second metal film 9U is located on the first metal film 9L.
  • the second metal film 9U on the region serving as the drain contact region is removed by the first patterning, only the first metal film 9L is formed on the drain contact regions of the metal oxide layers 7A and 7B. Remain.
  • the source electrode 9sA and the drain electrode 9dA are arranged so as to be electrically separated from each other and in contact with a part of the metal oxide layer 7A.
  • the source electrode 9sB and the drain electrode 9dB are disposed so as to be electrically separated from each other and in contact with a part of the metal oxide layer 7B.
  • the region of the metal oxide layers 7A and 7B overlaps with the corresponding gate electrodes 3A and 3B and is located between the source electrodes 9sA and 7sB and the drain electrodes 9dA and 7dB. Becomes the channel regions 7cA and 7cB.
  • the source electrode 9sA and the drain electrode 9dA are arranged so that the channel region 7cA is U-shaped when viewed from the normal direction of the substrate 1.
  • the source electrode 9sB and the drain electrode 9dB are arranged so that the channel region 7cB is rectangular when viewed from the normal direction of the substrate 1.
  • the memory transistors 10A and 10B are formed.
  • the portion of the drain electrodes 9dA and 9dB that overlaps both the metal oxide layers 7A and 7B and the gate electrodes 3A and 3B is composed of only the first metal film 9L, and the second metal film 9U.
  • portions of the source electrodes 9sA and 9sB that overlap both the metal oxide layers 7A and 7B and the gate electrodes 3A and 3B include the first metal film 9L and the second metal film 9U.
  • the capacitor portion 20 having the capacitor wiring CS, the capacitor electrode 9cs, and the dielectric layer (here, the gate insulating film 5) positioned therebetween is formed.
  • the gate / source intersection forming region R (40) a gate / source intersection 40 is formed at which the gate line G and the source line S intersect via the gate insulating film 5.
  • the source connection part 9sg is arranged so as to overlap a part of the gate connection part 3sg with the gate insulating film 5 interposed therebetween.
  • the pixel transistor 10T (see FIGS. 5A and 5B) and the circuit transistor can also be formed by a process common to the memory transistors 10A and 10B.
  • the second metal film 9U of the drain electrode may be disposed on the metal oxide layer 7 as illustrated in FIG.
  • a protective film (passivation film) 11 is formed so as to cover the source wiring layer by, for example, plasma CVD or sputtering.
  • the protective film 11 include a silicon oxide film (SiO 2 ), a silicon nitride film (SiN), a silicon oxynitride film (SiNO), a silicon nitride oxide film (SiON), aluminum oxide (Al 2 O 3 ), and tantalum oxide ( A single layer selected from Ta 2 O 5 ) or a laminated film of two or more layers may be used.
  • a SiO 2 film thickness: for example, 50 to 500 nm
  • the protective film 11 by the CVD method.
  • annealing is performed for 30 minutes to 4 hours at a temperature of 200 to 400 ° C. in an air atmosphere. Thereby, a reaction layer is formed at the interface between the source electrodes 9sA and 9sB and the drain electrodes 9dA and 9dB and the metal oxide layers 7A and 7B. Therefore, the contact resistance between the source electrodes 9sA and 9sB and the drain electrodes 9dA and 9dB and the metal oxide layers 7A and 7B can be reduced.
  • a planarizing film may be formed on the passivation film 11 as necessary.
  • an organic insulating film 13 such as a photosensitive resin is formed as the planarizing film.
  • the organic insulating film 13 is patterned by a known photolithography method (exposure, development, baking). As a result, an opening is formed in a portion of the organic insulating film 13 located on the gate / source contact portion formation region R (30).
  • the gate insulating film 5 and the passivation film 11 are etched using the organic insulating film 13 as a mask. In the etching, the source connection portion 9sg and the gate connection portion 3sg function as an etch stop. Therefore, the portion of the gate insulating film 5 covered with the source connection portion 9sg remains without being etched. In this way, the contact hole 15 exposing the surfaces of the gate connection portion 3sg and the source connection portion 9sg is obtained.
  • a conductive film is formed in the contact hole 15 and on the organic insulating film 13 and patterned.
  • the upper conductive layer 17 that electrically connects the gate connection portion 3sg and the source connection portion 9sg in the contact hole 15 is obtained. In this way, the gate / source contact portion 30 is formed.
  • a transparent conductive film such as an ITO film (thickness: about 20 nm to 300 nm, for example) is used as the conductive film.
  • a pixel electrode 19 (FIG. 5A) formed in each pixel can also be formed from this conductive film. In this way, an active matrix substrate 1002 is obtained.
  • the semiconductor device of the present embodiment is not limited to the active matrix substrate 1002 or a display device using the active matrix substrate 1002.
  • This embodiment can be suitably applied to a device including an oxide semiconductor TFT and a nonvolatile memory.
  • the memory transistor 10A can be manufactured at a relatively low temperature (for example, 200 ° C. or lower), it can be applied to an IC tag or the like. In this case, the memory transistor 10A can be used for storing IDs.
  • a transparent metal oxide film can be used as the oxide semiconductor film, the oxide semiconductor film can be used for a mass storage device for digital signage.
  • the present invention can be applied to programmable logic circuit devices such as ASIC (Application Specific Integrated Circuit) and FPGA (Field-Programmable Gate Array).
  • the memory transistor 10A an n-channel thin film transistor using an In—Ga—Zn—O-based oxide semiconductor as the metal oxide layer 7 was manufactured, and electrical characteristics before and after writing were measured.
  • the channel length L1 of the memory transistor 10A used for the measurement was 4 ⁇ m
  • the channel width W1 was 20 ⁇ m
  • the thickness of the active layer (metal oxide layer) 7A was 20 to 100 nm
  • the planar shape of the channel region 7cA was rectangular or U-shaped. .
  • the memory transistor 10A exhibits transistor characteristics just like a normal thin film transistor immediately after it is manufactured (initial state). That is, the drain current Ids (current flowing from the drain electrode to the source electrode) is applied to the gate electrode Vgs (voltage applied to the gate electrode with reference to the source electrode) and the drain voltage Vds (voltage applied to the drain electrode with reference to the source electrode). Vary depending on each of the voltage.
  • FIG. 14B is a diagram showing Ids-Vds characteristics when Vgs is changed from 0 to 7V in increments of 1V in the initial state of the memory transistor 10A.
  • the value of the drain current Ids in FIGS. 14A and 14B indicates the value of the drain current (unit drain current) per unit gate width (1 ⁇ m).
  • the gate voltage Vgs in the range of about 0.5 V or less (specific voltage range), and the drain voltage Vds is 0.
  • the unit drain current is extremely small (for example, 1 ⁇ 10 ⁇ 14 A / ⁇ m or less). This is substantially in the off state.
  • the drain current Ids increases as the gate voltage Vgs increases (FIG. 14A). Further, the drain current Ids increases with the increase of the drain voltage Vds (FIG. 14B).
  • a write operation was performed on the memory transistor 10A in such an initial state (also referred to as a semiconductor state), and the electrical characteristics after the write were examined.
  • Writing is performed by applying a predetermined gate voltage Vgs and drain voltage Vds to the memory transistor 10A and flowing a large drain current through the channel region 7cA. Due to the drain current, Joule heat is locally generated in the metal oxide layer 7A, and the electrical resistance of the channel region 7cA can be reduced.
  • the gate voltage Vgs at the time of writing is set to a voltage higher than the range of the gate voltage applied to the circuit transistor by circuit operation, for example.
  • writing was performed by applying a drain voltage Vds: 24 V and a gate voltage Vgs: 30 V to the memory transistor 10A.
  • the writing time (drain current Ids energization time) was set to 100 milliseconds.
  • FIG. 15B is a diagram showing the Ids-Vds characteristics when Vgs is changed from 0 to 7V every 1V after the write operation of the memory transistor 10A.
  • FIG. A line R1 represents an Ids-Vds characteristic before writing
  • a line T1 represents an Ids-Vds characteristic after writing.
  • FIG. 17 is a diagram showing superimposed Ids-Vgs characteristics of the memory transistor 10A before and after writing.
  • Lines T2 and T3 represent the Ids-Vgs characteristics before writing when Vds is 0.1 V and 10 V, respectively.
  • Lines R2 and R3 represent the Ids-Vgs characteristics after writing when Vds is 0.1 V and 10 V, respectively.
  • FIG. 18 is a diagram showing the relationship between the differential resistance (dVds / dIds, unit: ⁇ m) obtained from the Ids-Vds characteristics of the memory transistor 10A before and after writing and the drain voltage Vds.
  • Lines T4 and T5 represent the relationship between dVds / dIds and Vds before writing when the gate voltage Vgs is 0V and 7V, respectively.
  • Lines R4 and R5 represent the relationship between dVds / dIds and Vds after writing when the gate voltage Vgs is 0V and 7V, respectively.
  • the drain current Ids changes depending greatly on the gate voltage Vgs.
  • the gate voltage Vgs is within a specific voltage range (for example, about 0.5 V or less)
  • the drain current Ids hardly flows and is substantially in an off state.
  • the unit drain current is 1 ⁇ 10 ⁇ 11 A / ⁇ m or more when the drain voltage is in the range of 0.1 V to 10 V, for example.
  • the absolute value of the drain current Ids / W1 per unit channel width is, for example, 1 ⁇ 10 10 within a range where the absolute value of the drain voltage is 0.1 V or more and 10 V or less.
  • the drain current Ids / W1 per unit channel width is obtained even when the absolute value of the drain voltage is in the range of 0.1 V to 10 V, and the gate voltage is set within the above voltage range.
  • the absolute value of becomes a current state of, for example, 1 ⁇ 10 ⁇ 11 A / ⁇ m or more according to the drain voltage.
  • the differential resistance dVds / dIds in the initial state varies with the gate voltage Vgs.
  • the differential resistance dVds / dIds after writing does not change with the gate voltage Vgs.
  • the write operation of the memory transistor 10A is performed by allowing a high current density drain current Ids to flow through the channel region 7cA for a fixed write time.
  • the high current density drain current Ids flows in a bias state higher than the voltage range of the gate voltage Vgs and the drain voltage Vds applied to the memory transistor 10A in the circuit operation other than the write operation.
  • Joule heat and electromigration are generated in the channel region 7cA. Thereby, it is considered that the composition of the metal oxide constituting the channel region 7c (metal oxide layer 7) is changed to induce a reduction in resistance.
  • the unit drain current (unit: A / ⁇ m) is proportional to the current density of the drain current (unit: A / m 2 ). Increasing the unit drain current (unit: A / ⁇ m) increases the current density (unit: A / m 2 ) of the drain current.
  • the unit drain current during the write operation is set to, for example, about 1 ⁇ A / ⁇ m to 1 mA / ⁇ m, and the write time is set to, for example, about 10 ⁇ sec to 100 seconds.
  • the gate voltage Vgs at the time of writing is set to, for example, greater than 0V and 200V or less, preferably 20V or more and 100V or less.
  • the drain voltage Vds at the time of writing is set to, for example, greater than 0V and 200V or less, preferably 20V or more and 100V or less.
  • the voltages Vgs and Vds at the time of writing are not limited to the above ranges, and can be set as appropriate so that a desired unit drain current flows.
  • the unit drain current and the write time during the write operation are not limited to the above numerical range.
  • the unit drain current and the writing time can vary depending on the type and thickness of the metal oxide semiconductor used for the metal oxide layer 7A, the element structure of the memory transistor 10A, and the like.
  • the electrical characteristics of the memory transistor 10A change more easily as the Joule heat generated in the memory transistor 10A increases. For example, when the unit drain current Ids at the time of writing is increased, larger Joule heat can be generated.
  • FIG. 19 shows an example of the relationship between the write time (unit: msec) and the unit drain current (unit: A / ⁇ m). From FIG. 19, it can be seen that the greater the unit drain current, the greater the Joule heat and the shorter the write time.
  • the unit drain current at the time of writing can be increased by increasing the gate voltage Vgs at the time of writing or increasing the capacity of the gate insulating film 5.
  • the gate voltage Vgs at the time of writing is set to a value lower than the dielectric breakdown voltage of the gate insulating film 5. Therefore, in order to further increase the gate voltage Vgs at the time of writing, it is preferable to increase the dielectric breakdown voltage of the gate insulating film 5.
  • the gate insulating film 5 is made of a material having a high relative dielectric constant to increase the electric capacity.
  • the insulating material having a high relative dielectric constant for example, a silicon nitride film (SiN) or a silicon oxynitride film (SiNO) may be used. These relative dielectric constants are higher than the relative dielectric constant of the silicon oxide film (SiO 2 ).
  • the electric field strength applied to the gate insulating film 5 may be kept low by increasing the thickness of the gate insulating film 5. Thereby, the dielectric breakdown voltage of the gate insulating film 5 can be reduced.
  • a silicon nitride film (SiN) or a silicon nitride oxide film (SiON) contains hydrogen. Therefore, when the SiN film or the SiON film is in contact with the metal oxide layer that is the metal oxide layer 7A, hydrogen reacts with oxygen of the oxide semiconductor, so that the metal oxide layer 7A can approach the conductor. There is sex.
  • metal oxide layer 7A and the silicon nitride film (SiN) or silicon oxynitride film and (SiNO) does not directly contact, between these, a lower silicon oxide film having a hydrogen concentration in the film (SiO 2) or A silicon nitride oxide film (SiON) may be inserted.
  • the memory transistor of this embodiment has a structure that easily generates Joule heat or a structure that hardly diffuses the generated Joule heat, higher write characteristics can be realized.
  • Joule heat can be used more efficiently and writing time can be further shortened.
  • the planar shape of the channel region is, for example, U-shaped, the time required for writing can be shortened compared to a rectangle.
  • FIG. 20 is a diagram showing the relationship between the planar shape of the channel region and the writing time.
  • Vgs Vds
  • Vds Vds
  • the vertical axis represents the write time.
  • the writing time was examined for a memory transistor in which the planar shape of the channel region is rectangular and a memory transistor in which the planar shape of the channel region is U-shaped.
  • the channel width and channel length of these memory transistors are equal, and the configuration other than the planar shape of the channel region (the thickness of the active layer, the material and thickness of the gate insulating film, etc.) is also the same.
  • the Joule heat generated by the write current can be used for writing more efficiently than in the rectangular case.
  • the reason is considered as follows.
  • the U-shaped channel region is formed, one of the drain electrode and the source electrode is surrounded by the other when viewed from the normal direction of the substrate. For this reason, the current density is increased on the enclosed electrode side, and a larger Joule heat is generated than on the other electrode side. As a result, the resistance of the oxide semiconductor is reduced by Joule heat, and the writing operation is promoted.
  • the surrounded electrode is the drain electrode, that is, if the source electrode is arranged outside the U shape of the channel region and the drain electrode is arranged inside the U shape, the amount of heat generated on the drain side of the metal oxide layer can be increased.
  • the writing speed can be further increased. Therefore, when the electrode structure of this embodiment is applied to a memory transistor having a U-shaped channel region, a more remarkable effect can be obtained.
  • the planar shape of the channel region is not limited to a U-shape, and the same effect is exhibited as long as the channel region has a shape that locally increases the current density.
  • another gate electrode 18 may be provided on the opposite side of the metal oxide layer 7 from the gate electrode 3.
  • FIGS. 21A and 21B are a plan view and a cross-sectional view illustrating the configuration of another memory transistor according to this embodiment.
  • an upper gate electrode 18 is provided above the metal oxide layer 7 via an interlayer insulating layer (here, the passivation film 11 and the organic insulating film 13).
  • the upper gate electrode 18 is disposed so as to overlap at least the channel region 7 c of the metal oxide layer 7 when viewed from the normal direction of the substrate 1.
  • the upper gate electrode 18 may be, for example, a transparent electrode formed from a transparent conductive film common to the pixel electrode.
  • the upper gate electrode 18 and the gate electrode (gate wiring) 3 on the substrate 1 side of the metal oxide layer 7 may be connected via a contact hole CH.
  • the other gate electrode 18 and the gate electrode 3 become the same potential, the drain current Ids can be further increased by the back gate effect.
  • the upper gate electrode 18 is shown as a transparent electrode, but it need not be a transparent electrode.
  • the planar shape of the channel region 7c is U-shaped, but may be rectangular or other shapes.
  • the memory transistor of this embodiment may have an etch stop structure in which an etch stop layer is provided so as to be in contact with the surface of the channel region 7c, as will be described later.
  • the metal oxide layer 7 may be formed on the source and drain electrodes, and the bottom surface of the metal oxide layer 7 may be arranged so as to be in contact with these electrodes.
  • the semiconductor device of this embodiment is different from the semiconductor device of the first embodiment in that a memory transistor having a protective layer as an etch stop is provided on a metal oxide layer.
  • Other configurations are the same.
  • FIGS. 22A and 22B are a plan view and a cross-sectional view showing an example of the configuration of the memory transistor 10C in the second embodiment, respectively.
  • the cross section shown in FIG. 22B is a cross section taken along the line A-A ′ shown in FIG.
  • the same components as those in FIG. 1 are denoted by the same reference numerals, and the description thereof is omitted.
  • the memory transistor 10C has a protective layer 31 formed between the metal oxide layer 7 and the source wiring layer.
  • the protective layer 31 is in contact with at least the channel region 7 c of the metal oxide layer 7.
  • a portion of the protective layer 31 that is in contact with the channel region 7c is referred to as a channel protective layer 31c.
  • the width of the metal oxide layer 7 in the channel direction is larger than the width of the gate electrode 3 in the channel direction.
  • the protective layer 31 is provided so as to cover the metal oxide layer 7.
  • the protective layer 31 is provided with openings 32 s and 32 d that expose regions located on both sides of the channel region 7 c in the metal oxide layer 7.
  • the source electrode 9s and the drain electrode 9d are formed on the protective layer 31 and in the openings 32s and 32d, respectively, and are in contact with the metal oxide layer 7 in the openings 32s and 32d.
  • a region in contact with the source electrode 9 s becomes a source contact region
  • a region in contact with the drain electrode 9 d becomes a drain contact region.
  • the portion of the drain electrode 9d that overlaps both the metal oxide layer 7 and the gate electrode 3 when viewed from the normal direction of the substrate 1 is the first drain. It is composed of the metal layer 9d1 and does not include the second drain metal layer 9d2. For example, as shown in the drawing, only the first drain metal layer 9d1 is disposed in the opening 32d, and the second drain metal layer 9d2 may not be disposed. Thereby, the effect similar to 1st Embodiment is acquired.
  • the structure of the source electrode 9s is not particularly limited. For example, both the first and second source metal layers 9s1 and 9s2 are arranged in the opening 32s, and the metal oxide is viewed from the normal direction of the substrate 1. It may overlap with both the layer 7 and the gate electrode 3.
  • the planar shape of the channel region 7 c is rectangular, but it may be U-shaped as shown in FIG.
  • 23 to 28 are process diagrams for explaining an example of the manufacturing method of the active matrix substrate 1003, in which (a) and (b) are cross-sectional views and (c) is a top view.
  • a process of forming the memory transistor 10C, the capacitor section 20, the gate / source contact section 30 and the gate / source intersection section 40 in the active matrix substrate 1003 is shown.
  • a gate conductive film is formed on the substrate 1 and patterned to form a gate connection portion 3sg, a gate wiring G, a gate electrode 3C, and a capacitor wiring.
  • a gate wiring layer including CS is formed.
  • a gate insulating film 5 is formed so as to cover the gate wiring layer.
  • an oxide semiconductor film is formed on the gate insulating film 5 and patterned to form a metal oxide layer 7C in the memory transistor formation region R (10C).
  • the semiconductor layer 7cs is formed so as to overlap the capacitor portion formation region R (20) with the capacitor wiring CS and the gate insulating film 5 interposed therebetween. This is different from the above-described embodiment in that the semiconductor layer 7cs is left in the capacitor portion formation region R (20).
  • the material, thickness, and formation method of each layer are the same as the material, thickness, and formation method of each layer described in the first embodiment.
  • an insulating protective film is formed on the gate insulating film 5, the metal oxide layer 7C, and the semiconductor layer 7cs, and the protective layer 31 is formed by patterning the insulating protective film. obtain.
  • the protective layer 31 is provided at least on a region to be a channel region of the metal oxide layer 7C. A portion of the protective layer 31 located on the channel region is referred to as a channel protective layer 31c.
  • the gate insulating film 5 below the insulating protective film is also etched.
  • the metal oxide layer 7C and the semiconductor layer 7cs function by etching stop, portions of the gate insulating film 5 covered with these layers are not removed.
  • an opening 33 exposing the gate connection portion 3sg is formed in the protective layer 31 and the gate insulating film 5 by patterning.
  • an opening 34 exposing the semiconductor layer 7cs is formed in the protective layer 31.
  • openings 32s and 32d exposing the metal oxide layer 7C are formed on both sides of the portion of the metal oxide layer 7C that becomes the channel region 7cC, respectively.
  • the insulating protective film is formed by, for example, a plasma CVD method or a sputtering method, and can be patterned by a known dry etching method. After the insulating protective film is formed, for example, annealing is performed in an air atmosphere at a temperature of 200 to 450 ° C. for about 30 minutes to 4 hours.
  • a silicon oxide film (SiO 2 ), a silicon nitride film (SiN), a silicon oxynitride film (SiNO), a silicon nitride oxide film (SiON), aluminum oxide (Al 2 O 3 ), tantalum oxide ( A single layer selected from Ta 2 O 5 ) or a laminated film of two or more layers can be used.
  • a SiO 2 film having a thickness of 10 nm to 500 nm is used as an example.
  • a source conductive film is formed on the protective layer 31 and in the opening of the protective layer 31, and the first patterning is performed.
  • the source conductive film a laminated film having the first metal film 9L as a lower layer and the second metal film 9U as an upper layer is formed.
  • the materials of the first metal film 9L and the second metal film 9L are the same as those described above with reference to FIG.
  • a Ti film thickness: 10 to 100 nm
  • an Al film thickness: 50 to 400 nm
  • a source conductive film having a two-layer structure of Ti film-Al film is obtained.
  • the first patterning is performed, for example, by wet etching.
  • the wet etching is performed under the condition that only the second metal film 9U is etched and the first metal film 9L is not etched.
  • an opening is formed in the second metal film 9U on a part of the metal oxide layer 7C of the memory transistor 10C.
  • the opening is provided on a portion including the entire region serving as the drain contact region and a part of the region serving as the channel region in the metal oxide layer 7C. In the opening, the first metal film 9L is exposed.
  • a second patterning is performed on the source conductive film.
  • the second metal film 9U is removed by wet etching using the resist layer M as a mask, and then the first metal film 9L is removed by dry etching.
  • portions of the first and second metal films 9L and 9U located on the region to be the channel region of the metal oxide layer 7C are removed (source-drain separation).
  • the source connection 9sC and the drain electrode 9dC are connected to the memory transistor formation region R (10C), and the source connection is made to the gate / source contact portion formation region R (30).
  • the source line S is formed in the portion 9sg, the gate / source intersection forming region R (40), and the capacitor electrode 9cs is formed in the capacitor portion forming region R (20).
  • a layer including these wirings and electrodes formed from the source conductive film is referred to as a “source wiring layer”.
  • the second metal film 9U is patterned by wet etching
  • the end of the second metal film 9U in the source wiring layer is more than the end of the resist layer M when viewed from the normal direction of the substrate 1. Is also located inside.
  • the first metal film 9L is patterned by dry etching, when viewed from the normal direction of the substrate 1, the end of the first metal film 9L and the end of the resist layer M are aligned. Accordingly, when the source wiring layer is viewed from the normal direction of the substrate 1, the second metal film 9U is located inside the outline of the first metal film 9L. In the cross-sectional view, the end of the second metal film 9U is located on the first metal film 9L.
  • the second metal film 9U on the region serving as the drain contact region is removed by the first patterning, only the first metal film 9L remains on the drain contact region of the metal oxide layer 7C.
  • a region of the metal oxide layer 7C that overlaps with the corresponding gate electrode 3C and is located between the source electrode 9sC and the drain electrode 9dC is a channel region 7cC.
  • the source electrode 9sC and the drain electrode 9dC are arranged so that the channel region 7cA is rectangular when viewed from the normal direction of the substrate 1.
  • the memory transistor 10C is formed.
  • the portion of the drain electrode 9d that overlaps both the metal oxide layer 7C and the gate electrode C is composed of only the first metal film 9L, and the second metal film 9U.
  • a portion of the source electrode 9sC that overlaps both the metal oxide layer 7C and the gate electrode 3C has a laminated structure including the first metal film 9L and the second metal film 9U.
  • the gate / source contact formation region R (30) the source connection portion 9sg in contact with the gate connection portion 3sg in the opening 33 is obtained. Further, the source wiring S is formed in the gate / source intersection forming region R (40). In the capacitor portion formation region R (20), the capacitor electrode 9cs in contact with the semiconductor layer 7cs in the opening 34 is formed. In this manner, the gate / source contact portion formation region R (30) has the gate / source contact portion 30, the gate / source intersection formation region R (40) has the gate / source intersection 40, and the capacitance portion formation region R (20). ) And the memory transistor 10A, 10B are formed in the capacitor portion 20 and the memory transistor formation region R (10A, 10B).
  • the pixel transistor 10T (see FIGS. 5A and 5B) can also be formed by a process common to the memory transistor 10C.
  • the second metal film 9U of the drain electrode may be disposed also on the metal oxide layer 7.
  • a protective layer (passivation film) 11, an organic insulating film 13 such as a photosensitive resin, and an upper conductive layer 17 are formed.
  • the protective film 11 and the organic insulating film 13 are formed in this order by a method similar to the method described in the first embodiment.
  • an opening is formed in a portion of the organic insulating film 13 located on the gate / source contact portion formation region R (30).
  • the passivation film 11 is etched using the organic insulating film 13 as a mask. Thereby, the contact hole 15 exposing the surface of the source connection portion 9sg is obtained.
  • a conductive film is formed in the contact hole 15 and on the organic insulating film 13 and patterned.
  • the upper conductive layer 17 in contact with the source connection portion 9sg in the contact hole 15 is obtained in the gate / source contact portion formation region R (30).
  • the materials, thicknesses, and forming methods of the protective film 11, the organic insulating film 13, and the conductive film are the same as those described in the first embodiment. In this way, an active matrix substrate 1003 is obtained.
  • the memory transistor 10C of this embodiment has an etch stop layer (etch stop structure), the memory transistor 10C has the following advantages as compared with the case without an etch stop layer (channel etch structure).
  • the etching process of the source conductive film for source / drain separation is performed in a state where the channel region 7cC is covered with the channel protective layer 31c. Therefore, damage to the channel region 7cC due to etching can be reduced as compared with a thin film transistor having a channel etch structure. Therefore, variation in electrical characteristics of the memory transistor 10C can be improved. In addition, the amount of variation in electrical characteristics due to electrical stress can be reduced. Furthermore, in the gate / source contact portion 30, the gate connection portion 3sg and the source connection portion 9sg can be directly contacted. Therefore, since the size of the gate / source contact portion 30 can be reduced, the circuit area can be reduced.
  • the semiconductor device of this embodiment is different from the semiconductor device of the first embodiment in that it has a bottom contact structure memory transistor 10D having active layers on the source and drain electrodes. Other configurations are the same.
  • FIGS. 29A and 29B are a plan view and a cross-sectional view, respectively, showing an example of the configuration of the memory transistor 10D in the third embodiment.
  • the cross section shown in FIG. 29B is a cross section along the line A-A ′ shown in FIG.
  • the same components as those in FIG. 1 are denoted by the same reference numerals, and description thereof is omitted.
  • a source electrode 9s and a drain electrode 9d are provided separately on a gate insulating film 5 covering the gate electrode 3, and a metal oxide layer 7 is formed thereon.
  • the metal oxide layer 7 is disposed so as to be in contact with the gate insulating film 5 located between the source electrode 9s and the drain electrode 9d, and the upper and side surfaces of the source electrode 9s and the drain electrode 9d.
  • a portion of the metal oxide layer 7 that overlaps with the gate electrode 3 and is located between the source electrode 9 s and the drain electrode 9 d becomes a channel region 7 c.
  • the planar shape of the channel region 7c is rectangular, but it may be U-shaped as shown in FIG.
  • the portion of the drain electrode 9 d that overlaps both the metal oxide layer 7 and the gate electrode 3 is composed of the first drain metal layer 9 d 1.
  • the drain metal layer 9d2 is not included.
  • a portion overlapping both the metal oxide layer 7 and the gate electrode 3 includes the first and second source metal layers 9s1 and 9s2. With such a configuration, the same effect as in the first embodiment can be obtained.
  • the first drain metal layer 9d1, the first source metal layer 9s1, and the second source metal layer 9s2 may be in contact with the lower surface of the metal oxide layer 7 (bottom contact structure).
  • the second drain metal layer 9d2 is preferably not in contact with the lower surface of the metal oxide layer 7.
  • FIGS. 30 to 34 are process diagrams for explaining an example of the manufacturing method of the active matrix substrate, in which (a) and (b) are cross-sectional views, and (c) is a top view.
  • a process of forming the memory transistors 10D and 10E, the capacitor section 20, the gate / source contact section 30 and the gate / source intersection section 40 in the active matrix substrate is shown.
  • the active matrix substrate of the present embodiment only needs to include one of the two types of memory transistors 10D and 10E, and may not include both.
  • a gate conductive film is formed on the substrate 1 and patterned to form a gate connection portion 3sg, a gate wiring G, gate electrodes 3D and 3E, and A gate wiring layer including the capacitor wiring CS is formed. Thereafter, a gate insulating film 5 is formed so as to cover the gate wiring layer.
  • a laminated film having the first metal film 9L as a lower layer and the second metal film 9U as an upper layer is formed, and the first patterning is performed.
  • the materials of the first metal film 9L and the second metal film 9U are the same as those described above with reference to FIG.
  • a Ti film thickness: 10 to 100 nm
  • an Al film thickness: 50 to 400 nm
  • a source conductive film having a two-layer structure of Ti film-Al film is obtained.
  • the first patterning is performed, for example, by wet etching.
  • the wet etching is performed under the condition that only the second metal film 9U is etched and the first metal film 9L is not etched.
  • an opening is formed in a portion of the second metal film 9U located above the gate electrodes 3D and 3E.
  • the opening is arranged so as to correspond to a portion including the entire region to be a drain contact region and a part of the region to be a channel region of a metal oxide layer formed in a later step. In the opening, the first metal film 9L is exposed.
  • a resist layer M having openings on the gate electrodes 3D and 3E of the memory transistors 10D and 10E is formed on the source conductive film.
  • the second patterning is performed on the source conductive film.
  • the second metal film 9U is removed by wet etching using the resist layer M as a mask, and then the first metal film 9L is removed by dry etching.
  • the source electrodes 9sA and 9sB and the drain electrodes 9dA and 9dB that are spaced apart from the source conductive film are formed (source ⁇ Drain isolation).
  • the source connection portion 9sg is formed in the gate / source contact portion formation region R (30), the source wiring S is formed in the gate / source intersection formation region R (40), and the capacitance electrode 9cs is formed in the capacitance portion formation region R (20).
  • the A layer including these wirings and electrodes formed from the source conductive film is referred to as a “source wiring layer”.
  • an oxide semiconductor film is formed on the gate insulating film 5 and the source wiring layer and patterned.
  • the metal oxide layers 7D and 7E are formed in the memory transistor formation regions R (10D) and R (10E), respectively.
  • the material, thickness, and formation method of the oxide semiconductor film are the same as the material, thickness, and formation method of the above-described embodiment.
  • the metal oxide layers 7D and 7E are in contact with the gate insulating film 5 located between the source electrodes 9sA and 7sB and the drain electrodes 9dA and 7dB, respectively, and the upper surfaces of the source electrodes 9sA and 7sB and the drain electrodes 9dA and 7dB, respectively. And arranged to contact the side surface.
  • the metal oxide layer 7D is patterned so as to be in contact with the first drain metal layer 9d1D of the drain electrode 9dD and not in contact with the second drain metal layer 9d2D.
  • the source electrode 9sD may be in contact with the second source metal layer 9s2D. The same applies to the metal oxide layer 7E.
  • the portions of the drain electrodes 9dD and 9dE that overlap with both the gate electrodes 3D and 3E and the metal oxide layers 7D and 7E have the second drain metal layers 9d2D and 9d2E. Since it is not included, the same effect as the above-described embodiment can be obtained. In this way, the memory transistors 10D and 10E are formed.
  • the metal oxide layers 7D and 7E are formed after the etching process of the source conductive film, damage to the metal oxide layers 7D and 7E due to the etching process can be suppressed.
  • a protective film (passivation film) 11 and an organic insulating film such as a photosensitive resin are formed on the source wiring layer and the metal oxide layers 7D and 7E. 13 and the upper conductive layer 17 are formed.
  • the protective film 11 and the organic insulating film 13 are formed in this order by the same method as in the above-described embodiment, and a portion of the organic insulating film 13 located on the gate / source contact portion forming region R (30) is formed. An opening is formed.
  • the passivation film 11 is etched using the organic insulating film 13 as a mask.
  • the contact hole 15 exposing the surfaces of the gate connection portion 3sg and the source connection portion 9sg is obtained.
  • a conductive film is formed in the contact hole 15 and on the organic insulating film 13 and patterned.
  • the upper conductive layer 17 that electrically connects the source connection portion 9sg in the contact hole 15 is obtained.
  • the material, thickness, and formation method of the protective film 11, the organic insulating film 13, and the conductive film are the same as the material, thickness, and formation method of the above-described embodiment. In this way, an active matrix substrate 1004 is obtained.
  • the memory transistors 10D and 10E according to the present embodiment have a bottom contact structure configured to be in contact with the source and drain electrodes on the lower surfaces of the active layers 7A and 7B.
  • Such a structure has the following advantages over the case of having a channel etch structure.
  • the metal oxide layers 7D and 7E are formed after the etching process of the source conductive film for source / drain separation is performed. Therefore, damage to the channel regions 7cD and 7cE due to etching can be reduced as compared with a thin film transistor having a channel etch structure. Therefore, variation in the electrical characteristics of the memory transistors 10D and 10E can be improved. In addition, the amount of variation in electrical characteristics due to electrical stress can be reduced.
  • the manufacturing process is simplified as compared with the case of having the etch stop structure of the second embodiment. For this reason, there are advantages that the manufacturing cost can be reduced and the yield can be improved.
  • the operation and electrical characteristics of the memory transistors 10C to 10E in the second and third embodiments are the same as those described in the first embodiment. Further, as in the first embodiment, these embodiments are not limited to the active matrix substrate, and can be widely applied to electronic devices including a memory circuit such as an integrated circuit.
  • the bottom gate type thin film transistor is used as the memory transistors 10A to 10E.
  • a top gate type thin film transistor may be used.
  • FIG. 36B and 36C are cross-sectional views illustrating the configuration of a top-gate memory transistor, respectively.
  • the example shown in FIG. 36B has the same configuration as that of the memory transistors 10D and 10E shown in FIG. 34 except that the gate electrode 3 is disposed above the metal oxide layer 7.
  • the example shown in FIG. 36C has the same configuration as the memory transistor shown in FIG. 36A except that the stacking order of the first metal film 9L and the second metal film 9U is changed. ing.
  • the write operation to the memory transistor 10A is performed by Joule heat generated in the metal oxide layer 7A.
  • the temperature of the channel region 7cA during the write operation is, for example, 200 ° C. or higher.
  • On the drain side of the channel region 7cA it may be higher (for example, 250 ° C. or higher, or 300 ° C. or higher). Therefore, a layer (for example, an organic insulating film) made of a material having low heat resistance (softening temperature: less than 200 ° C., preferably less than 300 ° C.) is not disposed above the metal oxide layer 7A of the memory transistor 10A. Is preferred.
  • the active matrix substrate will be described in detail as an example.
  • the memory transistors 10A to 10E are covered with the passivation film 11 and the organic insulating film 13. If the heat resistance of the organic insulating film 13 is low, the portion of the organic insulating film 13 located on the metal oxide layer may be peeled off from the passivation film 11 or deformed depending on the writing conditions. In particular, peeling or deformation may occur on the end of the organic oxide film 13 on the drain side of the metal oxide layer.
  • the organic insulating film 13 is peeled or deformed, for example, when a memory array is configured using a plurality of memory transistors, the written memory transistor RT and the unwritten memory transistor ST are separated from the organic insulating film 13. And there is a risk of being distinguished by the position of deformation.
  • an inorganic insulating film having a relatively high heat resistance (such as the silicon oxide films listed above) is provided as the passivation film 11 above the metal oxide layer 7A.
  • the organic insulating film 13 may not be formed on the passivation film 11.
  • the active matrix substrate illustrated in FIGS. 35A to 35C does not need to have an organic insulating film as a planarization film.
  • the organic insulating film 13 may be provided only in a partial region of the substrate 1.
  • the organic insulating film 13 may not be formed at least above the metal oxide layers 7A, 7C, and 7D of the memory transistors 10A, 10C, and 10D.
  • a metal oxide layer of a pixel transistor or a circuit transistor is used.
  • An organic insulating film 13 may be formed on the upper side.
  • the organic insulating film 13 is formed above the plurality of pixel transistors 10T and may not be formed above the memory transistors 10A in the memory circuit.
  • the organic insulating film 13 is provided in the display region 100 and may not be provided in the peripheral region 200 (at least on the memory circuit in the peripheral region 200).
  • the active matrix substrates 1002 to 1004 even when a planarizing film made of a material having high heat resistance (for example, softening temperature: 200 ° C. or higher, preferably 300 ° C. or higher) is used instead of the organic insulating film 13, The above-mentioned problem due to heat can be suppressed.
  • a planarizing film made of a material having high heat resistance for example, softening temperature: 200 ° C. or higher, preferably 300 ° C. or higher
  • an inorganic insulating film such as an inorganic SOG (spin on glass) film may be used as the planarizing film.
  • the memory transistors 10A and 10B are thin film transistors, but may be MOS transistors. Even a MOS transistor can be changed to a resistor state by flowing a drain current having a high current density in the channel region.
  • a MOS transistor has a configuration in which a metal oxide semiconductor film is disposed on a silicon substrate with an insulating film interposed therebetween. In such a configuration, a silicon substrate with high heat dissipation is used, but since the silicon substrate and the oxide semiconductor film are separated by an insulating film, it is possible to suppress the release of Joule heat due to a write current to the silicon substrate. Therefore, the resistance of the oxide semiconductor film can be reduced by Joule heat.
  • each conductive film and each insulating film constituting the memory transistors 10A to 10E are not limited to the contents exemplified in the above embodiments.
  • the semiconductor device including the n-channel type memory transistors 10A to 10E has been described as an example.
  • the conductivity type of the memory transistor is not limited to the n-channel type, and may be a p-channel type.
  • the drain current Ids flows from the source to the drain. Even in the case of a p-channel memory transistor, damage due to heat during writing can be suppressed by applying the electrode structure of the above embodiment.
  • the present invention can be widely applied to semiconductor devices and electronic devices having a memory circuit.
  • the present invention is applied to non-volatile semiconductor memory devices, integrated circuits (IC, LSI), various display devices such as liquid crystal display devices and organic EL display devices, and active matrix substrates used in various display devices.
  • IC integrated circuits
  • LSI integrated circuits
  • various display devices such as liquid crystal display devices and organic EL display devices
  • active matrix substrates used in various display devices.

Landscapes

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Abstract

　半導体装置は、ドレイン電流Ｉｄｓがゲート電圧Ｖｇに依存する半導体状態から、ドレイン電流Ｉｄｓがゲート電圧Ｖｇに依存しない抵抗体状態に不可逆的に変化させられ得るメモリトランジスタ（１０Ａ）を備え、メモリトランジスタ（１０Ａ）は、ゲート電極（３）、金属酸化物層（７）、ゲート絶縁膜（５）、ソース及びドレイン電極を有し、ドレイン電極（９ｄ）は、融点が１２００℃以上である第１の金属で形成された第１ドレイン金属層（９ｄ１）と、第１の金属よりも融点の低い第２の金属で形成された第２ドレイン金属層（９ｄ２）とを含む積層構造を有し、基板の表面の法線方向から見たとき、ドレイン電極９ｄの一部Ｐは金属酸化物層（７）およびゲート電極（３）の両方と重なっており、ドレイン電極（９ｄ）の一部（Ｐ）は、第１ドレイン金属層（９ｄ１）を含み且つ、第２ドレイン金属層（９ｄ２）を含まない。

Description

半導体装置
　本発明は、メモリトランジスタを備えた半導体装置に関する。
　ＲＯＭ（読み出し専用メモリ）として利用可能なメモリ素子として、従来から、トランジスタ構造を有する素子（以下、「メモリトランジスタ」と称する。）を用いることが提案されている。
　例えば特許文献１には、ＭＯＳトランジスタ構造を有する不揮発性のメモリトランジスタが開示されている。このメモリトランジスタでは、ゲート絶縁膜に高電界を印加し、絶縁破壊させることにより、書き込みを行う。また、特許文献２には、ゲートに所定の書き込み電圧をかけることによって生じる閾値電圧の変化を利用したメモリトランジスタが開示されている。
　これに対し、本出願人による特許文献３は、従来よりも消費電力を低減可能な新規な不揮発性メモリトランジスタを提案している。このメモリトランジスタは、活性層（チャネル）に金属酸化物半導体を用いており、ドレイン電流により生じるジュール熱によって、ゲート電圧にかかわらずオーミックな抵抗特性を示す抵抗体状態に不可逆的に変化し得る。このようなメモリトランジスタを用いると、書き込みのための電圧を特許文献１、２における電圧よりも低くすることが可能である。なお、本明細書では、このメモリトランジスタの酸化物半導体を抵抗体状態に変化させる動作を「書き込み」という。また、このメモリトランジスタは、書き込みされた後、金属酸化物半導体が抵抗体となるため、トランジスタとして動作しないが、本明細書では、抵抗体に変化した後も「メモリトランジスタ」と呼ぶ。同様に、抵抗体に変化した後も、トランジスタ構造を構成するゲート電極、ソース電極、ドレイン電極、活性層、チャネル領域などの呼称を使用する。特許文献３には、メモリトランジスタを例えば液晶表示装置のアクティブマトリクス基板に形成することが記載されている。
米国特許第６７７５１７１号明細書 特開平１１－９７５５６号公報 国際公開第２０１３／０８０７８４号
　本発明者は、金属酸化物を含む活性層を有するメモリトランジスタの構成を種々の角度から検討した。この結果、メモリトランジスタの書き込み時間をより短縮しようとすると、従来の電極構造では、高い信頼性が得られない可能性があることを見出した。この問題については後で詳述する。
　本発明の実施形態は、メモリトランジスタを備えた半導体装置の信頼性を従来よりも高めることを目的とする。
　本発明の一実施形態の半導体装置は、基板と、前記基板に支持された少なくとも１つのメモリトランジスタとを備えた半導体装置であって、前記少なくとも１つのメモリトランジスタは、ドレイン電流Ｉｄｓがゲート電圧Ｖｇに依存する半導体状態から、ドレイン電流Ｉｄｓがゲート電圧Ｖｇに依存しない抵抗体状態に不可逆的に変化させられ得るメモリトランジスタであり、前記少なくとも１つのメモリトランジスタは、ゲート電極と、金属酸化物層と、前記ゲート電極と前記金属酸化物層との間に配置されたゲート絶縁膜と、前記金属酸化物層に電気的に接続されたソース電極およびドレイン電極とを有し、前記ドレイン電極は、融点が１２００℃以上である第１の金属で形成された第１ドレイン金属層と、前記第１の金属よりも融点の低い第２の金属で形成された第２ドレイン金属層とを含む積層構造を有し、前記基板の表面の法線方向から見たとき、前記ドレイン電極の一部は前記金属酸化物層および前記ゲート電極の両方と重なっており、前記ドレイン電極の前記一部は、前記第１ドレイン金属層を含み、且つ、前記第２ドレイン金属層を含まない。
　ある実施形態において、前記ソース電極は、前記第１の金属を含む第１ソース金属層と、前記第２の金属を含む第２ソース金属層とを含む積層構造を有し、前記基板の表面の法線方向から見たとき、前記ソース電極の一部は前記金属酸化物層および前記ゲート電極の両方と重なっており、前記ソース電極の前記一部は、前記第１ソース金属層および前記第２ソース金属層を含む。
　ある実施形態において、前記ソース電極は、前記第１の金属を含む第１ソース金属層と、前記第２の金属を含む第２ソース金属層とを含む積層構造を有し、前記基板の表面の法線方向から見たとき、前記ソース電極の一部は前記金属酸化物層および前記ゲート電極の両方と重なっており、前記ソース電極の前記一部は、前記第１ソース金属層を含み、且つ、前記第２ソース金属層を含まない。
　ある実施形態において、前記第１ドレイン金属層は、前記金属酸化物層の上面と直接接している。
　ある実施形態において、前記第１ドレイン金属層は、前記金属酸化物層の下面と直接接している。
　ある実施形態において、前記ゲート電極は、前記金属酸化物層の前記基板側に位置している。
　ある実施形態において、前記第１ドレイン金属層および前記第２ドレイン金属層は、前記基板側からこの順で積層されている。
　ある実施形態において、前記基板の法線方向から見たとき、前記金属酸化物層のうち、前記ゲート電極と前記ゲート絶縁膜を介して重なり、かつ、前記ソース電極と前記ドレイン電極との間に位置する部分は、Ｕ字形状を有している。
　ある実施形態において、前記第１の金属は、Ｗ、Ｔａ、Ｔｉ、ＭｏおよびＣｒからなる群から選択される金属またはその合金である。
　ある実施形態において、前記第２の金属の融点は１２００℃未満である。
　ある実施形態において、前記第２の金属は、ＡｌおよびＣｕからなる群から選択される金属である。
　ある実施形態において、前記金属酸化物層は、Ｉｎ、ＧａおよびＺｎを含む。
　ある実施形態において、前記金属酸化物層は結晶質部分を含む。
　ある実施形態において、前記少なくとも１つのメモリトランジスタは、前記半導体状態であるメモリトランジスタＳＴと、前記抵抗体状態であるメモリトランジスタＲＴとを含む複数のメモリトランジスタである。
　ある実施形態において、前記基板に支持された、金属酸化物を含む半導体層を有する他のトランジスタをさらに備え、前記他のトランジスタの前記半導体層と、前記メモリトランジスタの前記金属酸化物層とは、共通の酸化物半導体膜から形成されており、前記他のトランジスタのソース電極およびドレイン電極は、前記第１の金属を含む第１金属層と、前記第２の金属を含む第２金属層とを含む積層構造を有し、前記基板の表面の法線方向から見たとき、前記他のトランジスタのドレイン電極の一部は、前記他のトランジスタのゲート電極および前記金属酸化物層の両方と重なっており、前記他のトランジスタのドレイン電極の前記一部は、前記第１金属層および前記第２金属層を含む。
　ある実施形態において、前記半導体装置は、アクティブマトリクス基板であり、複数の画素電極と、それぞれが前記複数の画素電極のうち対応する画素電極に電気的に接続された画素トランジスタとを有する表示領域、および、前記表示領域以外の領域に配置された、複数の回路を有する周辺領域を備え、前記複数の回路は、前記少なくとも１つのメモリトランジスタを有するメモリ回路を含み、前記画素トランジスタ、および、前記周辺領域において前記複数の回路を構成する複数のトランジスタの少なくとも１つは、前記少なくとも１つのメモリトランジスタの前記金属酸化物層と共通の酸化物半導体膜を用いて形成された半導体層を有する。
　本発明の一実施形態によると、活性層として金属酸化物層を有し、且つ、半導体状態から抵抗体状態への変化を利用したメモリトランジスタを備えた半導体装置において、メモリトランジスタへの書き込みの際に生じる熱でドレイン電極が融解することを抑制できる。従って、書き込みの際に生じる熱によるメモリトランジスタのダメージや破壊を抑制できるので、半導体装置の信頼性を高めることができる。
（ａ）および（ｂ）は、それぞれ、第１実施形態の半導体装置におけるメモリトランジスタ１０Ａの断面図および平面図である。 第１の実施形態におけるメモリ回路を構成する単一のメモリセルを例示する図である。 （ａ）および（ｂ）は、それぞれ、実施例のメモリトランジスタ１０（１）の断面図および平面図、（ｃ）は、書き込み後のメモリトランジスタ１０（１）の上面図である。 （ａ）および（ｂ）は、それぞれ、参考例のメモリトランジスタ１０（２）の断面図および平面図、（ｃ）は、書き込み後のメモリトランジスタ１０（２）の上面図である。 （ａ）は、第１実施形態のアクティブマトリクス基板１００２を例示する平面図、（ｂ）は、アクティブマトリクス基板１００２における画素用トランジスタ１０Ｔを例示する断面図、（ｃ）は、アクティブマトリクス基板１００２を用いた表示装置２００１を例示する断面図である。 液晶表示装置２００１のブロック構成を例示する図である。 （ａ）および（ｂ）は、それぞれ、不揮発性記憶装置６０ａ～６０ｃを構成するメモリセル、および液晶表示装置２００１の画素回路の構成を示す概略図である。 第１の実施形態の半導体装置（アクティブマトリクス基板１００２）の製造方法を説明するための工程図であり、（ａ）および（ｂ）は断面図、（ｃ）は上面図である。 第１の実施形態の半導体装置（アクティブマトリクス基板１００２）の製造方法を説明するための工程図であり、（ａ）および（ｂ）は断面図、（ｃ）は上面図である。 第１の実施形態の半導体装置（アクティブマトリクス基板１００２）の製造方法を説明するための工程図であり、（ａ）および（ｂ）は断面図、（ｃ）は上面図である。 第１の実施形態の半導体装置（アクティブマトリクス基板１００２）の製造方法を説明するための工程図であり、（ａ）および（ｂ）は断面図、（ｃ）は上面図である。 第１の実施形態の半導体装置（アクティブマトリクス基板１００２）の製造方法を説明するための工程図であり、（ａ）および（ｂ）は断面図、（ｃ）は上面図である。 第１の実施形態の半導体装置（アクティブマトリクス基板１００２）の製造方法を説明するための工程図であり、（ａ）および（ｂ）は断面図、（ｃ）は上面図である。 （ａ）は、メモリトランジスタ１０Ａの初期状態（半導体状態）におけるＩｄｓ－Ｖｇｓ特性を示す図であり、（ｂ）は、メモリトランジスタ１０Ａの初期状態におけるＩｄｓ－Ｖｄｓ特性を示す図である。 （ａ）は、メモリトランジスタ１０Ａの抵抗体状態におけるＩｄｓ－Ｖｇｓ特性を示す図であり、（ｂ）は、メモリトランジスタ１０Ａの抵抗体状態におけるＩｄｓ－Ｖｄｓ特性を示す図である。 書き込み前後のメモリトランジスタ１０Ａにおける、Ｖｇｓ＝０Ｖの場合の原点付近のＩｄｓ－Ｖｄｓ特性を拡大して示す図である。 書き込み前後のメモリトランジスタ１０ＡのＩｄｓ－Ｖｇｓ特性を重ね合わせて示す図である。 書き込み前後のメモリトランジスタ１０Ａの微分抵抗（ｄＶｄｓ／ｄＩｄｓ、単位：Ωμｍ）とドレイン電圧Ｖｄｓとの関係を示す図である。 メモリトランジスタ１０Ａの書き込み時間（単位：ｍ秒）と単位ドレイン電流（単位：Ａ／μｍ）との関係の一例を示す。 メモリトランジスタのチャネル領域の平面形状と書き込み時間との関係を示す図である。 （ａ）および（ｂ）は、第１実施形態における他のメモリトランジスタの構成を例示する平面図および断面図である。 （ａ）および（ｂ）は、それぞれ、第２の実施形態の半導体装置におけるメモリトランジスタ１０Ｃを示す平面図および断面図である。 第２の実施形態の半導体装置（アクティブマトリクス基板１００３）の製造方法を説明するための工程図であり、（ａ）および（ｂ）は断面図、（ｃ）は上面図である。 第２の実施形態の半導体装置（アクティブマトリクス基板１００３）の製造方法を説明するための工程図であり、（ａ）および（ｂ）は断面図、（ｃ）は上面図である。 第２の実施形態の半導体装置（アクティブマトリクス基板１００３）の製造方法を説明するための工程図であり、（ａ）および（ｂ）は断面図、（ｃ）は上面図である。 第２の実施形態の半導体装置（アクティブマトリクス基板１００３）の製造方法を説明するための工程図であり、（ａ）および（ｂ）は断面図、（ｃ）は上面図である。 第２の実施形態の半導体装置（アクティブマトリクス基板１００３）の製造方法を説明するための工程図であり、（ａ）および（ｂ）は断面図、（ｃ）は上面図である。 第２の実施形態の半導体装置（アクティブマトリクス基板１００３）の製造方法を説明するための工程図であり、（ａ）および（ｂ）は断面図、（ｃ）は上面図である。 （ａ）および（ｂ）は、それぞれ、第３の実施形態の半導体装置におけるメモリトランジスタ１０Ｄを示す平面図および断面図である。 第３の実施形態の半導体装置（アクティブマトリクス基板１００４）の製造方法を説明するための工程図であり、（ａ）および（ｂ）は断面図、（ｃ）は上面図である。 第３の実施形態の半導体装置（アクティブマトリクス基板１００４）の製造方法を説明するための工程図であり、（ａ）および（ｂ）は断面図、（ｃ）は上面図である。 第３の実施形態の半導体装置（アクティブマトリクス基板１００４）の製造方法を説明するための工程図であり、（ａ）および（ｂ）は断面図、（ｃ）は上面図である。 第３の実施形態の半導体装置（アクティブマトリクス基板１００４）の製造方法を説明するための工程図であり、（ａ）および（ｂ）は断面図、（ｃ）は上面図である。 第３の実施形態の半導体装置（アクティブマトリクス基板１００４）の製造方法を説明するための工程図であり、（ａ）および（ｂ）は断面図、（ｃ）は上面図である。 （ａ）～（ｃ）は、本発明による実施形態における他のメモリトランジスタの構成を例示する平面図および断面図である。 （ａ）～（ｃ）は、それぞれ、本発明による実施形態における他のメモリトランジスタの構成を例示する断面図である。
　まず、半導体状態から抵抗体状態への変化を利用したメモリトランジスタ（特許文献３）の構成について、本発明者が検討により見出した知見を説明する。
　上記メモリトランジスタの書き込みは、ドレイン電流（書き込み電流）により生じるジュール熱によって、メモリトランジスタの活性層である金属酸化物層を低抵抗化することによって行われる。書き込み時には、メモリトランジスタの金属酸化物層に熱が生じる。
　書き込み時に金属酸化物層に生じる熱量（発熱量）をより大きくすると、書き込み時間をより短縮することが可能である。発熱量は、メモリトランジスタにより大きな電力を投入することによって増加させることができる。しかしながら、発熱量を増加させると、次のような問題がある。
　ｎチャネル型のメモリトランジスタでは、書き込み時の発熱量は、特に、金属酸化物層（チャネル領域）のうちドレイン電極近傍で大きくなる。金属酸化物層のドレイン側では局所的に例えば１０００℃以上の高温になる場合がある。このため、メモリトランジスタがボトムゲート構造を有する場合、金属酸化物層の上面に、ドレイン電極として、アルミニウムや銅などの比較的融点の低い金属からなる金属層が設けられていると、そのような金属が書き込み時に生じる熱によって融解するおそれがある。この結果、ドレイン電極と金属酸化物層との間が導通しなくなり、ソース－金属酸化物層－ドレイン間の電流経路が断たれる（ソースとドレインとの間で電流が流れなくなる）等のダメージが生じ、メモリトランジスタが破壊される場合もある。このため、書き込み後のメモリトランジスタからの読み出し動作を正常に行うことが困難になる可能性がある。
　一方、従来、金属酸化物層を活性層とする薄膜トランジスタ（酸化物半導体ＴＦＴ）において、金属酸化物層とアルミニウム（Ａｌ）層または銅（Ｃｕ）層とが直接接すると、これらの間で接触抵抗が高くなったり、ＡｌやＣｕが金属酸化物層に拡散してＴＦＴ特性の低下を引き起こす等の問題があることが知られている。この問題を解決するために、ＡｌやＣｕからなるソースおよびドレイン電極と金属酸化物層との間に、バリアメタル層としてＴｉ層などを形成することが提案されている（例えば特開２０１０－１２３９２３号公報）。また、ソースおよびドレインを含む金属配線膜として、金属酸化物層側から、Ｔｉ膜とＡｌ合金膜とをこの順で積み重ねた積層膜を用いることが提案されている（例えば特開２０１０－１２３７４８号公報）。これらの特許文献で提案された電極または配線を用いると、Ａｌ、Ｃｕなどの比較的融点の低い金属と金属酸化物層とは直接接触しない。しかしながら、本発明者が検討したところ、比較的融点の低い金属が金属酸化物層の上方に位置していれば、金属酸化物層と直接接していない場合でも、書き込み時に融解する可能性があることが確認された。逆に、Ｔｉなどの比較的融点の高い金属は、金属酸化物層上に位置していても、書き込み時の熱による融解が生じないことも確認された。
　本発明者は、上記の知見に基づいて、メモリトランジスタのドレイン電極のうち金属酸化物層上に位置する部分を比較的融点の高い金属で形成し、融点の低い金属を含まないようにすることにより、書き込み時の発熱に起因する上記問題を解決し得ることを見出し、本発明に至った。このような構成によれば、書き込み時の熱に起因するメモリトランジスタの信頼性の低下を抑制しつつ、書き込み時間を従来よりも短縮することが可能である。
　以下、図面を参照しながら、本発明による半導体装置の実施形態を具体的に説明する。
　（第１の実施形態）
　図１（ａ）は、本実施形態の半導体装置におけるメモリトランジスタ１０Ａを示す断面図、図１（ｂ）は、メモリトランジスタ１０Ａの平面図である。図１（ａ）は、図１（ｂ）のＩ－Ｉ’線に沿った断面構造を示している。
　本実施形態の半導体装置は、基板１と、基板１に支持されたメモリトランジスタ１０Ａとを備えている。メモリトランジスタ１０Ａは、例えばｎチャネル型メモリトランジスタである。
　メモリトランジスタ１０Ａは、ゲート電極３と、金属酸化物を含む活性層（以下、「金属酸化物層」）７と、ゲート電極３と金属酸化物層７との間に配置されたゲート絶縁膜５と、金属酸化物層７に電気的に接続されたソース電極９ｓおよびドレイン電極９ｄとを有している。基板１の法線方向から見たとき、金属酸化物層７の少なくとも一部は、ゲート絶縁膜５を介してゲート電極３と重なるように配置される。図１に示す例では、ゲート電極３は、金属酸化物層７の基板１側に配置されている（ボトムゲート構造）。ソース電極９ｓは金属酸化物層７の一部と接し、ドレイン電極９ｄは金属酸化物層７の他の一部と接していてもよい。
　金属酸化物層７のうちソース電極９ｓと接する（または電気的に接続される）領域を「ソースコンタクト領域」、ドレイン電極９ｄと接する（または電気的に接続される）領域を「ドレインコンタクト領域」と称する。基板１の法線方向から見たとき、金属酸化物層７のうち、ゲート電極３とゲート絶縁膜５を介して重なり、かつ、ソースコンタクト領域とドレインコンタクト領域との間に位置する領域がチャネル領域７ｃとなる。ソース電極９ｓとドレイン電極９ｄとが金属酸化物層７の上面と接する場合には、基板１の法線方向から見たとき、金属酸化物層７のうちソース電極９ｓとドレイン電極９ｄとの間に位置する領域がチャネル領域７ｃとなる。
　ドレイン電極９ｄは、第１の金属で形成された第１ドレイン金属層９ｄ１と、第１の金属よりも融点の低い第２の金属で形成された第２ドレイン金属層９ｄ２とを含む積層構造を有している。「第１の金属（または第２の金属）で形成された」とは、第１の金属（または第２の金属）を主として含むことを意味する。なお、第１または第２の金属は、金属単体であってもよいし、合金であってもよい。
　第１ドレイン金属層９ｄ１に含まれる第１の金属は、１２００℃以上、好ましくは１６００℃以上の融点を有する金属（以下、「第１の金属」と称する。）である。第１の金属は金属単体であってもよいし合金であってもよい。第１の金属として、例えばＴｉ（チタン、融点：１６６７℃）、Ｍｏ（モリブデン、融点：２６２３℃）、Ｃｒ（クロム、融点：１８５７℃）、Ｗ（タングステン、融点：３３８０℃）、Ｔａ（タンタル、融点：２９９６℃）、またはその合金などを用いることができる。第２ドレイン金属層９ｄ２に含まれる第２の金属は、第１の金属よりも低い融点を有する金属（以下、「第２の金属」と称する。）である。第２の金属の融点は１２００℃未満、例えば７００℃以下であってもよい。第２の金属として、例えばＡｌ（アルミニウム、融点：６６０℃）、Ｃｕ（銅、融点：１０８３℃）などを用いることができる。
　ソース電極９ｓおよびドレイン電極９ｄは、共通の導電膜から形成されていてもよい。図示する例では、ソース電極９ｓおよびドレイン電極９ｄは、第１の金属から形成された第１金属膜９Ｌと、第２の金属から形成された第２金属膜９Ｕとを含む共通の積層膜を用いて形成されている。従って、ソース電極９ｓは、第１金属膜９Ｌおよび第２金属膜９Ｕを含む積層構造を有している。ソース電極９ｓにおける第１金属膜９Ｌおよび第２金属膜９Ｕから形成された層を、それぞれ、第１ソース金属層９ｓ１および第２ソース金属層９ｓ２と称する。同様に、ドレイン電極９ｄは、第１金属膜９Ｌから形成された第１ドレイン金属層９ｄ１と、第２金属膜９Ｕから形成された第２ドレイン金属層９ｄ２とを含む積層構造を有している。
　第１金属膜９Ｌおよび第２金属膜９Ｕは、それぞれ、上記の金属を主として含む導電体層であればよく、金属単体からなる層のみでなく、合金層、金属窒化物層、金属シリサイド層なども含み得る。
　基板１の表面の法線方向から見たとき、ドレイン電極９ｄは、ゲート電極３および金属酸化物層７の両方と重なる部分Ｐを有している。ドレイン電極９ｄのうちゲート電極３および金属酸化物層７の両方と重なる部分Ｐは、第１ドレイン金属層９ｄ１（第１金属膜９Ｌ）を含み、且つ、第２ドレイン金属層９ｄ２（第２金属膜９Ｕ）を含まない。上記部分Ｐは、第１ドレイン金属層９ｄ１のみから構成されていてもよいし、第１ドレイン金属層９ｄ１以外の融点の高い金属層を含んでいてもよい。
　本実施形態のメモリトランジスタ１０Ａは、ドレイン電流Ｉｄｓがゲート電圧Ｖｇｓに依存する状態（「半導体状態」という。）から、ドレイン電流Ｉｄｓがゲート電圧Ｖｇｓに依存しない状態（「抵抗体状態」という。）に不可逆的に変化させられ得る不揮発性メモリ素子である。ドレイン電流Ｉｄｓは、メモリトランジスタ１０Ａのソース電極９ｓとドレイン電極９ｄとの間（ソース－ドレイン間）を流れる電流であり、ゲート電圧Ｖｇｓは、ゲート電極３とソース電極９ｓとの間（ゲート－ソース間）の電圧である。
　上記の状態変化は、例えば、半導体状態（初期状態）のメモリトランジスタ１０Ａのソース－ドレイン間に所定の書き込み電圧Ｖｄｓを印加し、ゲート－ソース間に所定のゲート電圧を印加することによって生じる。書き込み電圧Ｖｄｓの印加により、金属酸化物層７のうちチャネルが形成される部分（チャネル領域）７ｃに電流（書き込み電流）が流れ、ジュール熱が発生する。このジュール熱により、金属酸化物層７のうちチャネル領域７ｃが低抵抗化される。この結果、ゲート電圧Ｖｇｓに依存せずに、オーミックな抵抗特性を示す抵抗体状態となる。酸化物半導体の低抵抗化が生じる理由は現在解明中であるが、ジュール熱によって酸化物半導体中に含まれる酸素がチャネル領域７ｃの外部に拡散することにより、チャネル領域７ｃ中の酸素欠損が増加してキャリア電子が生じるからと考えられる。なお、このような状態変化を生じ得るメモリトランジスタは、本出願人による特許文献３、本出願人による未公開の特許出願である特願２０１２－１３７８６８号および特願２０１２－２３１４８０号に記載されている。これらの開示内容の全てを参考のために本明細書に援用する。
　メモリトランジスタ１０Ａへの書き込みは、上述のように、書き込み電流によるジュール熱を利用して行う。前述したように、ジュール熱は、金属酸化物層７に形成されるチャネル領域７ｃのドレイン側端部で特に高くなる。このため、本実施形態では、ジュール熱の高いドレイン側端部近傍に第２ドレイン金属層９ｄ２を配置しない。より具体的には、基板１の表面の法線方向から見たとき、ドレイン電極９ｄのうち比較的融点の高い金属を含む第１ドレイン金属層９ｄ１は、ゲート電極３および金属酸化物層７の両方と重なるように配置され、チャネル領域７ｃを画定する。一方、比較的融点の低い金属を含む第２ドレイン金属層９ｄ２は、金属酸化物層７上には配置されていないので、書き込みの際に生じる熱で第２ドレイン金属層９ｄ２に含まれる金属が融解することを抑制できる。従って、金属の融解によるメモリトランジスタ１０Ａの破壊や変形を抑制できる。
　本実施形態では、基板１の表面の法線方向から見たとき、金属酸化物層７全体がゲート電極３と重なっているが、金属酸化物層７は、その少なくとも一部がゲート電極３と重なるように配置されていてもよい。その場合、第２ドレイン金属層９ｄ２は、金属酸化物層７のうちゲート電極３と重なる部分上に位置していなければ、上記と同様の効果が得られる。例えば、基板１の表面の法線方向から見たとき、第２ドレイン金属層９ｄ２は、金属酸化物層７およびゲート電極３の両方と重なっていなければよく、いずれか一方と重なっていても構わない。
　また、ここでは、ドレイン電極９ｄは、第１および第２ドレイン金属層９ｄ１、９ｄ２からなる２層構造であるが、他の導電層を含む３層以上から構成されていてもよい。第１ドレイン金属層９ｄ１は、金属酸化物層７の上面と接していてもよい。第１ドレイン金属層９ｄ１として例えばＴｉ、Ｍｏ層を用いる場合、第１ドレイン金属層９ｄ１と金属酸化物層７とを接するように配置すると、コンタクト抵抗を低減できる。なお、金属酸化物層７と第１ドレイン金属層９ｄ１との間に、コンタクト層などの他の導電層が形成されていてもよい。
　ｎチャネル型メモリトランジスタの場合、ドレイン電流Ｉｄｓの流れる方向の上流側がドレイン、下流側がソースとなる。本明細書では、「ソース電極」は、活性層（ここでは金属酸化物層７）のソース側に電気的に接続された電極を指し、配線（ソース配線）の一部であってもよい。典型的には、「ソース電極」は、活性層のソース側に直接接するコンタクト部のみでなく、その近傍に位置する部分も含む。例えば、ソース配線の一部が活性層に電気的に接続されている場合、「ソース電極」は、ソース配線のうちメモリトランジスタ形成領域に位置する部分を含む。あるいは、「ソース電極」は、ソース配線のうち活性層に接するコンタクト部から、他の素子または他の配線に接続されるまでの部分を含み得る。同様に、「ドレイン電極」は、活性層（ここでは金属酸化物層７）のドレイン側に電気的に接続された電極を指し、配線の一部であってもよい。「ドレイン電極」は、活性層のドレイン側に直接接するコンタクト部のみでなく、その近傍に位置する部分も含む。配線の一部が活性層のドレイン側に電気的に接続されている場合、「ドレイン電極」は、その配線のうちメモリトランジスタ形成領域内に位置する部分を含む。例えば、配線のうち活性層に接するコンタクト部から、他の素子または他の配線に接続されるまでの部分を含み得る。本実施形態では、ドレイン電極９ｄの部分Ｐが第１ドレイン金属層９ｄ１を含み且つ第２ドレイン金属層９ｄ２を含まない単層構造（またはｎ層構造（ｎ：２以上の自然数））、ドレイン電極の他の部分が第１ドレイン金属層９ｄ１および第２ドレイン金属層９ｄ２を含む２層構造（または（ｎ＋１）層構造）である。
　ソース電極９ｓは、基板１の表面の法線方向から見たとき、金属酸化物層７およびゲート電極３の両方と重なる部分Ｑを有していてもよい。ソース電極９ｓのうち金属酸化物層７およびゲート電極３の両方と重なる部分Ｑは、第１ソース金属層９ｓ１だけでなく、第２ソース金属層９ｓ２を含んでいてもよい。金属酸化物層７のチャネル領域７ｃにおけるソース側では、書き込み電流による発熱量がドレイン側よりも小さい。このため、７ｃの近傍に第２ソース金属層９ｓ２が配置されていても、第２ソース金属層９ｓ２に含まれる第２の金属が融解しにくく、書き込み時の発熱によってメモリトランジスタ１０Ａにダメージが生じにくいからである。本実施形態では、ソース電極９ｓとドレイン電極９ｄとで、チャネル領域７ｃ側の端部の構造を異ならせることにより、比較的電気伝導度の高い金属層（Ａｌ層等）を使用するメリットを最大限に享受しつつ、書き込み時の発熱によるダメージを低減できる。
　なお、後述するように、ソース電極９ｓの部分Ｑが、第１ソース金属層９ｓ１を含み、且つ、第２ソース金属層９ｓ２を含まなくてもよい。これにより、書き込み時の発熱によるダメージをより確実に低減できる。
　図示する例では、基板１の表面の法線方向から見たとき、ドレイン電極９ｄおよびソース電極９ｓのうち一方の電極（ここではソース電極９ｓ）は、金属酸化物層７上に凹部を有しており、他方の電極（ここではドレイン電極９ｄ）は、ソース電極９ｓの凹部内に、ソース電極９ｓと間隔を空けて配置されている。このため、ソース電極９ｓおよびドレイン電極９ｄの間に位置するチャネル領域７ｃは、Ｕ字形状を有している。このような場合、図１（ｂ）に示すように、ソース電極９ｓとドレイン電極９ｄとの間に位置する間隙部分の幅がチャネル長（チャネル方向の長さ）Ｌ１である。また、チャネル領域７ｃのうちソース電極９ｓからの距離とドレイン電極９ｄからの距離とが等しくなる線の長さ、言い換えると、ソース電極９ｓとドレイン電極９ｄとの金属酸化物層７上での離間距離の２等分点を結ぶ線の長さがチャネル幅（チャネル方向に直交する方向の長さ）Ｗ１である。なお、メモリトランジスタ１０のチャネル領域７ｃの平面形状はＵ字形に限定されず、例えば矩形であってもよい。
　メモリトランジスタ１０Ａの構造は、ボトムゲート構造に限定されず、金属酸化物層７の上方にゲート電極３を有するトップゲート構造であってもよい。メモリトランジスタ１０Ａが上記の何れの構造を有する場合でも、基板１の法線方向から見たとき、第２ドレイン金属層９ｄ２がゲート電極３および金属酸化物層７の両方と重ならないように配置されていれば、上述した本願発明の効果が得られる。
　第１ドレイン金属層９ｄ１は、金属酸化物層７と直接接していてもよい。これにより、第１ドレイン金属層９ｄ１と金属酸化物層７とのコンタクト抵抗を低減できる。第１ドレイン金属層９ｄ１は金属酸化物層７の上面と接していてもよいし（トップコンタクト構造）、金属酸化物層７の下面と接していてもよい（ボトムコンタクト構造）。
　第１ドレイン金属層９ｄ１（第１金属膜９Ｌ）および第２ドレイン金属層９ｄ２（第２金属膜９Ｕ）の積層順序は特に問わない。図１に示す例では、第１ドレイン金属層９ｄ１は、第２ドレイン金属層９ｄ２よりも基板１側に配置されているが、基板１の反対側に配置されてもよい。例えば図３６（ａ）に例示するように、ソース電極９ｓおよびドレイン電極９ｄは、第２ソース金属層９ｓ２または第２ドレイン金属層９ｄ２を下層とし、第１ソース金属層９ｓ１または第１ドレイン金属層９ｄ１（第１金属膜９Ｌ）を上層とする積層構造を有していてもよい。なお、第１金属膜９Ｌが、第２金属膜９Ｕよりも金属酸化物層７側に配置されていると、第２金属膜９Ｕ（第２ドレイン金属層９ｄ２および第２ソース金属層９ｓ２）に含まれる第２の金属（特にＡｌ、Ｃｕ）の金属酸化物層７への拡散を、第１金属膜９Ｌ（第１ドレイン金属層９ｄ１および第１ソース金属層９ｓ１）によって抑制できる。
　本実施形態の半導体装置は、複数のメモリトランジスタ１０Ａを有してもよい。複数のメモリトランジスタ１０Ａは、何れも、上述したような電極構造を有していることが好ましい。この場合、書き込み動作を行った後の半導体装置は、半導体状態のメモリトランジスタ（メモリトランジスタＳＴ）と、抵抗体状態のメモリトランジスタ（メモリトランジスタＲＴ）とを含んでいる。メモリトランジスタＲＴでは、書き込み時の熱によってドレイン電極９ｄを構成する金属が融解し、その結果、ソース－金属酸化物層－ドレイン間の電流経路が断たれる等のダメージが生じることを抑制できる。また、例えば基板１の法線方向から見ただけで、メモリトランジスタＳＴ、ＲＴを区別することは困難となるので、セキュリティー性が高まる。
　金属酸化物層７に含まれる金属酸化物は、例えばＩｎ、ＧａおよびＺｎを含む酸化物である。金属酸化物層７は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む膜から形成され得る。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。本実施形態の金属酸化物層７は、Ｉｎ、Ｇａ、Ｚｎを、例えばＩｎ：Ｇａ：Ｚｎ＝１：１：１の割合で含むＩｎ－Ｇａ－Ｚｎ－Ｏ系金属酸化物層であってもよい。なお、書き込み前のメモリトランジスタＳＴの金属酸化物層７は半導体層であるが、書き込み後のメモリトランジスタＲＴでは、金属酸化物層７の少なくともチャネル領域は半導体特性を示さない。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む膜を用いてメモリトランジスタ１０Ａを形成する場合、共通の半導体膜を用いて、メモリトランジスタ１０Ａと同一基板上に、他のトランジスタ（酸化物半導体ＴＦＴ）を形成できるので有利である。そのような酸化物半導体ＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有している。従って、半導体装置の消費電力を大幅に削減することが可能になる。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は、アモルファスでもよいし、結晶質部分を含んでもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を用いてもよい。このようなＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体の結晶構造は、例えば、特開２０１２－１３４４７５号公報に開示されている。参考のために、特開２０１２－１３４４７５号公報の開示内容の全てを本明細書に援用する。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、ジュール熱による低抵抗化が生じ得る他の半導体膜を用いてもよい。例えばＮｉＯ、ＳｎＯ2、ＴｉＯ2、ＶＯ2、Ｉｎ2Ｏ3、ＳｒＴｉＯ3を含む半導体膜を用いてもよい。あるいは、Ｚｎ－Ｏ系半導体（ＺｎＯ）、Ｉｎ－Ｚｎ－Ｏ系半導体（ＩＺＯ（登録商標））、Ｚｎ－Ｔｉ－Ｏ系半導体（ＺＴＯ）、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ2Ｏ3－ＳｎＯ2－ＺｎＯ）、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体などを用いることもできる。さらに、これらの酸化物半導体に種々の不純物を添加した膜を使用してもよい。
　＜メモリトランジスタ１０Ａの動作＞
　メモリトランジスタ１０Ａは、例えば半導体状態（初期状態）を論理値「０」、抵抗体状態を論理値「１」に割り当てることにより、情報を不揮発的に記憶するメモリ回路に用いられ得る。以下、メモリトランジスタ１０Ａを用いたメモリ回路の構成および動作の一例を説明する。メモリ回路は、１つまたは複数のメモリセルを有している。
　図２は、メモリ回路を構成する単一のメモリセルを例示する図である。メモリセルは、例えば、メモリトランジスタ１０Ａと、メモリトランジスタ１０Ａに直列に接続されたメモリセル選択用のトランジスタ（「選択トランジスタ」と称する。）１０ａとを有している。メモリ回路は、例えば、複数のメモリセルがマトリクス状に配列された構成を有している。
　選択トランジスタ１０ａの構造は特に限定しないが、メモリトランジスタ１０Ａの金属酸化物層７と共通の酸化物半導体膜から形成された活性層を有していてもよい。これにより、メモリトランジスタ１０Ａと選択トランジスタ１０ａとを共通のプロセスを利用して簡便に製造できる。
　図２に示すメモリセルでは、選択トランジスタ１０ａにゲート電圧を印加してオン状態にすることにより、メモリトランジスタ１０Ａへの書き込みまたは読み出し動作が可能になる。
　メモリトランジスタ１０Ａへの書き込みは、期間（書き込み時間）Ｔｐｐの間、メモリトランジスタ１０Ａのゲート電極に所定のゲート電圧Ｖｇを印加し、かつ、ドレイン電極に所定の書き込み電圧Ｖｐｐを印加することにより行うことができる。この間、選択トランジスタ１０ａのソース電極は固定電圧（例えば接地電位）に接続しておく。これにより、期間Ｔｐｐの間、メモリトランジスタ１０Ａのチャネル領域を書き込み電流Ｉｐｐが流れる。書き込み電流Ｉｐｐによるジュール熱により、チャネル領域を構成する酸化物半導体の化学組成比が変化し、チャネル領域が低抵抗化した抵抗体状態となる。
　メモリトランジスタ１０Ａの読み出しは、メモリトランジスタ１０Ａのソース－ドレイン間に所定の電圧を印加することによって流れる電流（読み出し電流）のゲート電圧依存性を調べることによって行うことができる。具体的には、半導体状態にあるメモリトランジスタ１０Ａに流れる読み出し電流をＩｔとすると、電流Ｉｔに対する読み出し時の読み出し電流Ｉｒの比によって容易に判別できる。なお、読み出しの際のゲート電圧Ｖｇｓを、所定の電圧範囲内（例えば約０．５Ｖ以下）に設定すると、読み出し電流Ｉｔと読み出し電流Ｉｒとの差が大きいため、メモリトランジスタ１０Ａの状態をより容易に判別できる。
　＜実施例＞
　ここで、実施例および参考例のメモリトランジスタ１０（１）、１０（２）を作製し、書き込みによるメモリトランジスタへのダメージを比較した。
　図３（ａ）および（ｂ）は、それぞれ、実施例のメモリトランジスタ１０（１）の断面図および平面図である。メモリトランジスタ１０（１）は、ソース電極９ｓのうち金属酸化物層７上に位置する部分Ｑを第１ソース金属層９ｓ１のみで構成し、第２ソース金属層９ｓ２を金属酸化物層７上に配置していない点で、図１に示すメモリトランジスタ１０Ａと異なっている。他の構成は、メモリトランジスタ１０Ａと同様である。メモリトランジスタ１０（１）では、第１ドレイン金属層９ｄ１および第１ソース金属層９ｓ１としてＴｉ層、第２ドレイン金属層９ｄ２および第２ソース金属層９ｓ２としてＡｌ層、金属酸化物層７としてＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を形成した。また、メモリトランジスタ１０（１）のチャネル長Ｌを、例えば、１ｕｍ以上２０ｕｍ以下、チャネル幅を２ｕｍ以上１ｍｍ以下、金属酸化物層７の厚さを５ｎｍ以上５００ｎｍ以下とした。
　参考例として、従来のボトムゲート・トップコンタクト型ＴＦＴに、積層構造を有するソースおよびドレイン電極を適用したトランジスタ構造を有するメモリトランジスタ１０（２）を作製した。
　図４（ａ）および（ｂ）は、それぞれ、参考例のメモリトランジスタ１０（２）の断面図および平面図である。メモリトランジスタ１０（２）は、第２ソース金属層９ｓ２および第２ドレイン金属層９ｄ２が金属酸化物層７上にも配置されている点でのみ、メモリトランジスタ１０（１）と異なっている。すなわち、メモリトランジスタ１０（２）では、ドレイン電極９ｄの部分Ｐが、比較的融点の低い金属から形成された第２ドレイン金属層９ｄ２を含んでいる。その他の構成、各層の材料や厚さなどはメモリトランジスタ１０（１）と同じである。
　メモリトランジスタ１０（１）および１０（２）に対して、同じ条件で書き込み動作を行い、書き込み後の各トランジスタを観察した。ここでは、書き込み条件としては、書き込み電圧Ｖｄｓを５０Ｖ、ゲート電圧Ｖｇｓを４０Ｖ、書き込み時間を１００ｍｓｅｃとした。
　図３（ｃ）は書き込み後のメモリトランジスタ１０（１）、図４（ｃ）は書き込み後のメモリトランジスタ１０（２）を示す上面図である。図４（ｃ）から、参考例のメモリトランジスタ１０（２）では、金属酸化物層７上に破壊痕Ｄが形成されていることが確認できる。破壊痕Ｄは、ドレイン電極９ｄのチャネル側の端部において金属が融解して破壊した痕と考えられる。書き込み後のメモリトランジスタ１０（２）に対して読み出し動作を行ったが、ソースとドレインとの間で電流が流れなくなっており、読み出し電流の測定を行うことは困難である。これに対し、実施例では、図３（ｃ）から分かるように、ドレイン電極９ｄの変形や破壊痕は全く認められず、読み出し動作も正常に行うことができる。よって、本実施形態によると、書き込み時に生じる熱によるメモリトランジスタの破壊を抑制できることが分かる。
　＜半導体装置の構成＞
　本実施形態は、メモリ回路を備えた電子機器に広く適用され得る。本実施形態の半導体装置は、メモリトランジスタ１０Ａを少なくとも１つ備えていればよく、その用途や構成は限定されない。例えば、不揮発性半導体記憶装置、集積回路（ＩＣ、ＬＳＩ）、液晶表示装置や有機ＥＬ表示装置などの各種表示装置、各種表示装置に用いられるアクティブマトリクス基板であってもよい。
　半導体装置は、メモリトランジスタ１０Ａの活性層（金属酸化物層７）と共通の酸化物半導体膜から形成された活性層を有する薄膜トランジスタをさらに備えていてもよい。薄膜トランジスタは、回路を構成する回路素子であってもよい。
　本実施形態を表示装置のアクティブマトリクス基板に適用する場合、アクティブマトリクス基板の表示領域以外の領域（周辺領域）に、メモリトランジスタ１０Ａを含むメモリ回路を設けてもよい。周辺領域には、駆動回路などの周辺回路を構成する回路素子として、薄膜トランジスタ（回路用トランジスタ）が形成されていてもよい。また、表示領域において、各画素に設けられるスイッチング素子として、薄膜トランジスタ（画素用トランジスタ）が形成されていてもよい。回路用トランジスタおよび画素用トランジスタは、メモリトランジスタ１０Ａの活性層と共通の酸化物半導体膜から形成された活性層と、メモリトランジスタ１０Ａのソースおよびドレイン電極と共通の積層導電膜から形成されたソースおよびドレイン電極を有していてもよい。回路用トランジスタおよび画素用トランジスタは、メモリトランジスタ１０Ａと同様のトランジスタ構造を有していてもよい。この場合、これらのトランジスタは、メモリトランジスタ１０Ａと共通のプロセスを利用して製造され得る。ただし、回路用トランジスタおよび画素用トランジスタには書き込みを行わないことから、基板の法線方向から見たときにドレイン電極のうち活性層およびゲート電極と重なる部分が、比較的融点の低い金属または合金を含んでいても構わない。
　以下、図面を参照しながら、本実施形態の半導体装置のより具体的な構成を説明する。
　＜アクティブマトリクス基板の構成＞
　本実施形態は、例えば液晶表示装置に用いられるアクティブマトリクス基板に適用され得る。
　図５（ａ）は、アクティブマトリクス基板１００２の一部を示す平面図である。アクティブマトリクス基板１００２は、複数の画素１０１を含む表示領域１００と、表示領域以外の領域（周辺領域）２００とを有している。
　表示領域１００の各画素１０１には、スイッチング素子として薄膜トランジスタ（「画素用トランジスタ」と称する。）１０Ｔが形成されている。画素用トランジスタ１０Ｔは、メモリトランジスタ１０Ａ（図１）と同様のトランジスタ構造を有していてもよい。または、図５（ｂ）に例示するように、ドレイン電極９ｄのうち金属酸化物層７およびゲート電極３と重なる部分にも、第２ドレイン金属層９ｄ２が形成されていてもよい。
　図示しないが、周辺領域２００には、表示装置を構成する複数の回路（メモリ回路や駆動回路など）の少なくとも一部がモノリシックに形成されている。周辺領域２００に形成された回路を「周辺回路」と称する。本実施形態では、メモリトランジスタ１０Ａは、例えば周辺領域２００に形成されたメモリ回路に用いられる。
　各画素１０１には、画素の列方向に沿って延びるソース配線Ｓと、画素の行方向に沿って延びるゲート配線Ｇと、画素電極１９とが設けられている。画素用トランジスタ１０Ｔは、ソース配線Ｓとゲート配線Ｇとが交差する点の近傍に配置されている。図示する例では、画素１０１には、ゲート配線Ｇと同一の導電膜から形成された容量配線ＣＳが設けられている。容量配線ＣＳ上には、容量部２０が配置されている。
　本実施形態では、ソース配線Ｓ、画素用トランジスタ１０Ｔおよびメモリトランジスタ１０Ａのソースおよびドレイン電極は、同一の配線（ソース配線層）内に形成されている。ソース配線層は、例えば、比較的融点の高い金属から形成された第１金属膜９Ｌ（図１）と、それよりも融点の低い金属から形成された第２金属膜９Ｕ（図１）とを含む積層構造を有していてもよい。
　周辺領域２００には、ゲート配線Ｇまたはソース配線Ｓを外部配線と接続するための複数の端子部２０１が設けられている。ソース配線Ｓは、表示領域１００の端部まで延びて、ソース接続部９ｓｇと接続されている。ソース接続部９ｓｇは、ゲート配線Ｇと同一膜から形成されたゲート接続部３ｓｇと電気的に接続される。この接続部を「ソース・ゲート接続部」３０と称する。ゲート接続部３ｓｇは周辺領域２００まで延び、端子部（ソース端子）２０１を介して、例えばソースドライバ（図示せず）に接続される。一方、図示しないが、ゲート配線Ｇも周辺領域２００まで延びて、端子部（ゲート端子）を介して、例えばゲートドライバ（図示せず）と接続される。
　周辺領域２００には、メモリ回路を含む複数の周辺回路（図示せず）がモノリシックに形成されている。例えばゲートドライバ、ソースドライバなどの駆動回路と、各駆動回路に接続されたメモリ回路とが形成されていてもよい。メモリ回路は、図１に示すメモリトランジスタ１０Ａを含んでいる。
　アクティブマトリクス基板１００２は、液晶表示装置などの表示装置に適用され得る。液晶表示装置は、例えば、図５（ｃ）に示すように、アクティブマトリクス基板１００２と、表面に対向電極４２を有する対向基板４１と、これらの間に配置された液晶層４３とを備える。液晶層４３には、画素電極１９と対向電極４２とによって画素ごとに電圧が印加され、これにより、表示が行われる。
　図６は、アクティブマトリクス基板１００２を用いた液晶表示装置２００１のブロック構成を例示する図である。図７（ａ）および（ｂ）は、それぞれ、不揮発性記憶装置６０ａ～６０ｃを構成するメモリセル、および、液晶表示装置２００１の画素回路の構成を示す概略図である。
　液晶表示装置２００１は、複数の画素を含む表示部７１を有している。表示部７１は、アクティブマトリクス基板１００２の表示領域１００（図５（ａ））に対応している。本実施形態では、表示部７１には、複数の画素回路７０がマトリクス状に配列されている。これらの画素回路７０は、ソース線ＳＬ１～ＳＬｋ、ゲート線ＧＬ１～ＧＬｊ、及び、補助容量線ＣＳＬ１～ＣＳＬｊにより相互に接続されている。
　各画素回路７０は、図７（ｂ）に示すように、画素用トランジスタ１０Ｔ、液晶容量Ｃｌｃ、補助容量Ｃｓを有している。画素用トランジスタ１０Ｔのソース電極はソース配線Ｓ、ゲート電極はゲート配線Ｇと、ドレイン電極は画素電極（図示せず）と接続されている。画素電極と、共通電極ＣＯＭとによって液晶容量Ｃｌｃが形成され、画素電極と、容量配線ＣＳとによって補助容量Ｃｓが形成されている。
　液晶表示装置２００１は、また、ソース配線Ｓと電気的に接続されたソースドライバ７５、ゲート配線Ｇと電気的に接続されたゲートドライバ７６、容量配線ＣＳに電気的に接続されたＣＳドライバ７７、および、共通電極を駆動する共通電極駆動回路７４を備えている。これらの駆動回路７５、７６、７７、７４は、タイミングやソース配線Ｓ、ゲート配線Ｇ、容量配線ＣＳおよび共通電極に印加する電圧を制御する表示制御回路７３と、これらの回路に電源を供給する電源回路（図示せず）とに接続されている。さらに、ソースドライバ７５、ゲートドライバ７６および表示制御回路７３は、それぞれ、不揮発性記憶装置６０ａ、６０ｂ、６０ｃに接続されている。不揮発性記憶装置６０ａ、６０ｂ、６０ｃは共通メモリ制御回路部６１に接続されている。
　不揮発性記憶装置６０ａ、６０ｂ、６０ｃは、例えば、複数のメモリセルがアレイ状に配列された構成を有している。メモリセルは、メモリトランジスタ１０Ａを含んでいる。メモリセルは、図２を参照しながら前述した構成を有していてもよい。あるいは、図７（ａ）に例示するように、図２に示す選択トランジスタ１０ａの代わりに、並列に接続された２個または２以上の選択トランジスタ１０ａ、１０ｂを有してもよい。
　不揮発性記憶装置６０ａには、ディスプレイパネルの構成情報や固有ＩＤ等が格納されている。これらの不揮発性記憶装置６０ａに記憶された情報は、表示制御回路７３により参照され、これらの情報に基づいて詳細な表示制御方法の切り替え、或いは、制御パラメータの最適化が行われる。また、固有ＩＤ等は、ディスプレイパネルと接続するシステム側からの照会が可能であり、ディスプレイパネルの判別や、最適な駆動方法の選択等に利用される。表示制御回路７３は、不揮発性記憶装置６０ａに格納された情報に基づいて表示制御のために使用する回路を切り替え、最適なディスプレイの表示制御を実現する。
　不揮発性記憶装置６０ｂには、ゲートドライバの冗長救済情報等、ゲートドライバの駆動に必要な構成パラメータの情報が格納されている。同様に、不揮発性記憶装置６０ｃには、ソースドライバの冗長救済情報等、ソースドライバの駆動に必要な構成パラメータの情報が格納されている。
　不揮発性記憶装置６０ａ、６０ｂ、６０ｃの少なくとも一部と、表示部７１以外に設けられる回路７３、７４、７５、７６、７７、６１の少なくとも一部とは、アクティブマトリクス基板１００２の周辺領域２００（図５（ａ））にモノリシックに形成されている。本実施形態では、例えばゲートドライバ７６が、アクティブマトリクス基板にモノリシックに形成されている。
　次に、図面を参照しながら、アクティブマトリクス基板１００２の製造方法の一例を説明する。
　図８～図１３は、アクティブマトリクス基板１００２の製造方法を説明するための工程図であり、各図の（ａ）および（ｂ）は断面図、（ｃ）は上面図である。これらの図では、アクティブマトリクス基板１００２におけるメモリトランジスタ１０Ａ、１０Ｂを形成する領域Ｒ（１０Ａ）およびＲ（１０Ｂ）、容量部２０を形成する領域Ｒ（２０）、ゲート・ソースコンタクト部３０を形成する領域Ｒ（３０）およびゲート・ソース交差部４０を形成する領域Ｒ（４０）をそれぞれ示している。ゲート・ソース交差部４０は、ゲート配線またはゲート配線と同一の導電膜から形成された導電層と、ソース配線またはソース配線と同一の導電膜から形成された導電層とが、絶縁層を介して交差する部分を指す。なお、これらの図では、便宜上、メモリトランジスタ１０Ａ、１０Ｂや容量部２０などの形成領域を並べて示しているが、これらの形成領域の配置は図示する配置に限定されない。また、半導体装置１００２は、２種類のメモリトランジスタ１０Ａ、１０Ｂを備えている必要はなく、いずれか一方のメモリトランジスタを備えていればよい。
　まず、基板１上に、例えばスパッタリング法でゲート用導電膜を形成し、これを周知のドライエッチング法でパターニングする。これにより、図８（ａ）～図８（ｃ）に示すように、ゲート・ソースコンタクト部形成領域Ｒ（３０）にゲート接続部３ｓｇ、ゲート・ソース交差部形成領域Ｒ（４０）にゲート配線Ｇ、メモリトランジスタ形成領域Ｒ（１０Ａ）にゲート電極３Ａ、容量部形成領域Ｒ（２０）に容量配線ＣＳ、メモリトランジスタ形成領域Ｒ（１０Ｂ）にゲート電極３Ｂをそれぞれ形成する。ゲート用導電膜から形成されたこれらの配線および電極を含む層を「ゲート配線層」と称する。
　基板１としては、例えばガラス基板などの透明絶縁性の基板を用いることができる。ゲート用導電膜として、例えばアルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、またはタングステン（Ｗ）などの単層膜、それらを２層以上積層した積層膜、あるいは上記の金属元素のうち２以上の元素を成分とする合金膜を用いてもよい。例えば、基板１側からＴｉ膜、Ａｌ膜およびＴｉ膜をこの順で有する３層膜（Ｔｉ／Ａｌ／Ｔｉ）、Ｍｏ膜、Ａｌ膜およびＭｏ膜をこの順で有する３層膜（Ｍｏ／Ａｌ／Ｍｏ）等を用いることができる。本実施形態では、一例として、基板１から、厚さが１０～１００ｎｍのＴｉ膜、厚さが５０～５００ｎｍのＡｌ膜、および厚さが５０～３００ｎｍのＴｉ膜をこの順で有する３層膜（Ｔｉ／Ａｌ／Ｔｉ）を用いる。
　この後、ゲート配線層を覆うようにゲート絶縁膜５を形成する。ゲート絶縁膜５は、例えばプラズマＣＶＤ法、スパッタリング法などにより形成される。ゲート絶縁膜５としては、例えば、酸化シリコン膜（ＳｉＯ2）、窒化シリコン膜（ＳｉＮ）、酸化窒化シリコン膜（ＳｉＮＯ）、窒化酸化シリコン膜（ＳｉＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化タンタル（Ｔａ2Ｏ5）から選択される単層または２層以上の積層膜を用いてもよい。本実施形態では、一例として、基板１側から、厚さが１００～５００ｎｍのＳｉＮ膜、および厚さが２０～１００ｎｍのＳｉＯ2膜をこの順で有する２層膜を使用する。
　続いて、ゲート絶縁膜５上に、例えばスパッタリング法で酸化物半導体膜（厚さ：例えば５～５００ｎｍ）を形成した後、周知のウェットエッチング法で酸化物半導体膜のパターニングを行う。これにより、図９（ａ）～図９（ｃ）に示すように、メモリトランジスタ形成領域Ｒ（１０Ａ）に金属酸化物層７Ａ、メモリトランジスタ形成領域Ｒ（１０Ｂ）に金属酸化物層７Ｂをそれぞれ形成する。金属酸化物層７Ａ、７Ｂは、それぞれ、対応するゲート電極３Ａ、３Ｂにゲート絶縁膜５を介して重なるように配置される。ここでは、ゲート電極３Ａ、３Ｂのチャネル方向の幅を略等しくし、金属酸化物層７Ａのチャネル方向の幅を、金属酸化物層７Ｂのチャネル方向の幅よりも小さくしている。例えば、図示するように、金属酸化物層７Ａのチャネル方向の幅を、ゲート電極３Ａのチャネル方向の幅よりも小さく、金属酸化物層７Ｂのチャネル方向の幅を、ゲート電極３Ｂのチャネル方向の幅よりも大きくしてもよい。このような構成により、ゲート電極３Ａ、３Ｂとソース・ドレイン電極とが重なる部分に形成される寄生容量を増大させることなく、チャネル長の異なるトランジスタ構造を作り分けることができる。
　酸化物半導体膜として、例えばＩｎ、ＧａおよびＺｎを含む酸化物半導体膜を用いることができる。本実施形態では、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系のアモルファス酸化物半導体膜（厚さ：例えば５～５００ｎｍ）を用いる。この半導体膜は、ｎ型の金属酸化物半導体であり、低温で形成される。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体膜における各金属元素の組成比Ｉｎ：Ｇａ：Ｚｎは、例えば１：１：１である。この組成比を基準として組成比が調整されても本発明の効果を奏する。
　次いで、図１０（ａ）～（ｃ）に示すように、ゲート絶縁膜５および金属酸化物層７Ａ、７Ｂの上に、ソース用導電膜９として、第１金属膜９Ｌを下層とし、第２金属膜９Ｕを上層とする積層膜を形成した後、１回目のパターニングを行う。
　第１金属膜９Ｌは、比較的融点の高い金属（合金を含む）から形成された金属膜であってもよい。または、比較的融点の高い金属窒化物等の金属化合物からなる膜であってもよい。第１金属膜９Ｌは、例えばＷ、Ｔａ、Ｔｉ、Ｍｏ、Ｃｒなどの金属膜であり得る。第２金属膜９Ｕは、比較的融点の低い金属（合金を含む）から形成された金属膜であってもよい。または、比較的融点の低い金属窒化物等の金属化合物からなる膜であってもよい。第２金属膜９Ｕは、例えばＣｕ、Ａｌなどの金属膜であり得る。ソース用導電膜は、例えばＴｉ膜を下層、Ａｌ膜を上層とするＴｉ膜－Ａｌ膜の２層構造、Ｍｏ膜を下層、Ａｌ膜を上層とするＭｏ膜－Ａｌ膜の２層構造、または、これらの２層を含む３層以上の積層構造を有していてもよい。ここでは、例えばスパッタリング法で、第１金属膜９ＬとしてＴｉ膜（厚さ：１０～１００ｎｍ）、第２金属膜９ＵとしてＡｌ膜（厚さ：５０～４００ｎｍ）を連続して形成する。
　第１および第２金属膜９Ｌ、９Ｕを含むソース用導電膜９に対し、例えばウェットエッチングで１回目のパターニングを行う。ウェットエッチングは、第２金属膜９Ｕのみをエッチングし、第１金属膜９Ｌをエッチングしない条件で行う。これにより、第２金属膜９Ｕのうち、メモリトランジスタ１０Ａ、１０Ｂの金属酸化物層７Ａ、７Ｂ上に位置する部分にそれぞれ開口が形成される。これらの開口では第１金属膜９Ｌが露出する。各開口は、金属酸化物層７Ａ、７Ｂにおけるドレインコンタクト領域となる領域全体とチャネル領域となる領域の一部とを含む部分上に設けられる。
　次いで、図１１（ａ）～（ｃ）に示すように、ソース用導電膜９上に、メモリトランジスタ１０Ａ、１０Ｂのチャネル領域となる領域上に開口部を有するレジスト層Ｍを形成する。この後、レジスト層Ｍを用いて、ソース用導電膜に対する２回目のパターニングを行う。２回目のパターニングでは、例えば、レジスト層Ｍをマスクとして、ウェットエッチングで第２金属膜９Ｕを除去し、次いで、ドライエッチングで第１金属膜９Ｌを除去する。これにより、第１および第２金属膜９Ｌ、９Ｕのうち金属酸化物層７Ａ、７Ｂのチャネル領域となる領域上に位置する部分を除去する（ソース－ドレイン分離）。
　このようにして、メモリトランジスタ形成領域Ｒ（１０Ａ）、Ｒ（１０Ｂ）にソース電極９ｓＡ、９ｓＢおよびドレイン電極９ｄＡ、９ｄＢが形成される。また、ゲート・ソースコンタクト部形成領域Ｒ（３０）にソース接続部９ｓｇ、ゲート・ソース交差部形成領域Ｒ（４０）にソース配線Ｓ、容量部形成領域Ｒ（２０）に容量電極９ｃｓが形成される。ソース用導電膜から形成されたこれらの配線および電極を含む層を「ソース配線層」と称する。ソース電極９ｓＡ、９ｓＢは、第１金属膜９Ｌから形成された第１ソース金属層９ｓ１Ａ、９ｓ１Ｂを下層とし、第２金属膜９Ｕから形成された第２ソース金属層９ｓ２Ａ、９ｓ２Ｂを上層とする積層電極（あるいは積層配線）である。同様に、ドレイン電極９ｄＡ、９ｓＢは、第１金属膜９Ｌから形成された第１ドレイン金属層９ｄ１Ａ、９ｄ１Ｂを下層とし、第２金属膜９Ｕから形成された第２ドレイン金属層９ｄ２Ａ、９ｄ２Ｂを上層とする積層電極（あるいは積層配線）である。
　ここでは、第２金属膜９Ｕはウェットエッチングでパターニングされるため、ソース配線層において、第２金属膜９Ｕの端部は、基板１の法線方向から見たとき、レジスト層Ｍの端部よりも内側に位置する。これに対し、第１金属膜９Ｌはドライエッチングでパターニングされるため、基板１の法線方向から見たとき、第１金属膜９Ｌの端部とレジスト層Ｍの端部とは略整合する。従って、基板１の法線方向からソース配線層を見たとき、第２金属膜９Ｕは、第１金属膜９Ｌの輪郭の内部に位置する。断面図においては、第２金属膜９Ｕの端部は、第１金属膜９Ｌ上に位置する。また、第１回目のパターニングで、ドレインコンタクト領域となる領域上の第２金属膜９Ｕは除去されているため、金属酸化物層７Ａ、７Ｂのドレインコンタクト領域上には第１金属膜９Ｌのみが残る。
　ソース電極９ｓＡとドレイン電極９ｄＡとは、互いに電気的に分離し、かつ、金属酸化物層７Ａの一部とそれぞれ接するように配置される。同様に、ソース電極９ｓＢとドレイン電極９ｄＢとは、互いに電気的に分離し、かつ、金属酸化物層７Ｂの一部とそれぞれ接するように配置される。基板１の法線方向から見たとき、金属酸化物層７Ａ、７Ｂのうち対応するゲート電極３Ａ、３Ｂと重なり、かつ、ソース電極９ｓＡ、７ｓＢとドレイン電極９ｄＡ、７ｄＢとの間に位置する領域がチャネル領域７ｃＡ、７ｃＢとなる。本実施形態では、例えば、メモリトランジスタ形成領域Ｒ（１０Ａ）において、基板１の法線方向から見たとき、チャネル領域７ｃＡがＵ字形となるように、ソース電極９ｓＡおよびドレイン電極９ｄＡを配置する。一方、メモリトランジスタ形成領域Ｒ（１０Ｂ）において、基板１の法線方向から見たとき、チャネル領域７ｃＢが矩形となるように、ソース電極９ｓＢおよびドレイン電極９ｄＢを配置する。
　このようにして、メモリトランジスタ１０Ａ、１０Ｂが形成される。何れのトランジスタ１０Ａ、１０Ｂでも、ドレイン電極９ｄＡ、９ｄＢのうち、金属酸化物層７Ａ、７Ｂおよびゲート電極３Ａ、３Ｂの両方と重なる部分は第１金属膜９Ｌのみから構成され、第２金属膜９Ｕを含まない。一方、ソース電極９ｓＡ、９ｓＢのうち、金属酸化物層７Ａ、７Ｂおよびゲート電極３Ａ、３Ｂの両方と重なる部分は、第１金属膜９Ｌおよび第２金属膜９Ｕを含む。
　また、容量部形成領域Ｒ（２０）に、容量配線ＣＳと、容量電極９ｃｓと、その間に位置する誘電体層（ここではゲート絶縁膜５）とを有する容量部２０が形成される。ゲート・ソース交差部形成領域Ｒ（４０）には、ゲート配線Ｇとソース配線Ｓとがゲート絶縁膜５を介して交差するゲート・ソース交差部４０が形成される。ゲート・ソースコンタクト部形成領域Ｒ（３０）において、ソース接続部９ｓｇは、ゲート絶縁膜５を介して、ゲート接続部３ｓｇの一部と重なるように配置される。
　なお、図示しないが、画素用トランジスタ１０Ｔ（図５（ａ）、（ｂ）参照）や回路用トランジスタも、メモリトランジスタ１０Ａ、１０Ｂと共通のプロセスで形成され得る。画素用トランジスタ１０Ｔや回路用トランジスタでは、図５（ｂ）に例示するように、ドレイン電極の第２金属膜９Ｕが金属酸化物層７上に配置されていても構わない。
　次いで、図１２（ａ）～図１２（ｃ）に示すように、例えばプラズマＣＶＤ法またはスパッタリング法で、ソース配線層を覆うように保護膜（パッシベーション膜）１１を形成する。保護膜１１として、例えば、酸化シリコン膜（ＳｉＯ2）、窒化シリコン膜（ＳｉＮ）、酸化窒化シリコン膜（ＳｉＮＯ）、窒化酸化シリコン膜（ＳｉＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化タンタル（Ｔａ2Ｏ5）から選択される単層または２層以上の積層膜を用いてもよい。本実施形態では、一例として、保護膜１１として、ＣＶＤ法によりＳｉＯ2膜（厚さ：例えば５０～５００ｎｍ）を用いる。
　この後、大気雰囲気中で、２００～４００℃の温度で、３０分～４時間程度のアニーリングを行う。これにより、ソース電極９ｓＡ、９ｓＢおよびドレイン電極９ｄＡ、９ｄＢと金属酸化物層７Ａ、７Ｂとの界面に、反応層が形成される。このため、ソース電極９ｓＡ、９ｓＢおよびドレイン電極９ｄＡ、９ｄＢと金属酸化物層７Ａ、７Ｂとのコンタクト抵抗を低減できる。
　この後、図１３（ａ）～（ｃ）に示すように、必要に応じて、パッシベーション膜１１上に平坦化膜を形成してもよい。本実施形態では、平坦化膜として、例えば、感光性樹脂等の有機絶縁膜１３を形成する。有機絶縁膜１３は、公知のフォトリソ法（露光、現像、ベーキング）によりパターニングされる。これにより、有機絶縁膜１３のうちゲート・ソースコンタクト部形成領域Ｒ（３０）上に位置する部分に開口部を形成する。この後、有機絶縁膜１３をマスクとして、ゲート絶縁膜５およびパッシベーション膜１１のエッチングを行う。エッチングでは、ソース接続部９ｓｇおよびゲート接続部３ｓｇはエッチストップとして機能する。このため、ゲート絶縁膜５のうちソース接続部９ｓｇで覆われた部分はエッチングされずに残る。このようにして、ゲート接続部３ｓｇおよびソース接続部９ｓｇの表面を露出するコンタクトホール１５を得る。
　続いて、コンタクトホール１５内および有機絶縁膜１３上に導電膜を形成し、パターニングを行う。これにより、ゲート・ソースコンタクト部形成領域Ｒ（３０）において、コンタクトホール１５内で、ゲート接続部３ｓｇとソース接続部９ｓｇとを電気的に接続する上部導電層１７を得る。このようにして、ゲート・ソースコンタクト部３０が形成される。
　本実施形態では、導電膜として、ＩＴＯ膜（厚さ：例えば約２０ｎｍ～３００ｎｍ）などの透明導電膜を用いる。なお、この導電膜から、各画素に形成される画素電極１９（図５（ａ））も形成され得る。このようにして、アクティブマトリクス基板１００２が得られる。
　本実施形態の半導体装置は、アクティブマトリクス基板１００２やそれを用いた表示装置に限定されない。本実施形態は、酸化物半導体ＴＦＴと不揮発性メモリとを備えるデバイスに好適に適用され得る。例えば、メモリトランジスタ１０Ａは比較的低温（例えば２００℃以下）で製造可能であるため、ＩＣタグ等にも適用され得る。この場合、メモリトランジスタ１０ＡはＩＤの記憶に利用され得る。さらに、酸化物半導体膜として透明な金属酸化物膜を用いることができるので、デジタルサイネージ向けの大容量記憶装置に利用することもできる。記憶装置以外にも、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ　Ｓｐｅｃｉｆｉｃ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）やＦＰＧＡ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）等のプログラム可能な論理回路装置に適用することも可能である。
　＜メモリトランジスタ１０Ａの電気的特性＞
　ここで、図１４～図２０を参照しながら、メモリトランジスタ１０Ａの電気的特性を説明する。
　メモリトランジスタ１０Ａとして、金属酸化物層７としてＩｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体を用いたｎチャネル型の薄膜トランジスタを作製し、書き込み前および書き込み後の電気的特性を測定した。測定に用いたメモリトランジスタ１０Ａのチャネル長Ｌ１を４μｍ、チャネル幅Ｗ１を２０μｍ、活性層（金属酸化物層）７Ａの厚さを２０～１００ｎｍ、チャネル領域７ｃＡの平面形状を矩形またはＵ字形とした。
　メモリトランジスタ１０Ａは、製造された直後（初期状態）には、通常の薄膜トランジスタと同様にトランジスタ特性を示す。すなわち、ドレイン電流Ｉｄｓ（ドレイン電極からソース電極に流れる電流）は、ゲート電圧Ｖｇｓ（ソース電極を基準としてゲート電極に印加される電圧）およびドレイン電圧Ｖｄｓ（ソース電極を基準としてドレイン電極に印加される電圧）のそれぞれに依存して変化する。
　図１４（ａ）は、メモリトランジスタ１０Ａの初期状態における、Ｖｄｓ＝０．１ＶおよびＶｄｓ＝１０Ｖの場合のＩｄｓ－Ｖｇｓ特性を示す図である。図１４（ｂ）は、メモリトランジスタ１０Ａの初期状態において、Ｖｇｓを０から７Ｖまで１Ｖごとに変化させた場合のＩｄｓ－Ｖｄｓ特性を示す図である。なお、図１４（ａ）および（ｂ）におけるドレイン電流Ｉｄｓの値は、単位ゲート幅（１μｍ）あたりのドレイン電流（単位ドレイン電流）の値を示している。
　図１４（ａ）および（ｂ）より明らかなように、初期状態のメモリトランジスタ１０Ａでは、ゲート電圧Ｖｇｓが約０．５Ｖ以下の範囲（特定電圧範囲）であり、かつ、ドレイン電圧Ｖｄｓが０．１Ｖ以上１０Ｖ以下の範囲において、単位ドレイン電流は極めて微小（例えば１×１０-14Ａ／μｍ以下）となる。これは、実質的にオフ状態である。ゲート電圧Ｖｇｓが上記特定電圧範囲よりも大きくなると、ゲート電圧Ｖｇｓの増加とともにドレイン電流Ｉｄｓも増加する（図１４（ａ））。また、ドレイン電圧Ｖｄｓの増加とともにドレイン電流Ｉｄｓも増加する（図１４（ｂ））。
　このような初期状態（半導体状態ともいう。）のメモリトランジスタ１０Ａに対して書き込み動作を行って、書き込み後の電気的特性を調べた。書き込みは、メモリトランジスタ１０Ａに所定のゲート電圧Ｖｇｓおよびドレイン電圧Ｖｄｓを印加し、チャネル領域７ｃＡに大きなドレイン電流を流すことによって行う。ドレイン電流により、金属酸化物層７Ａに局所的にジュール熱が発生し、チャネル領域７ｃＡの電気抵抗を低下させることができる。なお、書き込みの際のゲート電圧Ｖｇｓは、例えば、回路動作によって回路用トランジスタに印加されるゲート電圧の範囲より高い電圧に設定される。ここでは、メモリトランジスタ１０Ａに、ドレイン電圧Ｖｄｓ：２４Ｖ、ゲート電圧Ｖｇｓ：３０Ｖを印加して書き込みを行った。書き込み時間（ドレイン電流Ｉｄｓの通電時間）を１００ｍ秒とした。
　図１５（ａ）は、メモリトランジスタ１０Ａの書き込み動作後における、Ｖｄｓ＝０．１ＶおよびＶｄｓ＝１０Ｖの場合のＩｄｓ－Ｖｇｓ特性を示す図である。図１５（ｂ）は、メモリトランジスタ１０Ａの書き込み動作後において、Ｖｇｓを０から７Ｖまで１Ｖごとに変化させた場合のＩｄｓ－Ｖｄｓ特性を示す図である。
　また、図１６は、書き込み前後の電気的特性を比較するため、書き込み前（初期状態）および書き込み後のメモリトランジスタ１０Ａにおける、Ｖｇｓ＝０Ｖの場合の原点付近のＩｄｓ－Ｖｄｓ特性を拡大して示す図である。線Ｒ１は書き込み前のＩｄｓ－Ｖｄｓ特性、線Ｔ１は書き込み後のＩｄｓ－Ｖｄｓ特性を表している。
　図１７は、書き込み前後のメモリトランジスタ１０ＡのＩｄｓ－Ｖｇｓ特性を重ね合わせて示す図である。線Ｔ２およびＴ３は、それぞれ、Ｖｄｓが０．１Ｖおよび１０Ｖのときの書き込み前のＩｄｓ－Ｖｇｓ特性を表している。線Ｒ２およびＲ３は、それぞれ、Ｖｄｓが０．１Ｖおよび１０Ｖのときの書き込み後のＩｄｓ－Ｖｇｓ特性を表している。
　図１８は、書き込み前後のメモリトランジスタ１０Ａの、Ｉｄｓ－Ｖｄｓ特性から得られる微分抵抗（ｄＶｄｓ／ｄＩｄｓ、単位：Ωμｍ）とドレイン電圧Ｖｄｓとの関係を示す図である。線Ｔ４、Ｔ５は、それぞれ、ゲート電圧Ｖｇｓが０Ｖおよび７Ｖのときの、書き込み前のｄＶｄｓ／ｄＩｄｓとＶｄｓとの関係を表している。線Ｒ４、Ｒ５は、それぞれ、ゲート電圧Ｖｇｓが０Ｖおよび７Ｖのときの、書き込み後のｄＶｄｓ／ｄＩｄｓとＶｄｓとの関係を表している。
　図１５（ａ）および（ｂ）から明らかなように、書き込み後のメモリトランジスタ１０Ａでは、ドレイン電流Ｉｄｓは、ゲート電圧Ｖｇｓに殆ど依存せず、主としてドレイン電圧Ｖｄｓに依存して変化する。ドレイン電圧Ｖｄｓが一定であれば、ドレイン電流Ｉｄｓはほぼ一定値である。また、Ｉｄｓ－Ｖｄｓ特性の各ゲート電圧ＶｇｓにおけるＩＶ曲線は、ゲート電圧Ｖｇｓにかかわらず、ほぼ直線状であり、かつ、原点（Ｉｄｓ＝０Ａ／μｍ、Ｖｄｓ＝０Ｖ）を通過する。すなわち、書き込み後のメモリトランジスタ１０Ａは、オーミックな抵抗特性を呈する抵抗体であることが分かる。原点における微分抵抗（ｄＶｄｓ／ｄＩｄｓ）は無限大でも０でも無い有限値を有する。
　初期状態のメモリトランジスタ１０Ａでは、ドレイン電圧Ｖｄｓが一定とすると、ドレイン電流Ｉｄｓはゲート電圧Ｖｇｓに大きく依存して変化する。また、ゲート電圧Ｖｇｓが特定電圧範囲内（例えば約０．５Ｖ以下）にある場合、ドレイン電流Ｉｄｓは殆ど流れず、実質的にオフ状態である。これに対し、書き込み後においては、ドレイン電圧Ｖｄｓが一定とすると、ゲート電圧Ｖｇｓにかかわらず、一定のドレイン電流Ｉｄｓが流れる。ゲート電圧Ｖｇｓが特定電圧範囲内にある場合、ドレイン電圧が例えば０．１Ｖ以上１０Ｖ以下の範囲であれば、単位ドレイン電流は１×１０-11Ａ／μｍ以上となる。
　このように、メモリトランジスタ１０Ａでは、半導体状態のとき、ドレイン電圧の絶対値が０．１Ｖ以上１０Ｖ以下の範囲内において、単位チャネル幅当たりのドレイン電流Ｉｄｓ／Ｗ１の絶対値が、例えば１×１０-14Ａ／μｍ以下の微小電流状態となるゲート電圧の電圧範囲が存在する。抵抗体状態に変化した後は、ドレイン電圧の絶対値が０．１Ｖ以上１０Ｖ以下の範囲内において、ゲート電圧を上記の電圧範囲内に設定した場合でも、単位チャネル幅当たりのドレイン電流Ｉｄｓ／Ｗ１の絶対値は、ドレイン電圧に応じて、例えば１×１０-11Ａ／μｍ以上の電流状態となる。
　さらに、図１８から分かるように、初期状態における微分抵抗ｄＶｄｓ／ｄＩｄｓは、ゲート電圧Ｖｇｓにより変化する。これに対し、書き込み後における微分抵抗ｄＶｄｓ／ｄＩｄｓは、ゲート電圧Ｖｇｓにより変化しない。
　次に、メモリトランジスタ１０Ａの書き込み動作について更に説明を追加する。メモリトランジスタ１０Ａの書き込み動作は、高電流密度のドレイン電流Ｉｄｓを、チャネル領域７ｃＡに一定の書き込み時間流すことで実行される。高電流密度のドレイン電流Ｉｄｓは、書き込み動作以外の回路動作においてメモリトランジスタ１０Ａに印加されるゲート電圧Ｖｇｓおよびドレイン電圧Ｖｄｓの電圧範囲よりも高いバイアス状態で流れる。所定の高電流密度のドレイン電流Ｉｄｓが一定の書き込み時間流れることにより、チャネル領域７ｃＡにジュール熱とエレクトロマイグレーションが発生する。これにより、チャネル領域７ｃ（金属酸化物層７）を構成する金属酸化物の組成が変化して、低抵抗化が誘起されるものと考えられる。なお、金属酸化物層７の厚さを一定とすると、単位ドレイン電流（単位：Ａ／μｍ）は、ドレイン電流の電流密度（単位：Ａ／ｍ2）と比例関係にある。単位ドレイン電流（単位：Ａ／μｍ）を大きくすることにより、ドレイン電流の電流密度（単位：Ａ／ｍ2）が大きくなる。本実施形態では、書き込み動作時の単位ドレイン電流を例えば１μＡ／μｍ～１ｍＡ／μｍ程度、書き込み時間を例えば１０μ秒～１００秒程度とする。書き込み時のゲート電圧Ｖｇｓは、例えば０Ｖより大きく２００Ｖ以下、好ましくは２０Ｖ以上１００Ｖ以下に設定される。書き込み時のドレイン電圧Ｖｄｓは、例えば０Ｖより大きく２００Ｖ以下、好ましくは２０Ｖ以上１００Ｖ以下に設定される。ただし、書き込み時の電圧Ｖｇｓ、Ｖｄｓは上記範囲に限定されず、所望の単位ドレイン電流が流れるように適宜設定され得る。また、書き込み動作時の単位ドレイン電流および書き込み時間も、上述の数値範囲に限定されない。単位ドレイン電流および書き込み時間は、金属酸化物層７Ａに使用する金属酸化物半導体の種類や厚さ、メモリトランジスタ１０Ａの素子構造などに依存して変化し得る。
　メモリトランジスタ１０Ａの電気的特性は、メモリトランジスタ１０Ａで発生するジュール熱が大きいほど変化しやすい。例えば、書き込み時の単位ドレイン電流Ｉｄｓを大きくすると、より大きなジュール熱を生じさせることができる。
　図１９に、書き込み時間（単位：ｍ秒）と単位ドレイン電流（単位：Ａ／μｍ）との関係の一例を示す。図１９から、単位ドレイン電流が大きい程、ジュール熱が大きくなり、書き込み時間を短縮できることが分かる。
　書き込み時の単位ドレイン電流は、書き込み時のゲート電圧Ｖｇｓを高くする、あるいは、ゲート絶縁膜５の容量を高めることにより増加させることができる。ただし、書き込み時のゲート電圧Ｖｇｓはゲート絶縁膜５の絶縁破壊電圧よりも低い値に設定される。従って、書き込み時のゲート電圧Ｖｇｓをさらに高くするためには、ゲート絶縁膜５の絶縁破壊電圧を高めることが好ましい。このような観点から、本実施形態では、ゲート絶縁膜５に比誘電率の高い材料を使用して、電気容量を大きくしている。比誘電率の高い絶縁材料として、例えば、窒化シリコン膜（ＳｉＮ）または酸化窒化シリコン膜（ＳｉＮＯ）を用いてもよい。これらの比誘電率は、酸化シリコン膜（ＳｉＯ2）の比誘電率よりも高い。また、誘電率の大きい材料の選択とは別に、または併せて、ゲート絶縁膜５の厚さを大きくすることにより、ゲート絶縁膜５にかかる電界強度を低く抑えてもよい。これにより、ゲート絶縁膜５の絶縁破壊電圧を低減できる。なお、比誘電率の高い絶縁膜として、窒化シリコン膜（ＳｉＮ）や窒化酸化シリコン膜（ＳｉＯＮ）をＣＶＤ法で形成すると、これらの膜中に水素が含まれる。このため、ＳｉＮ膜またはＳｉＯＮ膜と金属酸化物層７Ａである金属酸化物層とが接していると、水素が酸化物半導体の酸素と反応する結果、金属酸化物層７Ａが導電体に近づく可能性がある。そこで、金属酸化物層７Ａと窒化シリコン膜（ＳｉＮ）や酸化窒化シリコン膜（ＳｉＮＯ）とが直接接触しないように、これらの間に、膜中の水素濃度の低い酸化シリコン膜（ＳｉＯ2）または窒化酸化シリコン膜（ＳｉＯＮ）を挿入してもよい。
　本実施形態のメモリトランジスタは、ジュール熱を発生しやすい構造、あるいは、発生したジュール熱を拡散し難い構造を有していると、より高い書き込み特性を実現できる。例えばチャネル領域の平面形状によって、ジュール熱をさらに効率的に利用し、書き込み時間をさらに短縮できる。具体的には、チャネル領域の平面形状が例えばＵ字形であれば、矩形よりも、書き込みに要する時間を短縮できる。
　図２０は、チャネル領域の平面形状と書き込み時間との関係を示す図である。横軸は、ゲート電圧Ｖｇｓおよび書き込み電圧Ｖｄｓ（ただし、Ｖｇｓ＝Ｖｄｓとする）、縦軸は書き込み時間である。ここでは、チャネル領域の平面形状が矩形であるメモリトランジスタと、チャネル領域の平面形状がＵ字形であるメモリトランジスタとについて、書き込み時間を調べた。なお、これらのメモリトランジスタのチャネル幅およびチャネル長は等しく、また、チャネル領域の平面形状以外の構成（活性層の厚さ、ゲート絶縁膜の材料や厚さなど）も同じとした。
　図２０に示す結果から、チャネル領域をＵ字形にすることにより、矩形の場合よりも、書き込み電流によって生じたジュール熱をより効率的に書き込みに利用できることが分かる。この理由は、次のように考えられる。Ｕ字形のチャネル領域を形成する場合、基板の法線方向から見たとき、ドレイン電極およびソース電極のうち一方が他方によって囲まれる構造となる。このため、囲まれた方の電極側で電流密度が高くなって、他方の電極側よりも大きなジュール熱が発生する。この結果、ジュール熱による酸化物半導体の低抵抗化が進み、書き込み動作が促進される。特に、囲まれる方の電極をドレイン電極とすると、すなわちチャネル領域のＵ字形の外側にソース電極、Ｕ字形の内側にドレイン電極を配置すると、金属酸化物層のドレイン側で生じる熱量を大きくできるので、書き込み速度をさらに高めることが可能になる。従って、Ｕ字形のチャネル領域を有するメモリトランジスタに本実施形態の電極構造を適用すると、より顕著な効果が得られる。なお、チャネル領域の平面形状はＵ字形に限定されず、局所的に電流密度が高くなるような形状を有していれば、同様の効果を呈する。
　＜メモリトランジスタの構成例＞
　メモリトランジスタの書き込み動作時のドレイン電流Ｉｄｓをさらに大きくするために、金属酸化物層７におけるゲート電極３と反対側に、他のゲート電極１８を設けてもよい。
　図２１（ａ）および（ｂ）は、本実施形態における他のメモリトランジスタの構成を例示する平面図および断面図である。この例では、金属酸化物層７の上方に、層間絶縁層（ここではパッシベーション膜１１および有機絶縁膜１３）を介して上部ゲート電極１８が設けられている。上部ゲート電極１８は、基板１の法線方向から見たとき、金属酸化物層７の少なくともチャネル領域７ｃと重なるように配置されている。上部ゲート電極１８は、例えば画素電極と共通の透明導電膜から形成された透明電極であってもよい。また、上部ゲート電極１８と、金属酸化物層７の基板１側にあるゲート電極（ゲート配線）３とは、コンタクトホールＣＨを介して接続されていてもよい。これにより、他のゲート電極１８とゲート電極３とが同電位となるので、バックゲート効果によりドレイン電流Ｉｄｓをさらに大きくできる。このように、メモリトランジスタに上部ゲート電極１８を設けることにより、ゲート電圧Ｖｇｓを大幅に高めることなく、ジュール熱を増加させ、書き込み時間を短縮することが可能になる。なお、図２１に示す例では、上部ゲート電極１８は透明電極として示されているが、透明電極でなくてもよい。また、チャネル領域７ｃの平面形状はＵ字形であるが、矩形または他の形状であってもよい。
　本実施形態のメモリトランジスタは、後述するように、チャネル領域７ｃの表面と接するようにエッチストップ層を設けたエッチストップ構造を有していてもよい。あるいは、金属酸化物層７をソースおよびドレイン電極上に形成し、金属酸化物層７の下面がこれらの電極と接するように配置されたボトムコンタクト構造を有していてもよい。
　（第２の実施形態）
　以下、本発明の半導体装置の第２の実施形態を説明する。本実施形態の半導体装置は、金属酸化物層上に、エッチストップとして保護層を有するメモリトランジスタを備える点で、第１の実施形態の半導体装置と異なる。その他の構成は同様である。
　図２２（ａ）および（ｂ）は、それぞれ、第２の実施形態におけるメモリトランジスタ１０Ｃの構成の一例を示す平面図及び断面図である。図２２（ｂ）に示す断面は、図２２（ａ）に示すＡ－Ａ’線に沿った断面である。図２２では、図１と同様の構成要素には同じ参照符号を付し、説明を省略している。
　メモリトランジスタ１０Ｃは、金属酸化物層７とソース配線層との間に形成された保護層３１を有している。保護層３１は、金属酸化物層７の少なくともチャネル領域７ｃと接している。保護層３１のうちチャネル領域７ｃと接する部分をチャネル保護層３１ｃと称する。金属酸化物層７のチャネル方向の幅は、ゲート電極３のチャネル方向の幅よりも大きい。この例では、保護層３１は、金属酸化物層７を覆うように設けられている。保護層３１には、金属酸化物層７のうちチャネル領域７ｃの両側に位置する領域をそれぞれ露出する開口部３２ｓ、３２ｄが設けられている。ソース電極９ｓおよびドレイン電極９ｄは、それぞれ、保護層３１上および開口部３２ｓ、３２ｄ内に形成され、開口部３２ｓ、３２ｄ内で金属酸化物層７と接している。これにより、金属酸化物層７のうちソース電極９ｓと接する領域はソースコンタクト領域、ドレイン電極９ｄと接する領域はドレインコンタクト領域となる。
　メモリトランジスタ１０Ｃでは、第１の実施形態と同様に、ドレイン電極９ｄのうち、基板１の法線方向から見たときに金属酸化物層７およびゲート電極３の両方と重なる部分は、第１ドレイン金属層９ｄ１で構成されており、第２ドレイン金属層９ｄ２を含まない。例えば、図示するように、開口部３２ｄ内には第１ドレイン金属層９ｄ１のみが配置され、第２ドレイン金属層９ｄ２は配置されていなくてもよい。これにより、第１の実施形態と同様の効果が得られる。ソース電極９ｓの構造は特に限定しないが、例えば、開口部３２ｓ内には第１および第２ソース金属層９ｓ１、９ｓ２の両方が配置され、基板１の法線方向から見たときに金属酸化物層７およびゲート電極３の両方と重なっていてもよい。なお、図２２では、チャネル領域７ｃの平面形状は矩形であるが、図１（ｂ）に示すようなＵ字形であってもよい。
　次に、図面を参照しながら、本実施形態の半導体装置の製造方法を、アクティブマトリクス基板を例に説明する。
　図２３～図２８は、アクティブマトリクス基板１００３の製造方法の一例を説明するための工程図であり、各図の（ａ）および（ｂ）は断面図、（ｃ）は上面図である。ここでは、アクティブマトリクス基板１００３におけるメモリトランジスタ１０Ｃ、容量部２０、ゲート・ソースコンタクト部３０およびゲート・ソース交差部４０を形成する工程を示す。
　まず、図２３（ａ）～（ｃ）に示すように、基板１上にゲート用導電膜を形成し、これをパターニングすることにより、ゲート接続部３ｓｇ、ゲート配線Ｇ、ゲート電極３Ｃおよび容量配線ＣＳを含むゲート配線層を形成する。この後、ゲート配線層を覆うようにゲート絶縁膜５を形成する。次いで、ゲート絶縁膜５上に、酸化物半導体膜を形成し、これをパターニングすることにより、メモリトランジスタ形成領域Ｒ（１０Ｃ）に金属酸化物層７Ｃを形成する。また、容量部形成領域Ｒ（２０）に、容量配線ＣＳとゲート絶縁膜５を介して重なるように半導体層７ｃｓを形成する。容量部形成領域Ｒ（２０）に半導体層７ｃｓを残しておく点で、前述の実施形態とは異なっている。各層の材料や厚さ、形成方法は、第１の実施形態で説明した各層の材料・厚さおよび形成方法と同様である。
　次いで、図２４（ａ）～（ｃ）に示すように、ゲート絶縁膜５、金属酸化物層７Ｃおよび半導体層７ｃｓの上に絶縁保護膜を形成し、これをパターニングすることにより保護層３１を得る。保護層３１は、少なくとも金属酸化物層７Ｃのチャネル領域となる領域上に設けられる。保護層３１のうちチャネル領域上に位置する部分をチャネル保護層３１ｃと称する。
　絶縁保護膜のパターニングの際には、絶縁保護膜の下方にあるゲート絶縁膜５も同時にエッチングされる。このとき、金属酸化物層７Ｃおよび半導体層７ｃｓはエッチストップして機能するため、ゲート絶縁膜５のうちこれらの層で覆われた部分は除去されない。ここでは、パターニングにより、ゲート・ソースコンタクト部形成領域Ｒ（３０）においては、保護層３１およびゲート絶縁膜５に、ゲート接続部３ｓｇを露出する開口部３３が形成される。容量部形成領域Ｒ（２０）では、保護層３１に半導体層７ｃｓを露出する開口部３４が形成される。さらに、メモリトランジスタ形成領域Ｒ（１０Ｃ）では、金属酸化物層７Ｃのうちチャネル領域７ｃＣとなる部分の両側に、金属酸化物層７Ｃを露出する開口部３２ｓ、３２ｄがそれぞれ形成される。
　絶縁保護膜は、例えばプラズマＣＶＤ法またはスパッタリング法で形成され、周知のドライエッチング法でパターニングされ得る。絶縁保護膜の形成後、例えば、大気雰囲気中で、２００～４５０℃の温度で、３０分～４時間程度のアニーリングを行う。絶縁保護膜として、例えば、酸化シリコン膜（ＳｉＯ2）、窒化シリコン膜（ＳｉＮ）、酸化窒化シリコン膜（ＳｉＮＯ）、窒化酸化シリコン膜（ＳｉＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化タンタル（Ｔａ2Ｏ5）から選択される単層または２層以上の積層膜を用いることができる。本実施形態では、一例として、厚さが１０ｎｍ～５００ｎｍのＳｉＯ2膜を用いる。
　続いて、図２５（ａ）～（ｃ）に示すように、保護層３１の上および保護層３１の開口部内にソース用導電膜を形成し、１回目のパターニングを行う。ソース用導電膜として、第１金属膜９Ｌを下層とし、第２金属膜９Ｕを上層とする積層膜を形成する。
　第１金属膜９Ｌおよび第２金属膜９Ｌの材料は、図１０を参照しながら前述した材料と同様である。ここでは、例えばスパッタリング法で、第１金属膜９ＬとしてＴｉ膜（厚さ：１０～１００ｎｍ）、第２金属膜９ＵとしてＡｌ膜（厚さ：５０～４００ｎｍ）を連続して形成する。これにより、Ｔｉ膜－Ａｌ膜の２層構造を有するソース用導電膜を得る。
　このソース用導電膜に対し、例えばウェットエッチングで１回目のパターニングを行う。ウェットエッチングは、第２金属膜９Ｕのみをエッチングし、第１金属膜９Ｌをエッチングしない条件で行う。これにより、第２金属膜９Ｕには、メモリトランジスタ１０Ｃの金属酸化物層７Ｃの一部上に開口が形成される。開口は、金属酸化物層７Ｃにおけるドレインコンタクト領域となる領域全体とチャネル領域となる領域の一部とを含む部分上に設けられる。開口では第１金属膜９Ｌが露出する。
　次いで、ソース用導電膜上にレジスト層Ｍを形成した後、ソース用導電膜に対する２回目のパターニングを行う。２回目のパターニングでは、例えば、レジスト層Ｍをマスクとして、ウェットエッチングで第２金属膜９Ｕを除去し、次いで、ドライエッチングで第１金属膜９Ｌを除去する。これにより、第１および第２金属膜９Ｌ、９Ｕのうち金属酸化物層７Ｃのチャネル領域となる領域上に位置する部分を除去する（ソース－ドレイン分離）。
　このようにして、図２６（ａ）～（ｃ）に示すように、メモリトランジスタ形成領域Ｒ（１０Ｃ）にソース電極９ｓＣおよびドレイン電極９ｄＣ、ゲート・ソースコンタクト部形成領域Ｒ（３０）にソース接続部９ｓｇ、ゲート・ソース交差部形成領域Ｒ（４０）にソース配線Ｓ、容量部形成領域Ｒ（２０）に容量電極９ｃｓが形成される。ソース用導電膜から形成されたこれらの配線および電極を含む層を「ソース配線層」とする。
　ここでは、第２金属膜９Ｕがウェットエッチングでパターニングされるため、ソース配線層において、第２金属膜９Ｕの端部は、基板１の法線方向から見たとき、レジスト層Ｍの端部よりも内側に位置する。これに対し、第１金属膜９Ｌはドライエッチングでパターニングされるため、基板１の法線方向から見たとき、第１金属膜９Ｌの端部とレジスト層Ｍの端部とは整合する。従って、基板１の法線方向からソース配線層を見たとき、第２金属膜９Ｕは、第１金属膜９Ｌの輪郭の内部に位置する。断面図においては、第２金属膜９Ｕの端部は、第１金属膜９Ｌ上に位置する。また、第１回目のパターニングで、ドレインコンタクト領域となる領域上の第２金属膜９Ｕは除去されているため、金属酸化物層７Ｃのドレインコンタクト領域上には第１金属膜９Ｌのみが残る。金属酸化物層７Ｃのうち対応するゲート電極３Ｃと重なり、かつ、ソース電極９ｓＣとドレイン電極９ｄＣとの間に位置する領域がチャネル領域７ｃＣとなる。本実施形態では、例えば、メモリトランジスタ形成領域Ｒ（１０Ａ）において、基板１の法線方向から見たとき、チャネル領域７ｃＡが矩形となるように、ソース電極９ｓＣおよびドレイン電極９ｄＣを配置する。
　このようにして、メモリトランジスタ１０Ｃが形成される。メモリトランジスタ１０Ｃでは、第１の実施形態と同様に、ドレイン電極９ｄのうち、金属酸化物層７Ｃおよびゲート電極Ｃの両方と重なる部分は第１金属膜９Ｌのみから構成され、第２金属膜９Ｕを含まない。一方、ソース電極９ｓＣのうち、金属酸化物層７Ｃおよびゲート電極３Ｃの両方と重なる部分は第１金属膜９Ｌおよび第２金属膜９Ｕを含む積層構造を有する。
　また、ゲート・ソースコンタクト形成領域Ｒ（３０）に、開口部３３内でゲート接続部３ｓｇと接するソース接続部９ｓｇが得られる。また、ゲート・ソース交差部形成領域Ｒ（４０）にソース配線Ｓが形成される。容量部形成領域Ｒ（２０）には、開口部３４内で半導体層７ｃｓと接する容量電極９ｃｓが形成される。このようにして、ゲート・ソースコンタクト部形成領域Ｒ（３０）にゲート・ソースコンタクト部３０、ゲート・ソース交差部形成領域Ｒ（４０）にゲート・ソース交差部４０、容量部形成領域Ｒ（２０）に容量部２０、メモリトランジスタ形成領域Ｒ（１０Ａ、１０Ｂ）にメモリトランジスタ１０Ａ、１０Ｂが形成される。
　なお、図示しないが、画素用トランジスタ１０Ｔ（図５（ａ）、（ｂ）参照）も、メモリトランジスタ１０Ｃと共通のプロセスで形成され得る。画素用トランジスタ１０Ｔでは、ドレイン電極の第２金属膜９Ｕが金属酸化物層７上にも配置されていても構わない。
　続いて、図２７および図２８（ａ）～（ｃ）に示すように、保護層（パッシベーション膜）１１、感光性樹脂等の有機絶縁膜１３および上部導電層１７を形成する。まず、第１の実施形態で前述した方法と同様の方法で、保護膜１１および有機絶縁膜１３をこの順で形成する。次いで、有機絶縁膜１３のうちゲート・ソースコンタクト部形成領域Ｒ（３０）上に位置する部分に開口部を形成する。この後、有機絶縁膜１３をマスクとして、パッシベーション膜１１のエッチングを行う。これにより、ソース接続部９ｓｇの表面を露出するコンタクトホール１５を得る。続いて、コンタクトホール１５内および有機絶縁膜１３上に導電膜を形成し、パターニングを行う。これにより、ゲート・ソースコンタクト部形成領域Ｒ（３０）において、コンタクトホール１５内でソース接続部９ｓｇに接する上部導電層１７を得る。保護膜１１、有機絶縁膜１３および導電膜の材料や厚さ、形成方法は、第１の実施形態で説明したこれらの膜の材料、厚さおよび形成方法と同様である。このようにして、アクティブマトリクス基板１００３が得られる。
　本実施形態のメモリトランジスタ１０Ｃは、エッチストップ層を有する（エッチストップ構造）ので、エッチストップ層を有しない場合（チャネルエッチ構造）と比べて次のような利点を有する。
　本実施形態では、チャネル領域７ｃＣがチャネル保護層３１ｃで覆われた状態で、ソース・ドレイン分離のためのソース用導電膜のエッチング工程を行う。このため、チャネルエッチ構造を有する薄膜トランジスタと比べて、エッチングによるチャネル領域７ｃＣのダメージを低減できる。従って、メモリトランジスタ１０Ｃの電気的特性のばらつきを改善できる。また、電気ストレスによる電気的特性の変動量を低減できる。さらに、ゲート・ソースコンタクト部３０において、ゲート接続部３ｓｇとソース接続部９ｓｇとを直接コンタクトさせることが可能となる。従って、ゲート・ソースコンタクト部３０のサイズを小さくできるので、回路面積を縮小できる。
　（第３の実施形態）
　以下、本発明の半導体装置の第３の実施形態を説明する。本実施形態の半導体装置は、ソースおよびドレイン電極上に活性層を有するボトムコンタクト構造のメモリトランジスタ１０Ｄを有する点で、第１の実施形態の半導体装置と異なる。その他の構成は同様である。
　図２９（ａ）および（ｂ）は、それぞれ、第３の実施形態におけるメモリトランジスタ１０Ｄの構成の一例を示す平面図及び断面図である。図２９（ｂ）に示す断面は、図２９（ａ）に示すＡ－Ａ’線に沿った断面である。図２９では、図１と同様の構成要素には同じ参照符号を付し、説明を省略している。
　メモリトランジスタ１０Ｄでは、ゲート電極３を覆うゲート絶縁膜５上に、ソース電極９ｓおよびドレイン電極９ｄが離間して設けられ、その上に金属酸化物層７が形成されている。金属酸化物層７は、ソース電極９ｓとドレイン電極９ｄとの間に位置するゲート絶縁膜５と、ソース電極９ｓおよびドレイン電極９ｄの上面および側面と接するように配置されている。基板１の法線方向から見たとき、金属酸化物層７のうち、ゲート電極３と重なり、かつ、ソース電極９ｓとドレイン電極９ｄとの間に位置する部分がチャネル領域７ｃとなる。図２９では、チャネル領域７ｃの平面形状は矩形であるが、図１（ｂ）に示すようなＵ字形であってもよい。
　本実施形態では、基板１の法線方向から見たとき、ドレイン電極９ｄのうち金属酸化物層７およびゲート電極３の両方と重なる部分は第１ドレイン金属層９ｄ１から構成されており、第２ドレイン金属層９ｄ２を含まない。一方、ソース電極９ｓでは、金属酸化物層７およびゲート電極３の両方と重なる部分は第１および第２ソース金属層９ｓ１、９ｓ２を含んでいる。このような構成により、第１の実施形態と同様の効果が得られる。
　図示するように、第１ドレイン金属層９ｄ１、第１ソース金属層９ｓ１および第２ソース金属層９ｓ２は、金属酸化物層７の下面と接していてもよい（ボトムコンタクト構造）。ただし、第２ドレイン金属層９ｄ２は、金属酸化物層７の下面と接していないことが好ましい。
　次に、図面を参照しながら、本実施形態の半導体装置の製造方法を、アクティブマトリクス基板を例に説明する。
　図３０～図３４は、アクティブマトリクス基板の製造方法の一例を説明するための工程図であり、各図の（ａ）および（ｂ）は断面図、（ｃ）は上面図である。ここでは、アクティブマトリクス基板におけるメモリトランジスタ１０Ｄおよび１０Ｅ、容量部２０、ゲート・ソースコンタクト部３０およびゲート・ソース交差部４０を形成する工程を示す。なお、本実施形態のアクティブマトリクス基板は、２種類のメモリトランジスタ１０Ｄおよび１０Ｅの何れか一方を備えていればよく、両方を備えていなくてもよい。
　まず、図３０（ａ）～（ｃ）に示すように、基板１上にゲート用導電膜を形成し、これをパターニングすることにより、ゲート接続部３ｓｇ、ゲート配線Ｇ、ゲート電極３Ｄおよび３Ｅおよび容量配線ＣＳを含むゲート配線層を形成する。この後、ゲート配線層を覆うようにゲート絶縁膜５を形成する。
　次いで、ゲート絶縁膜５上に、ソース用導電膜として、第１金属膜９Ｌを下層とし、第２金属膜９Ｕを上層とする積層膜を形成し、１回目のパターニングを行う。
　第１金属膜９Ｌおよび第２金属膜９Ｕの材料は、図１０を参照しながら前述した材料と同様である。ここでは、例えばスパッタリング法で、第１金属膜９ＬとしてＴｉ膜（厚さ：１０～１００ｎｍ）、第２金属膜９ＵとしてＡｌ膜（厚さ：５０～４００ｎｍ）を連続して形成する。これにより、Ｔｉ膜－Ａｌ膜の２層構造を有するソース用導電膜を得る。
　このソース用導電膜に対し、例えばウェットエッチングで１回目のパターニングを行う。ウェットエッチングは、第２金属膜９Ｕのみをエッチングし、第１金属膜９Ｌをエッチングしない条件で行う。これにより、第２金属膜９Ｕのうちゲート電極３Ｄ、３Ｅの上方に位置する部分に開口を形成する。開口は、後の工程で形成する金属酸化物層のドレインコンタクト領域となる領域全体とチャネル領域となる領域の一部とを含む部分に対応するように配置される。開口では第１金属膜９Ｌが露出する。
　次いで、ソース用導電膜上に、メモリトランジスタ１０Ｄ、１０Ｅのゲート電極３Ｄ、３Ｅ上に開口部を有するレジスト層Ｍを形成する。この後、ソース用導電膜に対する２回目のパターニングを行う。２回目のパターニングでは、例えば、レジスト層Ｍをマスクとして、ウェットエッチングで第２金属膜９Ｕを除去し、次いで、ドライエッチングで第１金属膜９Ｌを除去する。これにより、メモリトランジスタ形成領域Ｒ（１０Ｄ）、Ｒ（１０Ｅ）において、ソース用導電膜から、互いに離間して配置されたソース電極９ｓＡ、９ｓＢとドレイン電極９ｄＡ、９ｄＢとが形成される（ソース－ドレイン分離）。また、ゲート・ソースコンタクト部形成領域Ｒ（３０）にソース接続部９ｓｇ、ゲート・ソース交差部形成領域Ｒ（４０）にソース配線Ｓ、容量部形成領域Ｒ（２０）に容量電極９ｃｓが形成される。ソース用導電膜から形成されたこれらの配線および電極を含む層を「ソース配線層」とする。
　次いで、図３２（ａ）～（ｃ）に示すように、ゲート絶縁膜５およびソース配線層上に酸化物半導体膜を形成し、これをパターニングする。これにより、メモリトランジスタ形成領域Ｒ（１０Ｄ）、Ｒ（１０Ｅ）に金属酸化物層７Ｄ、７Ｅをそれぞれ形成する。酸化物半導体膜の材料や厚さ、形成方法は、前述した実施形態の材料・厚さおよび形成方法と同様である。
　金属酸化物層７Ｄ、７Ｅは、それぞれ、ソース電極９ｓＡ、７ｓＢとドレイン電極９ｄＡ、７ｄＢとの間に位置するゲート絶縁膜５と接し、且つ、ソース電極９ｓＡ、７ｓＢおよびドレイン電極９ｄＡ、７ｄＢの上面および側面と接するように配置される。この例では、金属酸化物層７Ｄは、ドレイン電極９ｄＤの第１ドレイン金属層９ｄ１Ｄと接し、且つ、第２ドレイン金属層９ｄ２Ｄと接しないようにパターニングされる。ソース電極９ｓＤの第２ソース金属層９ｓ２Ｄとは接していてもよい。金属酸化物層７Ｅも同様である。これにより、基板１の法線方向から見たとき、ドレイン電極９ｄＤ、９ｄＥのうちゲート電極３Ｄ、３Ｅおよび金属酸化物層７Ｄ、７Ｅの両方と重なる部分は、第２ドレイン金属層９ｄ２Ｄ、９ｄ２Ｅを含まないので、前述の実施形態と同様の効果が得られる。このようにして、メモリトランジスタ１０Ｄ、１０Ｅが形成される。
　本実施形態では、ソース用導電膜のエッチング工程後に、金属酸化物層７Ｄ、７Ｅを形成するため、エッチング工程による金属酸化物層７Ｄ、７Ｅのダメージを抑制できる。
　続いて、図３３および図３４（ａ）～（ｃ）に示すように、ソース配線層および金属酸化物層７Ｄ、７Ｅ上に、保護膜（パッシベーション膜）１１、感光性樹脂等の有機絶縁膜１３および上部導電層１７を形成する。まず、前述の実施形態と同様の方法で、保護膜１１および有機絶縁膜１３をこの順で形成し、有機絶縁膜１３のうちゲート・ソースコンタクト部形成領域Ｒ（３０）上に位置する部分に開口部を形成する。次いで、この有機絶縁膜１３をマスクとして、パッシベーション膜１１のエッチングを行う。これにより、ゲート接続部３ｓｇおよびソース接続部９ｓｇの表面を露出するコンタクトホール１５を得る。続いて、コンタクトホール１５内および有機絶縁膜１３上に導電膜を形成し、パターニングを行う。これにより、コンタクトホール１５内でソース接続部９ｓｇとを電気的に接続する上部導電層１７を得る。保護膜１１、有機絶縁膜１３および導電膜の材料や厚さ、形成方法は、前述した実施形態の材料、厚さおよび形成方法と同様である。このようにして、アクティブマトリクス基板１００４が得られる。
　本実施形態のメモリトランジスタ１０Ｄ、１０Ｅは、活性層７Ａ、７Ｂの下面でソースおよびドレイン電極と接するように構成されたボトムコンタクト構造を有する。このような構造によると、チャネルエッチ構造を有する場合と比べて次のような利点を有する。
　本実施形態では、ソース・ドレイン分離のためのソース用導電膜のエッチング工程を行った後で金属酸化物層７Ｄ、７Ｅを形成する。このため、チャネルエッチ構造を有する薄膜トランジスタと比べて、エッチングによるチャネル領域７ｃＤ、７ｃＥのダメージを低減できる。従って、メモリトランジスタ１０Ｄ、１０Ｅの電気的特性のばらつきを改善できる。また、電気ストレスによる電気的特性の変動量を低減できる。
　さらに、本実施形態では、第２の実施形態のエッチストップ構造を有する場合よりも、製造工程が簡略化される。このため、製造コストを低減でき、かつ、歩留まりを向上できるという利点がある。
　なお、第２および第３の実施形態におけるメモリトランジスタ１０Ｃ～１０Ｅの動作や電気的特性については、第１の実施形態で説明した動作および電気的特性と同様である。また、これらの実施形態も、第１の実施形態と同様に、アクティブマトリクス基板に限らず、集積回路など、メモリ回路を備えた電子機器などに広く適用され得る。
　なお、上記各実施形態では、メモリトランジスタ１０Ａ～１０Ｅとして、ボトムゲート型の薄膜トランジスタを用いたが、トップゲート型の薄膜トランジスタであってもよい。
　図３６（ｂ）および（ｃ）は、それぞれ、トップゲート型のメモリトランジスタの構成を例示する断面図である。図３６（ｂ）に示す例では、ゲート電極３が金属酸化物層７の上方に配置されている点以外は、図３４に示すメモリトランジスタ１０Ｄ、１０Ｅと同様の構成を有している。図３６（ｃ）に示す例では、第１金属膜９Ｌと第２金属膜９Ｕとの積層順序を変更している点以外は、図３６（ａ）に示すメモリトランジスタと同様の構成を有している。
　本実施形態の半導体装置では、メモリトランジスタ１０Ａへの書き込み動作は、金属酸化物層７Ａで生じるジュール熱によって行う。書き込み動作時のチャネル領域７ｃＡの温度は、例えば２００℃以上になる。チャネル領域７ｃＡのドレイン側では、さらに高くなることもあり得る（例えば２５０℃以上、あるいは３００℃以上）。このため、メモリトランジスタ１０Ａの金属酸化物層７Ａの上方に、耐熱性の低い材料（軟化温度：２００℃未満、好ましくは３００℃未満）からなる層（例えば有機絶縁膜）が配置されていないことが好ましい。以下、アクティブマトリクス基板を例に、より具体的に説明する。
　アクティブマトリクス基板１００２～１００４では、メモリトランジスタ１０Ａ～１０Ｅは、パッシベーション膜１１および有機絶縁膜１３で覆われている。この有機絶縁膜１３の耐熱性が低いと、書き込み条件などによっては、有機絶縁膜１３のうち金属酸化物層上に位置する部分がパッシベーション膜１１から剥がれたり、変形する可能性がある。特に、有機絶縁膜１３のうち金属酸化物層のドレイン側の端部上で、剥離や変形が生じ得る。有機絶縁膜１３の剥離や変形が生じると、例えば複数のメモリトランジスタを用いてメモリアレイを構成した場合、書き込まれたメモリトランジスタＲＴと書き込まれていないメモリトランジスタＳＴとを、有機絶縁膜１３の剥離や変形の位置によって見分けられるおそれがある。
　そこで、図３５（ａ）～（ｃ）に例示するように、金属酸化物層７Ａの上方に、パッシベーション膜１１として、耐熱性の比較的高い無機絶縁膜（上記に列挙したシリコン酸化膜等）を設け、パッシベーション膜１１上に有機絶縁膜１３を形成しなくてもよい。これにより、書き込み時の熱に起因する上記問題が生じないので、デバイスの信頼性やセキュリティー性をさらに向上できる。
　図３５（ａ）～（ｃ）に例示するアクティブマトリクス基板は、平坦化膜として有機絶縁膜を有していなくてもよい。あるいは、基板１の一部領域のみに有機絶縁膜１３を有していてもよい。この場合、有機絶縁膜１３は、少なくともメモリトランジスタ１０Ａ、１０Ｃ、１０Ｄの金属酸化物層７Ａ、７Ｃ、７Ｄの上方に形成されていなければよく、例えば画素用トランジスタや回路用トランジスタの金属酸化物層の上方には有機絶縁膜１３が形成されていてもよい。
　図５に例示するアクティブマトリクス基板１００２において、有機絶縁膜１３は、複数の画素用トランジスタ１０Ｔの上方に形成され、メモリ回路内のメモリトランジスタ１０Ａの上方には形成されていなくてもよい。例えば、有機絶縁膜１３は表示領域１００に設けられ、周辺領域２００（周辺領域２００のうち少なくともメモリ回路上）に設けられていなくてもよい。
　あるいは、アクティブマトリクス基板１００２～１００４において、有機絶縁膜１３の代わりに、耐熱性の高い材料（例えば軟化温度：２００℃以上、好ましくは３００℃以上）からなる平坦化膜を用いても、書き込み時の熱による上記問題を抑制できる。例えば、平坦化膜として、無機系のＳＯＧ（スピンオングラス）膜などの無機絶縁膜を用いてもよい。
　また、上記各実施形態では、メモリトランジスタ１０Ａ、１０Ｂは薄膜トランジスタであるが、ＭＯＳ型のトランジスタであってもよい。ＭＯＳ型のトランジスタでも、チャネル領域に高電流密度のドレイン電流を流すことにより、抵抗体状態に変化させることが可能である。ＭＯＳ型のトランジスタは、例えば、シリコン基板上に絶縁膜を介して金属酸化物半導体膜が配置された構成を有する。このような構成では、放熱性の高いシリコン基板を用いるが、シリコン基板と酸化物半導体膜とが絶縁膜によって分離されているので、書き込み電流によるジュール熱がシリコン基板に放出することを抑制できる。このため、酸化物半導体膜をジュール熱によって低抵抗化させることが可能である。
　メモリトランジスタ１０Ａ～１０Ｅを構成する各導電膜及び各絶縁膜の材料、構造、厚さ、及びトランジスタ特性及び書き込み特性は、上記各実施形態で例示した内容に限定されない。
　さらに、上記実施形態では、ｎチャネル型のメモリトランジスタ１０Ａ～１０Ｅを備えた半導体装置を例に説明したが、メモリトランジスタの導電型はｎチャネル型に限定されず、ｐチャネル型であってもよい。ｐチャネル型メモリトランジスタの場合、ドレイン電流Ｉｄｓはソースからドレインに向かって流れる。ｐチャネル型メモリトランジスタの場合でも、上記実施形態の電極構造を適用することにより、書き込み時の熱によるダメージを抑制できる。
　本発明は、メモリ回路を備えた半導体装置および電子機器に広く適用され得る。例えば、不揮発性半導体記憶装置、集積回路（ＩＣ、ＬＳＩ）、液晶表示装置や有機ＥＬ表示装置などの各種表示装置、各種表示装置に用いられるアクティブマトリクス基板に適用される。
　１　　　　基板
　３　　　　ゲート電極
　３ｓｇ　　ゲート接続部
　５　　　　ゲート絶縁膜
　７　　　　金属酸化物層
　７ｃ　　　チャネル領域
　９ｄ　　　ドレイン電極
　９ｄ１、９ｄ２　　ドレイン金属層
　９ｓ　　　ソース電極
　９ｓ１、９ｓ２　　ソース金属層
　９Ｌ　　　第１金属膜
　９Ｕ　　　第２金属膜
　９ｃｓ　　容量電極
　９ｓｇ　　ソース接続部
　１０Ａ～１０Ｅ　　メモリトランジスタ
　１０Ｔ　　画素用トランジスタ
　１１　　　保護膜（パッシベーション膜）
　１３　　　有機絶縁膜
　１５　　　コンタクトホール
　１７　　　上部導電層
　１８　　　上部ゲート電極
　１９　　　画素電極
　２０　　　容量部
　３０　　　ソースコンタクト部
　３１　　　保護層
　４０　　　ソース交差部
　１００　　表示領域
　１０１　　画素
　２００　　周辺領域
　２０１　　端子部
　１００１　半導体装置
　１００２、１００３、１００４　アクティブマトリクス基板
　ＣＳ　　　容量配線
　Ｇ　　　　ゲート配線
　Ｓ　　　　ソース配線

Claims (16)

  1. 　基板と、前記基板に支持された少なくとも１つのメモリトランジスタとを備えた半導体装置であって、
    　前記少なくとも１つのメモリトランジスタは、ドレイン電流Ｉｄｓがゲート電圧Ｖｇに依存する半導体状態から、ドレイン電流Ｉｄｓがゲート電圧Ｖｇに依存しない抵抗体状態に不可逆的に変化させられ得るメモリトランジスタであり、
    　前記少なくとも１つのメモリトランジスタは、ゲート電極と、金属酸化物層と、前記ゲート電極と前記金属酸化物層との間に配置されたゲート絶縁膜と、前記金属酸化物層に電気的に接続されたソース電極およびドレイン電極とを有し、
    　前記ドレイン電極は、融点が１２００℃以上である第１の金属で形成された第１ドレイン金属層と、前記第１の金属よりも融点の低い第２の金属で形成された第２ドレイン金属層とを含む積層構造を有し、
    　前記基板の表面の法線方向から見たとき、前記ドレイン電極の一部は前記金属酸化物層および前記ゲート電極の両方と重なっており、
    　前記ドレイン電極の前記一部は、前記第１ドレイン金属層を含み、且つ、前記第２ドレイン金属層を含まない半導体装置。
  2. 　前記ソース電極は、前記第１の金属を含む第１ソース金属層と、前記第２の金属を含む第２ソース金属層とを含む積層構造を有し、
    　前記基板の表面の法線方向から見たとき、前記ソース電極の一部は前記金属酸化物層および前記ゲート電極の両方と重なっており、前記ソース電極の前記一部は、前記第１ソース金属層および前記第２ソース金属層を含む請求項１に記載の半導体装置。
  3. 　前記ソース電極は、前記第１の金属を含む第１ソース金属層と、前記第２の金属を含む第２ソース金属層とを含む積層構造を有し、
    　前記基板の表面の法線方向から見たとき、前記ソース電極の一部は前記金属酸化物層および前記ゲート電極の両方と重なっており、前記ソース電極の前記一部は、前記第１ソース金属層を含み、且つ、前記第２ソース金属層を含まない請求項１に記載の半導体装置。
  4. 　前記第１ドレイン金属層は、前記金属酸化物層の上面と直接接している請求項１から３のいずれかに記載の半導体装置。
  5. 　前記第１ドレイン金属層は、前記金属酸化物層の下面と直接接している請求項１から３のいずれかに記載の半導体装置。
  6. 　前記ゲート電極は、前記金属酸化物層の前記基板側に位置している請求項１から５のいずれかに記載の半導体装置。
  7. 　前記第１ドレイン金属層および前記第２ドレイン金属層は、前記基板側からこの順で積層されている請求項１から６のいずれかに記載の半導体装置。
  8. 　前記基板の法線方向から見たとき、前記金属酸化物層のうち、前記ゲート電極と前記ゲート絶縁膜を介して重なり、かつ、前記ソース電極と前記ドレイン電極との間に位置する部分は、Ｕ字形状を有している請求項１から７のいずれかに記載の半導体装置。
  9. 　前記第１の金属は、Ｗ、Ｔａ、Ｔｉ、ＭｏおよびＣｒからなる群から選択される金属またはその合金である請求項１から８のいずれかに記載の半導体装置。
  10. 　前記第２の金属の融点は１２００℃未満である請求項１から９のいずれかに記載の半導体装置。
  11. 　前記第２の金属は、ＡｌおよびＣｕからなる群から選択される金属である請求項１から９のいずれかに記載の半導体装置。
  12. 　前記金属酸化物層は、Ｉｎ、ＧａおよびＺｎを含む請求項１から１１のいずれかに記載の半導体装置。
  13. 　前記金属酸化物層は結晶質部分を含む請求項１２に記載の半導体装置。
  14. 　前記少なくとも１つのメモリトランジスタは、前記半導体状態であるメモリトランジスタＳＴと、前記抵抗体状態であるメモリトランジスタＲＴとを含む複数のメモリトランジスタである請求項１から１３のいずれかに記載の半導体装置。
  15. 　前記基板に支持された、金属酸化物を含む半導体層を有する他のトランジスタをさらに備え、
    　前記他のトランジスタの前記半導体層と、前記メモリトランジスタの前記金属酸化物層とは、共通の酸化物半導体膜から形成されており、
    　前記他のトランジスタのソース電極およびドレイン電極は、前記第１の金属を含む第１金属層と、前記第２の金属を含む第２金属層とを含む積層構造を有し、
    　前記基板の表面の法線方向から見たとき、前記他のトランジスタのドレイン電極の一部は、前記他のトランジスタのゲート電極および前記金属酸化物層の両方と重なっており、前記他のトランジスタのドレイン電極の前記一部は、前記第１金属層および前記第２金属層を含む請求項１から１１のいずれかに記載の半導体装置。
  16. 　前記半導体装置は、アクティブマトリクス基板であり、
    　　複数の画素電極と、それぞれが前記複数の画素電極のうち対応する画素電極に電気的に接続された画素トランジスタとを有する表示領域、および、
    　　前記表示領域以外の領域に配置された、複数の回路を有する周辺領域
    を備え、
    　前記複数の回路は、前記少なくとも１つのメモリトランジスタを有するメモリ回路を含み、
    　前記画素トランジスタ、および、前記周辺領域において前記複数の回路を構成する複数のトランジスタの少なくとも１つは、前記少なくとも１つのメモリトランジスタの前記金属酸化物層と共通の酸化物半導体膜を用いて形成された半導体層を有する請求項１から１５のいずれかに記載の半導体装置。
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