JP2010040848A - 液晶表示装置 - Google Patents
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Abstract
【課題】ｐｏｌｙ−Ｓｉ層およびａ−Ｓｉ層が積層されたボトムゲートのＴＦＴにおいて、リーク電流の増大を防止する。
【解決手段】最下層には、ゲート電極１０３が縦方向に細長く形成されている。このゲート電極１０３の上に、図示しないゲート絶縁膜１０４を挟んでｐｏｌｙ−Ｓｉ層１０７およびａ−Ｓｉ層１０８からなる半導体層が形成されている。半導体層の上に、ソース電極１１０あるいはドレイン電極１１１が形成されている。ソース電極１１０あるいはドレイン電極１１１と半導体層の間にはｎ＋Ｓｉ層が形成されている。ソース電極１１０あるいはドレイン電極１１１の端部ＥＤは、半導体層の端部ＥＳよりも内側に形成されているので、半導体層の端部ＥＳにおけるリーク電流を無くすことが出来る。
【選択図】図２
【解決手段】最下層には、ゲート電極１０３が縦方向に細長く形成されている。このゲート電極１０３の上に、図示しないゲート絶縁膜１０４を挟んでｐｏｌｙ−Ｓｉ層１０７およびａ−Ｓｉ層１０８からなる半導体層が形成されている。半導体層の上に、ソース電極１１０あるいはドレイン電極１１１が形成されている。ソース電極１１０あるいはドレイン電極１１１と半導体層の間にはｎ＋Ｓｉ層が形成されている。ソース電極１１０あるいはドレイン電極１１１の端部ＥＤは、半導体層の端部ＥＳよりも内側に形成されているので、半導体層の端部ＥＳにおけるリーク電流を無くすことが出来る。
【選択図】図２
Description
本発明は表示装置に係り、特に表示領域の周辺に駆動回路を形成し、薄膜トランジスタのアクティブ領域が表示領域と周辺回路部で異なるタイプの液晶表示に関する。
液晶表示装置では画素電極および薄膜トランジスタ（ＴＦＴ）等がマトリクス状に形成されたＴＦＴ基板に画素電極と対応する場所にカラーフィルタ等が形成されたカラーフィルタ基板が対向し、ＴＦＴ基板とカラーフィルタ基板の間に液晶が挟持されている。そして液晶分子による光の透過率を画素毎に制御することによって画像を形成している。
ＴＦＴ基板には、縦方向に延在し、横方向に配列したデータ線と、横方向に延在して縦方向に配列した走査線とが存在し、データ線と走査線とで囲まれた領域に画素が形成される。画素は主として画素電極とスイッチング素子である薄膜トランジスタ（ＴＦＴ）が構成される。このようにマトリクス状に形成された多くの画素によって表示領域が形成される。
表示領域の外側には走査線を駆動する走査線駆動回路、データ線を駆動するデータ線駆動回路が設置される。従来は走査線駆動回路、データ線駆動回路はＩＣドライバが外付けされていた。このＩＣドライバはテープキャリア等によってＴＦＴ基板に接続される場合もあるし、ＩＣドライバが直接ＴＦＴ基板にチップオンされる場合もある。
一方、表示領域を確保したまま、表示装置全体を小さくしたいという要求等から、表示領域周辺にＴＦＴによって駆動回路を形成する技術が開発されている。このような表示装置では、表示領域に形成されるＴＦＴはａ−Ｓｉをチャンネル部に使用し、駆動回路部に形成されるＴＦＴはｐｏｌｙ−Ｓｉをチャンネル部に使用する。すなわち、表示領域ではリーク電流を小さいａ−Ｓｉを使用し、駆動回路部では電子の移動度が大きいｐｏｌｙ−Ｓｉを使用している。
一般にはａ−Ｓｉを用いたＴＦＴではボトムゲートの構造が用いられ、ｐｏｌｙ−Ｓｉを用いたＴＦＴではトップゲートの構造がもちいられている。したがって、１枚の基板に構造の異なるＴＦＴを形成することになって、製造プロセスが複雑になる。
「特許文献１」には、プロセスが複雑になるのを防止するために、ｐｏｌｙ−Ｓｉを用いたＴＦＴにおいてもボトムゲートを用いる構成が記載されている。この構成はゲート電極の上に形成されたゲート絶縁膜の上に、先ず、チャンネルとなるｐｏｌｙ−Ｓｉ層を形成し、その上にａ−Ｓｉ層を形成する。ａ−Ｓｉ層の上にはｎ＋層のコンタクト層が形成され、その上にソース／ドレイン電極（ＳＤ電極）が形成される。ｐｏｌｙ−Ｓｉをチャンネルに用いたＴＦＴをこのような構成とすることによって、ａ−Ｓｉをチャンネルに用いたＴＦＴとで共通のプロセスが多くなり、プロセスが単純化する。
「特許文献１」には、プロセスが複雑になるのを防止するために、ｐｏｌｙ−Ｓｉを用いたＴＦＴにおいてもボトムゲートを用いる構成が記載されている。この構成はゲート電極の上に形成されたゲート絶縁膜の上に、先ず、チャンネルとなるｐｏｌｙ−Ｓｉ層を形成し、その上にａ−Ｓｉ層を形成する。ａ−Ｓｉ層の上にはｎ＋層のコンタクト層が形成され、その上にソース／ドレイン電極（ＳＤ電極）が形成される。ｐｏｌｙ−Ｓｉをチャンネルに用いたＴＦＴをこのような構成とすることによって、ａ−Ｓｉをチャンネルに用いたＴＦＴとで共通のプロセスが多くなり、プロセスが単純化する。
「特許文献１」に記載の技術では、ゲート電極１０３上に形成されたゲート絶縁層の上にｐｏｌｙ−Ｓｉ層を形成し、その上にａ−Ｓｉ層を形成し、その上にｎ＋層を形成してコンタクトを取っている。この構成はトランジスタがＯＮしている時はＯＮ電流は移動度の大きいｐｏｌｙ−Ｓｉ層を問題なく流れる。しかし、トランジスタをＯＦＦする時はリーク電流の問題が生ずる。
図６は「特許文献１」記載されたと同様なｐｏｌｙ−Ｓｉのチャネルを有するＴＦＴの構成を示す断面図である。図６において、下地膜１０２の上にはゲート電極１０３が形成され、ゲート電極１０３を覆ってゲート絶縁膜１０４が形成されている。ゲート絶縁膜１０４の上にはｐｏｌｙ−Ｓｉ層１０７が形成され、その上にはａ−Ｓｉ層１０８が形成されている。ａ−Ｓｉ層１０８の上にはｎ＋Ｓｉ層１０９が形成されている。ａ−Ｓｉ層１０８とｎ＋Ｓｉ層１０９とは同じマスクを用いてフォトリソグラフィがおこなわれるので、平面的には同じ形状となっている。ｎ＋Ｓｉ層１０９の上にはソース電極１１０およびドレイン電極１１１が形成されている。
図６のような構成において、ゲート電極１０３にプラス電圧を印加してＴＦＴにＯＮ電流を流す場合は時に問題は生じない。ところが、ゲート電極１０３にゼロ電圧あるいはマイナス電圧を印加して、ＴＦＴをＯＦＦにする場合に問題が生ずる。図７はＴＦＴのゲート電圧（ＶＧ）とドレイン電流（Ｉｄ）の関係を示す。ＴＦＴの特性としては、ゲート電極１０３にプラス電圧を印加した場合にドレイン電流が流れ、ゲート電極１０３にゼロ電圧あるいはマイナス電圧を印加した場合にドレイン電流がＯＦＦするすなわち、電流が流れないようにする必要がある。図７の点線は一般のａ−Ｓｉを用いたＴＦＴのゲート電圧とドレイン電流の関係である。ゲート電圧がある値になるとドレイン電流は飽和し、ゲート電位はゼロあるいはマイナスななった場合はわずかなリーク電流が流れるだけである。
ところが、図６に示すような、ｐｏｌｙ−Ｓｉ膜とａ−Ｓｉ膜の積層構造ではゲート電極１０３をゼロ電位あるいはマイナス電位にしてもドレイン電流がＯＦＦしないという現象が観測された。これではＴＦＴのスイッチング素子としての役割を持たない。これは次のような原因によるものと考えられる。
図６において、ゲート電極１０３にマイナス電圧を印加するとｐｏｌｙ−Ｓｉ層１０７に正孔が誘起される。ｐｏｌｙ−Ｓｉ層１０７とＳＤ電極１１３のバリアメタル１１０との間には電位障壁はない。したがって、正孔による電流はそのままＳＤ電極１１３に流れこむことになる。したがって、ＴＦＴがＯＦＦしないことになる。
本発明の課題はａ−Ｓｉ層１０８とｐｏｌｙ−Ｓｉ層１０７が積層されたアクティブ層を有するＴＦＴおいて、ＴＦＴがＯＦＦしない現象を対策することである。
本発明は上記課題を克服するものであり、具体的な手段は下記のとおりである。
（１）画素電極と画素用ＴＦＴがマトリクス状に形成された表示領域と、前記表示領域の周辺に駆動回路用ＴＦＴを含む駆動回路が形成された表示装置であって、前記画素用ＴＦＴの半導体層はａ−Ｓｉ層のみから形成されており、前記駆動回路用ＴＦＴは、キャリアが移動する第１の方向と、前記第１の方向と直角方向の第２の方向を有し、前記駆動回路用ＴＦＴはゲート電極と、前記ゲート電極を覆うゲート絶縁膜と、前記ゲート絶縁膜の上にｐｏｌｙ−Ｓｉ層とａ−Ｓｉ層がこの順で積層された半導体層を有し、前記半導体層の一方の端部にはｎ＋Ｓｉ層とソース電極が配置され、前記ｎ＋Ｓｉ層と前記ソース電極は前記半導体層の一方の側壁部を覆い、前記半導体の他方の端部にはｎ＋Ｓｉ層とドレイン電極が配置され、前記ｎ＋Ｓｉ層と前記電極は前記半導体層の他方の側壁部を覆い、前記駆動回路用ＴＦＴの前記半導体層の前記一方の端部および前記他方の端部は、前記第２の方向においては、前記ソース電極の端部および前記ドレイン電極の端部よりも外側に存在していることを特徴とする液晶表示装置。
（２）前記駆動回路用ＴＦＴにおいて、前記半導体層は、前記第２の方向の寸法が前記第１の方向の寸法よりも大きいことを特徴とする（１）に記載の液晶表示装置。
（３）前記駆動回路用ＴＦＴにおいて、前記ゲート電極の端部は、前記第２の方向において、前記半導体層よりも外側に存在していることを特徴とする（１）に記載の液晶表示装置。
（４）画素電極と画素用ＴＦＴがマトリクス状に形成された表示領域と、前記表示領域の周辺に駆動回路用ＴＦＴを含む駆動回路が形成された表示装置であって、前記画素用ＴＦＴの半導体層はａ−Ｓｉ層のみから形成されており、前記駆動回路用ＴＦＴは、キャリアが移動する第１の方向と、前記第１の方向と直角方向の第２の方向を有し、前記駆動回路用ＴＦＴはゲート電極と、前記ゲート電極を覆うゲート絶縁膜と、前記ゲート絶縁膜の上にｐｏｌｙ−Ｓｉ層とａ−Ｓｉ層がこの順で積層された半導体層を有し、前記半導体層の一方の端部にはｎ＋Ｓｉ層とソース電極が配置され、前記ｎ＋Ｓｉ層と前記ソース電極は前記半導体層の一方の側壁部を覆い、前記半導体の他方の端部にはｎ＋Ｓｉ層とドレイン電極が配置され、前記ｎ＋Ｓｉ層と前記ドレインの端部は前記半導体層の他方の側壁部を覆い、前記駆動回路用ＴＦＴの前記半導体層の前記第２の方向の幅は、前記ソース電極または前記ドレイン電極の幅よりも大きいことを特徴とする液晶表示装置。
（５）前記駆動回路用ＴＦＴにおいて、前記駆動回路用ＴＦＴの前記半導体層は、前記第２の方向の寸法が前記第１の方向の寸法よりも大きいことを特徴とする（４）に記載の液晶表示装置。
（６）前記駆動回路用ＴＦＴにおいて、前記ゲート電極の幅は、前記第２の方向において、前記半導体層の幅よりも大きいことを特徴とする（４）に記載の液晶表示装置。
本発明によれば、ボトムゲート型でａ−Ｓｉ層をチャネルとするＴＦＴを画素領域に形成し、ボトムゲート型でｐｏｌｙ−Ｓｉ層をチャネルとするＴＦＴを駆動回路領域に形成することが出来るので、駆動回路を内蔵した液晶表示装置をプロセスの大幅な増加を伴うことなく実現することが出来る。
また、本発明は駆動回路領域に形成するｐｏｌｙ−Ｓｉ層をチャネルとするＴＦＴのＯＦＦ電流を小さくできるので、誤動作の少ない、信頼性の高い液晶表示装置を実現することが出来る。
実施例にしたがって、本発明の詳細な内容を説明する。
図１は本発明の構成を示す断面模式図である。図１において、領域Ａに示す、左側のＴＦＴはｐｏｌｙ−Ｓｉ層１０７とａ−Ｓｉ層１０８が積層された駆動回路部に使用されるＴＦＴである。領域Ｂに示す、右側のＴＦＴは画素部に使用されるＴＦＴである。画素部のＴＦＴのさらに右側には、領域Ｃに示す、端子部が形成されている。図１においては、対比し易くするために駆動回路部ＴＦＴ、画素部ＴＦＴ、端子部が隣りあって記載されているが、実際の表示装置では各素子は離れた場所に形成されている。
図１において、ＴＦＴ基板１０１上には下地膜１０２が形成される。本実施例では下地膜１０２はＳｉＮ膜１層であるが、ＳｉＮおよびＳｉＯ２の２層膜で形成される場合もある。下地膜１０２の上にはゲート電極１０３が形成され、ゲート電極１０３を覆ってゲート絶縁膜１０４が形成されている。図１における左側の駆動回路部用のＴＦＴでは、ゲート絶縁膜１０４の上にｐｏｌｙ−Ｓｉ層１０７が形成される。このｐｏｌｙ−Ｓｉ層１０７がＴＦＴのチャネル部１１４になる。ｐｏｌｙ−Ｓｉ層１０７の膜厚は５０ｎｍ程度である。ｐｏｌｙ−Ｓｉ層１０７を覆ってａ−Ｓｉ層１０８が形成される。ａ−Ｓｉ層１０８の膜厚は１５０ｎｍ程度である。
本発明の特徴は、ａ−Ｓｉ層１０８の上部と側壁部およびｐｏｌｙ−Ｓｉ層１０７の側壁部を覆ってｎ＋Ｓｉ層１０９が形成されていることである。これによってＯＦＦ状態におけるリーク電流を抑制する。また、本発明の特徴は図２および図３に示すように、ａ−Ｓｉ層１０８およびｐｏｌｙ−Ｓｉ層１０７で形成される半導体層と、ドレイン電極１１１あるいはソース電極１１０とのレイアウトを特定な構成とすることによってＴＦＴのＯＦＦ状態におけるリーク電流をさらに小さくする。
図１において、領域Ａおよび領域Ｂにおいては、ａ−Ｓｉ層１０８の上にｎ＋Ｓｉ層１０９が形成されている。ｎ＋Ｓｉ層１０９を形成することによって、ａ−Ｓｉ層１０８とのオーミックコンタクトを形成すると同時に、ＯＦＦ時のリーク電流を抑える。領域Ａにおいては、ｎ＋Ｓｉ層１０９のみでなく、ｐｏｌｙ−Ｓｉ層１０７の側壁部もｎ＋Ｓｉ層１０９によって覆われている。
領域ＡにおけるＴＦＴを流れる電流は主としてｐｏｌｙ−Ｓｉ層１０７を流れる電流によって規定される。ｐｏｌｙ−Ｓｉ層１０７の方がａ−Ｓｉ層１０８よりも電子の移動度がはるかに大きいからである。そして、ｐｏｌｙ−Ｓｉ層１０７を流れる電流はｐｏｌｙ−Ｓｉ層１０７の側面を流れてソース電極１１０あるいはドレイン電極１１１に流入する。
図６に示すような従来構造はｐｏｌｙ−Ｓｉ層１０７の側面とソース電極１１０あるいはドレイン電極１１１を形成する金属と直接接しているので、リーク電流が大きくなってしまう。これに対して図１に示す構成はｐｏｌｙ−Ｓｉ層１０７とソース電極１１０あるいはドレイン電極１１１との間にｎ＋Ｓｉ層１０９を形成するので、ｐｏｌｙ−Ｓｉ層１０７とソース電極１１０あるいはドレイン電極１１１との間にバリアが形成され、リーク電流を抑えることが出来る。
しかし、後で説明するように、このような図１に示す断面構成だけでは、リーク電流を十分に抑えることが出来ない。本発明では、さらに、ソース電極１１０あるいはドレイン電極１１１の平面形状とａ−Ｓｉ層１０８の平面形状とを特定構成とすることによってリーク電流をさらに小さくしている。
図１において、ｎ＋Ｓｉ層１０９の上には、ソース電極１１０およびドレイン電極１１１が形成される。ソース電極１１０およびドレイン電極１１１は、導電率の高いＡｌによって形成される。しかし、Ａｌはｎ＋Ｓｉ層１０９とのコンタミネーションを生ずる。また、Ａｌはヒロックを発生しやすい。このような問題を解決するために、Ａｌの底面をＭｏによるバリアメタル、Ａｌ上面をＭｏによるキャップメタルによって被覆する場合もある。
ｎ＋Ｓｉ層１０９およびソース電極１１０あるいはドレイン電極１１１は全面に形成したあと、フォトリスグラフィによってパターニングを行う。このとき、ソース電極１１０とドレイン電極１１１の間に現像残り等が存在するとＴＦＴの特性を害するので、チャネルエッチングによって、ａ−Ｓｉ層１０８の上部をドライエッチングすることによってチャネル領域を純粋なａ−Ｓｉ層１０８としている。
その後、ＴＦＴ全体をＳｉＮによる無機パッシベーション膜１１６によって保護する。無機パッシベーション膜１１６の上には、アクリル樹脂あるいはポリイミド樹脂等によって、有機パッシベーション膜１１７が形成される。有機パッシベーション膜１１７は平坦化膜としての役割も有するので、１μｍ〜４μｍと、厚く形成される。
図１において、領域Ａに示す駆動回路部用のＴＦＴの右側には、領域Ｂに示す画素部に使用されるＴＦＴが記載されている。画素部のＴＦＴはチャネル部１１４にｐｏｌｙ−Ｓｉ層１０７が形成されていない他は駆動回路部用ＴＦＴと同じ構造である。駆動回路部用のＴＦＴは高速動作が必要なために、電子移動度の大きいｐｏｌｙ−Ｓｉを、チャネル部１１４における、電子が移動する主な領域として使用している。一方、画素部は駆動回路部ほどの高速動作は必要としないので、リーク電流の少ないａ−Ｓｉがチャネル部１１４に用いられている。
画素部のＴＦＴのドレイン電極１１１は画素電極１１９と導通しており、データ信号を画素部に供給する。すなわち、画素部ＴＦＴを覆うパッシベーション膜１１６および有機膜１１７による平坦化膜にスルーホールを形成し、このスルーホールを通して画素電極１１９とドレイン電極１１１が導通する。画素電極１１９は透明導電膜であるＩＴＯによって形成される。
図１において、画素部用ＴＦＴのさらに右側の、領域Ｃには、端子部が記載されている。図１における端子部配線１３０はゲート電極１０３と同層で形成される。すなわち、ゲート電極１０３と同じ材料でゲート電極１０３と同時に形成される。端子部配線１３０はゲート絶縁膜１０４、無機パッシベーション膜１１６、および有機パッシベーション膜１１７によって保護されている。端子部においては、外部の回路と接続するために、有機パッシベーションン膜１１７、無機パッシベーション膜１１６、およびゲート絶縁膜１０４に端子部コンタクトホールが形成されている。
端子部配線１３０は金属で形成されているので、外部環境によって腐蝕しやすい。端子部配線１３０の腐蝕を防止するために、端子部導電膜１１８として、透明導電膜であるＩＴＯによって端子部を覆う。ＩＴＯは金属酸化物なので、化学的に安定である。端子部導電膜１１８としてのＩＴＯは画素電極１１９のＩＴＯと同時に形成される。
図２は本発明における図１の領域Ａに示す駆動回路部ＴＦＴの平面透視図である。図２において、最下層には、ゲート電極１０３が縦方向に細長く形成されている。このゲート電極１０３の上に、図示しないゲート絶縁膜１０４を挟んでｐｏｌｙ−Ｓｉ層１０７およびａ−Ｓｉ層１０８からなる半導体層が形成されている。半導体層の上に、ソース電極１１０あるいはドレイン電極１１１が形成されている。ソース電極１１０あるいはドレイン電極１１１と半導体層の間には図示しないｎ＋Ｓｉ層１０９が形成されている。ソース電極１１０とドレイン電極１１１の間はチャンネル部１１４が形成される。電子あるいはホールは、チャネル部１１４をｘ方向に移動することになる。
半導体層に欠陥が存在すると、その部分において、ホールと電子のペアを発生しやすい。このような欠陥は、特に半導体層をパターニングした後の端部に生じやすい。また、半導体層の端部は、フォトリソグラフィによってパターニングした時に、不純物が付着する機会も多い。不純物が存在すれば、それがリーク電流の原因となる。このようなリーク電流は、ＴＦＴのＯＮ電流に対しては大きな影響は無いが、ＴＦＴのＯＦＦ時のリーク電流に対して大きな影響を与える。
本発明においては、図２に示すように、ソース電極１１０あるいはドレイン電極１１１のｙ方向の端部ＥＤを半導体層のｙ方向の端部ＥＳよりも内側に形成することによって、半導体層を流れるリーク電流を防止している。すなわち、半導体層のｙ方向の幅ｈｓは、ソース電極１１０あるいはドレイン電極１１１のｙ方向の幅ｈｄよりも大きい。したがって、半導体層のｙ方向の端部ＥＳにおいては、ソース電極１１０およびドレイン電極１１１は存在しておらず、ソース電極１１０とドレイン電極１１１の間に半導体層の端部を伝わる電流を抑止することが出来る。図２では、また、ゲート電極１０３のｙ方向の端部は、半導体層のｙ方向の端部ＥＳよりも外側に存在している。言い換えると、ゲート電極１０３のｙ方向の幅は半導体層のｙ方向の幅よりも大きい。
図３は図２のＡ−Ａ断面図である。図３では、図１における無機パッシベーション膜１１６よりも上の層は省略されている。図３において、ＴＦＴ基板１０１の下地膜１０２上にゲート電極１０３が形成されている。ゲート電極１０３を覆ってゲート絶縁膜１０４が形成されている。ゲート絶縁膜１０４の上には、ｐｏｌｙ−Ｓｉ層１０７およびａ−Ｓｉ層１０８の半導体層が形成されている。また、半導体層の上には、ｎ＋Ｓｉ層１０９およびソース電極１１０が形成されている。
図３において、ソース電極１１０あるいはｎ＋Ｓｉ層１０９の端部ＥＤは、ｐｏｌｙ−Ｓｉ層１０７およびａ−Ｓｉ層１０８の端部ＥＳよりも内側に存在している。そうると、ｐｏｌｙ−Ｓｉ層１０７およびａ−Ｓｉ層１０８の端部ＥＳに対しては、ソース電極１１０あるいはドレイン電極１１１からの電界の影響は無くなる。したがって、ｐｏｌｙ−Ｓｉ層１０７およびａ−Ｓｉ層１０８の端部ＥＳを流れるリーク電流を抑制することが出来る。
図４は比較例における図１の領域Ａに示す駆動回路部ＴＦＴの平面透視図である。図４において、最下層には、ゲート電極１０３が縦方向に細長く形成されている。このゲート電極１０３の上に、図示しないゲート絶縁膜１０４を挟んでｐｏｌｙ−Ｓｉ層１０７およびａ−Ｓｉ層１０８からなる半導体層が形成されている。半導体層の上に、ソース電極１１０あるいはドレイン電極１１１が形成されている。ソース電極１１０あるいはドレイン電極１１１と半導体層の間にはｎ＋Ｓｉが形成されている。ソース電極１１０とドレイン電極１１１の間はチャネル部１１４が形成される。電子あるいはホールは、チャンネル部をｘ方向に移動することになる。
図４が図２と異なる点は、図４においては、ソース電極１１０あるいはドレイン電極１１１のｙ方向の端部ＥＤは、半導体層のｙ方向の端部ＥＳよりも外側に形成されている。すなわち、半導体層のｙ方向の幅ｈｓは、ソース電極１１０あるいはドレイン電極１１１のｙ方向の幅ｈｄよりも小さい。そうすると、半導体層のｙ方向の端部ＥＳを挟んで、ソース電極１１０およびドレイン電極１１１が存在しており、半導体層の端部に欠陥が存在するとリーク電流が生じ易い。すなわち、半導体層に形成される欠陥は、電子／ホールのペアを生じやすく。これがＯＦＦ時のリーク電流となるからである。
図５は図４のＢ−Ｂ断面図である。図５では、図１における無機パッシベーション膜１１６よりも上の層は省略されている。図５において、ＴＦＴ基板１０１の下地膜１０２上にゲート電極１０３が形成されている。ゲート電極１０３を覆ってゲート絶縁膜１０４が形成されている。ゲート絶縁膜１０４の上には、ｐｏｌｙ−Ｓｉ層１０７およびａ−Ｓｉ層１０８の半導体層が形成されている。また、半導体層の上には、ｎ＋Ｓｉ層１０９およびソース電極１１０が形成されている。
図５において、ソース電極１１０あるいはｎ＋Ｓｉ層１０９の端部ＥＤは、ｐｏｌｙ−Ｓｉ層１０７およびａ−Ｓｉ層１０８の端部ＥＳよりも外側に存在している。そうすると、ｐｏｌｙ−Ｓｉ層１０７およびａ−Ｓｉ層１０８で形成される半導体層の端部ＥＳに対しては、ソース電極１１０とドレイン電極１１１による電極が形成される。半導体層のｙ方向の端部ＥＳに欠陥が存在すると、電子／ホールのペアを発生させ、これがＯＦＦ時のリーク電流の原因となる。
なお、以上のような構成は、ｐｏｌｙ−Ｓｉ層１０７が存在している場合に特に効果を発揮する。ａ−Ｓｉ層１０８はもともと、リーク電流が小さい上、ホールがほとんど存在していないからである。
以上のように、本発明によれば、ｐｏｌｙ−Ｓｉ層１０７およびａ−Ｓｉ層１０８の端部ＥＳを流れる電流を抑制できるので、ＯＦＦ時のリーク電流を小さくすることが出来、特性が安定した内蔵駆動回路を有する液晶表示装置を実現することが出来る。
１０１…ＴＦＴ基板、 １０２…下地膜、 １０３…ゲート電極、 １０４…ゲート絶縁膜、 １０７…ｐｏｌｙ−Ｓｉ層、 １０８…ａ−Ｓｉ層、 １０９…ｎ＋Ｓｉ層、 １１０…ソース電極、 １１１…ドレイン電極、 １１４…チャネル部、 １１６…無機パッシベーション膜、 １１７…有機パッシベーション膜、 １１８…端子部導電膜、 １１９…画素電極、 １３０…端子部配線。
Claims (6)
- 画素電極と画素用ＴＦＴがマトリクス状に形成された表示領域と、前記表示領域の周辺に駆動回路用ＴＦＴを含む駆動回路が形成された表示装置であって、
前記画素用ＴＦＴの半導体層はａ−Ｓｉ層のみから形成されており、
前記駆動回路用ＴＦＴは、キャリアが移動する第１の方向と、前記第１の方向と直角方向の第２の方向を有し、前記駆動回路用ＴＦＴはゲート電極と、前記ゲート電極を覆うゲート絶縁膜と、前記ゲート絶縁膜の上にｐｏｌｙ−Ｓｉ層とａ−Ｓｉ層がこの順で積層された半導体層を有し、前記半導体層の一方の端部にはｎ＋Ｓｉ層とソース電極が配置され、前記ｎ＋Ｓｉ層と前記ソース電極は前記半導体層の一方の側壁部を覆い、前記半導体の他方の端部にはｎ＋Ｓｉ層とドレイン電極が配置され、前記ｎ＋Ｓｉ層と前記ドレイン電極は前記半導体層の他方の側壁部を覆い、
前記駆動回路用ＴＦＴの前記半導体層の前記一方の端部および前記他方の端部は、前記第２の方向においては、前記ソース電極の端部および前記ドレイン電極の端部よりも外側に存在していることを特徴とする液晶表示装置。 - 前記駆動回路用ＴＦＴにおいて、前記半導体層は、前記第２の方向の寸法が前記第１の方向の寸法よりも大きいことを特徴とする請求項１に記載の液晶表示装置。
- 前記駆動回路用ＴＦＴにおいて、前記ゲート電極の端部は、前記第２の方向において、前記半導体層よりも外側に存在していることを特徴とする請求項１に記載の液晶表示装置。
- 画素電極と画素用ＴＦＴがマトリクス状に形成された表示領域と、前記表示領域の周辺に駆動回路用ＴＦＴを含む駆動回路が形成された表示装置であって、
前記画素用ＴＦＴの半導体層はａ−Ｓｉ層のみから形成されており、
前記駆動回路用ＴＦＴは、キャリアが移動する第１の方向と、前記第１の方向と直角方向の第２の方向を有し、前記駆動回路用ＴＦＴはゲート電極と、前記ゲート電極を覆うゲート絶縁膜と、前記ゲート絶縁膜の上にｐｏｌｙ−Ｓｉ層とａ−Ｓｉ層がこの順で積層された半導体層を有し、前記半導体層の一方の端部にはｎ＋Ｓｉ層とソース電極が配置され、前記ｎ＋Ｓｉ層と前記ソース電極は前記半導体層の一方の側壁部を覆い、前記半導体の他方の端部にはｎ＋Ｓｉ層とドレイン電極が配置され、前記ｎ＋Ｓｉ層と前記ドレインの端部は前記半導体層の他方の側壁部を覆い、
前記駆動回路用ＴＦＴの前記半導体層の前記第２の方向の幅は、前記ソース電極または前記ドレイン電極の幅よりも大きいことを特徴とする液晶表示装置。 - 前記駆動回路用ＴＦＴにおいて、前記駆動回路用ＴＦＴの前記半導体層は、前記第２の方向の寸法が前記第１の方向の寸法よりも大きいことを特徴とする請求項４に記載の液晶表示装置。
- 前記駆動回路用ＴＦＴにおいて、前記ゲート電極の幅は、前記第２の方向において、前記半導体層の幅よりも大きいことを特徴とする請求項４に記載の液晶表示装置。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011161910A1 (ja) * | 2010-06-22 | 2011-12-29 | パナソニック株式会社 | 発光表示装置及びその製造方法 |
| JP2012028473A (ja) * | 2010-07-21 | 2012-02-09 | Panasonic Corp | 薄膜トランジスタ及びこれを用いた表示装置、並びに、薄膜トランジスタの製造方法 |
| JP2016219822A (ja) * | 2011-01-12 | 2016-12-22 | 株式会社半導体エネルギー研究所 | トランジスタ |
Families Citing this family (5)
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|---|---|---|---|---|
| JP5111167B2 (ja) * | 2008-03-06 | 2012-12-26 | 株式会社ジャパンディスプレイイースト | 液晶表示装置 |
| JP5488136B2 (ja) * | 2010-04-05 | 2014-05-14 | セイコーエプソン株式会社 | 電気光学装置及び電子機器並びにトランジスター |
| CN105845737B (zh) * | 2016-05-17 | 2019-07-02 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制造方法、阵列基板、显示装置 |
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| CN108039352B (zh) * | 2017-12-18 | 2020-06-05 | 武汉华星光电半导体显示技术有限公司 | 阵列基板及其制造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0982978A (ja) * | 1995-09-20 | 1997-03-28 | Hitachi Ltd | 半導体装置及びこれを用いた液晶表示装置 |
| JP2007121788A (ja) * | 2005-10-31 | 2007-05-17 | Hitachi Displays Ltd | アクティブマトリクス基板およびそれを用いた液晶表示装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2814319B2 (ja) | 1991-08-29 | 1998-10-22 | 株式会社日立製作所 | 液晶表示装置及びその製造方法 |
| KR100785020B1 (ko) * | 2006-06-09 | 2007-12-12 | 삼성전자주식회사 | 하부 게이트 박막 트랜지스터 및 그 제조방법 |
| JP5226259B2 (ja) * | 2007-08-21 | 2013-07-03 | 株式会社ジャパンディスプレイイースト | 液晶表示装置 |
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0982978A (ja) * | 1995-09-20 | 1997-03-28 | Hitachi Ltd | 半導体装置及びこれを用いた液晶表示装置 |
| JP2007121788A (ja) * | 2005-10-31 | 2007-05-17 | Hitachi Displays Ltd | アクティブマトリクス基板およびそれを用いた液晶表示装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011161910A1 (ja) * | 2010-06-22 | 2011-12-29 | パナソニック株式会社 | 発光表示装置及びその製造方法 |
| US8575611B2 (en) | 2010-06-22 | 2013-11-05 | Panasonic Corporation | Light-emitting display device and manufacturing method for light-emitting display device |
| JP5443588B2 (ja) * | 2010-06-22 | 2014-03-19 | パナソニック株式会社 | 発光表示装置及びその製造方法 |
| JP2012028473A (ja) * | 2010-07-21 | 2012-02-09 | Panasonic Corp | 薄膜トランジスタ及びこれを用いた表示装置、並びに、薄膜トランジスタの製造方法 |
| JP2016219822A (ja) * | 2011-01-12 | 2016-12-22 | 株式会社半導体エネルギー研究所 | トランジスタ |
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