JP4420242B2 - 薄膜トランジスタおよびその製造方法ならびに液晶表示装置およびｏｌｅｄ液晶表示装置 - Google Patents

Description

この発明は、ボトムゲート構造の薄膜トランジスタ（ＴＦＴ：ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ）およびその製造方法ならびに薄膜トランジスタを用いた液晶表示装置およびＯＬＥＤ表示装置に関し、特に、ソース電極とチャネル層との間、ならびにドレイン電極とチャネル層との間の抵抗成分を低減してドレイン電流を確保した薄膜トランジスタおよびその製造方法ならびに液晶表示装置およびＯＬＥＤ表示装置に関するものである。

従来から、たとえば液晶表示装置などの駆動回路には、ボトムゲート構造の薄膜トランジスタが用いられている。
この種の薄膜トランジスは、まず、絶縁基板（ガラス基板）上にゲート電極およびゲート絶縁膜を形成し、続いて、ゲート電極上に、ゲート絶縁膜を介して真性半導体層（ｉ・ａ−Ｓｉ層）およびオーミックコンタクト層（低抵抗半導体層：ｎ^＋ａ−Ｓｉ層）を同時にパターニング形成し、真性半導体層および低抵抗半導体層からなる半導体層上に、オーミックコンタクト層を介してソース電極およびドレイン電極を形成し、最後に、ソース電極およびドレイン電極を除く領域のオーミックコンタクト層を除去することにより構成される（たとえば、特許文献１参照）。

図１２は特許文献１に示された従来の薄膜トランジスタを簡略化して模式的に示す平面図である。
図１２において、薄膜トランジスタ（ＴＦＴ）は、チャネル幅Ｗおよびチャネル長さＬのチャネル領域に対応するように形成されたゲート電極１と、ゲート電極１上にゲート絶縁膜を介して形成されたアモルファスシリコン層（以下、「ａ−Ｓｉ層」と記す）２と、ａ−Ｓｉ層（半導体層）２上に対向配置されたソース電極３およびドレイン電極４とにより構成されている。

なお、図１２の平面図では認識できないが、ソース電極３およびドレイン電極４とａ−Ｓｉ層（後述する真性半導体層、ｉ・ａ−Ｓｉ層）２との間には、オーミックコンタクト層（低抵抗半導体層、ｎ^＋型のａ−Ｓｉ層）が介在している。これにより、ソース電極３とドレイン電極４との間のチャネル領域は、正電荷のゲート電圧Ｖｇｓ（図１３とともに後述する）の印加によってｎ⁻チャネル動作するＴＦＴ構造を形成する。
図１２においては、図面の煩雑さを回避するために、ゲート電極１が形成される絶縁基板（ガラス基板）と、ゲート電極１の上面を覆うゲート絶縁膜との図示を省略している。また、ソース電極３およびドレイン電極４の各形状は、ここでは簡略化して示している。

図１３は図１２内のＡ−Ａ’線による断面図である。
図１３において、薄膜トランジスタは、ガラス基板（絶縁基板）１０と、チャネル領域に対応するようにガラス基板１０上に形成されたゲート電極１と、ゲート電極１を覆うようにガラス基板１０上に形成されたゲート絶縁膜１１と、ＴＦＴのチャネル領域に位置するようにゲート絶縁膜１１を介してゲート電極１上に形成されたａ−Ｓｉ層２と、ａ−Ｓｉ層２上に互いに対向配置されたソース電極３およびドレイン電極４と、ａ−Ｓｉ層２と各電極３、４との接触面に形成されたオーミックコンタクト層１２と、により構成されている。

ａ−Ｓｉ層２の上面には、オーミックコンタクト層１２が形成される。ソース電極３およびドレイン電極４は、オーミックコンタクト層１２を介して、ａ−Ｓｉ層２上に互いに対向配置され、ＴＦＴ構造を形成する。ａ−Ｓｉ層２とオーミックコンタクト層１２との接触部には、コンタクト部１３（点線参照）が形成される。
ａ−Ｓｉ層２は、正電荷のゲート電圧Ｖｇｓの印加時において、ゲート電圧Ｖｇｓに応じた厚さのチャネルを形成するチャネル層２ａと、チャネルが形成されずに抵抗成分として作用する抵抗層２ｂ（抵抗成分）とに分けて考慮することができる。

次に、図１２および図１３に示した従来の薄膜トランジスタの製造工程について、概略的に説明する。
まず、ガラス基板１０上にＴＦＴのゲート電極１を形成し、Ｐ（プラズマ）−ＣＶＤ法により、ゲート電極１上にゲート絶縁層１１を形成する。
続いて、ゲート電極１上に、ゲート絶縁膜１１を介してｉ（真性：ｉｎｔｒｉｎｓｉｃ）・ａ−Ｓｉ層を形成し、連続して、ｉ・ａ−Ｓｉ層の上面に、Ｐ−ＣＶＤ法によりｎ^＋ａ−Ｓｉ層からなるオーミックコンタクト層１２を形成する。

次に、フォトリソグラフィおよびエッチング法により、ａ−Ｓｉ層２およびオーミックコンタクト層１２からなるａ−Ｓｉ島を形成し、スパッタリング（Ｓｐｕｔｔｅｒｉｎｇ）法により、ａ−Ｓｉ島の上にソース・ドレイン電極材料を成膜する。続いて、フォトリソグラフィおよびエッチング法により、図１２のようにパターニング形成されたソース電極３およびドレイン電極４を形成する。
最後に、ドライエッチング法により、ソース電極３およびドレイン電極４をマスクとして、両電極の下以外のオーミックコンタクト層（ｎ^＋ａ−Ｓｉ層）１２を除去し、図１３に示すような薄膜トランジスタが完成する。

次に、従来の薄膜トランジスタの動作について説明する。
図１３において、ゲート電極１に正電荷のゲート電圧Ｖｇｓを印加すると、ａ−Ｓｉ層２のチャネル層２ａには、電子の通り道となるチャネルが形成される。このとき、ドレイン電極４に正電荷のドレイン電圧Ｖｄｓを印加してソース電極３を接地すると、両電極間の電位差により、ａ−Ｓｉ層２のチャネル層２ａにおいて、ドレイン電極４からソース電極３に向かって、ゲート電圧Ｖｇｓおよびドレイン電圧Ｖｄｓの大きさに依存したドレイン電流Ｉｄｓ（破線矢印参照）が流れる。

ところで、一般に、液晶表示装置（ＬＣＤ）に使用されているボトムゲート型のＴＦＴ構造においては、図１３のように、ａ−Ｓｉ層２とソース電極３およびドレイン電極４とは、ａ−Ｓｉ層２の表面に形成されたオーミックコンタクト層１２（ｎ^＋ａ−Ｓｉ層）を介して接続されている。
したがって、ａ−Ｓｉ層２内のチャネル層２ａにドレイン電流Ｉｄｓが流れる場合には、ドレイン電極４とチャネル層２ａとの間の抵抗層２ｂと、チャネル層２ａとソース電極３との間の抵抗層２ｂとを介して、ドレイン電流Ｉｄｓが流れることになる。

この結果、たとえばドレイン電圧Ｖｄｓが低下した場合には、ａ−Ｓｉ層２内の抵抗層２ｂの厚さに依存して、ドレイン電流Ｉｄｓが減少する。
ここで、ＴＦＴ／ＬＣＤにおいて、ＴＦＴによる各液晶セルへの書き込み動作を考慮した場合、ドレイン電流Ｉｄｓの減少により、画像の書き込み不足が発生し、直流バイアスが液晶に印加されることによる残像現象など、画質に悪影響を与える現象が発生する。

特開２００４−３５６６４６号公報

従来の薄膜トランジスタは、製造時にａ−Ｓｉ層２およびオーミックコンタクト層１２を同時に形成してａ−Ｓｉ島を形成しているので、オーミックコンタクト層１２がａ−Ｓｉ層２のチャネル層２ａに直接接続されることがなく、ゲート電圧Ｖｇｓの印加時に、ａ−Ｓｉ層２の抵抗層２ｂを介してドレイン電流Ｉｄｓが流れることから、ドレイン電流Ｉｄｓが減少するという課題があった。
特に、液晶表示装置に用いた場合には、ドレイン電流Ｉｄｓの減少により、画像の書き込み不足が発生して、画質に悪影響を与えるという課題があった。

この発明は上記のような課題を解決するためになされたもので、ソース電極およびドレイン電極を、オーミックコンタクト層（低抵抗半導体層）を介して、ｉ・ａ−Ｓｉ層（真性半導体層）に形成されるチャネル層に直接接続されるように構成することにより、小さなドレイン電圧でも良好なドレイン電流が流れるＴＦＴ構造を実現することのできる薄膜トランジスタおよびその製造方法ならびにその薄膜トランジスタを用いた液晶表示装置およびＯＬＥＤ表示装置を得ることを目的とする。

この発明に係る薄膜トランジスタは、絶縁基板上に形成されたゲート電極と、ゲート電極上にゲート絶縁膜を介して配置された真性半導体層と、真性半導体層上に低抵抗半導体層を介して配置されたソース電極およびドレイン電極と、を有し、ソース電極とドレイン電極との対向部にチャネル領域を形成する薄膜トランジスタであって、真性半導体層は、下部のチャネル層と上部の抵抗層とを含み、ソース電極はＵ字状に形成され、ドレイン電極は、ソース電極のＵ字状の中央部に配置され、低抵抗半導体層は、ソース電極およびドレイン電極が、低抵抗半導体層を介して真性半導体層の下部のチャネル層と接続されるように、ソース電極およびドレイン電極と重畳された真性半導体層の上面および側面に直接接続され、真性半導体層は、ドレイン電極の下部に位置するように形成されたスリットを有し、真性半導体層のチャネル層と低抵抗半導体層とは、スリットにより露出した真性半導体層の側壁に沿って直接接続されるように構成されたものである。

また、この発明に係る薄膜トランジスタの製造方法は、絶縁基板上にゲート電極を形成するステップと、ゲート電極上にゲート絶縁膜を介して真性半導体層の島を形成するステップと、真性半導体層の島を含むゲート絶縁膜上に低抵抗半導体層を形成するステップと、真性半導体層の島の周辺端部を含む上部に、低抵抗半導体層を介してソース電極およびドレイン電極を形成し、ソース電極とドレイン電極との対向部にチャネル領域を形成するステップと、ソース電極およびドレイン電極の下部を除く低抵抗半導体層を除去するステップと、を備え、真性半導体層に、下部のチャネル層と上部の抵抗層とを設け、ソース電極をＵ字状に形成し、ドレイン電極を、ソース電極のＵ字状の中央部に配置し、ソース電極およびドレイン電極が、低抵抗半導体層を介して真性半導体層の下部のチャネル層と接続されるように、ソース電極およびドレイン電極と重畳された真性半導体層の上面および側面に、低抵抗半導体層を直接接続し、ドレイン電極の下部に位置するように、真性半導体層にスリットを形成し、スリットにより露出した真性半導体層の側壁に沿って、真性半導体層のチャネル層と低抵抗半導体層とが直接接続されるように形成するものである。

この発明によれば、一般的なＭＯＳトランジスタと同様に、ソース電極およびドレイン電極が真性半導体層中のチャネル層と直接コンタクト可能なＴＦＴ構造を形成することにより、ソース電極およびドレイン電極とチャネル層との間の抵抗を低減することができるので、小さなドレイン電圧でも良好なドレイン電流が流れる薄膜トランジスタおよびその製造方法ならびに薄膜トランジスタを用いた液晶表示装置およびＯＬＥＤ表示装置を得ることができる。

実施の形態１．
以下、図面を参照しながら、この発明の実施の形態１に係る薄膜トランジスタについて詳細に説明する。
ここでは、前述と同様に、真性半導体層および低抵抗半導体層としてａ−Ｓｉ層（アモルファスシリコン層）を用いた場合を例にとって説明する。

図１はこの発明に関連した参考例１に係る薄膜トランジスタを模式的に示す平面図であり、前述（図１２参照）と同様のものについては、前述と同一符号を付して、または符号の後に「Ａ」を付して詳述を省略する。また、図１においても、煩雑さを回避するために、絶縁基板およびゲート絶縁膜（図２とともに後述する）の図示を省略している。
図１において、ソース電極３Ａおよびドレイン電極４Ａは、ａ−Ｓｉ層２のチャネル層２ａが形成される部分の一部に直接接続されるように形成されている。また、図１の平面図では認識できないが、ソース電極３Ａおよびドレイン電極４Ａの下面の全体には、オーミックコンタクト層１２Ａが介在されている。

図２は図１内のＢ−Ｂ’線による断面図であり、前述（図１３参照）と同様のものについては、前述と同一符号を付して、または符号の後に「Ａ」を付して詳述を省略する。
図２において、参考例１に係る薄膜トランジスタは、チャネル領域に対応するようにガラス基板１０上に形成されたゲート電極１と、ゲート電極１を覆うようにガラス基板１０上に形成されたゲート絶縁膜１１と、チャネル領域に位置するようにゲート絶縁膜１１上に形成されたａ−Ｓｉ層２と、ａ−Ｓｉ層２上に対向配置されたソース電極３Ａおよびドレイン電極４Ａと、ａ−Ｓｉ層２とソース電極３Ａおよびドレイン電極４Ａとの間に形成されたオーミックコンタクト層１２Ａと、を備えている。

この場合、オーミックコンタクト層１２Ａは、ａ−Ｓｉ層２の周辺端部の側面を覆うように形成されており、チャネル層２ａの側面に接触している。
これにより、チャネル層２ａの側面においても、オーミックコンタクト層１２Ａとのコンタクト部１３Ａが形成される。したがって、正電荷のゲート電圧Ｖｇｓの印加時において、ソース電極３Ａおよびドレイン電極４Ａは、オーミックコンタクト層１２Ａのコンタクト部１３Ａを介して、チャネル層２ａと直接接続されるので、ドレイン電流Ｉｄｓ（破線矢印参照）は、抵抗層２ｂを介さずに流れる。

次に、ＴＦＴ製造工程を示す図３〜図６の平面図を参照しながら、図１および図２に示した参考例１に係る薄膜トランジスタの製造方法について説明する。
まず、図３（第１ステップ）において、チャネル領域に対応するようにガラス基板１０上にゲート電極１を形成する。

続いて、図４（第２ステップ）において、Ｐ−ＣＶＤ法により、ゲート電極１の上面を含めてガラス基板１０の全体を覆うように、ガラス基板１０上にゲート絶縁膜１１形成するとともに、連続して、チャネル領域に位置するようにゲート絶縁膜１１上にｉ・ａ−Ｓｉ層を形成し、続いて、フォトリソグラフィおよびエッチング法により、ａ−Ｓｉ層２の島を形成する。

次に、図５（第３ステップ）において、Ｐ−ＣＶＤ法により、ゲート電極１、ゲート絶縁膜１１およびａ−Ｓｉ層２を含むガラス基板１０の上面全体に、ｎ^＋ａ−Ｓｉ層からなるオーミックコンタクト層１２Ａを形成し、続いて、スパッタリング法により、オーミックコンタクト層１２Ａ上にソース・ドレイン電極材料を成膜し、フォトリソグラフィおよびエッチング法により、オーミックコンタクト層１２Ａを介したａ−Ｓｉ層２上で互いに対向するようにソース電極３Ａおよびドレイン電極４Ａを形成する。

なお、図５（第３ステップ）においては、代表的にａ−Ｓｉ層２上のオーミックコンタクト層１２Ａ（ｎ^＋ａ−Ｓｉ層）のみを示しているが、この段階では、オーミックコンタクト層１２Ａは、ゲート絶縁膜１１を含むガラス基板１０上にも形成されている。

最後に、図６（第４ステップ）において、ドライエッチング法により、ソース電極３Ａおよびドレイン電極４Ａの下部を除くすべてのオーミックコンタクト層１２Ａを除去し、ソース電極３Ａとドレイン電極４Ａとの間のオーミックコンタクト層１２Ａを除去する。これにより、図１および図２に示した薄膜トランジスタが構成される。
すなわち、ソース電極３Ａおよびドレイン電極４Ａの直下には、ａ−Ｓｉ層２の周辺端部の側面と接触するオーミックコンタクト層１２Ａが必ず存在し、ソース電極３Ａおよびドレイン電極４Ａは、ａ−Ｓｉ層２の島の端部とオーバーラップする形で必ず重なる構成となる。

以上のように、参考例１によれば、ゲート絶縁膜１１およびｉ・ａ−Ｓｉ層をＰ−ＣＶＤ形成した後、フォトリソグラフィおよびエッチング技術を用いて、トランジスタが形成されるゲート電極１上の内側にａ−Ｓｉ層２の島を形成した後、オーミックコンタクト層１２Ａ（ｎ^＋ａ−Ｓｉ層）をＰ−ＣＶＤ形成することにより、ａ−Ｓｉ層２の島の側面部分でもオーミックコンタクト層１２Ａとの接続が取れるようにし、その後、ゲート絶縁膜１１およびオーミックコンタクト層１２Ａを介して、ゲート電極１上にソース電極３Ａおよびドレイン電極４Ａを形成し、余分なオーミックコンタクト層１２Ａを除去してＴＦＴ構造を得る。

この結果、ゲート電圧Ｖｇｓの印加によりａ−Ｓｉ層２内に形成されるチャネル層２ａが、オーミックコンタクト層１２Ａを介して、ソース電極３Ａおよびドレイン電極４Ａと直接接続されるので、結晶シリコンを用いた一般的なＭＯＳトランジスタと同様に、ボトムゲート構造の薄膜トランジスタにおいても、抵抗層２ｂを介在させずに電流を流すことのできるＴＦＴ構造を実現することができる。
したがって、低いドレイン電圧Ｖｄｓでも、抵抗損失が低減されたドレイン電流Ｉｄｓを良好に流すことができる。
また、書き込み抵抗の減少により、たとえば液晶表示装置の液晶への書き込み不足を低減することができる。

図７は参考例１によるドレイン電流Ｉｄｓの増加効果を示す特性図であり、各ゲート電圧Ｖｇｓ（Ｖｇｓ＝２０［Ｖ］、１５［Ｖ］、１０［Ｖ］、５［Ｖ］）における、ドレイン電圧Ｖｄｓ（横軸）とドレイン電流Ｉｄｓ（縦軸）との関係を示している。図７において、点線曲線は、従来のＴＦＴ構造（図１２、図１３参照）による特性を示し、実線曲線は、参考例１（図１、図２参照）のＴＦＴ構造による特性を示す。

図７から明らかなように、参考例１によるドレイン電流Ｉｄｓの特性（実線曲線）は、いずれのゲート電圧Ｖｇｓにおいても、従来特性（点線曲線）と比べて、低いドレイン電圧Ｖｄｓ（＜２０［Ｖ］）において電流増加効果が顕著であり、低いドレイン電圧Ｖｄｓであってもドレイン電流Ｉｄｓが良好に流れることが分かる。

従来のＴＦＴ構造（図１２、図１３）では、ドレイン電流Ｉｄｓの経路であるａ−Ｓｉ層２内の抵抗層２ｂ（抵抗成分）の影響により、ドレイン電圧Ｖｄｓが低くなると、ドレイン電流Ｉｄｓが点線曲線のように減少してしまう。また、この場合、ゲート電極１に印加されるゲート電圧Ｖｇｓが低くなると、ａ−Ｓｉ層２内のチャネル層２ａの厚さも小さくなり、逆に抵抗層２ｂが大きくなるので、ドレイン電流Ｉｄｓはさらに小さくなる。

一方、参考例１のＴＦＴ構造（図１、図２）では、ゲート電極１に印加されるゲート電圧Ｖｇｓによりａ−Ｓｉ層２内に形成されるチャネル層２ａと、ソース電極３Ａおよびドレイン電極４Ａとがオーミックコンタクト層１２Ａ（大きな抵抗成分を有していない）を介して直接接続されるので、抵抗層２ｂによる電流減少の影響を受けることなく、ドレイン電圧Ｖｄｓが低い領域においても良好にドレイン電流Ｉｄｓを流すことができる。

上記参考例１では、チャネル保護膜について言及しなかったが、チャネル保護膜を有するチャネル保護型ＴＦＴ構造に対しても適用可能なことは言うまでもない。
図８はチャネル保護型ＴＦＴの場合を例にとった参考例２に係る薄膜トランジスタを示す平面図であり、図９は図８内のＣ−Ｃ’線による断面図である。図８、図９において、前述（図１、図２参照）と同様のものについては、前述と同一符号を付して詳述を省略する。
この場合、ソース電極３Ａとドレイン電極４Ａとの間に位置するａ−Ｓｉ層２の上面にチャネル保護膜１４が形成された点を除けば、前述の参考例１と同様である。

図８、図９のように、ａ−Ｓｉ層２上にチャネル保護膜１４を形成する場合、マスクを利用した通常の露光使用の場合であれば、ａ−Ｓｉ層２の厚さ（通常１００ｎｍ以下）に制限を設定する必要はない。
一方、ポジ型レジストを利用して、ガラス基板１０の裏面からバックサイド露光を行うことによりチャネル保護膜１４を形成する場合には、ａ−Ｓｉ層２によって光が吸収されて露光強度が減衰するので、ａ−Ｓｉ層２の厚さは、最大１００ｎｍ前後に制限される。

なお、上記参考例１では、ａ−Ｓｉ層２、ソース電極３Ａおよびドレイン電極４Ａの平面形状について特に言及しなかったが、Ｕ字型ＴＦＴ構造に対しても適用可能なことは言うまでもない。
図１０はＵ字型ＴＦＴの場合を例にとったこの発明の実施の形態１に係る薄膜トランジスタを示す平面図であり、図１１は図１０内のＤ−Ｄ’線による断面図である。図１０、図１１において、前述（図１、図２参照）と同様のものについては、前述と同一符号を付して、または符号の後に「Ｂ」を付して詳述を省略する。

この場合、ソース電極３Ｂは、大きなドレイン電流Ｉｄｓを流せるように、ドレイン電極４Ｂの両側を包囲するように平面的にＵ字状に形成されており、ドレイン電極４Ｂは、ソース電極３ＢのＵ字状の中央部に配置されている。これにより、ゲート電極１、ａ−Ｓｉ層２Ｂ、ソース電極３Ｂおよびドレイン電極４Ｂは、Ｕ字型ＴＦＴ構造を実現している。

図１０、図１１のＵ字型ＴＦＴ構造を適用する場合、ドレイン電極４Ｂが形成される下部のａ−Ｓｉ層２Ｂに、ａ−Ｓｉ島の形成時に使用するマスクを利用してスリット１５を形成し、ドレイン電極４Ｂの下部のオーミックコンタクト層１２Ｂとａ−Ｓｉ層２Ｂの側壁とが接触するようにコンタクト部１３Ｂを構成する必要がある。
これにより、前述と同様に、ａ−Ｓｉ層２Ｂの抵抗層２ｂを介在させることなく、ドレイン電極４Ｂとチャネル層２ａとを直接接続することができる。

なお、上記実施の形態１では、絶縁基板としてガラス基板１０を用いたが、他の絶縁基板を用いてもよい。
また、真性半導体層および低抵抗半導体層としてａ−Ｓｉ層を用いたが、他の半導体層を用いてもよい。
また、上記薄膜トランジスタを、液晶表示装置の周辺回路部または画素部に適用してもよい。

同様に、Ｏ（有機：ｏｒｇａｎｉｃ）ＬＥＤ（Ｌｉｇｈｔ−Ｅｍｉｔｔｉｎｇ−Ｄｉｏｄｅ）表示装置に適用した場合にも、ａ−Ｓｉ−ＴＦＴを使用したＯＬＥＤ表示装置の電荷保持特性を向上させることができる。
さらに、上記薄膜トランジスタは、表示装置の周辺回路部に用いられてもよく、大電流が要求されない画素部に用いられてもよい。

この発明に関連した参考例１に係る薄膜トランジスタを模式的に示す平面図である。 図１内のＢ−Ｂ’線による断面図である。 参考例１に係る薄膜トランジスタの製造方法の第１ステップを示す平面図である。 参考例１に係る薄膜トランジスタの製造方法の第２ステップを示す平面図である。 参考例１に係る薄膜トランジスタの製造方法の第３ステップを示す平面図である。 参考例１に係る薄膜トランジスタの製造方法の第４ステップを示す平面図である。 参考例１に係る薄膜トランジスタの効果を説明するための特性図である。 参考例２に係る薄膜トランジスタを模式的に示す平面図である。 図８内のＣ−Ｃ’線による断面図である。 この発明の実施の形態１に係る薄膜トランジスタを模式的に示す平面図である。 図１０内のＤ−Ｄ’線による断面図である。 従来の薄膜トランジスタを模式的に示す平面図である。 図１２内のＡ−Ａ’線による断面図である。

符号の説明

１ ゲート電極、２、２Ｂ ａ−Ｓｉ（アモルファスシリコン層、真性半導体層、ｉ・ａ−Ｓｉ層）、２ａ チャネル層、２ｂ 抵抗層、３Ａ、３Ｂ ソース電極、４Ａ、４Ｂ ドレイン電極、１０ ガラス基板（絶縁基板）、１１ ゲート絶縁層、１２ オーミックコンタクト層（低抵抗半導体層、ｎ^＋ａ−Ｓｉ層）、１３Ａ、１３Ｂ コンタクト部、１４ チャネル保護膜、１５ スリット、Ｉｄｓ ドレイン電流、Ｖｄｓ ドレイン電圧、Ｖｇｓ ゲート電圧。

Claims (7)

1. 絶縁基板上に形成されたゲート電極と、前記ゲート電極上に前記ゲート絶縁膜を介して配置された真性半導体層と、前記真性半導体層上に低抵抗半導体層を介して配置されたソース電極およびドレイン電極と、を有し、前記ソース電極と前記ドレイン電極との対向部にチャネル領域を形成する薄膜トランジスタであって、
   前記真性半導体層は、下部のチャネル層と上部の抵抗層とを含み、
   前記ソース電極はＵ字状に形成され、前記ドレイン電極は、前記ソース電極のＵ字状の中央部に配置され、
   前記低抵抗半導体層は、前記ソース電極および前記ドレイン電極が、前記低抵抗半導体層を介して前記真性半導体層の下部のチャネル層と接続されるように、前記ソース電極およびドレイン電極と重畳された前記真性半導体層の上面および側面に直接接続され、
   前記真性半導体層は、前記ドレイン電極の下部に位置するように形成されたスリットを有し、
   前記真性半導体層のチャネル層と前記低抵抗半導体層とは、前記スリットにより露出した前記真性半導体層の側壁に沿って直接接続されるように構成されたことを特徴とする薄膜トランジスタ。
2. 前記真性半導体層および前記低抵抗半導体層は、アモルファスシリコン層からなることを特徴とする請求項１に記載の薄膜トランジスタ。
3. 前記ソース電極と前記ドレイン電極との間のチャネル領域の上面に形成されたチャネル保護膜を備え、
   前記真性半導体層の厚さは、１００ｎｍ以下に設定されたことを特徴とする請求項１または請求項２に記載の薄膜トランジスタ。
4. 絶縁基板上にゲート電極を形成するステップと、
   前記ゲート電極上にゲート絶縁膜を介して真性半導体層の島を形成するステップと、
   前記真性半導体層の島を含む前記ゲート絶縁膜上に低抵抗半導体層を形成するステップと、
   前記真性半導体層の島の周辺端部を含む上部に、前記低抵抗半導体層を介してソース電極およびドレイン電極を形成し、前記ソース電極と前記ドレイン電極との対向部にチャネル領域を形成するステップと、
   前記ソース電極および前記ドレイン電極の下部を除く前記低抵抗半導体層を除去するステップと、
   を備えた薄膜トランジスタの製造方法であって、
   前記真性半導体層に、下部のチャネル層と上部の抵抗層とを設け、
   前記ソース電極をＵ字状に形成し、前記ドレイン電極を、前記ソース電極のＵ字状の中央部に配置し、
   前記ソース電極および前記ドレイン電極が、前記低抵抗半導体層を介して前記真性半導体層の下部のチャネル層と接続されるように、前記ソース電極およびドレイン電極と重畳された前記真性半導体層の上面および側面に、前記低抵抗半導体層を直接接続し、
   前記ドレイン電極の下部に位置するように、前記真性半導体層にスリットを形成し、
   前記スリットにより露出した前記真性半導体層の側壁に沿って、前記真性半導体層のチャネル層と前記低抵抗半導体層とが直接接続されるように形成することを特徴とする薄膜トランジスタの製造方法。
5. ポジ型レジストを利用して、前記絶縁基板の裏面からバックサイド露光を行うことにより、前記真性半導体層の上部にチャネル保護膜を形成するステップをさらに備え、
   前記真性半導体層の厚さは１００ｎｍ以下に設定されたことを特徴にする請求項 ４記載の薄膜トランジスタの製造方法。
6. 請求項１から請求項３までのいずれか１項に記載の薄膜トランジスタを画素部または周辺回路部に用いたことを特徴とする液晶表示装置。
7. 請求項１から請求項３までのいずれか１項に記載の薄膜トランジスタを画素部または周辺駆動部に用いたことを特徴とするＯＬＥＤ表示装置。

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