JP2007121788A - アクティブマトリクス基板およびそれを用いた液晶表示装置 - Google Patents

Abstract

【課題】
低温下で良好な画質を維持でき、且つ動作マージンが広く長寿命である。
【解決手段】
薄膜トランジスタを有する画素部と薄膜トランジスアタを有する周辺回路部とを有し、薄膜トランジスタは、ゲート電極，ゲート絶縁層，ソース電極，ドレイン電極，半導体層とを有し、画素領域内の薄膜トランジスタは、ゲート電極配線幅より半導体層幅が大きく、周辺回路部の薄膜トランジスタは、ゲート電極配線幅が半導体層幅より大きい構成とする。
【選択図】図１

Description

本発明は、アクティブマトリクス基板及び液晶表示装置に関し、特に回路内蔵のアクティブマトリクス基板及び液晶表示装置に関する。

従来、薄膜トランジスタ（ＴＦＴ）を備えた周辺回路内蔵型の液晶表示装置（ＬＣＤ）では、多結晶シリコン（ｐ−Ｓｉ）ＴＦＴが主流となってきた。これは、ｐ−Ｓｉの移動度が高くゲートドライバなどの周辺回路を動作するための能力が高いためである。しかし、より低価格化を進めるためには、工程数や設備投資額の少ない非晶質Ｓｉ（ａ−Ｓｉ）を適用しようとする試みがなされている。（例えば非特許文献１参照）

J. Jeon et al. SID '04 DIGEST, 10 (2004), T. Inada et al. IDW '04 DIGEST, 329 (2004)

しかし、ａ−Ｓｉは、移動度が低いため周辺回路動作のマージンが小さい。ａ−Ｓｉ適用のＴＦＴ（ａ−Ｓｉ ＴＦＴ）の移動度は特に低温で低下する。さらに、ａ−Ｓｉ
ＴＦＴは、動作使用中に特性が変化するため、ＴＦＴ−ＬＣＤにおいて動作保証をする必要のある−２０℃での動作を確保が難しくなり、寿命が短くなる欠点がある。

本発明は、薄膜トランジスタを有する周辺回路を内蔵しても低温下で良好な画質を維持でき、且つ動作マージンが広く長寿命のアクティブマトリクス基板及びそれを用いた液晶表示装置を提供することを目的とする。

本発明は、上記課題を解決するために、複数のゲート電極配線と複数のドレイン電極配線との交差部に配置された複数の薄膜トランジスタと、ゲート電極配線及びドレイン電極配線を駆動し、薄膜トランジスタを有する周辺回路部と、を有するアクティブマトリクス基板において、ゲート電極配線とドレイン電極配線とが交差された領域を画素領域とし、画素領域内の薄膜トランジスタ及び周辺回路部の薄膜トランジスタは、ゲート電極，ゲート絶縁層，ソース電極，ドレイン電極，半導体層とを有し、画素領域内の薄膜トランジスタは、ゲート電極配線幅より半導体層幅が大きく、周辺回路部の薄膜トランジスタは、ゲート電極配線幅が半導体層幅より大きい構成とする。

また、一対の基板間に挟持された液晶層を有し、一対の基板の一方は、複数のゲート電極配線と複数のドレイン電極配線との交差部に配置された複数の薄膜トランジスタと、ゲート電極配線及びドレイン電極配線を駆動し、薄膜トランジスタを有する周辺回路部と、を有するアクティブマトリクス基板であって、ゲート電極配線とドレイン電極配線とが交差された領域を画素領域とし、画素領域内の薄膜トランジスタ及び周辺回路部の薄膜トランジスタは、ゲート電極，ゲート絶縁層，ソース電極，ドレイン電極，半導体層とを有し、画素領域内の薄膜トランジスタは、ゲート電極配線幅より半導体層幅が大きく、周辺回路部の薄膜トランジスタは、ゲート電極配線幅が半導体層幅より大きい構成とする。

薄膜トランジスタを有する周辺回路を内蔵しても低温下で良好な画質を維持でき、且つ動作マージンが広く長寿命のアクティブマトリクス基板及びそれを用いた液晶表示装置を提供できる。

本発明のアクティブマトリクス基板を図５および図７に示す。アクティブマトリクス基板は画素部１８及び周辺回路部１９からなる。これらの領域にはＴＦＴが形成されているが、特に周辺回路部では、課題で述べたように低温下での動作を確保する必要がある。

このため、図１あるいは図３に示すような逆スタガ構造のＴＦＴを周辺回路部に適用する構成を考えた。図１のＴＦＴにおいては、半導体層幅ａがゲート電極配線幅ｂより小さい。この逆スタガ構造は、ＴＦＴ−ＬＣＤに広く適用されている構造であり、プロセス工程が短く生産性が良好となる。

この逆スタガ構造のＴＦＴは、絶縁基板１，ゲート電極配線２，ゲート絶縁層３，半導体層４，ソース電極配線８，ドレイン電極配線７とを有し、ゲート絶縁層３上に半導体層４が形成され、その半導体層４の端部を囲うようにソース電極配線８，ドレイン電極配線７が形成された構造であります。

図１に示した構成のＴＦＴのように半導体層幅ａがゲート電極配線幅ｂより小さい場合、半導体層４のサイドからの伝導により移動度が増加する。さらに、サイドからの伝導経路では、半導体層４を膜厚方向に横断する伝導経路と比較し、低温域での電流量の低下が少ないことがわかった。

半導体層４として非晶質Ｓｉを用いると生産性の良いアクティブマトリクス基板を作製することができる。また、半導体層４として、結晶質Ｓｉあるいは結晶成分を含むＳｉ膜を用いることによりゲートドライバ以外にドレインドライバを形成することが可能になる。

この構成のＴＦＴのオフ電流をさらに抑制するためには、コンタクト層５であるリンをドープしたＳｉ層（ｎ＋Ｓｉ）で半導体層４のサイドを被覆すると良い。このため、ドレイン電極配線７及びソース電極配線８とコンタクト層５であるｎ＋Ｓｉ層を積層することにより、半導体層４とドレイン電極配線７及びソース電極配線８の間にｎ＋Ｓｉ層を挟むことができる。この構成により、オフ領域でサイドからのホールの注入を抑制でき、オフ電流を低減することが可能になる。

また、半導体層４を形成した後、半導体層４を島状に加工するが、この工程の過程で半導体層４表面の酸化が進行する場合がある。このため、ドレイン電極配線７，ソース電極配線８と半導体層４の電気的な接続特性が劣化する。このため、図３に示すようにｎ＋
Ｓｉ層を２層にする構成を考案した。この構成では、ゲート電極配線２を形成加工した後、ＰＥＣＶＤ(Plasma Enhanced Chemical Vapor Deposition) 法などによりＳｉＮ膜，ａ−Ｓｉ膜，ｎ＋Ｓｉ膜を順次形成する。ついで、ｎ＋Ｓｉ／ａ−Ｓｉを島状に加工した後、ｎ＋Ｓｉ膜，金属膜を順次成膜しソース・ドレイン電極配線に加工する。この構成により、ｎ＋Ｓｉ／ａ−Ｓｉ界面の酸化を抑制でき良好な特性のＴＦＴを安定的に形成することが可能になる。この構成では、半導体層とソース・ドレイン金属膜の間に挟まれたｎ＋Ｓｉ膜は２層となるため、その他の部分のｎ＋Ｓｉ層より厚くなる。半導体島のサイドのｎ＋Ｓｉ膜は１層であるため、ホールのブロッキング効果は若干劣るもののオン電流を増加できる。特に周辺回路部ではオフ電流よりオン電流の特性が重要になるため、この構成のＴＦＴの効果がある。

一方、画素部のＴＦＴでは、低温時の移動度の低下を考慮しても液晶を駆動するためのオン電流特性には余裕がある。このため、この部分のＴＦＴでは、オフ電流の低減の方が重要になる。また、半導体層幅ａがゲート電極配線幅ｂより小さい場合、各層のホト工程の合せ精度を確保するために、ゲート電極配線とソース・ドレイン配線電極幅の重なりを大きくする必要がある。このため、半導体層幅ａをゲート電極配線幅ｂより小さくした構成のＴＦＴでは、ゲート電極配線−ソース電極配線間の容量（Ｃｇｓ）が大きくなり、飛び込み電圧により画像特性が劣化する。このため、画素部には、半導体層幅がゲート電極配線幅より大きい図２あるいは図４に示したＴＦＴを適用する構成を考えた。

以下、本発明の実施の形態について、図１，図３，図６を参照して説明する。このうち図１，図３には、ゲート電極配線及びドレイン電極配線を駆動し、薄膜トランジスタを有する周辺回路部に適用するＴＦＴを示している。図６には、液晶表示装置の断面模式図を示している。まず、図１，図３に示すように絶縁基板１上に金属層をスパッタリング法などで形成する。金属としてはＡｌ，Ｃｒ，Ｍｏ，Ｔａ，Ｔｉ，Ｗ，Ｎｂ，Ｆｅ，Ｃｏ，
Ｎｉ及びそれらの合金などが挙げられる。また、これらの金属を積層しても良い。この、金属膜をホトリソグラフィー工程などにより加工しゲート電極配線２を形成する。

ついで、ＰＥＣＶＤ法などでゲート絶縁層３，半導体層４を形成する。絶縁層としてはＳｉＮ膜，ＳｉＯ₂ 膜などが挙げられる。また、半導体層４としては非晶質Ｓｉ膜，結晶質Ｓｉ膜，微結晶Ｓｉ膜などが挙げられる。さらにコンタクト層５をＣＶＤ法などで形成する。また、ＰＥＣＶＤ法などでゲート絶縁層３，半導体層４，コンタクト層６の３層を連続して形成しても良い。ついで、ホトリソグラフィー法などにより半導体層４あるいは、３層を連続して形成した場合、コンタクト層５と半導体層を島状に加工する。この際、図に示したように、ゲート電極上の半導体層幅ａがゲート電極配線幅ｂより小さくなるように加工する。

ついで、ＰＥＣＶＤ法によりコンタクト層５を形成した後、スパッタリング法などで金属膜を形成する。この金属としてはＡｌ，Ｃｒ，Ｍｏ，Ｔａ，Ｔｉ，Ｗ，Ｎｂ，Ｆｅ，
Ｃｏ，Ｎｉ及びそれらの合金などが挙げられる。金属膜をホトリソグラフィー工程などにより加工しドレイン電極配線７及びソース電極配線８を形成する。さらに、エッチングによりチャネル部のコンタクト層を除去する。

ついで、ＰＥＣＶＤ法や塗布法などにより保護性絶縁層９を形成する。この保護性絶縁層としては、ＳｉＮ膜，ＳｉＯ₂ などが挙げられる。この保護性絶縁層をホトリソグラフィー法などで加工してコンタクトホール１０を形成する。さらに、感光性有機樹脂などで平坦化層１１を形成しスルーホールを加工する。ついで、この上にスパッタリング法などにより透明導電膜を形成する。この透明導電膜をホトリソグラフィー法などで加工し画素電極１２を形成し、アクティブマトリクス基板１３を完成する。

図６には、このアクティブマトリクス基板を適用した液晶表示装置の一実施例の断面図を示す。

この液晶表示装置は、一対の基板を有し、その一方の基板がアクティブマトリクス基板１３であり、他方の基板は対向基板１６で構成される。本実施例では、このアクティブマトリクス基板１３上に配向膜１４を形成し、ビーズ１５を介して対向基板１６を張り合わせ液晶１７を封入し、液晶パネルを完成する。

層構造で説明すると、アクティブマトリクッス基板１３上に第１の配向膜(配向膜１４)，液晶１７からなる液晶層，第２の配向膜（配向膜１４），対向基板１６の順に形成されている。

ａ−Ｓｉ ＴＦＴの周辺回路を内蔵することにより、実装チップ数を低減し低コスト化できるとともに、ディスプレイの額縁を小さくでき小型化が可能となる。また、本発明の構成により周辺回路部のＴＦＴの低温での移動度低下を抑制することにより、動作保証温度域での寿命を長くし、また高画質の表示をえることができる。

半導体層４の幅をゲート電極配線２の幅より狭くすることにより、ソース・ドレイン電極配線からチャネル領域に横断する抵抗成分を排除した電流経路を確保でき、特に低温下における移動度の低下を抑制することができる。このＴＦＴを周辺回路に適用することにより、低温における動作を確保することが可能になる。

さらに、コンタクト層を２層構造にすることにより、電気的接続特性の劣化を抑制することができ、良好なＴＦＴ特性を得ることができる。また、画素部のＴＦＴの半導体層幅をゲート電極配線幅より大きくすることにより、オフ特性を確保するとともに、Ｃｇｓを小さくでき、飛び込み電圧の小さい良好な画像を得ることができる。

以下、本発明の一実施例を図１，図２を用いて説明する。図１は周辺回路部、図２はゲート電極配線とドレイン電極配線とが交差された領域を画素領域を複数有する画素部の
ＴＦＴの断面を示す。

まず絶縁基板１上に金属層をスパッタリング法などで形成した。金属としてはＣｒを用いた。この、金属膜をホトリソグラフィー工程などにより加工しゲート電極配線２を形成した。

ついで、ＰＥＣＶＤ法などでゲート絶縁層３，半導体層４を形成した。ゲート絶縁層３としてはＳｉＮ膜をＳｉＨ₄，ＮＨ₃，Ｎ₂ の混合ガスを用いて形成した。また、半導体層４としてａ−Ｓｉ膜をＳｉＨ₄，Ｈ₂の混合ガスを用いて形成した。ついで、ホトリソグラフィー法などにより半導体層４を島状に加工した。この際、図１に示したように、ゲート電極上の半導体層の幅（ａ）がゲート電極配線幅（ｂ）より小さくなるように加工した。

ついで、コンタクト層５として、リンをドープしたａ−Ｓｉ膜をＰＥＣＶＤ法を用いてＳｉＨ₄，ＰＨ₃，Ｈ₂ を原料ガスとして形成した。さらに、スパッタリング法などで金属膜を形成した。この金属としてはＣｒを用いた。金属膜とｎ＋Ｓｉ膜の積層をホトリソグラフィー工程などにより加工しドレイン電極配線７及びソース電極配線８を形成した。さらに、エッチングによりチャネル部のコンタクト層を除去した。

ついで、保護性絶縁層９としてＰＥＣＶＤ法によりＳｉＮを形成しホトリソグラフィー法などで加工してコンタクトホール１０を形成した。ついで、平坦化層１１として、塗布法により感光性有機樹脂を塗布し、露光によりコンタクトホール１０を形成した。さらに、この上にスパッタリング法により透明導電膜としてＩＴＯ膜を形成した。この透明導電膜をホトリソグラフィー法などで加工し画素電極１２を形成し、アクティブマトリクス基板を完成した。

このアクティブマトリクス基板上に配向膜を形成し、対向基板を張り合わせ液晶を封入し、液晶パネルを完成する。この、液晶パネルでは、ａ−Ｓｉ ＴＦＴの周辺回路を内蔵することにより、実装チップ数を低減し低コスト化できるとともに、ディスプレイの額縁を小さくでき小型化が可能となる。また、動作保証温度域での寿命を長くでき、また高画質の表示をえることができる。

以下、本発明の一実施例を図３，図４を用いて説明する。図３は周辺回路部、図４は画素部のＴＦＴの断面を示す。

まず、実施例１と同じ方法で、絶縁基板１上にゲート電極配線２を形成した。ついで、この上に、ゲート絶縁層，半導体膜を形成し、さらにコンタクト層６としてＰＥＣＶＤ法によりｎ＋Ｓｉ膜を形成した。ついで、フォトリソグラフィー法によりコンタクト層６，半導体層４を島状に加工した。

ついで、実施例１と同様の方法でコンタクト層５，金属膜を順次形成した。さらに、実施例１と同様の方法によりドレイン電極配線７及びソース電極配線８を形成した。さらに、エッチングによりチャネル部のコンタクト層を除去した。

ついで、保護性絶縁層９としてＰＥＣＶＤ法によりＳｉＮを形成しホトリソグラフィー法などで加工してコンタクトホール１０を形成した。ついで、平坦化層１１として塗布法により感光性有機樹脂を塗布し、露光によりコンタクトホール１０を形成した。さらに、この上にスパッタリング法により透明導電膜としてＩＴＯ膜を形成した。この透明導電膜をホトリソグラフィー法などで加工し画素電極１２を形成し、アクティブマトリクス基板１３を完成した。

ついで、実施例１と同様の方法によりアクティブマトリクス基板上に配向膜を形成し、対向基板を張り合わせ液晶を封入し、液晶パネルを完成する。この、液晶パネルでは、ａ−Ｓｉ ＴＦＴの周辺回路を内蔵することにより、実装チップ数を低減し低コスト化できるとともに、ディスプレイの額縁を小さくでき小型化が可能となる。また、動作保証温度域での寿命を長くでき、また高画質の表示をえることができる。

以下、本発明の一実施例を図１，図２，図７を用いて説明する。図１は周辺回路部、図２は画素部のＴＦＴの断面を示す。また、図７は本発明のアクティブマトリクス基板の模式図を示す。この実施例では、図７に示すように、ドレインドライバ周辺回路も形成した。

まず、実施例１と同じ方法で、絶縁基板１上にゲート電極配線２を形成した。ついで、この上に、ゲート絶縁層としてＳｉＯ₂ 膜をＰＥＣＶＤ法で形成した。さらに、半導体膜として結晶質Ｓｉ膜をＳｉＦ₄とＨ₂を原料に用いたＰＥＣＶＤ法で形成した。ついで、コンタクト層６としてＰＥＣＶＤ法によりｎ＋Ｓｉ膜を形成した。ついで、フォトリソグラフィー法によりコンタクト層６，半導体層４を島状に加工した。

ついで、実施例１と同様の方法でコンタクト層５、金属膜を順次形成した。さらに、実施例１と同様の方法によりドレイン電極配線７及びソース電極配線８を形成した。さらに、エッチングによりチャネル部のコンタクト層を除去した。

ついで、保護性絶縁層９としてＰＥＣＶＤ法によりＳｉＮを形成しホトリソグラフィー法などで加工してコンタクトホール１０を形成した。ついで、平坦化層１１として塗布法により感光性有機樹脂を塗布し、露光によりコンタクトホール１０を形成した。さらに、この上にスパッタリング法により透明導電膜としてＩＴＯ膜を形成した。この透明導電膜をホトリソグラフィー法などで加工し画素電極１２を形成し、アクティブマトリクス基板１３を完成した。

ついで、実施例１と同様の方法によりアクティブマトリクス基板上に配向膜を形成し、対向基板を張り合わせ液晶を封入し、液晶パネルを完成する。この、液晶パネルでは、ａ−Ｓｉ ＴＦＴの周辺回路を内蔵することにより、実装チップ数を低減し低コスト化できるとともに、ディスプレイの額縁を小さくでき小型化が可能となる。また、動作保証温度域での寿命を長くでき、また高画質の表示をえることができる。

本発明に係るアクティブマトリクス基板の周辺回路部の薄膜トランジスタの一実施例を示す断面図である。 本発明に係るアクティブマトリクス基板の画素部の薄膜トランジスタの一実施例を示す断面図である。 本発明に係るアクティブマトリクス基板の周辺回路部の薄膜トランジスタの他の実施例を示す断面図である。 本発明に係るアクティブマトリクス基板の画素部の薄膜トランジスタの他の実施例を示す断面図である。 本発明に係るアクティブマトリクス基板の一実施例を示す図である。 本発明に係るアクティブマトリクス基板を用いた液晶表示装置の一実施例を示す断面図である。 本発明に係るアクティブマトリクス基板の他の実施例を示す図である。

符号の説明

１…絶縁基板、２…ゲート電極配線、３…ゲート絶縁層、４…半導体層、５，６…コンタクト層、７…ドレイン電極配線、８…ソース電極配線、９…保護性絶縁層、１０…コンタクトホール、１１…平坦化層、１２…画素電極、１３…アクティブマトリクス基板、
１４…配向膜、１５…ビーズ、１６…対向基板、１７…液晶、１８…画素部、１９…周辺回路部。

Claims (7)

1. 複数のゲート電極配線と、複数のドレイン電極配線と、前記複数のゲート電極配線と前記複数のドレイン電極配線との交差部に配置された複数の薄膜トランジスタと、前記ゲート電極配線及び前記ドレイン電極配線を駆動し、薄膜トランジスタを有する周辺回路部と、を有するアクティブマトリクス基板において、
   前記ゲート電極配線と前記ドレイン電極配線とが交差された領域を画素領域とし、
   前記画素領域内の薄膜トランジスタ及び前記周辺回路部の薄膜トランジスタは、ゲート電極，ゲート絶縁層，ソース電極，ドレイン電極，半導体層とを有し、
   前記画素領域内の薄膜トランジスタは、ゲート電極配線幅より半導体層幅が大きく、
   前記周辺回路部の薄膜トランジスタは、ゲート電極配線幅が半導体層幅より大きいことを特徴とするアクティブマトリクス基板。
2. 請求項１記載のアクティブマトリクス基板において、
   前記画素領域内の薄膜トランジスタ及び前記周辺回路部の薄膜トランジスタは、逆スタガ構造であることを特徴とするアクティブマトリクス基板。
3. 請求項１記載のアクティブマトリクス基板において、
   前記画素領域内の薄膜トランジスタ及び前記周辺回路部の薄膜トランジスタの前記半導体層は、非晶質Ｓｉで形成されていることを特徴とするアクティブマトリクス基板。
4. 請求項１記載のアクティブマトリクス基板において、
   前記画素領域内の薄膜トランジスタ及び前記周辺回路部の薄膜トランジスタの前記半導体層は、結晶質Ｓｉあるいは結晶成分を含むＳｉで形成されていることを特徴とするアクティブマトリクス基板。
5. 請求項１記載のアクティブマトリクス基板において、
   前記画素領域内の薄膜トランジスタ及び前記周辺回路部の薄膜トランジスタは、リンをドープしたＳｉ層を有し、前記リンをドープしたＳｉ層は、前記ドレイン電極配線あるいは前記ソース電極配線と積層されていることを特徴としたアクティブマトリクス基板。
6. 請求項５記載のアクティブマトリクス基板において、
   前記リンをドープしたＳｉ層の厚さは、前記半導体層上に形成された部分より、前記ゲート絶縁膜上に形成された部分の方が厚いことを特徴としたアクティブマトリクス基板。
7. 一対の基板と、
   前記一対の基板間に挟持された液晶層と、を有し、
   前記一対の基板の一方は、複数のゲート電極配線と、複数のドレイン電極配線と、前記複数のゲート電極配線と前記複数のドレイン電極配線との交差部に配置された複数の薄膜トランジスタと、前記ゲート電極配線及び前記ドレイン電極配線を駆動し、薄膜トランジスタを有する周辺回路部と、を有するアクティブマトリクス基板であって、
   前記ゲート電極配線と前記ドレイン電極配線とが交差された領域を画素領域とし、前記画素領域内の薄膜トランジスタ及び前記周辺回路部の薄膜トランジスタは、ゲート電極，ゲート絶縁層，ソース電極，ドレイン電極，半導体層とを有し、前記画素領域内の薄膜トランジスタは、ゲート電極配線幅より半導体層幅が大きく、前記周辺回路部の薄膜トランジスタは、ゲート電極配線幅が半導体層幅より大きいことを特徴とした液晶表示装置。
   
   

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