KR101385471B1 - 박막 트랜지스터 및 그 제조 방법과, 그를 이용한 액정표시 장치 및 유기 발광 다이오드 표시 장치 - Google Patents

박막 트랜지스터 및 그 제조 방법과, 그를 이용한 액정표시 장치 및 유기 발광 다이오드 표시 장치 Download PDF

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Abstract

본 발명은 작은 드레인 전압에서도 양호한 드레인 전류가 흐르는 박막 트랜지스터 구조를 실현한 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
이를 위하여, 본 발명의 박막 트랜지스터는 유리 기판 10 상에 형성된 게이트 전극 1과, 게이트 전극 1 상에 게이트 절연막 11을 개재하여 배치된 a－Si층 2와, a－Si층 2 상에 오믹 컨택층 12A를 개재하여 배치된 소스 전극 3A 및 드레인 전극 4A를 갖고, 소스 전극 3A와 드레인 전극 4A의 대향부에 채널 영역을 형성하는 박막 트랜지스터이며, 오믹 컨택트층 12A는 a－Si층 2의 주변 단부의 측면을 덮도록 형성되고, 소스 전극 3A 및 드레인 전극 4A는 오믹 컨택트층 12A를 개재하여 a－Si층 2의 채널층 2a가 형성되는 부분에 직접 접속되도록 구성된다.

Description

박막 트랜지스터 및 그 제조 방법과, 그를 이용한 액정 표시 장치 및 유기 발광 다이오드 표시 장치{THIN FILM TRANSISTOR AND METHOD FOR FABRICATING THE SAME, LIQUID CRYSTAL DISPLAY DEVICE AND ORGANIC LIGHT EMITTING DIODE DISPLAY DEVICE USING THE SAME}
본 발명은 보텀 게이트 구조의 박막 트랜지스터에 관한 것으로, 특히 소스 전극과 채널층 사이 및 드레인 전극과 채널층의 사이의 저항 성분을 저감하여 드레인 전류를 확보한 박막 트랜지스터 및 그 제조 방법과, 그를 이용한 액정 표시 장치 및 유기 발광 다이오드 표시 장치에 관한 것이다.
종래부터 액정 표시 장치 등의 구동 회로에는 보텀(bottom) 게이트 구조의 박막 트랜지스터(Thin Film Transistor; TFT)가 이용되고 있다.
이 박막 트랜지스터는, 절연 기판(유리 기판) 상에 게이트 전극 및 게이트 절연막을 형성하고, 게이트 전극 상에 게이트 절연막을 개재하여 진성 반도체층(i－Si층) 및 오믹 컨택층(저저항 반도체층： n＋a－Si층)을 동시에 패터닝하고, 진성 반도체층 및 저저항 반도체층으로 구성된 반도체층 상에 소스 전극 및 드레인 전극을 형성하며, 소스 전극 및 드레인 전극을 제외한 영역의 오믹 컨택층을 제거 하여 형성된다(특허 문헌 1 ; 일본 특개평2004-356646호 참조).
도 12는 특허 문헌 1에 나타낸 종래의 박막 트랜지스터를 간략화하고 모식적으로 나타내는 평면도이다.
도 12에서 박막 트랜지스터(TFT)는, 채널폭(W) 및 채널 길이(L)의 채널 영역에 대응하도록 형성된 게이트 전극(1)과, 게이트 전극(1) 상에 게이트 절연막을 개재하여 형성된 아몰퍼스(amorphous) 실리콘층(a－Si층)(2)와 a－Si층(반도체층)(2) 상에 대향 배치된 소스 전극(3) 및 드레인 전극(4)로 구성된다.
또한, 도 12의 평면도에 나타내지 않았지만, 소스 전극(3) 및 드레인 전극(4)과 a－Si층(진성 반도체층, i－Si층)(2)의 사이에는, 오믹 컨택층(저저항 반도체층, n＋형 a－Si층)을 개재하고 있다. 이것에 의하여, 소스 전극(3)과 드레인 전극(4) 사이의 채널 영역은, 정전하의 게이트 전압(Vgs)의 인가에 의해서 n－채널 동작하는 박막 트랜지스터 구조를 형성한다.
도 12에서는 도면의 복잡함을 피하기 위하여, 게이트 전극(1)이 형성된 절연 기판(유리 기판)과 게이트 전극(1)의 표면을 덮는 게이트 절연막의 도시를 생략하고 있고, 소스 전극(3) 및 드레인 전극(4)의 각 형상을 간략화하여 나타내고 있다.
도 13은 도 12 내의 A－A＇선에 의한 단면도이다.
도 13에 나타낸 박막 트랜지스터는, 유리 기판(절연 기판)(10)과, 채널 영역에 대응하도록 유리 기판(10) 상에 형성된 게이트 전극(1)과, 게이트 전극(1)을 덮도록 유리 기판(10) 상에 형성된 게이트 절연막(11)과, 박막 트랜지스터의 채널 영역에 위치하도록 게이트 절연막(11)을 개재하여 게이트 전극(1) 상에 형성된 a－Si 층(2)과, a－Si층(2) 상에 서로 대향 배치된 소스 전극(3) 및 드레인 전극(4)과, a－Si층(2)과 소스 및 드레인 전극(3, 4)의 접촉면에 형성된 오믹 컨택층(12)으로 구성되어 있다.
a－Si층(2)의 상면에 오믹 컨택층(12)이 형성된다. 소스 전극(3) 및 드레인 전극(4)은 오믹 컨택층(12)을 개재하여 a－Si층(2) 상에 서로 대향 배치되어 박막 트랜지스터 구조를 형성한다. a－Si층(2)과 오믹 컨택층(12)의 접촉부에는 컨택부(13)(점선 참조)가 형성된다.
a－Si층(2)은, 정전하의 게이트 전압(Vgs) 인가시에, 게이트 전압(Vgs)에 대응한 두께의 채널을 형성하는 채널층(2a)과, 채널이 형성되지 않고 저항 성분으로서 작용하는 저항층(2b)(저항 성분)으로 나누어 고려할 수 있다.
도 12 및 도 13에 나타낸 종래의 박막 트랜지스터의 제조 공정에 대하여 개략적으로 설명한다.
유리 기판(10) 상에 박막 트랜지스터의 게이트 전극(1)을 형성하고, PCVD(Plasma Chemical Vapor Deposition)법에 의해 게이트 전극(1) 상에 게이트 절연층(11)을 형성한다.
이어서, 게이트 전극(1) 상에 게이트 절연막(11)을 개재하여 i(진성： intrinsic)－Si층을 형성하고, 연속하여 i－Si층의 표면에 PCVD법에 의해 n＋a－Si층으로 된 오믹 컨택층(12)을 형성한다. 그 다음, 포토리소그래피 및 에칭법에 의해 a－Si층(2) 및 오믹 컨택층(12)으로 이루어진 a-Si 섬을 형성한다.
그리고, 스퍼터링(Sputtering)법에 의해 a－Si 섬 위에 소스 및 드레인 전극 재료를 성막하고, 포토리쏘그래피 및 에칭법에 의해 도 12와 같이 패터닝하여 소스 전극(3) 및 드레인 전극(4)을 형성한다.
마지막으로, 드라이 에칭법에 의해 소스 전극(3) 및 드레인 전극(4)을 마스크로, 소스 및 드레인 전극(3, 4) 아래 이외의 오믹 컨택층(n＋a－Si층)(12)를 제거하여 도 13에 나타낸 박막 트랜지스터가 완성된다.
다음, 종래의 박막 트랜지스터의 동작에 대해 설명한다.
도 13에 있어서, 게이트 전극(1)에 정전하의 게이트 전압(Vgs)를 인가하면, a－Si층(2)의 채널층(2a)에는 전자의 경로인 채널이 형성된다. 이때, 드레인 전극(4)에 정전하의 드레인 전압(Vds)를 인가하고 소스 전극(3)을 접지하면, 소스 전극(3)과 드레인 전극(4) 간의 전위차에 의해서, a－Si층(2)의 채널층(2a)에 대하여 드레인 전극(4)으로부터 소스 전극(3)으로 향하고, 게이트 전압(Vgs) 및 드레인 전압(Vds)의 크기에 의존한 드레인 전류(Ids)(점선 화살표 참조)가 흐른다.
그런데, 일반적으로 액정 표시 장치(LCD)에 사용되고 있는 보텀 게이트형의 박막 트랜지스터는, 도 13과 같이 a－Si층(2)과 소스 전극(3) 및 드레인 전극(4)은, a－Si층(2)의 표면에 형성된 오믹 컨택층(12)(n＋a－Si층)를 개재하여 접속되고 있다. 이에 따라, a－Si층(2) 내의 채널층(2a)에 드레인 전류(Ids)가 흐르는 경우, 드레인 전극(4)과 채널층(2a) 사이의 저항층(2b)과, 채널층(2a)과 소스 전극(3) 사이의 저항층(2b)을 개재하여 드레인 전류 Ids가 흐르게 된다. 이 결과, 예를 들어 드레인 전압(Vds)가 저하했을 경우, a－Si층(2) 내의 저항층(2b)의 두께에 의존하여 드레인 전류(Ids)가 감소한다.
이로 인하여, 액정 표시 장치(LCD)에서 박막 트랜지스터에 의해 각 액정셀에 데이터를 충전하는 경우, 드레인 전류(Ids)의 감소에 의하여 데이터의 충전 부족이 발생하고, 직류 바이어스가 액정에 인가되는 것에 의한 잔상 현상 등의 화질에 악영향을 주는 현상이 발생한다.
이와 같이, 종래의 박막 트랜지스터는 a－Si층(2) 및 오믹 컨택트층(12)를 동시에 패터닝하여 a－Si 섬을 형성하고 있으므로, 오믹 컨택층(12)이 a－Si층(2)의 채널층(2a)에 직접 접속되지 않고, 게이트 전압(Vgs)의 인가시 a－Si층(2)의 저항층(2b)를 개재하여 드레인 전류(Ids)가 흐르는 것으로부터 드레인 전류(Ids)가 감소하는 과제가 있다.
특히, 종래의 박막 트랜지스터를 액정 표시 장치에 이용한 경우, 드레인 전류(Ids)의 감소에 의하여 데이터 충전 부족이 발생하고 화질에 악영향을 주는 과제가 있다.
따라서, 본 발명은 전술한 과제를 해결하기 위한 것으로, 소스 전극 및 드레인 전극을, 오믹 컨택층(저저항 반도체층)을 개재하고, i－Si층(진성 반도체층)에 형성되는 채널층에 직접 접속되도록 구성하는 것으로, 작은 드레인 전압에서도 양호한 드레인 전류가 흐르는 박막 트랜지스터 및 그 제조 방법과, 그 박막 트랜지스터를 이용한 액정 표시 장치 및 유기 발광 다이오드 표시 장치를 얻는 것을 목적으로 한다.
이를 위하여, 본 발명에 따른 박막 트랜지스터는 절연 기판 상에 형성된 게이트 전극과, 상기 게이트 전극 상에 게이트 절연막을 개재하여 배치된 진성 반도체층과, 상기 진성 반도체층 상에 저저항 반도체층을 개재하여 배치된 소스 전극 및 드레인 전극을 구비하는 박막 트랜지스터에 있어서, 상기 진성 반도체층은 상기 게이트 전극에 게이트 전압이 인가될 때 채널을 형성하는 채널층과, 상기 채널층 상의 저항층을 구비하고; 상기 소스 전극 및 드레인 전극이 상기 저저항 반도체층을 개재하여 상기 진성 반도체층의 채널층 및 저항층과 접속되도록, 상기 저저항 반도체층은 상기 소스 전극 및 드레인 전극에 의해 포획된 상기 진성 반도체층의 상면 및 측면과 직접 접속되고; 상기 드레인 전극 아래에서, 상기 진성 반도체층에 슬릿이 형성되고, 그 슬릿을 통해 노출된 상기 진성 반도체층의 측면을 따라 상기 진성 반도체층의 채널층과 상기 저저항 반도체층이 직접 접속하는 것을 특징으로 한다.
또한, 본 발명에 따른 박막 트랜지스터의 제조 방법은 절연 기판 상에 게이트 전극을 형성하는 단계와; 상기 게이트 전극 상에 게이트 절연막을 개재하여 섬 형태의 진성 반도체층을 형성하는 단계와; 상기 진성 반도체층을 포함한 상기 게이트 절연막 상에 저저항 반도체층을 형성하는 단계와; 상기 진성 반도체층의 주변 단부를 포함한 상부에, 상기 저저항 반도체층을 개재하여 소스 전극 및 드레인 전극을 형성하는 단계와; 상기 저저항 반도체층에서 상기 소스 전극 및 상기 드레인 전극과 오버랩하지 않은 부분을 제거하는 단계를 포함하고; 상기 진성 반도체층은 상기 게이트 전극에 게이트 전압이 인가될 때 채널을 형성하는 채널층과, 상기 채널층 상의 저항층을 구비하고; 상기 소스 전극 및 드레인 전극이 상기 저저항 반도체층을 개재하여 상기 진성 반도체층의 채널층 및 저항층과 접속되도록, 상기 저저항 반도체층은 상기 소스 전극 및 드레인 전극에 의해 포획된 상기 진성 반도체층의 상면 및 측면과 직접 접속되고; 상기 드레인 전극 아래에서, 상기 진성 반도체층에 슬릿이 형성되고, 그 슬릿을 통해 노출된 상기 진성 반도체층의 측면을 따라 상기 진성 반도체층의 채널층과 상기 저저항 반도체층이 직접 접속하는 것을 특징으로 한다.
본 발명에 의하면, 일반적인 MOS 트랜지스터와 같이, 소스 전극 및 드레인 전극이 진성 반도체층 중의 채널층과 직접 컨택 가능한 박막 트랜지스터 구조를 형 성하는 것으로, 소스 전극 및 드레인 전극과 채널층의 사이의 저항을 저감할 수 있으므로, 작은 드레인 전압에서도 양호한 드레인 전류가 흐르는 박막 트랜지스터 및 그 제조 방법 및 박막 트랜지스터를 이용한 액정 표시 장치 및 OLED 표시 장치를 얻을 수 있다.
실시 형태 1
이하, 도면을 참조하면서 본 발명의 실시 형태 1에 따른 박막 트랜지스터에 대하여 상세하게 설명한다.
여기서는, 전술한 바와 같이 진성 반도체층 및 저저항 반도체층으로 a－Si층(아몰퍼스 실리콘층)을 이용했을 경우를 예를 들어 설명한다.
도 1은 본 발명의 실시의 형태 1에 따른 박막 트랜지스터를 모식적으로 나타내는 평면도이며, 전술한 도 12와 같은 것에 대해서는, 도 12와 동일 부호를 부여하거나, 부호의 뒤에「A」을 부여하고 상술을 생략한다. 또한, 도 1의 복잡함을 피하기 위하여 절연 기판 및 게이트 절연막의 도시를 생략한다.
도 1에 나타낸 소스 전극(3A) 및 드레인 전극(4A)은, a－Si층(2)의 채널층(2a)이 형성된 부분의 일부에 직접 접속되도록 형성되고 있다. 또한, 도 1의 평면도에 나타내지 않았지만 소스 전극(3A) 및 드레인 전극(4A)의 하면 전체에는 오믹 컨택층(12A)이 개재되고 있다.
도 2는 도 1 내의 B－B＇선에 의한 단면도이며, 전술한 도 13과 같은 것에 대해서는, 도 13과 동일 부호를 부여하거나, 부호의 뒤에「A」을 부여하고 상술을 생략한다.
도 2에서 본 발명의 실시 형태 1에 따른 박막 트랜지스터는, 채널 영역에 대응하도록 유리 기판(10) 상에 형성된 게이트 전극(1)과, 게이트 전극(1)을 덮도록 유리 기판(10) 상에 형성된 게이트 절연막(11)과, 채널 영역에 위치하도록 게이트 절연막(11) 상에 형성된 a－Si층(2)과, a－Si층(2) 상에 대향 배치된 소스 전극(3A) 및 드레인 전극(4A)과, a－Si층(2)과 소스 전극(3A) 및 드레인 전극(4A)의 사이에 형성된 오믹 컨택층(12A)을 구비한다.
오믹 컨택층(12A)은 a－Si층(2)의 주변 단부의 측면을 덮도록 형성되어 채널층(2a)의 측면과 접촉하고 있다. 이에 따라, 채널층(2a)의 측면에서도, 오믹 컨택층(12A)과 컨택부(13A)가 형성된다. 따라서, 정전하의 게이트 전압(Vgs)의 인가시, 소스 전극(3A) 및 드레인 전극(4A)은 오믹 컨택층(12A)의 컨택부(13A)를 개재하고, 채널층(2a)과 직접 접속되므로, 드레인 전류(Ids)(점선 화살표 참조)는 저항층(2b)을 개재하여 흐른다.
그 다음, 박막 트랜지스터의 제조 공정을 나타내는 도 3 내지 도 6의 평면도를 참조하면서, 도 1 및 도 2에 나타낸 본 발명의 실시형태 1에 따른 박막 트랜지스터의 제조 방법에 대해 설명한다.
도 3(제1 단계)에서 채널 영역에 대응하도록 유리 기판(10) 상에 게이트 전극(1)을 형성한다.
이어서, 도 4(제2 단계)에서 PCVD법에 의해 게이트 전극(1)의 표면을 포함한 유리 기판(10)의 전체를 덮도록, 유리 기판(10) 상에 게이트 절연막(11)을 형성하 고, 연속하여, 채널 영역에 위치하도록 게이트 절연막(11) 상에 i－Si층을 형성하고, 연속하여, 포토리쏘그래피 및 에칭법에 의해 섬 형상의 a－Si층(2)을 형성한다.
그 다음, 도 5(제3 단계)에서 PCVD법에 의해 게이트 전극(1), 게이트 절연막(11) 및 a－Si층(2)을 포함한 유리 기판(10)의 표면 전체에 n＋a－Si층으로 된 오믹 컨택층(12A)을 형성한다. 그리고, 스퍼터링법에 의해 오믹 컨택층(12A) 상에 소스 및 드레인 금속층을 형성하고 포토리쏘그래피 및 에칭법에 의해, 오믹 컨택층(12A)를 개재한 a－Si층(2) 상에서 서로 대향하도록 소스 전극(3A) 및 드레인 전극(4A)을 형성한다.
도 5(제3 단계)에서 대표적으로 a－Si층(2) 상의 오믹 컨택층(12A)(n＋a－Si층)만을 나타내고 있지만, 이 단계에서 오믹 컨택층(12A)은 게이트 절연막(11)을 포함한 유리 기판(10) 상에도 형성되고 있다.
마지막으로, 도 6(제4 스텝)에서 드라이 에칭법에 의해 소스 전극(3A) 및 드레인 전극(4A)의 하부를 제외한 모든 오믹 컨택층(12A)을 제거하고, 소스 전극(3A)와 드레인 전극(4A)의 사이의 오믹 컨택층(12A)을 제거한다. 이것에 의해 도 1 및 도 2에 나타낸 박막 트랜지스터가 구성된다.
즉, 소스 전극(3A) 및 드레인 전극(4A)의 바로 아래에는 a－Si층(2)의 주변 단부의 측면과 접촉하는 오믹 컨택층(12A)가 반드시 존재하여, 소스 전극(3A) 및 드레인 전극(4A)은, a－Si층(2)의 섬의 단부와 오버랩하는 형태로 반드시 중첩된 구성이 된다.
이상과 같이, 본 발명의 실시 형태 1에 의하면, 게이트 절연막(11) 및 i－Si층을 PCVD 방법으로 형성한 후, 포토리쏘그래피 및 에칭 기술을 이용하여 게이트 전극(1) 상의 내측에 섬 형상의 a－Si층(2)을 형성한 다음, 오믹 컨택층(12A)(n＋a－Si층)을 PCVD 방법으로 형성함으로써, 섬 형상의 a－Si층(2)의 측면 부분도 오믹 컨택층(12A)과 접속하도록 하고, 그 후 게이트 절연막(11) 및 오믹 컨택층(12A)을 개재하여 게이트 전극(1) 상에 소스 전극(3A) 및 드레인 전극(4A)을 형성하고, 노출된 오믹 컨택층(12A)를 제거하여 TFT 구조를 얻는다.
이 결과, 게이트 전압(Vgs)의 인가에 의해 a-Si층(2) 내에 형성된 채널층(2a)이, 오믹 컨택층(12A)을 개재하고 소스 전극(3A) 및 드레인 전극(4A)과 직접 접속되므로, 결정 실리콘을 이용한 일반적인 MOS 트랜지스터와 같이, 보텀 게이트 구조의 박막 트랜지스터에서도, 저항층(2b)을 개재시키지 않고 전류를 흘릴 수 있는 TFT 구조를 실현할 수 있다. 따라서, 본 발명의 실시 형태 1에 따른 박막 트랜지스터는 낮은 드레인 전압(Vds)에서도 저항 손실이 저감된 드레인 전류(Ids)를 양호하게 흘릴 수 있다. 또한, 충전 저항의 감소에 의해, 예를 들어 액정 표시 장치의 액정셀로의 데이터 충전 부족을 저감할 수 있다.
도 7은 본 발명의 실시 형태 1에 의한 드레인 전류(Ids)의 증가 효과를 나타내는 특성도이며, 각 게이트 전압(Vgs=20V, 15V, 10V, 5V)에 있어서, 드레인 전압(Vds)(가로축)과 드레인 전류(Ids)(세로축)의 관계를 나타내고 있다. 도 7에서 점선 곡선은 도 12 및 도 13에 도시된 종래의 박막 트랜지스터 구조에 의한 특성을 나타내고, 실선 곡선은 도 1 및 도 2에 도시된 본 발명의 실시 형태 1에 따른 박막 트랜지스터 구조에 의한 특성을 나타낸다.
도 7를 참조하면, 본 발명의 실시 형태 1에 의한 박막 트랜지스터에서 드레인 전류(Ids)의 특성(실선 곡선)은, 어느 게이트 전압(Vgs)에 대해서도, 종래 특성(점선 곡선)과 비교하여, 낮은 드레인 전압(Vds＜20V)에 대해 전류 증가 효과가 현저하고, 낮은 드레인 전압(Vds)이어도 드레인 전류(Ids)가 양호하게 흐르는 것을 분명히 알 수 있다.
도 12 및 도 13에 도시된 종래의 박막 트랜지스터 구조에서는, 드레인 전류(Ids)의 경로인 a-Si층(2) 내의 저항층(2b)(저항 성분)의 영향에 의해, 드레인 전압(Vds)이 낮아지면 드레인 전류(Ids)가 점선 곡선과 같이 감소한다. 또한, 게이트 전극(1)에 인가되는 게이트 전압(Vgs)이 낮아지면 a－Si층(2) 내의 채널층(2a)의 두께도 작아지고 반대로 저항층(2b)이 커지므로 드레인 전류(Ids)는 한층 더 작아진다.
반면에, 도 1 및 도 2에 도시된 본 발명의 실시 형태 1에 따른 박막 트랜지스터의 구조에서는, 게이트 전극(1)에 인가되는 게이트 전압(Vgs)에 의해 a-Si층(2) 내에 형성되는 채널층(2a)과, 소스 전극(3A) 및 드레인 전극(4A)이 오믹 컨택층(12A)(큰 저항 성분을 가지지 않음)을 개재하여 직접 접속되므로, 저항층(2b)에 의한 전류 감소의 영향을 받지 않고, 드레인 전압(Vds)이 낮은 영역에서도 양호하게 드레인 전류(Ids)를 흘릴 수 있다.
실시 형태 2
전술한 실시 형태 1의 박막 트랜지스터는, 채널 보호막에 대해 언급하지 않 았지만, 채널 보호막을 가지는 채널 보호형 박막 트랜지스터의 구조에 당연히 적용 가능하다.
도 8은 채널 보호형 박막 트랜지스터의 경우를 예를 들어, 본 발명의 실시 형태 2와 관련된 박막 트랜지스터를 나타내는 평면도이며, 도 9는 도 8 내의 C－C＇선에 의한 단면도이다. 도 8 및 도 9에서 전술한 도 1 및 도 2와 같은 것에 대해서는, 전술과 동일 부호를 부여하고 상술을 생략한다.
도 8 및 도 9에서 소스 전극(3A)과 드레인 전극(4A) 사이에 위치하는 a-Si층(2)의 표면에 채널 보호막(14)가 형성된 것을 제외하면, 전술한 실시 형태 1과 같다.
도 8 및 도 9와 같이, a－Si층(2) 상에 채널 보호막(14)을 형성하는 경우, 마스크를 이용한 통상의 노광 사용의 경우이면, a－Si층(2)의 두께(통상 100 nm이하)에 제한을 설정할 필요는 없다.
한편, 포지티브형 레지스트를 이용하고, 유리 기판(10)의 이면으로부터 배면 노광을 실시하는 것으로 채널 보호막(14)을 형성하는 경우, a－Si층(2)에 의해 빛이 흡수되어 노광 강도가 감소하므로 a－Si층(2)의 두께는 최대 100 nm 전후로 제한된다.
실시 형태 3
전술한 실시 형태 1에 따른 박막 트랜지스터는, a－Si층(2)과 소스 전극(3A) 및 드레인 전극(4A)의 평면 형상에 대해 특히 언급하지 않았지만, U자형 박막 트랜지스터구조에 당연히 적용 가능하다.
도 10은 U자형 박막 트랜지스터를 예를 들어 본 발명의 실시 형태 3과 관련되는 박막 트랜지스터를 나타내는 평면도이며, 도 11은 도 10 내의 D－D＇선에 의한 단면도이다. 도 10 및 도 11에서 전술한 도 1 및 도 2와 같은 것에 대해서는 전술과 동일 부호를 부여하거나, 부호의 뒤에「B」을 부여하여 상술을 생략한다.
도 10에서 소스 전극(3B)은 큰 드레인 전류(Ids)를 흘릴 수 있도록, 드레인 전극(4B)의 양측을 포위하도록 평면적으로 U자형으로 형성되고 있고, 드레인 전극(4B)은 소스 전극(3B)의 U자형 중앙부에 배치되어 있다. 이것에 의해, 게이트 전극(1), a－Si층(2B), 소스 전극(3B) 및 드레인 전극(4B)은 U자형 TFT 구조를 실현하고 있다.
도 10 및 도 11의 U자형 박막 트랜지스터 구조를 적용하는 경우, 드레인 전극(4B)이 형성되는 하부의 a－Si층(2B)에, a－Si층을 섬 형상으로 형성할 때 사용하는 마스크를 이용하여 슬릿(15)을 형성하고, 드레인 전극(4B)의 하부의 오믹 컨택층(12B)과 a－Si층(2B)의 측벽이 접촉하도록 컨택부(13B)를 구성할 필요가 있다. 이것에 의해, 전술과 같이 a－Si층(2B)의 저항층(2b)을 개재하지 않고, 드레인 전극(4B)과 채널층(2a)을 직접 접속할 수 있다.
한편, 전술한 실시 형태 1 내지 3에서 절연 기판으로서 유리 기판(10)을 이용했지만, 다른 절연 기판을 이용할 수 있다.
또한, 진성 반도체층 및 저저항 반도체층으로서 a－Si층을 이용했지만, 다른 반도체층을 이용할 수 있다.
또한, 상기 박막 트랜지스터를 액정 표시 장치의 주변 회로부 또는 화소부에 적용할 수 있다.
동일하게, 상기 박막 트랜지스터를 OLED(Organic Light－Emitting－Diode) 표시 장치에 적용했을 경우에도, a－Si 박막 트랜지스터를 사용한 OLED 표시 장치의 전하 충전 유지 특성을 향상시킬 수 있다.
더구나, 상기 박막 트랜지스터는 표시 장치의 주변 회로부에 이용될 수 있고 대전류가 요구되지 않는 화소부에 이용될 수 있다.
도 1은 본 발명의 실시 형태 1과 관련된 박막 트랜지스터를 모식적으로 나타내는 평면도이다.
도 2는 도 1 내의 B－B＇선에 의한 단면도이다.
도 3은 본 발명의 실시 형태 1과 관련된 박막 트랜지스터의 제조 방법의 제1 단계를 나타내는 평면도이다.
도 4는 본 발명의 실시 형태 1과 관련된 박막 트랜지스터의 제조 방법의 제2 단계를 나타내는 평면도이다.
도 5는 본 발명의 실시 형태 1과 관련된 박막 트랜지스터의 제조 방법의 제3 단계를 나타내는 평면도이다.
도 6은 본 발명의 실시 형태 1과 관련된 박막 트랜지스터의 제조 방법의 제4 단계를 나타내는 평면도이다.
도 7은 본 발명의 실시 형태 1과 관련된 박막 트랜지스터의 효과를 설명하기 위한 특성도이다.
도 8은 본 발명의 실시 형태 2와 관련된 박막 트랜지스터를 모식적으로 나타내는 평면도이다.
도 9는 도 8 내의 C－C＇선에 의한 단면도이다.
도 10은 본 발명의 실시 형태 3과 관련된 박막 트랜지스터를 모식적으로 나타내는 평면도이다.
도 11은 도 10 내의 D－D＇선에 의한 단면도이다.
도 12는 종래의 박막 트랜지스터를 모식적으로 나타내는 평면도이다.
도 13은 도 12 내의 A－A＇선에 의한 단면도이다.
*도면의 주요 부분에 대한 부호의 설명*
1 : 게이트 전극
2, 2B : a－Si층(아몰퍼스 실리콘층, 진성 반도체층, i－Si층)
2a : 채널층 2b : 저항층
3A, 3B : 소스 전극 4A, 4B : 드레인 전극
10 : 유리 기판(절연 기판) 11 : 게이트 절연층
12 : 오믹 컨택층(저저항 반도체층, n＋a－Si층)
13A, 13B : 컨택부 14 : 채널 보호막
15 : 슬릿 Ids : 드레인 전류
Vds : 드레인 전압 Vgs : 게이트 전압

Claims (11)

  1. 절연 기판 상에 형성된 게이트 전극과, 상기 게이트 전극 상에 게이트 절연막을 개재하여 배치된 진성 반도체층과, 상기 진성 반도체층 상에 저저항 반도체층을 개재하여 배치된 소스 전극 및 드레인 전극을 구비하는 박막 트랜지스터에 있어서,
    상기 진성 반도체층은 상기 게이트 전극에 게이트 전압이 인가될 때 채널을 형성하는 채널층과, 상기 채널층 상의 저항층을 구비하고,
    상기 소스 전극 및 드레인 전극이 상기 저저항 반도체층을 개재하여 상기 진성 반도체층의 채널층 및 저항층과 접속되도록, 상기 저저항 반도체층은 상기 소스 전극 및 드레인 전극에 의해 포획된 상기 진성 반도체층의 상면 및 측면과 직접 접속되고,
    상기 드레인 전극 아래에서, 상기 진성 반도체층에 슬릿이 형성되고, 그 슬릿을 통해 노출된 상기 진성 반도체층의 측면을 따라 상기 진성 반도체층의 채널층과 상기 저저항 반도체층이 직접 접속하는 것을 특징으로 하는 박막 트랜지스터.
  2. 제 1 항에 있어서,
    상기 진성 반도체층 및 저저항 반도체층은 아몰퍼스 실리콘층으로 이루어진 것을 특징으로 하는 박막 트랜지스터.
  3. 제 1 항에 있어서,
    상기 소스 전극과 드레인 전극과의 사이의 채널 영역 표면에 형성된 채널 보호막을 구비하는 것을 특징으로 하는 박막 트랜지스터.
  4. 제 1 항에 있어서,
    상기 소스 전극은 U자형 부분을 포함하고, 상기 드레인 전극은 상기 소스 전극의 U자형 부분의 중앙부에 배치된 부분을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  5. 삭제
  6. 게이트 전극과,
    상기 게이트 전극과 절연막을 사이에 두고 중첩된 반도체층과;
    상기 반도체층을 채널로 이용하는 제1 및 제2 전극과;
    상기 제1 및 제2 전극과, 상기 반도체층의 사이에 형성된 오믹 컨택층을 구비하고,
    상기 제1 및 제2 전극 중 어느 한 전극은 소스 전극이고, 나머지 한 전극은 드레인 전극이며,
    상기 반도체층은 상기 게이트 전극과 상대적으로 가까운 채널층과, 상기 채널층보다 상기 게이트 전극과 먼 저항층을 구비하고,
    상기 오믹 컨택층은 상기 소스 전극 및 드레인 전극에 의해 포획된 상기 반도체층의 채널층 및 저항층과 직접 접속하도록 형성되고;
    상기 제1 및 제2 전극 중 어느 한 전극과 오버랩하는 슬릿이 상기 반도체층에 형성되고, 그 슬릿을 통해 노출된 상기 반도체층의 측면을 따라 상기 반도체층의 채널층과 상기 오믹 컨택층이 직접 접속하는 것을 특징으로 하는 박막 트랜지스터.
  7. 절연 기판 상에 게이트 전극을 형성하는 단계와;
    상기 게이트 전극 상에 게이트 절연막을 개재하여 섬 형태의 진성 반도체층을 형성하는 단계와;
    상기 진성 반도체층을 포함한 상기 게이트 절연막 상에 저저항 반도체층을 형성하는 단계와;
    상기 진성 반도체층의 주변 단부를 포함한 상부에, 상기 저저항 반도체층을 개재하여 소스 전극 및 드레인 전극을 형성하는 단계와;
    상기 저저항 반도체층에서 상기 소스 전극 및 상기 드레인 전극과 오버랩하지 않은 부분을 제거하는 단계를 포함하고,
    상기 진성 반도체층은 상기 게이트 전극에 게이트 전압이 인가될 때 채널을 형성하는 채널층과, 상기 채널층 상의 저항층을 구비하고,
    상기 소스 전극 및 드레인 전극이 상기 저저항 반도체층을 개재하여 상기 진성 반도체층의 채널층 및 저항층과 접속되도록, 상기 저저항 반도체층은 상기 소스 전극 및 드레인 전극에 의해 포획된 상기 진성 반도체층의 상면 및 측면과 직접 접속되고,
    상기 드레인 전극 아래에서, 상기 진성 반도체층에 슬릿이 형성되고, 그 슬릿을 통해 노출된 상기 진성 반도체층의 측면을 따라 상기 진성 반도체층의 채널층과 상기 저저항 반도체층이 직접 접속하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  8. 제 7 항에 있어서,
    상기 소스 전극 및 드레인 전극 사이에 위치한 상기 진성 반도체층의 채널 영역을 보호하는 채널 보호막을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  9. 절연 기판 상에 상기 게이트 전극을 형성하는 단계와;
    상기 게이트 전극을 덮는 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 상에 상기 게이트 전극과 중첩된 반도체층을 형성하는 단계와;
    상기 반도체층의 상면 및 측면을 덮는 오믹 컨택층을 형성하는 단계와;
    상기 오믹 컨택층 상에 상기 반도체층을 채널로 이용하는 제1 및 제2 전극을 형성하는 단계와;
    상기 제1 및 제2 전극을 마스크로 이용하여 상기 오믹 컨택층에서 노출된 부분을 제거하는 단계를 포함하고,
    상기 제1 및 제2 전극 중 어느 한 전극은 소스 전극이고, 나머지 한 전극은 드레인 전극이며,
    상기 반도체층은 상기 게이트 전극과 상대적으로 가까운 채널층과, 상기 채널층보다 상기 게이트 전극과 먼 저항층을 구비하고,
    상기 오믹 컨택층은 상기 제1 및 제2 전극에 의해 포획된 상기 반도체층의 채널층 및 저항층과 직접 접속하도록 형성되고;
    상기 제1 및 제2 전극 중 어느 한 전극과 오버랩하는 슬릿이 상기 반도체층에 형성되고, 그 슬릿을 통해 노출된 상기 반도체층의 측면을 따라 상기 반도체층의 채널층과 상기 오믹 컨택층이 직접 접속하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  10. 상기 제 1 항 내지 제 4 항과 제 6 항 중 어느 한 항에 기재된 박막 트랜지스터를 화소부 또는 주변회로부에 이용하는 것을 특징으로 하는 액정 표시 장치.
  11. 상기 제 1 항 내지 제 4 항과 제 6 항 중 어느 한 항에 기재된 박막 트랜지스터를 화소부 또는 주변회로부에 이용하는 것을 특징으로 하는 OLED 표시 장치.
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