KR101273671B1 - 산화물 반도체 박막 트랜지스터 제조방법, 이에 따라 제조된 산화물 반도체 박막 트랜지스터를 포함하는 디스플레이 장치 및 능동구동센서 장치 - Google Patents
산화물 반도체 박막 트랜지스터 제조방법, 이에 따라 제조된 산화물 반도체 박막 트랜지스터를 포함하는 디스플레이 장치 및 능동구동센서 장치 Download PDFInfo
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Abstract
본 발명은 박막 트랜지스터 제조 분야에 관한 것으로서, 증착 및 패터닝 공정을 통해 소스전극, 게이트전극 및 드레인전극을 동시에 형성하면서도 오프셋을 형성할 수 있게 되어, 제조공정에서 마스크의 수를 줄일 수 있는 효과를 거둘 수 있는 산화물 반도체 박막 트랜지스터 제조방법을 제공한다.
Description
본 발명은 능동 구동 디스플레이 장치 설계 및 제조에 쓰이는 산화물 반도체 박막 트랜지스터 제조방법 및 이를 에 따라 제조된 산화물 박막 트랜지스터를 포함하는 디스플레이 장치와 능동구동센서 장치에 관한 것이다.
액정 디스플레이 장치 (LCD : liquid display device)나 전계발광 디스플레이 장치(ELD : electroluminescence display device) 등의 디스플레이 장치에는 각 화소의 동작을 제어하는 스위칭 소자 및 각 화소의 구동 소자로 박막 트랜지스터가 사용되고 있다. 이에 따라 박막 트랜지스터의 제조방법에 대한 연구가 활발하게 진행되고 있으며, 박막 트랜지스터 내부에 구비된 반도체층의 패터닝 정밀도 향상 및 비용절감을 위하여 한국공개특허 제10-2010-0060502호와 같은 기술들이 제안되었다.
도 1a 및 도 1b는 상술한 한국공개특허 제10-2010-0060502호의 도 4와 관련된 실시예에 기재된 박막 트랜지스터 구조를 도시한 것이다. 도 1a및 도 1b를 참조하면, 종래의 박막 트랜지스터 구조는 기판(10) 상에 소정 패턴의 게이트 전극(11)이 구비되고, 게이트 전극(11) 상부에는 게이트 절연막(12) 및 활성층(13)이 구비되어 있다. 그리고 활성층(13)상에는 보호막(14)이 형성되어 있으며, 활성층(13) 및 게이트 절연막(12)상에는 소스전극(15) 및 드레인전극(16)이 구비되어 있다. 그러나, 이러한 종래의 박막 트랜지스터는 오프셋을 구비하지 않음에 따라, 게이트 전극(11)의 단부가 소스 전극(15)의 단부 및 드레인 전극(16)의 단부와 중첩되는 바, 기생정전용량이 발생된다. 이에 따라 종래의 박막 트랜지스터는 구조적으로 나타나는 기생 정전 용량에 의하여 화소 구동 전압의 변화에 따른 커플링(coupling)이 발생하게 되고, 이는 결과적으로 픽셀 정전 용량의 전압을 일부 떨어지게 만든다. 이를 통상적으로 △Vp 또는 킥 백 전압(kick-back voltage)이라 하며, △Vp가 0.3 V 이상이 되면 이는 디스플레이 구동시 플리커(flicker) 등의 이미지 저하를 가져오게 된다.
아래의 수학식 1은 △Vp를 계산하는 수학식이다.
{수학식 1}
△Vp 는 상기의 수학식 1과 같이 표현되며 픽셀 정전 용량(Clc)과 박막 트랜지스터의 게이트와 드레인 사이의 기생 정전 용량(Cgd)과 매우 밀접한 관계를 가지고 있다. 여기서 Vp는 화소 전극 전압을 나타내고 Cst는 축적 용량을 나타낸다.
도 1c는 종래의 오프셋 구조를 적용하지 않은 박막 트랜지스터를 이용하여 구동한 능동 구동 디스플레이의 픽셀 전압 구동을 나타낸다. 도 1c에 도시된 바와 같이, 상기 종래의 소스(15)와 드레인(16)의 좌우 대칭형태에서는 화소 전압(Vp)이 △Vp 만큼 감소한다는 것을 알 수 있으며, 이는 결과적으로 디스플레이 장치의 픽셀저하 현상 및 플리커(flicker) 등의 화소불량을 초래하는 문제점을 발생시키게 됨을 알 수 있다.
(여기서 Vg는 게이트 전압, Vd는 데이터 전압, Vcom은 공통 전극 전압 및 Voffset은 전압보상을 의미한다.)
아울러, 종래의 박막 트랜지스터는 그 제조공정에서 5개의 마스크를 사용하는 광 식각 공정이 필요하다. 광 식각 공정이 마스킹 공정, 감광막 도포 공정, 노광 공정, 현상 공정 등의 복잡하고 정밀한 공정을 거쳐야 하기 때문에, 이러한 공정수의 증가는 공정의 복잡화와 택타임의 증가, 잦은 반복공정으로 인한 제품의 불량률의 증가하기 때문이다. 따라서 박막 트랜지스터를 제조하는 단계에서 기생정전용량을 줄이면서도 제조공정에서 마스크 수를 줄이는 것에 대한 필요성이 대두되게 되었다.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로서, 증착 및 패터닝 공정을 통해 소스전극, 게이트전극 및 드레인전극을 동시에 형성하면서도 오프셋을 형성할 수 있게 되어, 제조공정에서 마스크의 수를 줄일 수 있고, 기생정전용량을 최소화 할 수 있는 산화물 반도체 박막 트랜지스터 제조 방법을 제공하는 것을 그 목적으로 한다.
상술한 과제를 해결하기 위한 본 발명의 산화물 반도체 박막 트랜지스터 제조방법은, 기판상에 산화물 반도체와 게이트 절연막을 순차 증착하는 증착단계; 상기 게이트 절연막을 패터닝하는 제1패터닝단계; 상기 산화물 반도체를 패터닝하는 제2패터닝단계; 상기 게이트 절연막 및 상기 산화물 반도체상에 게이트전극, 소스전극 및 드레인전극을 형성하는 전극형성단계; 를 포함하되, 상기 전극형성단계는, 상기 게이트전극과 상기 소스전극 사이 및 상기 게이트전극과 상기 드레인전극 사이에 오프셋을 형성하는 것을 포함하여 이루어질 수 있다.
본 발명의 산화물 반도체 박막 트랜지스터 제조방법에 있어서, 상기 전극형성단계는, 상기 게이트 절연막 및 상기 산화물 반도체상에 금속을 증착하는 단계; 상기 증착된 금속을 패터닝하여 상기 게이트 전극, 상기 소스전극 및 상기 드레인 전극을 형성하는 단계; 를 포함하여 이루어질 수 있다.
본 발명의 산화물 반도체 박막 트랜지스터 제조방법에 있어서, 상기 오프셋의 길이는, 1.5 내지 5 마이크로미터의 범위에서 형성되는 것이 바람직하다.
본 발명의 산화물 반도체 박막 트랜지스터 제조방법은, 상기 전극형성단계 이후에, 상기 게이트전극, 소스전극 및 드레인전극 상에 패시베이션 층을 형성하는 단계; 상기 패시베이션 층에 컨택홀을 형성하여 상기 드레인전극을 노출시키는 단계; 상기 컨택홀에 화소전극을 형성하는 단계; 를 더 포함하여 이루어질 수 있다.
본 발명의 산화물 반도체 박막 트랜지스터 제조방법에 있어서, 상기 화소전극은, ITO(Indium Tin Oxide), TO(Tin Oxide) 및 ITZO(Indium Tin Zinc Oxide) 중 적어도 어느 하나를 포함하여 형성될 수 있다.
본 발명의 산화물 반도체 박막 트랜지스터 제조방법은, 상기 증착단계 이전에, 상기 기판상에 실리콘 산화 보호막을 증착하는 단계;를 더 포함하여 이루어질 수 있다.
본 발명의 산화물 반도체 박막 트랜지스터 제조방법에 있어서, 상기 게이트 절연막은, 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있다.
본 발명의 산화물 반도체 박막 트랜지스터 제조방법에 있어서, 상기 패시베이션 층은, 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있다.
본 발명의 산화물 반도체 박막 트랜지스터 제조방법에 있어서, 상기 산화물 반도체는 비정질 인듐 갈륨 징크 옥사이드 (amorphous indium-gallium-zinc oxide, a-IGZO)로 형성됨이 바람직하나, 이에 한정되는 것은 아니다.
상술한 과제를 해결하기 위한 본 발명의 능동 구동 디스플레이 장치는, 상술한 방법에 의해 제조된 산화물 반도체 박막 트랜지스터를 포함하여 이루어질 수 있다.
또한, 상술한 방법에 의해 제조된 산화물 박막 트랜지스터는 능동 구동 센서 장치등 다양한 장치에 적용 가능하다.
본 발명에 의하면, 게이트전극, 소스전극 및 드레인전극을 한번의 증착공정 및 패터닝 공정을 통해 형성 가능하여, 마스크 개수를 절감할 수 있는 효과 및 마스크 개수 절감에 따른 공정시간 단축효과, 이에 따른 공정효율성 향상효과 및 제조비용 절감효과를 거둘 수 있게 된다.
또한 본 발명에 따르면, 게이트전극과 소스전극 및 드레이전극 사이에 오프셋을 형성함에 따라 기생 정전 용량을 0으로 만들 수 있는 유리한 효과를 갖게 되고, 이에 따라 결과적으로 능동 구동 디스플레이 장치의 구동 시 킥 백 전압을 최소화할 수 있는 효과 또한 거둘 수 있게 된다.
도 1a와 도 1b는 종래의 박막 트랜지스터의 구조를 도시한 단면도 및 평면도이다.
도 1c는 도 1a 및 도 1b에 도시된 박막 트랜지스터를 이용하여 구동한 능동 구동 디스플레이의 픽셀 전압 구동을 나타낸 것이다.
도 2는 본 발명에 따른 산화물 반도체 박막 트랜지스터 제조방법의 순서를 도시한 것이다.
도 3a및 도 3b는 본 발명에 따라 제조된 산화물 반도체 박막 트랜지스터의 일 실시예 구조를 도시한 단면도 및 평면도이다.
도 4a 및 도 4b는 본 발명에 따라 제조된 산화물 반도체 박막 트랜지스터의 다른 실시예 구조를 도시한 단면도 및 평면도이다.
도 5는 본 발명에 의해 제조된 산화물 반도체 박막 트랜지스터의 전류 전압 특성을 도시한 그래프이다.
도 6은 본 발명에 의해 제조된 산화물 반도체 박막 트랜지스터의 전계 효과 이동도 (field effect mobility) 의 변화를 도시한 그래프이다.
도 7은 본 발명에 의해 제조된 산화물 반도체 박막 트랜지스터를 이용한 능동 구동 디스플레이 장치의 픽셀 전압 구동 시뮬레이션 결과를 도시한 그래프이다.
도 1c는 도 1a 및 도 1b에 도시된 박막 트랜지스터를 이용하여 구동한 능동 구동 디스플레이의 픽셀 전압 구동을 나타낸 것이다.
도 2는 본 발명에 따른 산화물 반도체 박막 트랜지스터 제조방법의 순서를 도시한 것이다.
도 3a및 도 3b는 본 발명에 따라 제조된 산화물 반도체 박막 트랜지스터의 일 실시예 구조를 도시한 단면도 및 평면도이다.
도 4a 및 도 4b는 본 발명에 따라 제조된 산화물 반도체 박막 트랜지스터의 다른 실시예 구조를 도시한 단면도 및 평면도이다.
도 5는 본 발명에 의해 제조된 산화물 반도체 박막 트랜지스터의 전류 전압 특성을 도시한 그래프이다.
도 6은 본 발명에 의해 제조된 산화물 반도체 박막 트랜지스터의 전계 효과 이동도 (field effect mobility) 의 변화를 도시한 그래프이다.
도 7은 본 발명에 의해 제조된 산화물 반도체 박막 트랜지스터를 이용한 능동 구동 디스플레이 장치의 픽셀 전압 구동 시뮬레이션 결과를 도시한 그래프이다.
이하 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시예를 상세히 설명한다. 다만 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 바람직한 일 실시예에 불과할 뿐이고, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형 예들이 있을 수 있음을 이해하여야 한다. 또한, 본 발명의 바람직한 실시예에 대한 동작 원리를 상세하게 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다. 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서, 각 용어의 의미는 본 명세서 전반에 걸친 내용을 토대로 해석되어야 할 것이다. 도면 전체에 걸쳐 유사한 기능 및 작용을 하는 부분에 대해서는 동일한 도면 부호를 사용한다.
도 2는 본 발명에 따른 산화물 반도체 박막 트랜지스터 제조방법의 순서를 도시한 것이다. 도 2를 참조하면, 본 발명에 따른 산화물 반도체 박막 트랜지스터 제조방법은, 기판상에 산화물 반도체와 게이트 절연막을 순차 증착하는 증착단계(S1), 게이트 절연막을 패터닝하는 제1패터닝단계(S3), 산화물 반도체를 패터닝하는 제2패터닝단계(S5), 게이트 절연막 및 산화물 반도체상에 게이트전극, 소스전극 및 드레인전극을 형성하는 전극형성단계(S7)을 포함하여 이루어진다. 그리고, 특히 S7단계의 경우, 게이트전극, 소스전극 및 드레인전극 형성시, 게이트전극과 소스전극 사이 및 게이트전극과 드레인전극 사이에 오프셋을 형성하는 과정을 포함하여 이루어진다.
S1단계는 다음과 같이 이루어질 수 있다.
기판상에 산화물 반도체와 게이트 절연막을 순차 증착하며, 진공을 유지한 상태에서 이루어짐이 바람직하다.
이때 사용되는 기판은, 각 구성요소들을 지지하는 역할을 하며 그 재질은, 필름재질, 유리재질, 실리콘 재질 등 다양한 재질로 이루어질 수 있다. 특히 본 발명에서 기판은 백노광(back exposure)가 가능하도록 투명재질로 이루어짐이 바람직하나, 이에 한정되는 것은 아니다.
기판상에 증착되는 산화물 반도체는 비정질 인듐 갈륨 징크 옥사이드 (amorphous indium-gallium-zinc oxide, a-IGZO)로 이루어짐이 바람직하나, 이는 하나의 예시일 뿐이며 이에 한정되는 것은 아니다. 산화물 반도체가 증착된 후에는 실리콘 산화막 또는 실리콘 질화막으로 이루어진 게이트 절연막이 증착되며, 이러한 게이트 절연막은 추후 형성될 게이트전극과 산화물반도체 층을 서로 절연시키는 역할을 하게 된다.
한편, 도면에는 미도시 하였으나 산화물 반도체와 게이트 절연막을 증착하기 전에, 기판상에 실리콘 산화 보호막을 더 증착하는 과정이 수행될 수 있다.
이후 S3단계에서는 마스크를 이용한 광 식각공정을 통해 게이트 절연막을 패터닝하고, 순차적으로 S5단계에서 마스크를 이용한 광 식각공정을 통해 산화물 반도체를 패터닝한다. 그리고 S7단계에서는 패터닝된 산화물 반도체와 게이트 절연막상에 전극을 형성하는 금속을 증착하고, 마스크를 이용한 광 식각공정을 통해 패터닝 과정을 수행함으로써 동시에 게이트전극, 소스전극 및 드레인전극을 형성하게 된다. 이때 S7단계에서 사용되는 마스크는 오프셋을 형성할 수 있는 구조로 이루어져 있으며, 이에 따라 패터닝 과정에서 게이트전극과 소스전극 사이 및 게이트전극과 드레인전극 사이에 오프셋이 형성되게 된다. 여기서 오프셋이란, 정확하게 소스전극과 게이트전극 사이의 거리, 게이트와 드레인 사이의 거리를 오프셋으로 정의한다.
오프셋의 길이는 공정의 단계를 고려하여 최소 1.5 ㎛ 이상을 채택하며, 오프셋의 길이가 클 경우 전계 효과 이동도가 크게 감소 될 수 있으므로 오프셋의 길이는 1.5 ~ 5 ㎛를 유지함이 바람직하나, 이에 한정되는 것은 아니며, 사용자의 의도에 따라 적절히 설계변경 가능하다고 할 것이다.
이에 따르면, 최대 3개의 마스크만을 사용하여 박막 트랜지스터 기본구조를 형성할 수 있게 됨에 따라 마스크 개수를 절감할 수 있는 효과 및 마스크 개수 절감에 따른 공정시간 단축효과, 이에 따른 공정효율성 향상효과 및 제조비용 절감효과를 거둘 수 있게 된다. 아울러 전극형성과정에서 게이트전극과 소스전극 및 드레이전극 사이에 오프셋을 형성할 수 있게 되어, 기생 정전 용량을 없앨 수 있는 효과 또한 거둘 수 있게 된다.
한편, 도면에는 미도시하였으나 S7단계 이후에 패시베이션층 형성단계, 컨택홀 형성단계 및 화소전극 형성단계를 더 수행할 수 있다.
패시베이션 층은 각 전극 및 하부 구성요소들에 외부물질이 유입되는 것을 방지하는 보호층으로서, 실리콘 산화막 또는 실리콘 질화막으로 이루어질 수 있다.
패시베이션 층을 형성한 이후, 패시베이션 층에 컨택홀을 형성하여 드레인 전극 일부를 노출시키고, 노출된 드레인 전극 및 컨택홀에 화소전극을 형성하게 된다. 이때 화소전극의 형성은, 투명 도전층을 스퍼터링 등의 증착 방법으로 패시베이션층 상에 형성한 후, 투명 도전층을 포토리소그래피 공정 및 건식 식각 공정을 통해 패터닝함으로써 이루어질 수 있다. 여기서 투명 도전층은 ITO(Indium Tin Oxide), TO(Tin Oxide), ITZO(Indium Tin Zinc Oxide) 등이 이용될 수 있다.
상술한 방법에 의해 제조되는 산화물 반도체 박막 트랜지스터는, 종래의 구조와 달리 제조공정상에서 이용되는 마스크의 갯수를 줄 일수 있다는 장점이 있으며 각 전극 사이에 오프셋을 형성함에 따라 기생 정전 용량을 줄일 수 있다는 장점이 있다. 따라서 이와 같은 산화물 반도체의 특성을 활용하여 능동 구동 디스플레이 장치에 적용하였을 때 킥 백 전압 값이 0인 디스플레이 장치를 구현할 수 있게 된다.
도 3a및 도 3b는 본 발명에 따라 제조된 산화물 반도체 박막 트랜지스터의 일 실시예 구조를 도시한 단면도 및 평면도로서, 보다 자세하게는 채널을 제외 한 나머지 영역을 전체 식각한 구조의 게이트 절연막을 포함하는 산화물 반도체 박막 트랜지스터의 단면도 및 평면도이다.
도 3a 및 도 3b를 참조하면, 본 실시예에 따른 산화물 반도체 박막 트랜지스터는, 기판(200) 상에 실리콘 산화 보호막 (201)이 증착 형성되어 있고, 실리콘 산화 보호막(201)상에는 산화물 반도체(230) 및 게이트 절연막(220)이 순차 형성되어 있으며, 패터닝된 구조로 이루어져 있으며, 특히 게이트 절연막(220)은 산화물 반도체(230)의 양측이 노출되도록 패터닝된 구조로 이루어져 있다. 그리고 게이트 절연막(220)상에는 게이트전극(210)이 형성되어 있으며, 산화물 반도체층(230) 상부 양측에는 소스전극(250) 및 드레인전극(260)이 형성되어 있다. 여기서 게이트전극(210), 소스전극(250) 및 드레인전극(260)은 전극을 형성하는 금속물질을 증착 후 마스크를 이용하여 동시에 패터닝 함으로써 형성됨은 도 2의 설명에서 상술한 바와 같다. 또한 전극 형성을 위한 패터닝 과정에서 게이트전극(210)과 소스전극(250) 사이 및 게이트전극(210)과 드레인전극(260) 사이에 오프셋(295)이 형성되며, 이러한 오프셋(295)의 길이(L1, L2)는 공정의 단계 및 전계 효과 이동도를 고려하여 1.5 내지 5 ㎛의 범위에서 형성됨이 바람직함은 도 2의 설명에서 상술한 바와 같다.
게이트전극(210), 소스전극(250) 및 드레인전극(260) 상부에는 패시베이션 층(270)이 증착 형성되어 있으며, 패시베이션 층(260) 및 컨택홀(280)에 형성된 화소전극 (290)이 드레인전극(260)과 접촉하는 구조로 이루어져 있다. 이러한 화소전극(290)은 ITO(Indium Tin Oxide), TO(Tin Oxide), ITZO(Indium Tin Zinc Oxide)중 어느 하나로 이루어진 투명 도전층을 스퍼터링 등의 증착 방법으로 형성한 후, 그 투명 도전층을 포토리소그래피 공정 및 건식 식각 공정으로 패터닝함으로써 형성할 수 있다. 이외에 각 구성요소에 대한 자세한 설명은 도 2의 설명에서 상술한 바와 동일한 바, 생략한다.
도 4a 및 도 4b는 본 발명에 따라 제조된 산화물 반도체 박막 트랜지스터의 다른 실시예 구조를 도시한 것으로서, 보다 자세하게는 소스전극 및 드레인전극과 채널과의 컨택영역만을 식각한 구조의 게이트 절연막을 포함하는 산화물 반도체 박막 트랜지스터의 단면도 및 평면도이다.
도 4a 및 도 4b를 참조하면, 게이트 절연막(320)이 도 3a에 도시된 구조와는 달리 일부영역만이 식각됨으로써 데이터 컨택홀(CH)를 형성함을 알 수 있으며, 소스전극(350) 및 드레인전극(360)이 게이트 절연막(320) 상측 일부에 형성되어 있음을 알 수 있다. 이외에 기판(300), 실리콘 산화 보호막(301), 게이트 절연막(320), 산화물 반도체(330), 게이트전극(310), 소스전극(350), 드레인전극(360), 패시베이션층(370), 컨택홀(380), 화소전극(390)에 대한 내용은 도 3a 및 도 3b의 설명에서 상술한 기판(200), 실리콘 산화 보호막(201), 게이트 절연막(220), 산화물 반도체(230), 게이트전극(210), 소스전극(250), 드레인전극(260), 패시베이션층(270), 컨택홀(280), 화소전극(290)에 대한 설명과 동일한 바, 생략한다.
또한 게이트전극(310)과 소스전극(350) 사이 및 게이트전극(310)과 드레인전극(360) 사이에 오프셋(395)이 형성되며, 이러한 오프셋(395)의 길이(L3, L4)는 공정의 단계 및 전계 효과 이동도를 고려하여 1.5 내지 5 ㎛의 범위에서 형성됨이 바람직함은 도 2의 설명에서 상술한 바와 같다.
한편, 도면에는 미도시하였으나 상술한 본 발명에 의해 제조된 산화물 반도체 박막 트랜지스터는 능동 구동 디스플레이 장치 또는 능동 구동 센서 장치에 적용시 종래의 박막 트랜지스터에 비해 구동전류 감소효과 및 기생정전용량 감소에 따른 킥 백 전압 감소효과를 거둘 수 있게 된다.
도 5는 본 발명에 따라 제조된 드레인 오프셋 구조를 적용한 산화물 반도체 박막 트랜지스터의 오프셋 길이에 따른 전류 전압 특성 곡선이다. 여기서 오프셋은 소스전극와 게이트전극 사이 및 게이트전극와 드레인전극 사이의 간격이다. 도 5를 참조하면, 오프셋의 길이가 길어질수록 박막 트랜지스터의 구동 전류가 감소함을 알 수 있으며, 이에 따라 본 발명에 따라 제조된 산화물 반도체 박막 트랜지스터는 구동전류가 감소하는 효과를 갖게 됨을 확인할 수 잇다.
도 6은 본 발명에 따라 제조된 산화물 반도체 박막 트랜지스터의 오프셋 길이에 따른 전계 효과 이동도(mobility)의 변화를 나타내는 그래프이다. 도 6을 참조하면, , 오프셋 길이가 길어질수록 전계 효과 이동도가 감소하는 것을 알 수 있다. 즉, 본 발명에 따르면 게이트전극, 소스전극 및 드레인전극을 한 번에 패터닝 하여 형성할 수 있는 바, 공정상에서 사용되는 마스크를 줄 일수 있다는 장점과 전극형성을 위한 패터닝 과정에서 오프셋을 형성할 수 있게 되어 디스플레이 장치에서 발생할 수 있는 킥백 전압을 줄일수 있는 장점을 갖게 된다.
도 7은 본 발명에 의해 제조된 산화물 반도체 박막 트랜지스터를 적용하여 능동 구동 디스플레이를 구현 할 때 픽셀 구동 전압을 시뮬레이션 한 결과이다. 도 7을 참조하면, 오프셋 구조의 형성에 따라 킥 백 전압의 감소가 급격하게 감소됨을 확인할 수 있다.
이상으로 본 발명의 기술적 사상을 예시하기 위한 바람직한 실시예와 관련하여 설명하고 도시하였지만, 본 발명은 이와 같이 도시되고 설명된 그대로의 구성 및 작용에만 국한되는 것은 아니며, 기술적 사상의 범주를 일탈함 없이 본 발명에 대해 다수의 적절한 변형 및 수정이 가능함을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자들은 잘 이해할 수 있을 것이다. 따라서 그러한 모든 적절한 변형 및 수정과 균등물들도 본 발명의 범위에 속하는 것으로 간주되어야 할 것이다.
200, 300 : 기판
201, 301 : 실리콘 산화 보호막
210, 310 : 게이트전극
220, 320 : 게이트 절연막
230, 330 : 산화물 반도체
250, 350 : 소스전극
260, 360 : 드레인전극
270, 370 : 패시베이션 층
280, 380 : 컨택홀
290, 390 : 화소전극
295, 395 : 오프셋
201, 301 : 실리콘 산화 보호막
210, 310 : 게이트전극
220, 320 : 게이트 절연막
230, 330 : 산화물 반도체
250, 350 : 소스전극
260, 360 : 드레인전극
270, 370 : 패시베이션 층
280, 380 : 컨택홀
290, 390 : 화소전극
295, 395 : 오프셋
Claims (11)
- 기판상에 산화물 반도체와 게이트 절연막을 순차 증착하는 증착단계;
상기 게이트 절연막을 패터닝하는 제1패터닝단계;
상기 산화물 반도체를 패터닝하는 제2패터닝단계;
상기 게이트 절연막 및 상기 산화물 반도체상에 게이트전극, 소스전극 및 드레인전극을 형성하는 전극형성단계; 를 포함하되,
상기 전극형성단계는,
상기 게이트전극과 상기 소스전극 사이 및 상기 게이트전극과 상기 드레인전극 사이에 오프셋을 형성하는 것을 포함하여 이루어지는 산화물 반도체 박막 트랜랜지스터 제조 방법.
- 청구항 1에 있어서,
상기 전극형성단계는,
상기 게이트 절연막 및 상기 산화물 반도체상에 금속을 증착하는 단계;
상기 증착된 금속을 패터닝하여 상기 게이트 전극, 상기 소스전극 및 상기 드레인 전극을 형성하는 단계; 를 포함하여 이루어지는 산화물 반도체 박막 트랜지스터 제조 방법.
- 청구항 2에 있어서,
상기 오프셋의 길이는,
1.5 내지 5 마이크로미터의 범위에서 형성되는 산화물 반도체 박막 트랜지스터 제조방법.
- 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
상기 전극형성단계 이후에,
상기 게이트전극, 상기 소스전극 및 상기 드레인전극 상에 패시베이션 층을 형성하는 단계;
상기 패시베이션 층에 컨택홀을 형성하여 상기 드레인전극을 노출시키는 단계; 및
상기 컨택홀에 화소전극을 형성하는 단계
를 더 포함하여 이루어지는 산화물 반도체 박막 트랜지스터 제조방법.
- 청구항 4에 있어서,
상기 화소전극은,
ITO(Indium Tin Oxide), TO(Tin Oxide) 및 ITZO(Indium Tin Zinc Oxide) 중 적어도 어느 하나를 포함하여 형성되는 산화물 반도체 박막 트랜지스터 제조방법.
- 청구항 1 내지 3중 어느 한 항에 있어서,
상기 증착단계 이전에,
상기 기판상에 실리콘 산화 보호막을 증착하는 단계;를 더 포함하여 이루어지는 산화물 반도체 박막 트랜지스터 제조방법.
- 청구항 1 내지 3중 어느 한 항에 있어서,
상기 게이트 절연막은,
실리콘 산화막 또는 실리콘 질화막으로 형성된 산화물 반도체 박막 트랜지스터 제조 방법.
- 청구항 4에 있어서,
상기 패시베이션 층은,
실리콘 산화막 또는 실리콘 질화막으로 형성된 산화물 반도체 박막 트랜지스터 제조 방법.
- 청구항 1 내지 3중 어느 한 항에 있어서,
상기 산화물 반도체는 비정질 인듐 갈륨 징크 옥사이드 (amorphous indium-gallium-zinc oxide, a-IGZO)로 형성된 산화물 반도체 박막 트랜지스터 제조 방법.
- 기판상에 순차 증착된 산화물 반도체와 게이트 절연막, 패터닝된 게이트 절연막과 패터닝된 산화물 반도체 상에 형성되는 게이트전극, 소스전극 및 드레인전극을 포함하되, 상기 게이트전극과 상기 소스전극 사이 및 상기 게이트전극과 상기 드레인전극 사이에 오프셋이 형성되는 산화물 반도체 박막 트랜지스터
를 포함하는 능동 구동 디스플레이 장치.
- 기판상에 순차 증착된 산화물 반도체와 게이트 절연막, 패터닝된 게이트 절연막과 패터닝된 산화물 반도체 상에 형성되는 게이트전극, 소스전극 및 드레인전극을 포함하되, 상기 게이트전극과 상기 소스전극 사이 및 상기 게이트전극과 상기 드레인전극 사이에 오프셋이 형성되는 산화물 반도체 박막 트랜지스터
를 포함하는 능동 구동 센서 장치.
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