JP2019062041A - 薄膜トランジスタ基板およびその製造方法 - Google Patents

Abstract

【課題】良好な特性を有する画素ＴＦＴと駆動ＴＦＴとを同一基板上に有する薄膜トランジスタ基板を低コストで提供する。【解決手段】ＴＦＴ基板１００は、画素領域に設けられる画素ＴＦＴ３０と、走査信号駆動回路７０を構成する駆動ＴＦＴ４０とを備える。画素ＴＦＴ３０は、アモルファスシリコン膜１０をチャネル層とし、アモルファスシリコン膜１０に第１のソース電極８および第１のドレイン電極９をオーミックコンタクトさせる第１の酸化物半導体膜６および第２の酸化物半導体膜７を有する。駆動ＴＦＴ４０は、第３の酸化物半導体膜１１をチャネル層とし、その上方に、アモルファスシリコン膜１０と同じアモルファスシリコンからなる遮光膜２５を有している。【選択図】図４

Description

本発明は、表示パネル等に用いられる薄膜トランジスタ基板およびその製造方法に関するものである。

薄型表示パネルの一つである液晶表示装置（Liquid Crystal Display：ＬＣＤ）は、低消費電力および小型軽量といった特徴を持ち、その特徴を生かして、パーソナルコンピュータや携帯情報端末機器などのモニタに広く用いられている。近年では、テレビ画面としても広く用いられている。

一般的な液晶表示装置は、スイッチング素子として薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）を備える画素がマトリクス状に配設されたアクティブマトリクス基板（以下「薄膜トランジスタ基板」、「ＴＦＴ基板」などと称す）と、カラーフィルタ（ＣＦ）等を備える対向基板（以下「ＣＦ基板」と称す）とが液晶層を挟持してなる液晶パネルを基本構造とし、この液晶パネルに偏光子等が取り付けられて構成されている。例えば全透過型ＬＣＤでは、液晶パネルの背面側にバックライト（ＢＬ）が設けられる。ＴＦＴ基板を用いたＬＣＤ（ＴＦＴ−ＬＣＤ）には、表示性能の向上（広視野角化、高精細化、高品位化など）の要求とともに、製造工程の簡略化ならびに効率化による低コスト化の要求もある。

また、液晶パネルには、液晶を駆動する電界を発生する画素電極と対向電極とが液晶層を挟むように配置される（つまり、ＴＦＴ基板に画素電極が形成され、ＣＦ基板に対向電極が形成される）縦電界駆動方式のものと、画素電極と対向電極の両方がＴＦＴ基板上に配設される横電界駆動方式のものとがある。また、縦電界駆動方式としては、ＴＮ（Twisted Nematic）方式やＶＡ（Vertical Alignment）方式などがあり、横電界駆動方式としては、ＩＰＳ（In Plane Switching）方式（「ＩＰＳ」は登録商標）、ＦＦＳ（Fringe Field Switching：ＦＦＳ）方式などがある。

従来、ＬＣＤの各画素に設けられるＴＦＴ（以下「画素ＴＦＴ」と称す）には、チャネル層となる半導体膜の材料として、アモルファスシリコン（ａ−Ｓｉ）が用いられてきた。その主な理由は、ａ−Ｓｉはアモルファスであるがゆえに大面積の基板上でも特性の均一性がよい膜を形成できること、また、ａ−Ｓｉの成膜を含むＴＦＴ基板のプロセス温度を約３００℃以下に抑えることができることから、耐熱性に劣る安価なガラス基板を用いてＴＦＴ基板を製造できることが挙げられる。

ａ−Ｓｉをチャネル層とする画素ＴＦＴの構造としては、逆スタガ構造と呼ばれる構造がよく用いられる。逆スタガ構造のＴＦＴを用いると、例えば下記の特許文献１に開示されているように、ＴＮ方式やＶＡ方式のＴＦＴ基板を５回の写真製版工程で効率よく低コストで製造できる。また、逆スタガ構造のＴＦＴは、バックチャネルエッチング（ＢＣＥ）工程を必要とするＢＣＥ型と呼ばれる構造がベースとなっており、ａ−Ｓｉを用いたＢＣＥ型ＴＦＴは、画素ＴＦＴとして好適に用いることができる。

しかしながら、ａ−Ｓｉを用いたＴＦＴは、移動度が０．５ｃｍ^２／Ｖｓｅｃ前後と小さいために、画素ＴＦＴを駆動する駆動回路のＴＦＴ（以下「駆動ＴＦＴ」と称す）に用いることは困難である。そのため従来のＬＣＤでは、別途形成されたＩＣ（Integrated Circuit）の駆動回路が、液晶パネルに外付けされていた。よって、液晶パネルの表示領域の外側の領域（額縁領域）にＩＣチップを取り付けるためのスペースが必要となり、ＬＣＤの小型化および低価格化の妨げとなっていた。

一方、チャネル層として微結晶化（Micro Crystalline）または多結晶化（Poly Crystalline）されたＳｉを用いるＴＦＴは、１０ｃｍ^２／Ｖｓｅｃを超える高移動度を得ることができる。例えば下記の特許文献２では、多結晶Ｓｉをチャネル層として用いることによって、画素ＴＦＴと駆動ＴＦＴとを同一基板上に形成する技術が提案されている。この技術によれば、外付けのＩＣが不要になりＬＣＤを小型化できるとともに、駆動ＴＦＴと画素ＴＦＴとを同様の写真製版工程を用いて形成できるので製造コストの低減も可能である。

さらに近年、チャネル層に酸化物半導体を用いたＴＦＴが開発された（例えば、下記の特許文献３および特許文献４）。ＴＦＴに使用できる酸化物半導体としては、酸化亜鉛（ＺｎＯ）系のもの、酸化亜鉛（ＺｎＯ）に酸化ガリウム（Ｇａ_２Ｏ_３）および酸化インジウム（Ｉｎ_２Ｏ_３）を添加したＩｎＧａＺｎＯ系のものなどがある。

酸化物半導体は、組成を適正化することによって均一性のよいアモルファス状態の膜を安定的に得ることができ、且つ、ａ−Ｓｉよりも一桁以上高い移動度（５ｃｍ^２／Ｖｓｅｃ以上）を有するため、小型で高性能なＴＦＴを実現できる。このため、酸化物半導体を用いたＴＦＴは、画素ＴＦＴと駆動ＴＦＴの両方に適用できる。例えば特許文献５、６に、酸化物半導体を用いた画素ＴＦＴと駆動ＴＦＴを同一基板上に形成する技術が開示されている。

特開平１０−２６８３５３号公報 特開平５−６３１９６号公報 特開２００４−１０３９５７号公報 特開２００５−７７８２２号公報 特開２０１１−２９５７９号公報 特開２０１１−４４６９９号公報

上述したように、同一基板上に画素ＴＦＴと駆動ＴＦＴとの両方を形成できれば、ＬＣＤの小型化および低コスト化に寄与できる。しかし、従来画素ＴＦＴに用いられてきたａ−Ｓｉをチャネル層として用いるＴＦＴは、高い移動度を必要とする駆動ＴＦＴに用いることは困難であった。

また、特許文献１に開示されているように、ａ−Ｓｉを用いた逆スタガ構造のＢＣＥ型ＴＦＴを製造する場合、ａ−Ｓｉと金属膜との界面では良好なコンタクト特性が得られないため、チャネル層とソース電極およびドレイン電極との界面に、ａ−Ｓｉにリン（Ｐ）のような１３族原子を添加して電子キャリアを増大して低抵抗化させたｎ型ａ−Ｓｉ層（オーミックコンタクト層）を設ける必要がある。このため、ソース電極およびドレイン電極を形成した後に、チャネル層上の不要なｎ型ａ−Ｓｉ層を除去する工程が必要となる。しかし、チャネル層とｎ型ａ−Ｓｉ層は同じａ−Ｓｉ系材料のため、チャネル層のａ−Ｓｉ半導体層のみを残してｎ型ａ−Ｓｉ層のみを正確に選択的にエッチング除去することは難しい。従って、基板が大面積の場合は、エッチングプロセスの均一性不良によって、画素ＴＦＴの特性が不均一になりやすく、表示ムラ等の不良が発生する問題があった。

特許文献２に開示された、移動度の高い微結晶Ｓｉまたは多結晶Ｓｉをチャネル層に用いて画素ＴＦＴと駆動ＴＦＴとを同一基板上に形成する技術においては、Ｓｉを結晶化させるために１０００℃に近い高温プロセスが必要となる。このため、新たに高温アニール炉等の装置の導入が必要になる。また、石英のような高価な高耐熱性基板を必要とするため、部材コストの増大を招くとともに、石英基板の大型化が困難であるために大型サイズのＬＣＤを製造することができないという問題があった。

Ｓｉを比較的低温で多結晶化させる方法として、エキシマレーザー等をＳｉに照射するレーザーアニール法がある。レーザー照射による多結晶化Ｓｉ技術は一般に低温ポリシリコン（Low Temperature Poly Silicon：ＬＴＰＳ）技術として広く知られており、一般的にはプロセス温度を５００℃以下にすることができる。しかしながら、この方法では、広い面積にわたるＳｉチャネル層を均一に結晶化させることが難しく、レーザーを広範囲にスキャンする際の精密な制御が必要となる。さらに新たにレーザー照射装置の導入が必要となり、製造コストの増大を招く。

また、ＴＦＴのチャネル層として結晶化Ｓｉを用いても、ＢＣＥ型ＴＦＴを製造する場合には、チャネル層としてａ−Ｓｉを用いたＴＦＴと同様に、ＢＣＥ工程のエッチング均一性の問題が残る。

特許文献５、６のように、チャネル層に酸化物半導体を用いた画素ＴＦＴと駆動ＴＦＴとを同一基板上に形成する技術は、上述したように、均一性のよいアモルファス状態の膜が安定的に得られ、且つ、高い移動度を得ることができるため、同一基板上に、高性能な画素ＴＦＴと駆動ＴＦＴとを小型で実現できる。また、アモルファス酸化物を用いれば、比較的低温のプロセスで製造できるため、従来のａ−Ｓｉと同じ設備を用いてＴＦＴを製造することができるため、製造コストの増大を抑えることができる。

しかしながら、酸化物半導体をチャネル層に用いたＴＦＴは、光に対してＴＦＴ特性が劣化（光劣化）する問題があることが指摘されている。そのため、画素ＴＦＴは、背面側からのバックライト（ＢＬ）光や表面側からの外光に由来する漏れ光（迷光）がチャネル層に入光することによって光劣化が発生し、表示不良を生じさせる可能性がある。駆動ＴＦＴは、例えば額縁領域を遮光するなどして光劣化を防止できるが、遮光膜を形成する工程を追加する必要があり、コストアップが懸念される。また逆スタガ型のＴＦＴでは、ゲート電極の面積を大きくして遮光することも考えられるが、ＴＦＴの面積が増大するため、額縁領域の面積が大きくなり小型化が困難となる。

本発明は以上のような課題を解決するためになされたものであり、良好な特性を有する画素ＴＦＴと駆動ＴＦＴとを同一基板上に有する薄膜トランジスタ基板を低コストで提供することを目的とする。

本発明に係る薄膜トランジスタ基板は、基板上に形成された第１のゲート電極および第２のゲート電極と、前記第１のゲート電極および前記第２のゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上における前記第１のゲート電極と重なる領域に形成され、互いに離間して配置された第１の酸化物半導体膜および第２の酸化物半導体膜と、前記ゲート絶縁膜上における前記第２のゲート電極と重なる領域に形成された第３の酸化物半導体膜と、前記第１の酸化物半導体膜上に形成された第１のソース電極と、前記第２の酸化物半導体膜上に形成された、または、前記第２の酸化物半導体膜の一部分である第１のドレイン電極と、前記ゲート絶縁膜上に形成され、前記第１の酸化物半導体膜および前記第１のソース電極と前記第２の酸化物半導体膜および前記第１のドレイン電極との間を接続するアモルファスシリコン膜と、前記第３の酸化物半導体膜上における前記第２のゲート電極と重なる領域に形成され、互いに離間して配置された第２のソース電極および第２のドレイン電極と、前記第３の酸化物半導体膜、前記第２のソース電極および前記第２のドレイン電極を覆う第１の保護絶縁膜と、前記第１の保護絶縁膜上に形成された平坦化絶縁膜と、前記平坦化絶縁膜上における前記第２のソース電極と前記第２のドレイン電極との間の領域と重なる領域に形成され、前記アモルファスシリコン膜と同じアモルファスシリコンからなる遮光膜と、を備え、前記第１のゲート電極、前記ゲート絶縁膜、前記第１の酸化物半導体膜、前記第２の酸化物半導体膜、前記第１のソース電極、前記第１のドレイン電極および前記アモルファスシリコン膜により第１の薄膜トランジスタが構成され、前記第２のゲート電極、前記ゲート絶縁膜、前記第３の酸化物半導体膜、前記第２のソース電極、前記第２のドレイン電極により第２の薄膜トランジスタが構成される。

本発明に係る薄膜トランジスタ基板では、第１の薄膜トランジスタは、光劣化の少ないアモルファスシリコン膜をチャネル層とし、チャネル層に第１および第２の酸化物半導体膜がオーミックコンタクトする構造となる。この構造によれば、ＢＣＥ工程を必要とせず、オーミックコンタクト層のエッチング（除去）プロセスの均一性不良によるＴＦＴ特性の不均一化を回避できるため、画素ＴＦＴとして良好な特性が得られる。また、第２の薄膜トランジスタは、高い移動度を持つ第３の酸化物半導体膜がチャネル層となるため、駆動ＴＦＴとして良好な特性が得られる。さらに、第２の薄膜トランジスタのチャネル層上に遮光膜が配設されるため、第２の薄膜トランジスタの光劣化を抑制でき、駆動ＴＦＴの信頼性を高めることができる。

ＴＦＴ基板の全体構成を模式的に示す平面図である。 実施の形態１に係るＴＦＴ基板の画素領域の平面図である。 実施の形態１に係るＴＦＴ基板の駆動ＴＦＴの平面図である。 実施の形態１に係るＴＦＴ基板の断面図である。 実施の形態１に係るＴＦＴ基板の製造方法を示す工程図である。 実施の形態１に係るＴＦＴ基板の製造方法を示す工程図である。 実施の形態１に係るＴＦＴ基板の製造方法を示す工程図である。 実施の形態１に係るＴＦＴ基板の製造方法を示す工程図である。 実施の形態１に係るＴＦＴ基板の製造方法を示す工程図である。 実施の形態１をＦＦＳ型のＴＦＴ基板に適用した場合の断面図である。 実施の形態２に係るＴＦＴ基板の断面図である。 実施の形態２に係るＴＦＴ基板の製造方法を示す工程図である。 実施の形態２に係るＴＦＴ基板の製造方法を示す工程図である。 実施の形態２に係るＴＦＴ基板の製造方法を示す工程図である。 実施の形態２に係るＴＦＴ基板の製造方法を示す工程図である。 実施の形態２に係るＴＦＴ基板の変形例を示す断面図である。 実施の形態３に係るＴＦＴ基板の断面図である。 実施の形態３に係るＴＦＴ基板の製造方法を示す工程図である。 実施の形態３に係るＴＦＴ基板の製造方法を示す工程図である。 実施の形態３に係るＴＦＴ基板の製造方法を示す工程図である。 実施の形態３に係るＴＦＴ基板の製造方法を示す工程図である。 実施の形態３に係るＴＦＴ基板の製造方法を示す工程図である。 実施の形態３に係るＴＦＴ基板の製造方法を示す工程図である。 実施の形態３に係るＴＦＴ基板の製造方法を示す工程図である。 実施の形態４に係るＴＦＴ基板の断面図である。 実施の形態４に係るＴＦＴ基板の製造方法を示す工程図である。 実施の形態４に係るＴＦＴ基板の製造方法を示す工程図である。 実施の形態４に係るＴＦＴ基板の製造方法を示す工程図である。

以下、本発明の実施の形態について、図面を参照しつつ説明する。後述するように、本発明の実施の形態に係るＴＦＴ基板が備える第１の薄膜トランジスタおよび第２の薄膜トランジスタは、液晶表示装置（ＬＣＤ）等において、それぞれ画素用のＴＦＴ（画素ＴＦＴ）および駆動回路用のＴＦＴ（駆動ＴＦＴ）に適用することができる。

＜実施の形態１＞
図１は、実施の形態１に係るＴＦＴ基板１００の全体構成を模式的に説明する平面図である。同図に示すように、ＴＦＴ基板１００は、第１の薄膜トランジスタである画素ＴＦＴ３０を含む画素（画素領域ＰＸ）がマトリクス状に配列されてなる表示領域５０と、表示領域５０の外側の領域である額縁領域６０とに大きく分けられる。

表示領域５０には、複数のゲート配線１０２と複数のソース配線１０５とが互いに直交するように配置される。隣り合う２本のゲート配線１０２と、隣り合う２本のソース配線１０５とで区画される各領域が画素領域ＰＸとなり、画素領域ＰＸのそれぞれに画素ＴＦＴ３０および画素電極１６などが設けられる。また、図１の例では、ＴＦＴ基板１００の四隅に、ＣＦ基板（不図示）との位置合わせの基準として用いられるアライメントマーク１０８が設けられている。

額縁領域６０には、ゲート配線１０２に駆動電圧を与える走査信号駆動回路７０と、ソース配線１０５に駆動電圧を与える表示信号駆動回路８０とが配置されている。走査信号駆動回路７０は、複数のゲート配線１０２に１本ずつ選択的に電流を流し、表示信号駆動回路８０は、複数のソース配線１０５のそれぞれに表示信号を印加する。このとき、電流が流れるゲート配線１０２に接続された画素ＴＦＴ３０がオン状態となり、オン状態となった画素ＴＦＴ３０を通してソース配線１０５から画素電極１６に表示信号が供給される。

図１には、走査信号駆動回路７０を構成する駆動電圧発生回路ＳＣの一例が示されている。駆動電圧発生回路ＳＣは、第２の薄膜トランジスタである駆動ＴＦＴ４０，４１，４２やキャパシタＣ１を含む構成となっており、走査信号駆動回路７０は、縦続接続した複数の駆動電圧発生回路ＳＣによって構成される。なお、図示は省略するが、表示信号駆動回路８０も、駆動電圧発生回路ＳＣと同様の回路を複数備えている。ここで、駆動ＴＦＴに流れる電流は、ドレイン電極からソース電極へと流れるものとする。

図１の駆動電圧発生回路ＳＣは、クロック信号ＣＬＫがドレインに与えられる駆動ＴＦＴ４０と、接地電位ＶＳＳがソースに与えられ、ドレインが駆動ＴＦＴ４０のソースに接続された駆動ＴＦＴ４１と、電源電位ＶＤＤがドレインに与えられ、ソースが駆動ＴＦＴ４０のゲートに接続された駆動ＴＦＴ４２とを備えている。また、駆動ＴＦＴ４２のソースは、駆動ＴＦＴ４０，４１間の接続ノードＮ１にキャパシタＣ１を介して接続されている。駆動ＴＦＴ４０，４１間の接続ノードＮ１が、駆動電圧発生回路ＳＣの出力ノードとなり、対応するゲート配線１０２に接続される。

上記したように、走査信号駆動回路７０は、縦続接続した複数の駆動電圧発生回路ＳＣによって構成されており、駆動ＴＦＴ４２のゲートには、前段の駆動電圧発生回路ＳＣの出力信号（またはスタート信号）が入力され、駆動ＴＦＴ４１のゲートには、次段の駆動電圧発生回路ＳＣの出力信号（またはエンド信号）に応じて活性化される信号が入力される。よって、前段の出力信号が出力されると、駆動ＴＦＴ４２がオンになり、駆動ＴＦＴ４０がオン状態となって、クロック信号ＣＬＫが出力信号としてノードＮ１から出力され、対応するゲート配線１０２に電流が流れる。その後、次段の出力信号が出力されると、駆動ＴＦＴ４１がオンになり、接続ノードＮ１の電位が接地電位ＶＳＳに固定される。この一連の動作を複数の駆動電圧発生回路ＳＣがそれぞれ行うことにより、走査信号駆動回路７０は、クロック信号ＣＬＫに同期したタイミングで、複数のゲート配線１０２に順番に電流を流すことができる。

本実施の形態では、ＴＦＴ基板１００の画素領域ＰＸに設けられる画素ＴＦＴ３０のチャネル層には、ａ−Ｓｉが用いられる。これにより、光劣化の少ない表示特性の安定した液晶パネル（ＬＣＤ）を得ることができる。一方、走査信号駆動回路７０（および表示信号駆動回路８０）を構成する駆動ＴＦＴ４０，４１，４２のチャネル層には、酸化物半導体が用いられる。それにより、高い移動度の駆動ＴＦＴ４０，４１，４２が得られ、動作の安定した走査信号駆動回路７０および表示信号駆動回路８０を得ることができると共に、走査信号駆動回路７０および表示信号駆動回路８０の小型化を図ることができる。その結果、走査信号駆動回路７０および表示信号駆動回路８０を低コスト化できるとともに、額縁領域６０の面積の小さいＬＣＤを得ることができる。

次に、実施の形態１のＴＦＴ基板１００が備える画素ＴＦＴ３０（第１の薄膜トランジスタ）および駆動ＴＦＴ４０，４１，４２（第２の薄膜トランジスタ）の構成について説明する。駆動ＴＦＴ４０，４１，４２の基本的な構成はどれも同じであるので、以下では駆動ＴＦＴ４０について代表的に説明する。また、ここでは、ＴＦＴ基板１００は、光透過型のＴＮ方式に代表される縦電界駆動方式のＬＣＤに用いられるものとして説明する。

図２は、実施の形態１に係るＴＦＴ基板１００の画素（画素領域ＰＸ）の平面図である。また図３は、当該駆動ＴＦＴ４０に形成される駆動ＴＦＴ４０の平面図である。図２に示す画素と図３に示す駆動ＴＦＴ４０は、同一のＴＦＴ基板１００上に形成されている。図４は、当該ＴＦＴ基板１００の断面図であり、図２のＸ１−Ｘ２線に沿った断面および図３のＹ１−Ｙ２線に沿った断面を示している。すなわち、図４には、駆動ＴＦＴ４０が形成される「駆動ＴＦＴ部」と、画素ＴＦＴ３０が形成される「画素ＴＦＴ部」と、画素電極１６が形成される「画素電極部」と、後述する共通電極４が形成される「共通電極部（保持容量部）」とが含まれている。以下、これらの図を参照して、ＴＦＴ基板１００の構造を説明する。

画素ＴＦＴ３０および駆動ＴＦＴ４０は、例えば、ガラス等の透明性絶縁性基板である基板１上に形成されている。基板１上には、例えば金属等からなる遮光性の第１の導電膜で構成される第１のゲート電極２、第２のゲート電極３、共通電極４およびゲート配線１０２が形成されている。第１のゲート電極２は、画素ＴＦＴ３０の形成領域に形成され、画素ＴＦＴ３０のゲート電極として機能する。第２のゲート電極３は、駆動ＴＦＴ４０の形成領域に形成され、駆動ＴＦＴ４０のゲート電極として機能する。共通電極４は、一定の電圧（共通電圧）が供給され、画素電極１６との間で保持容量を形成する。

第１のゲート電極２、第２のゲート電極３、共通電極４およびゲート配線１０２を覆うように、基板１上の全面に、第１の絶縁膜からなるゲート絶縁膜５が形成されている。このゲート絶縁膜５上には、第１の酸化物半導体膜６、第２の酸化物半導体膜７および第３の酸化物半導体膜１１が形成されている。第１の酸化物半導体膜６および第２の酸化物半導体膜７は、互いに離間して配置され、それぞれの一部が平面視で（上方から見て）第１のゲート電極２と重なる領域に形成されている。また、第３の酸化物半導体膜１１は、平面視で、一部が第２のゲート電極３と重なる領域に形成されている。第３の酸化物半導体膜１１は、駆動ＴＦＴ４０のチャネル層として機能する。

第１の酸化物半導体膜６の上には、一部を除いて、第１の酸化物半導体膜６を覆うように第１のソース電極８が形成され、第２の酸化物半導体膜７の上には、一部を除いて、第２の酸化物半導体膜７を覆うように第１のドレイン電極９が形成されている。第１の酸化物半導体膜６と第２の酸化物半導体膜７は、第１のゲート電極２と重なる領域において、互いに離間している。第１の酸化物半導体膜６と第１のソース電極８との接続、および、第２の酸化物半導体膜７と第１のドレイン電極９との接続は、良好な電気特性を有する。

第３の酸化物半導体膜１１の上には、第２のソース電極１２および第２のドレイン電極１３が形成されている。第２のソース電極１２および第２のドレイン電極１３は、平面視で第３の酸化物半導体膜１１と重なる領域において互いに離間している。第３の酸化物半導体膜１１は、第２のソース電極１２および第２のドレイン電極１３とそれぞれ良好な電気特性で接続される。

駆動ＴＦＴ４０は、第２のゲート電極３、第３の酸化物半導体膜１１、第２のソース電極１２および第２のドレイン電極１３により構成され、第３の酸化物半導体膜１１が駆動ＴＦＴ４０のチャネル層となる。

また、駆動ＴＦＴ４０の形成領域には、第２のソース電極１２、第２のドレイン電極１３、第３の酸化物半導体膜１１を覆うように第１の保護絶縁膜１９が形成されており、さらにその上に平坦化絶縁膜２２が形成されている。

画素ＴＦＴ３０の形成領域には、第１の酸化物半導体膜６および第１のソース電極８と、第２の酸化物半導体膜７および第１のドレイン電極９との間を接続するように、アモルファスシリコン膜１０が形成されている。図４のように、アモルファスシリコン膜１０は、第１の酸化物半導体膜６、第２の酸化物半導体膜７、第１のソース電極８および第１のドレイン電極９それぞれの上面の一部と端面に接している。

また、駆動ＴＦＴ４０の形成領域には、平坦化絶縁膜２２上に、アモルファスシリコン膜１０と同じアモルファスシリコンからなる遮光膜２５が形成されている。この遮光膜２５は、第２のソース電極１２と第２のドレイン電極１３との間の領域を覆うように、第２のゲート電極３と重なる領域に形成されている。

画素ＴＦＴ３０は、第１のゲート電極２、第１の酸化物半導体膜６、第２の酸化物半導体膜７、第１のソース電極８、第１のドレイン電極９およびアモルファスシリコン膜１０により構成され、アモルファスシリコン膜１０が、画素ＴＦＴ３０のチャネル層となる。第１の酸化物半導体膜６は、アモルファスシリコン膜１０と第１のソース電極８とを良好な電気特性で接続させるオーミックコンタクト層として機能する。第２の酸化物半導体膜７は、アモルファスシリコン膜１０と第１のドレイン電極９とを良好な電気特性で接続させるオーミックコンタクト層として機能する。

実施の形態１では、さらに、アモルファスシリコン膜１０の一部と第１のソース電極８を覆うように第３のソース電極１４が形成され、アモルファスシリコン膜１０の一部と第１のドレイン電極９を覆うように第３のドレイン電極１５が形成される。第３のソース電極１４と第３のドレイン電極１５とは、平面視で第１のゲート電極２と重なる領域で互いに離間している。また、第３のドレイン電極１５の一端は、画素領域ＰＸのほぼ全体にわたって延在し、画素電極１６を構成している。つまり、画素電極１６は、第３のドレイン電極１５と一体的に形成されている。また、画素電極１６の一部は、ゲート絶縁膜５を介して共通電極４の一部と重なっており、画素電極１６あと共通電極４によって保持容量が形成される。

また、画素ＴＦＴ３０を含む画素領域ＰＸおよび駆動ＴＦＴ４０を覆うように、基板１の全面に、第２の保護絶縁膜２１が形成されている。

このように、実施の形態１のＴＦＴ基板１００は、アモルファスシリコン膜１０をチャネル層として備える画素ＴＦＴ３０と、第３の酸化物半導体膜１１をチャネル層として備える駆動ＴＦＴ４０との両方を備えている。そして、第１の酸化物半導体膜６および第２の酸化物半導体膜７は、画素ＴＦＴ３０のチャネル層であるアモルファスシリコン膜１０と第１のソース電極８および第１のドレイン電極９との間で良好な電気的接続を得るためのオーミックコンタクト層として機能する。

ＴＦＴ基板１００を用いて液晶パネルを構成する場合、まず、ＴＦＴ基板１００の表面に配向膜およびスペーサを配設する。配向膜は、液晶を配列させるための膜であり、ポリイミド等で構成される。次に、別途準備された、カラーフィルタおよび配向膜等を備えた対向基板（ＣＦ基板）を、ＴＦＴ基板１００に対向配置する。このとき、スペーサによってＴＦＴ基板１００と対向基板との間に間隙が形成される。そして、その間隙に液晶を封止することによって、縦電界駆動方式の液晶パネルが構成される。最後に、液晶パネルの外側に偏光板、位相差板およびバックライトユニット等を配設することにより、ＬＣＤが完成する。

実施の形態１のＴＦＴ基板１００によれば、光劣化の少ないａ−Ｓｉ膜からなるチャネル層を備える画素ＴＦＴ３０と、高移動度の酸化物半導体膜からなるチャネル層を備える駆動ＴＦＴ４０とを同一基板上に設けることができる。つまり、良好な特性を有する画素ＴＦＴと駆動ＴＦＴとを同一基板上に実現できるため、表示領域５０の外側の額縁領域６０に走査信号駆動回路７０および表示信号駆動回路８０を内蔵させることができる。よって、高表示品質で信頼性が高く、且つ、狭額縁のＬＣＤを低コストで作製することができるようになる。

次に、実施の形態１に係るＴＦＴ基板１００の製造方法を説明する。図５〜図９はその製造方法を示す工程図であり、各工程図に示す断面は図４に示した断面に対応する。つまり、各工程図は、図２に示したＸ１−Ｘ２線およびＹ１−Ｙ２線に沿った断面に対応している。

まず、ガラス等の透明性絶縁基板である基板１を、洗浄液または純水を用いて洗浄する。実施の形態１では、基板１として、厚さ０．６ｍｍのガラス基板を用いた。そして、洗浄された基板１上に、第１のゲート電極２、第２のゲート電極３、共通電極４等の材料である第１の導電膜を形成する。

第１の導電膜としては、例えばクロム（Ｃｒ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、銅（Ｃｕ）、タンタル（Ｔａ）、タングステン（Ｗ）、アルミニウム（Ａｌ）等の金属およびこれらの金属元素を主成分として他の元素を１種類以上添加した合金等を用いることができる。ここで、主成分の元素とは、合金を構成する元素のうち、含有量が最も多い元素のことを示すものとする。また、第１の導電膜は、それらの金属の層または合金の層を２層以上含む積層構造としてもよい。これらの金属または合金を用いることによって、比抵抗値が５０μΩｃｍ以下の低抵抗な導電膜を得ることができる。実施の形態１では、第１の導電膜としてＣｕ膜を用い、アルゴン（Ａｒ）ガスを用いたスパッタリング法で２００ｎｍの厚さに形成した。

その後、第１の導電膜上にフォトレジスト材を塗布し、１回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第１の導電膜をエッチングによりパターニングする。ここでは、過硫酸アンモニウム（Ammonium peroxodisulfate）０．３重量％濃度の水溶液を含む溶液によるウエットエッチングを用いた。その後、フォトレジストパターンを除去する。その結果、図５に示されるように、基板１上に第１のゲート電極２、第２のゲート電極３および共通電極４が形成される。

次に、第１のゲート電極２、第２のゲート電極３を覆うように基板１上に第１の絶縁膜からなるゲート絶縁膜５を形成する。実施の形態１では、化学的気相成膜（Chemical Vapor Deposition：ＣＶＤ）法を用いて、窒化シリコン膜（ＳｉＮ）と酸化シリコン膜（ＳｉＯ）を連続成膜することで、ゲート絶縁膜５を形成した。より具体的には、ＳｉＨ_４、ＮＨ_３、Ｎ_２ガスを用いてＳｉＮ膜を４００ｎｍ形成し、一旦ガスを排気した後にＳｉＨ_４とＮ_２Ｏガスを用いてＳｉＯ膜を５０ｎｍ形成した。

次に、ゲート絶縁膜５上に、第１の酸化物半導体膜６、第２の酸化物半導体膜７および第３の酸化物半導体膜１１の材料である酸化物半導体膜を形成する。実施の形態１では、Ｉｎ：Ｚｎ：Ｓｎ：Ｏの原子組成比が２：６：２：１３であるＩｎ−Ｚｎ−Ｓｎ−Ｏターゲット［Ｉｎ_２Ｏ_３・（ＺｎＯ）_６・（ＳｎＯ_２）_２］を用いる。より具体的には、ＩｎＺｎＳｎＯターゲットを用いたスパッタリング法により、厚さ５０ｎｍのＩｎＺｎＳｎＯ膜を形成した。ＩｎＺｎＳｎＯ膜は、電子キャリアを有するｎ型半導体である。

その後、２回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、ＩｎＺｎＳｎＯからなる酸化物半導体膜をエッチングによりパターニングする。成膜直後のＩｎＺｎＳｎＯ膜は非晶質構造であり、シュウ酸を含む薬液に可溶性を示す。一方で、ＰＡＮ系薬液や過硫酸アンモニウム（Ammonium peroxodisulfate）水溶液に対して、液温２０℃から４０℃の範囲で５分間浸漬した後でも膜減りはほとんど認められず、エッチング加工をすることは不可能である。ここではシュウ酸（ジカルボン酸：Oxalic acid）５重量％濃度の水溶液を含む溶液によるウエットエッチングを用いた。その後、フォトレジストパターンを除去する。その結果、図５に示されるように、第１のゲート電極２と重なる領域に、互いに離間して配置された第１の酸化物半導体膜６および第２の酸化物半導体膜７が形成されると共に、第２のゲート電極３と重なる領域に、第３の酸化物半導体膜１１が形成される。

その後、第１の酸化物半導体膜６、第２の酸化物半導体膜７および第３の酸化物半導体膜１１のキャリア濃度が１Ｅ＋１２／ｃｍ^３以下となるように、基板１の全体を３５０℃〜４５０℃で６０分間、大気雰囲気中でアニールする。

次に、第１のソース電極８、第１のドレイン電極９、第２のソース電極１２および第２のドレイン電極１３の材料である第２の導電膜を成膜する。実施の形態１では、第２の導電膜としてＣｕ膜を用い、Ａｒガスを用いたスパッタリング法で２００ｎｍの厚さに形成した。

続いて、３回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第２の導電膜をエッチングによりパターニングする。ここでは、第１の導電膜のときと同様に、過硫酸アンモニウム系溶液によるウエットエッチングを用いた。その後、フォトレジストパターンを除去する。その結果、図５に示されるように、第１のソース電極８、第１のドレイン電極９、第２のソース電極１２、第２のドレイン電極１３が形成される。

第１のソース電極８は、第１の酸化物半導体膜６上に形成されるが、第１の酸化物半導体膜６の一部は第１のソース電極８に覆われていない。第１のドレイン電極９は、第２の酸化物半導体膜７上に形成されるが、第２の酸化物半導体膜７の一部は第１のドレイン電極９に覆われていない。また、第２のソース電極１２と第２のドレイン電極１３は、第２のゲート電極３と重なる領域で、互いに離間しており、その間の部分の第３の酸化物半導体膜１１が駆動ＴＦＴ４０のチャネル領域となる。

次に、第１のソース電極８、第１のドレイン電極９、第２のソース電極１２、第２のドレイン電極１３などを覆うように、基板１上の全面に第１の保護絶縁膜１９を形成する。ここではＣＶＤ法を用いて酸化シリコン膜（ＳｉＯ）を２００ｎｍの厚さで成膜した。酸化シリコン膜の材料ガスとしてはゲート絶縁膜５と同様ＳｉＨ_４とＮ_２Ｏガスを用いた。

その後、図６に示すように第１の保護絶縁膜１９の上に平坦化絶縁膜２２を形成する。ここでは感光性を持ったアクリル系の有機樹脂材料を、スピンコート法で２．０〜３．０μｍの厚さで塗布した。本実施の形態ではアクリル系の有機樹脂材料を用いたが、オレフィン系材料やノボラック系材料、ポリイミド系材料、シロキサン系材料を用いてもよい。

次に、４回目の写真製版工程により平坦化絶縁膜２２をパターニングし、画素領域ＰＸの有機樹脂材料を除去する。その後、２００℃〜２３０℃で６０分間、大気雰囲気中でベーク処理を行い、平坦化絶縁膜２２の有機樹脂材料を焼き固める。平坦化絶縁膜２２をベークすることで絶縁膜としての耐圧や強度が増し、ドライエッチングが可能となる。

その後、図７に示すようにドライエッチングで画素領域ＰＸの第１の保護絶縁膜１９を除去する。このときゲート絶縁膜５の上層部の酸化シリコン膜も除去する。その結果、画素ＴＦＴ３０のゲート絶縁膜５は、窒化シリコン膜のみとなる。ここでは六フッ化硫黄（ＳＦ_６）に酸素（Ｏ_２）を加えたガスを用いてドライエッチングを行った。

次に、基板１上の全面に、ＣＶＤ法を用いて、アモルファスシリコン膜１０の材料であるアモルファスシリコンを１００ｎｍの厚さで成膜する。ここでは、アモルファスシリコンの材料ガスとしてシラン（ＳｉＨ_４）と水素（Ｈ_２）を用いた。

その後、５回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、アモルファスシリコンをエッチングによりパターニングする。ここではフッ素を含む六フッ化硫黄（ＳＦ_６）ガスと塩化水素（ＨＣｌ）ガスを含むガスによるドライエッチングを用いた。その後、フォトレジストパターンを除去する。その結果、図８に示されるように、第１の酸化物半導体膜６および第１のソース電極８と第２の酸化物半導体膜７および第１のドレイン電極９との間を接続するように設けられた、アモルファスシリコン膜１０が形成される。このとき同時に、平坦化絶縁膜２２上における第２のゲート電極３と重なる領域の一部に、アモルファスシリコン膜よりなる遮光膜２５が形成される。

通常、アモルファスシリコンの成膜では、その成膜過程においてＣＶＤ反応室内に大量の水素が発生する。そのため、第１の酸化物半導体膜６および第２の酸化物半導体膜７において、第１のソース電極８および第１のドレイン電極９で覆われていない領域は、プラズマで分解した水素ラジカルに曝されて還元される。その結果、キャリア濃度は１Ｅ１９／ｃｍ^３以上まで上昇する。

一方、第３の酸化物半導体膜１１は、第１の保護絶縁膜１９と厚い平坦化絶縁膜２２で覆われているため、水素が侵入しにくく、ＴＦＴのチャネル層として機能する１Ｅ１２〜１Ｅ１５／ｃｍ^３以下のキャリア濃度を維持する。また、酸化シリコン膜である第１の保護絶縁膜１９から第３の酸化物半導体膜１１へ酸素が供給されることも、第３の酸化物半導体膜１１の還元を抑制することになる。

一般に、アモルファスシリコン層と金属膜とは、アモルファスシリコンの電子親和力と金属の仕事関数との差に相当するショットキー障壁が存在し、オーミックコンタクトが難しい。本実施の形態では、アモルファスシリコン膜１０と第１のソース電極８との間、およびアモルファスシリコン膜１０と第１のドレイン電極９との間の電気的接続は、第１の酸化物半導体膜６および第２の酸化物半導体膜７における高濃度電子領域を経由して、オーミックコンタクトとなる。このオーミックコンタクトは、高キャリア濃度となった第１の酸化物半導体膜６および第２の酸化物半導体膜７のイオン化ポテンシャル（仕事関数）とアモルファスシリコンの電子親和力の差が小さくなるために得られるものと考えられる。

次に、基板１上の全面に、第３のソース電極１４および第３のドレイン電極１５の材料となる第３の導電膜を形成する。本実施の形態では、第３の導電膜として、光透過性の酸化物系導電膜であるＩＴＯ膜（酸化インジウムＩｎ_２Ｏ_３と酸化すずＳｎＯ_２との混合酸化物膜：混合比は、例えばＩｎ_２Ｏ_３：ＳｎＯ_２＝９０：１０（重量％））を用いた。ＩＴＯ膜は一般的に、常温中では結晶質（多結晶）構造が安定であるが、ここではスパッタリング法で、Ａｒに水素（Ｈ）を含むガス、例えば、水素（Ｈ_２）ガスまたは水蒸気（Ｈ_２Ｏ）などを混合したガスを用いて成膜し、厚さ１００ｎｍのＩＴＯ膜を非晶質状態で成膜した。

その後、６回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第３の導電膜である非晶質ＩＴＯ膜をエッチングによりパターニングする。ここではシュウ酸を含む溶液によるウエットエッチングを用いた。その後、フォトレジストパターンを除去する。その結果、図９に示されるように、第３のソース電極１４、第３のドレイン電極１５が形成される。このとき、第３のドレイン電極１５の一端は、画素領域ＰＸの広範囲に延在するように形成され、その部分が画素電極１６となる。

次に、基板１の全面に、第２の保護絶縁膜２１を形成する。実施の形態１では、ＣＶＤ法を用いて、ＳｉＮ膜を３００ｎｍの厚さで成膜した。

その後、７回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第２の保護絶縁膜２１をエッチングによりパターニングする。ここでは六フッ化硫黄（ＳＦ_６）に酸素（Ｏ_２）を加えたガスを用いたドライエッチングを用いた。その後、フォトレジストパターンを除去する。図示は省略するが、この第２の保護絶縁膜２１のパターニングにより、第１のゲート電極２に接続するゲート配線１０２の端子部上、ならびに、第１のソース電極８に接続するソース配線１０５の端子部上に、コンタクトホール（端子開口）が形成される。

その後、製造過程でＴＦＴ基板１００に発生したプラズマダメージ等を解消するため、大気雰囲気中で２３０℃の温度で６０分間熱処理を行う。以上により、図４に示した構造を有するＴＦＴ基板１００が形成される。

このように、実施の形態１に係るＴＦＴ基板１００は、７回の写真製版工程により製造することができる。

実施の形態１のＴＦＴ基板１００は、表示領域５０の周辺の額縁領域６０に駆動回路を内蔵し、画素ＴＦＴ３０のチャネル層を光劣化の少ないａ−Ｓｉ膜で構成し、駆動ＴＦＴ４０のチャネル層を高移動度の酸化物半導体膜で構成したため、高表示品質で信頼性が高く、かつ狭額縁のＬＣＤを低コストで作製することができる。さらに、駆動ＴＦＴ４０のチャネル層である第３の酸化物半導体膜１１の上方に、平坦化絶縁膜２２を介してａ−Ｓｉよりなる遮光膜を配設されることで、駆動ＴＦＴ４０のチャネル層への迷光入射が抑制でき、駆動ＴＦＴ４０の信頼性を高めることができる。一般に、酸化物ＴＦＴはゲート電極に負バイアスが印加された状態で４６０ｎｍ以下の光が入射すると、閾値電圧（Ｖｔｈ）がマイナスシフトする課題がある。しかしａ−Ｓｉは４６０ｎｍ以下の波長の光をほぼ透過させず、また消光係数が大きいことから反射率も低くなるため、迷光に対して十分な遮光効果がある。

アモルファスシリコン膜の欠陥は水素で終端することで、膜の信頼性や特性が安定化するとされている。逆に酸化物半導体膜の場合、既に述べたように水素で還元されやすく、還元されるとキャリア濃度が上昇してＴＦＴのオンオフ動作不良が発生しやすく、Ｖｔｈシフトも大きくなるとされている。本発明では、アモルファスシリコン膜１０に接するゲート絶縁膜５は膜中に水素を多く含有する窒化シリコン膜で、第３の酸化物半導体膜１１に接するゲート絶縁膜５は水素を殆ど含まない酸化シリコン膜としている。このためアモルファスシリコン膜１０とゲート絶縁膜５の界面欠陥は水素で終端され、画素ＴＦＴ３０の特性が改善される。一方、第３の酸化物半導体膜１１をチャネル層とする駆動ＴＦＴ４０のゲート絶縁膜は水素が少ないＳｉＯ膜であることから、酸化物半導体の還元が抑制されて、Ｖｔｈシフトが小さく、信頼性の高いＴＦＴとなる。

また、実施の形態１のＴＦＴ基板１００では、画素ＴＦＴ３０と駆動ＴＦＴ４０とで、ゲート電極、ゲート絶縁膜、ソース電極およびドレイン電極が同一材料で共通化した構成としたので、製造工程の簡略化と低コスト化を図ることができる。

さらに、画素ＴＦＴ３０において、チャネル層であるアモルファスシリコン膜１０と第１のソース電極８および第１のドレイン電極９との間のオーミックコンタクト層が、第１の酸化物半導体膜６および第２の酸化物半導体膜７で構成されている。第１の酸化物半導体膜６および第２の酸化物半導体膜７からなるオーミックコンタクト層は、例えばｎ型低抵抗Ｓｉ半導体膜からなる従来のオーミックコンタクト層に比べ、アモルファスシリコン膜１０との間で良好なエッチング選択制が得られる。したがって、大型の基板１を用いた場合でも、オーミックコンタクト層のエッチング均一性を高くすることができる。

本実施の形態によれば、以上のような効果により、表示ムラがなく、良好な表示品質を有するＬＣＤを作製することができる。

［変形例］
図４には、縦電界駆動方式のＴＦＴ基板１００を示したが、図１０に示すように、第２の保護絶縁膜２１上に対向電極２４を配設することで、容易にＦＦＳ型のＴＦＴ基板１００を得ることができる。対向電極２４は、第２の保護絶縁膜２１を介して画素電極１６に対向するように配置される櫛歯状の電極である。つまり、第２の保護絶縁膜２１は、画素電極１６と対向電極２４との間に介在する層間絶縁膜として機能している。また、対向電極２４（櫛歯電極）は、第２の保護絶縁膜２１に形成されたコンタクトホール２０を通して、共通電極４と接続されている。

ＦＦＳ型のＴＦＴ基板１００は、以下のようにして形成可能である。すなわち、上記の製造方法において、第２の保護絶縁膜２１を形成した後、７回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第２の保護絶縁膜２１をエッチングする。このとき、ゲート配線１０２およびソース配線１０５の各端子部上にコンタクトホール（端子開口）が形成すると共に、共通電極４に達するコンタクトホール２０を形成する。

次に、コンタクトホール２０内を含む第２の保護絶縁膜２１の上に対向電極２４の材料となる第４の導電膜を形成する。第４の導電膜としては、例えば、光透過性の酸化物系導電膜である非晶質ＩＴＯ膜を用いることができる。

その後、８回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第４の導電膜である非晶質ＩＴＯ膜をエッチングによりパターニングする。ここではシュウ酸を含む溶液によるウエットエッチングを用いた。その後、フォトレジストパターンを除去する。その結果、第２の保護絶縁膜２１上における画素電極１６と対向する位置に、櫛歯状の対向電極２４が形成される。

＜実施の形態２＞
実施の形態１では、画素領域ＰＸから平坦化絶縁膜２２を除去したが、実施の形態２では、図１１のように、画素領域ＰＸにも平坦化絶縁膜２２を残す構造とする。ただし、画素ＴＦＴ３０上からは平坦化絶縁膜２２を除去する。すなわち、平坦化絶縁膜２２は、画素ＴＦＴ３０上を除いた基板１の全面に形成されている。なお、図１１は、本実施の形態をＦＦＳ型のＴＦＴ基板１００に適用した例である。

共通電極４やソース配線１０５上に厚い平坦化絶縁膜２２が配設されることで、各信号線の寄生容量が低下し、消費電力を抑制することができる。また、平坦化絶縁膜２２によって、各配線に起因する段差が平坦化されるため、段差部分で生じていた液晶配向の乱れが解消され、表示に寄与しなかった領域がなくなることで開口率が上がる。さらに、画素電極１６が信号線から遠ざかることで、信号線の電界の影響がキャンセルされ、画素電極１６を信号線にオーバーラップさせることが可能となる。その結果、画素電極１６の面積を大きくすることが可能となる。

以下、実施の形態２のＴＦＴ基板１００上に形成されるＴＦＴの製造方法を説明する。まず、実施の形態１と同様の手法により、基板１上に、第１のゲート電極２、第２のゲート電極３、共通電極４、ゲート絶縁膜５、第１の酸化物半導体膜６、第２の酸化物半導体膜７、第３の酸化物半導体膜１１、第１のソース電極８、第１のドレイン電極９、第２のソース電極１２および第２のドレイン電極１３を形成し、それらを覆うように基板１上の全面に第１の保護絶縁膜１９および平坦化絶縁膜２２を形成する（図６）。

次に、平坦化絶縁膜２２を４回目の写真製版と現像によってパターニングし、図１２に示すように画素ＴＦＴ３０の形成領域上および共通電極４上の平坦化絶縁膜２２を除去する。共通電極４上の平坦化絶縁膜２２が除去された部分は、コンタクトホール２０となるが、この時点では、コンタクトホール２０の底部に第１の保護絶縁膜１９およびゲート絶縁膜５が残っている。続いて、２００℃〜２３０℃で６０分間、大気雰囲気中でベーク処理を行い、平坦化絶縁膜２２の有機樹脂材料を焼き固める。

その後、ドライエッチングにより、図１３に示すように画素ＴＦＴ３０の形成領域上および共通電極４上の第１の保護絶縁膜１９とゲート絶縁膜５の上層部の酸化シリコン膜を除去する。ここでは六フッ化硫黄（ＳＦ_６）に酸素（Ｏ_２）を加えたガスを用いてドライエッチングを行った。

次に、基板１上の全面に、ＣＶＤ法を用いて、アモルファスシリコン膜１０の材料であるアモルファスシリコンを１００ｎｍの厚さで成膜する。ここでアモルファスシリコンの材料ガスとしてシラン（ＳｉＨ_４）と水素（Ｈ_２）を用いた。

その後、５回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、アモルファスシリコンをエッチングによりパターニングする。ここではフッ素を含む六フッ化硫黄（ＳＦ_６）ガスと塩化水素（ＨＣｌ）ガスを含むガスによるドライエッチングを用いた。その後、フォトレジストパターンを除去する。その結果、図１４に示されるように、第１の酸化物半導体膜６および第１のソース電極８と第２の酸化物半導体膜７および第１のドレイン電極９との間を接続するアモルファスシリコン膜１０を形成すると共に、平坦化絶縁膜２２上における第２のゲート電極３と重なる領域に遮光膜２５が形成される。また、コンタクトホール２０の底部から、第１の保護絶縁膜１９およびゲート絶縁膜５が除去され、コンタクトホール２０が共通電極４の上面に達する。

次に、基板１上の全面に、第３の導電膜を形成する。本実施の形態では、第３の導電膜として光透過性の酸化物系導電膜である非晶質ＩＴＯ膜を厚さ１００ｎｍ成膜した。

その後、６回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第３の導電膜である非晶質ＩＴＯ膜をエッチングによりパターニングする。ここではシュウ酸を含む溶液によるウエットエッチングを用いた。その後、フォトレジストパターンを除去する。その結果、図１５に示されるように、第１のドレイン電極９上に第３のドレイン電極１５が形成されると共に、画素領域ＰＸの広範囲に延在する画素電極１６が平坦化絶縁膜２２上に形成される。第３のドレイン電極１５と平坦化絶縁膜２２は一体的に形成されている。

なお、ここでは第１のソース電極８上に第３のソース電極１４を形成していないが、第１の酸化物半導体膜６の消失を防ぐために形成してもよい。例えば、第１のソース電極８にピンホールが存在すると、第３の導電膜をシュウ酸でウエットエッチングする際に、そのピンホールを介して第１の酸化物半導体膜６がエッチングされるおそれがあるが、第１のソース電極８の上に第３のソース電極１４を形成することでそれを防止できる。

次に、基板１の全面に層間絶縁膜としての第２の保護絶縁膜２１を形成する。本実施の形態では、ＣＶＤ法を用いて、ＳｉＮ膜を３００ｎｍの厚さで成膜した。

その後、７回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、ＳｉＮ膜をエッチングによりパターニングする。ここでは六フッ化硫黄（ＳＦ_６）に酸素（Ｏ_２）を加えたガスを用いたドライエッチングを用いた。その後、フォトレジストパターンを除去する。図示は省略するが、この第２の保護絶縁膜２１のパターニングにより、第１のゲート電極２に接続するゲート配線１０２の端子部上、ならびに、第１のソース電極８に接続するソース配線１０５の端子部上に、コンタクトホール（端子開口）が形成される。

次に、基板１上の全面に、第４の導電膜を形成する。本実施の形態では、第４の導電膜として光透過性の酸化物系導電膜である非晶質ＩＴＯ膜を厚さ１００ｎｍ成膜した。

その後、８回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第４の導電膜である非晶質ＩＴＯ膜をエッチングによりパターニングする。ここではシュウ酸を含む溶液によるウエットエッチングを用いた。その後、フォトレジストパターンを除去する。その結果、櫛歯状の対向電極２４が、第３のドレイン電極１５に対向するように形成される。また、対向電極２４は、コンタクトホール２０を通して共通電極４と接続される。

その後、製造過程でアレイ基板に発生したプラズマダメージ等を解消するため、大気雰囲気中で２３０℃の温度で６０分間熱処理を行う。

以上により、図１１に示した構造の、高開口率で消費電力の低いＬＣＤパネルを製造することができる。

［変形例］
駆動ＴＦＴ４０のように酸化物半導体をチャネル層とするＴＦＴ（酸化物ＴＦＴ）は、アモルファスシリコンＴＦＴよりも帯電などの影響で閾値電圧が変動しやすい。ＴＦＴ基板１００の製造過程の最後に実施するアニール処理でも完全にプラズマダメージを消すことは難しいため、特に、バックチャネル型のＴＦＴでは、面内の閾値バラツキが発生しやすい。

駆動ＴＦＴ４０の上方に設けられた遮光膜２５を共通電極４と電気的に接続させることで、帯電のバラツキが抑制され、駆動ＴＦＴ４０の閾値電圧の均一性を改善することができる。通常、共通電圧は数ボルト程度であるため、駆動ＴＦＴ４０の動作に悪影響が及ぶことはない。

図１６は、実施の形態２のＴＦＴ基板１００の変形例であり、駆動ＴＦＴ４０の上方に設けられた遮光膜２５を共通電極４と電気的に接続させたものである。図１６において、遮光膜２５上には、画素電極１６と同じ透明導電膜からなるカバー層２７が形成されており、第２の保護絶縁膜２１はカバー層２７を覆っている。また、カバー層２７を覆う第２の保護絶縁膜２１の上には、対向電極２４と同じ透明導電膜からなる共通配線２８が形成されており、共通配線２８は、第２の保護絶縁膜２１に形成されたコンタクトホール２６を通してカバー層２７に接続している。共通配線２８は、対向電極２４と繋がっており、共通電極４と電気的に接続されている。よって、遮光膜２５には、カバー層２７および共通配線２８を通して、一定の共通電圧が印加されることになる。

カバー層２７は、第３の導電膜（非晶質ＩＴＯ膜）をパターニングして画素電極１６を形成する工程で同時に形成することができる。カバー層２７は、この後の工程でコンタクトホール２６を形成する際に、ドライエッチングにより遮光膜２５がエッチングされるのを防ぐ役割がある。カバー層２７に達するコンタクトホール２６は、第２の保護絶縁膜２１をパターニングして、ゲート配線１０２の端子部上、ならびに、ソース配線１０５の端子部上にコンタクトホール（端子開口）が形成する工程で、同時に形成することができる。また、共通配線２８は、第４の導電膜をパターニングして、対向電極２４を形成する工程で、同時に形成することができる。

＜実施の形態３＞
図１７は、実施の形態３に係るＴＦＴ基板１００の構成を示す断面図である。図１７のＴＦＴ基板１００の構成は、基本的に実施の形態１（図４）と同様であるが、第１の酸化物半導体膜６、第２の酸化物半導体膜７、第１のソース電極８および第１のドレイン電極９とアモルファスシリコン膜１０との界面に、リン（Ｐ）が含まれる層２９（以下「リン含有層２９」という）が形成されている。

先にも述べたが、アモルファスシリコンと金属間にはショットキー障壁が存在し、空乏層が存在する。一般に、アモルファスシリコンへｎ型ドーパントを高濃度注入し、アモルファスシリコン表面（界面）を縮退化させ、空乏層幅を縮めることで、ショットキー障壁をトンネリングするトンネル電流が発生する。このトンネル電流によって、アモルファスシリコンと金属間のオーミックコンタクトが可能となる。

実施の形態３では、上記のリン含有層２９を設けることで、トンネル電流を発生させることが可能となり、アモルファスシリコン膜１０と第１の酸化物半導体膜６および第２の酸化物半導体膜７とのコンタクト抵抗を更に下げることができる。また、アモルファスシリコン膜１０と第１のソース電極８および第１のドレイン電極９との接続においてもオーミックコンタクトが可能となる。その結果ＴＦＴのオン電流が上がり、低消費電力化が可能となる。

以下、実施の形態３に係るＴＦＴ基板１００の製造方法を説明する。図１８〜図２４はその製造方法を示す工程図である。

まず、実施の形態１と同様の手法により、第１のゲート電極２、第２のゲート電極３、共通電極４、ゲート絶縁膜５、第１の酸化物半導体膜６、第２の酸化物半導体膜７および第３の酸化物半導体膜１１を形成する。

次に、図１８のように、第１のソース電極８、第１のドレイン電極９、第２のソース電極１２、第２のドレイン電極１３の材料である第２の導電膜を、基板１上の全面に成膜する。ここではＣｕ膜を、Ａｒガスを用いたスパッタリング法で２００ｎｍの厚さに形成した。

その後、３回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第２の導電膜をエッチングによりパターニングする。ここでは過硫酸アンモニウム系溶液によるウエットエッチングを用いた。その後、フォトレジストパターンを除去する。その結果、図１９に示されるように、第１のソース電極８、第１のドレイン電極９が形成される。ここでは第３の酸化物半導体膜１１は第２の導電膜で完全に覆われている（つまり、第２のソース電極１２と第２のドレイン電極１３は分離されていない）。第１のソース電極８は、一部を除いて、第１の酸化物半導体膜６を覆うように形成され、第１のドレイン電極９は、一部を除いて、第２の酸化物半導体膜７を覆うように形成される。

次に、基板１上にＰＨ_３（フォスヒン）プラズマ処理を数分間行う。ＰＨ_３プラズマ処理によって、図２０のように、基板１の表面にリンが導入されたリン含有層２９が形成される。ここではプラズマ処理で使用するガスをＰＨ_３のみとしたが、プラズマ放電を安定させるために、ＡｒやＨｅ、その他希ガスを混合させてもよい。

その後、４回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第２の導電膜をエッチングによりパターニングする。その後、フォトレジストパターンを除去する。その結果、図２１に示されるように、第２のソース電極１２および第２のドレイン電極１３が互いに離間して形成される。

次に、基板１上の全面に、第１の保護絶縁膜１９を形成する。ここではＣＶＤ法を用いて酸化シリコン膜（ＳｉＯ）を２００ｎｍの厚さで成膜した。酸化シリコン膜の材料ガスとしてはゲート絶縁膜５と同様ＳｉＨ_４とＮ_２Ｏガスを用いた。

その後、図２２に示すように、第１の保護絶縁膜１９の上に平坦化絶縁膜２２を形成する。ここでは感光性を持ったアクリル系の有機樹脂材料をスピンコート法で２．０〜３．０μｍの厚さで塗布した。

次に５回目の写真製版工程により平坦化絶縁膜２２をパターニングし、画素領域ＰＸの平坦化絶縁膜２２を除去する。その後、２００℃〜２３０℃で６０分間、大気雰囲気中でベーク処理を行い、平坦化絶縁膜２２の有機樹脂材料を焼き固める。平坦化絶縁膜２２をベークすることで絶縁膜としての耐圧や強度が増し、ドライエッチングが可能となる。

その後、図２３に示すようにドライエッチングで画素領域ＰＸの第１の保護絶縁膜１９を除去する。このときゲート絶縁膜５の上層にある酸化シリコン膜も除去し、画素ＴＦＴ３０のチャネル部に存在する不要なリン含有層２９も除去する。その結果、画素ＴＦＴ３０のゲート絶縁膜５は、リンを含まない窒化シリコン膜のみとなる。

次に、ゲート絶縁膜５を含む基板１上の全面に、ＣＶＤ法を用いてアモルファスシリコンを１００ｎｍの厚さで成膜する。ここでアモルファスシリコンの材料ガスとしてシラン（ＳｉＨ_４）と水素（Ｈ_２）を用いた。

その後、６回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、アモルファスシリコンをエッチングによりパターニングする。ここではフッ素を含む六フッ化硫黄（ＳＦ_６）ガスと塩化水素（ＨＣｌ）ガスを含むガスによるドライエッチングを用いた。その後、フォトレジストパターンを除去する。その結果、図２４に示されるように、第１の酸化物半導体膜６および第１のソース電極８と第２の酸化物半導体膜７および第１のドレイン電極９との間を接続するように、アモルファスシリコン膜１０が形成される。またそれと同時に、平坦化絶縁膜２２上における第２のゲート電極３と重なる領域に、アモルファスシリコンよりなる遮光膜２５が形成される。

次に、基板１上の全面に第３の導電膜を形成する。本実施の形態では、第３の導電膜として光透過性の酸化物系導電膜であるＩＴＯ膜を厚さ１００ｎｍ成膜した。

その後、７回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第３の導電膜である非晶質ＩＴＯ膜をエッチングによりパターニングする。その後、フォトレジストパターンを除去する。その結果、第３のソース電極１４、第３のドレイン電極１５および画素電極１６が形成される。

次に、ソース電極およびドレイン電極を含む基板１の全面に、第２の保護絶縁膜２１を形成する。実施の形態３では、ＣＶＤ法を用いて、ＳｉＮ膜を３００ｎｍの厚さで成膜した。

その後、８回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、ＳｉＮ膜をエッチングによりパターニングする。ここでは六フッ化硫黄（ＳＦ_６）に酸素（Ｏ_２）を加えたガスを用いたドライエッチングを用いた。その後、フォトレジストパターンを除去する。図示は省略するが、この第２の保護絶縁膜２１のパターニングにより、第１のゲート電極２に接続するゲート配線１０２の端子部上、ならびに、第１のソース電極８に接続するソース配線１０５の端子部上に、コンタクトホール（端子開口）が形成される。

その後、製造過程でＴＦＴ基板１００に発生したプラズマダメージ等を解消するため、大気雰囲気中で２３０℃の温度で６０分間熱処理を行う。以上により、図１７に示した構造を有するＴＦＴ基板１００が形成される。

なお、実施の形態３では、実施の形態１のＴＦＴ基板１００の構成にリン含有層２９を導入する例を示したが、実施の形態２のＴＦＴ基板１００の構成にリン含有層２９を導入してもよい。

＜実施の形態４＞
実施の形態１〜３に示した例では、第３のドレイン電極１５の一部を画素領域ＰＸの広範囲に延在させて画素電極１６を形成した。つまり、画素電極１６は第３のドレイン電極１５と一体的に形成されていた。

実施の形態４では、図２５に示すように、第２の酸化物半導体膜７を画素領域ＰＸの広範囲に延在させることで画素電極１６を形成する。つまり、画素電極１６を、第２の酸化物半導体膜７と一体的に形成する。なお、図２５においては、第１のドレイン電極９は形成されていない。この場合、第２の酸化物半導体膜７の一部が第１のドレイン電極９としても機能することになる。

後述するように、本実施の形態では、ＴＦＴ基板１００の製造工程が簡略化されるため、歩留まりの向上が可能となる。また、必要となるマスクの枚数が削減されることで、製造コストを下げることができる。

以下、実施の形態４に係るＴＦＴ基板１００の製造方法を説明する。図２６〜図２８はその製造方法を示す工程図である。

まず、基板１上に、第１のゲート電極２、第２のゲート電極３、共通電極４の材料である第１の導電膜を形成する。その後、第１の導電膜上にフォトレジスト材を塗布し、１回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第１の導電膜をエッチングによりパターニングする。その後、フォトレジストパターンを除去する。その結果、基板１上に第１のゲート電極２、第２のゲート電極３および共通電極４が形成される。

次に、第１のゲート電極２、第２のゲート電極３および共通電極４を覆うように、基板１上の全面に、第１の絶縁膜からなるゲート絶縁膜５を形成する。ここでは、化学的気相成膜（Chemical Vapor Deposition：ＣＶＤ）法を用いて、窒化シリコン膜（ＳｉＮ）と酸化シリコン膜（ＳｉＯ）を連続成膜することで、ゲート絶縁膜５を形成した。

次に、ゲート絶縁膜５上に、第１の酸化物半導体膜６、第２の酸化物半導体膜７および第３の酸化物半導体膜１１の材料である酸化物半導体膜を形成する。実施の形態１と同様に、ＩｎＺｎＳｎＯターゲットを用いたスパッタリング法により、厚さ５０ｎｍのＩｎＺｎＳｎＯ膜を形成した。

その後、２回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、ＩｎＺｎＳｎＯからなる酸化物半導体膜をエッチングによりパターニングする。その後、フォトレジストパターンを除去する。その結果、図２６に示されるように、第１のゲート電極２と重なる領域に、互いに離間して配置された第１の酸化物半導体膜６および第２の酸化物半導体膜７が形成されると共に、第２のゲート電極３と重なる領域に、第３の酸化物半導体膜１１が形成される。またこのとき、第２の酸化物半導体膜７は、一部が画素領域ＰＸの広範囲にまで延在するようにパターニングされ、その部分が画素電極１６となる。

続いて、第１の酸化物半導体膜６、第２の酸化物半導体膜７および第３の酸化物半導体膜１１のキャリア濃度が１Ｅ＋１２／ｃｍ^３以下となるように、基板１の全体を３５０℃〜４５０℃で６０分間、大気雰囲気中でアニールする。

次に、第１のソース電極８等の材料である第２の導電膜を成膜する。ここではＣｕ膜を、Ａｒガスを用いたスパッタリング法で２００ｎｍの厚さに形成した。

その後、３回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第２の導電膜をエッチングによりパターニングする。その後、フォトレジストパターンを除去する。その結果、図２６に示されるように、第１のソース電極８、第２のソース電極１２および第２のドレイン電極１３が形成される。

第１のソース電極８は、一部を除いて、第１の酸化物半導体膜６を覆うように形成される。本実施の形態では、第１のドレイン電極９を形成していない。そのため、第２の酸化物半導体膜７の一部が第１のドレイン電極９として機能する。本実施の形態でも、画素電極１６の部分を除く第２の酸化物半導体膜７上に、第２導電膜からなる第１のドレイン電極９を形成してもよい。

また、第２のソース電極１２および第２のドレイン電極１３は、第３の酸化物半導体膜１１上で、互いに離間するように形成される。第３の酸化物半導体膜１１における第２のソース電極１２と第２のソース電極１２の間の部分がチャネル領域となる。

次に、基板１上の全面に、第１の保護絶縁膜１９を形成する。ここではＣＶＤ法を用いて酸化シリコン膜（ＳｉＯ）を２００ｎｍの厚さで成膜した。

その後、第１の保護絶縁膜１９の上に平坦化絶縁膜２２を形成する。ここでは感光性を持ったアクリル系の有機樹脂材料をスピンコート法で２．０〜３．０μｍの厚さで塗布した。

そして、４回目の写真製版工程により平坦化絶縁膜２２をパターニングし、画素領域ＰＸの有機樹脂材料を除去する。その後、２００℃〜２３０℃で６０分間、大気雰囲気中でベーク処理を行い、平坦化絶縁膜２２の有機樹脂材料を焼き固める。平坦化絶縁膜２２をベークすることで絶縁膜としての耐圧や強度が増し、ドライエッチングが可能となる。

その後、ドライエッチングにより、図２７に示すように画素領域ＰＸ上の第１の保護絶縁膜１９を除去する。このとき、ゲート絶縁膜５の上層部の酸化シリコン膜も除去する。

次に、基板１上の全面に、ＣＶＤ法を用いてアモルファスシリコン膜を１００ｎｍの厚さで成膜する。ここでは、アモルファスシリコンの材料ガスとしてシラン（ＳｉＨ_４）と水素（Ｈ_２）を用いた。

その後、５回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、アモルファスシリコン膜をエッチングによりパターニングする。その後、フォトレジストパターンを除去する。その結果、図２８に示されるように、第１の酸化物半導体膜６および第１のソース電極８と第２の酸化物半導体膜７との間を接続するアモルファスシリコン膜１０が形成される。またこのとき、平坦化絶縁膜２２上における第２のゲート電極３と重なる領域に、アモルファスシリコンよりなる遮光膜２５が形成される。

アモルファスシリコンを成膜する過程では、反応室内に発生する大量の水素によって、この第１の酸化物半導体膜６と第２の酸化物半導体膜７の第２の導電膜で覆われていない領域はプラズマで分解した水素ラジカルに曝され還元される。その結果、キャリア濃度は１Ｅ１９／ｃｍ^３以上まで上昇する。導電率が上昇することで、第２の酸化物半導体膜７における画素領域ＰＸの広範囲に延在した部分は、画素電極として機能できるようになる。

次に、基板１の全面に、第２の保護絶縁膜２１を形成する。実施の形態１では、ＣＶＤ法を用いて、ＳｉＮ膜を３００ｎｍの厚さで成膜した。

その後、７回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、ＳｉＮ膜をエッチングによりパターニングする。その後、フォトレジストパターンを除去する。図示は省略するが、この第２の保護絶縁膜２１のパターニングにより、第１のゲート電極２に接続するゲート配線１０２の端子部上、ならびに、第１のソース電極８に接続するソース配線１０５の端子部上に、コンタクトホール（端子開口）が形成される。

その後、製造過程でアレイ基板に発生したプラズマダメージ等を解消するため、大気雰囲気中で２３０℃の温度で６０分間熱処理を行う。以上により、図２５に示した構造を有するＴＦＴ基板１００が形成される。

このように、実施の形態４では、実施の形態１よりも写真製版工程を１回削減することができる。

なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。

１ 基板、２ 第１のゲート電極、３ 第２のゲート電極、４ 共通電極、５ ゲート絶縁膜、６ 第１の酸化物半導体膜、７ 第２の酸化物半導体膜、８ 第１のソース電極、９ 第１のドレイン電極、１０ アモルファスシリコン膜、１１ 第３の酸化物半導体膜、１２ 第２のソース電極、１３ 第２のドレイン電極、１４ 第３のソース電極、１５ 第３のドレイン電極、１６ 画素電極、１９ 第１の保護絶縁膜、２０ コンタクトホール、２１ 第２の保護絶縁膜、２２ 平坦化絶縁膜、２４ 対向電極、２５ 遮光膜、２６ コンタクトホール、２７ カバー層、２８ 共通配線、２９ リン含有層、３０ 画素ＴＦＴ、４０〜４２ 駆動ＴＦＴ、５０ 表示領域、６０ 額縁領域、７０ 走査信号駆動回路、８０ 表示信号駆動回路、１００ ＴＦＴ基板、１０２ ゲート配線、１０５ ソース配線、１０８ アライメントマーク、ＳＣ 駆動電圧発生回路、ＰＸ 画素領域。

Claims (14)

1. 基板上に形成された第１のゲート電極および第２のゲート電極と、
   前記第１のゲート電極および前記第２のゲート電極上に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜上における前記第１のゲート電極と重なる領域に形成され、互いに離間して配置された第１の酸化物半導体膜および第２の酸化物半導体膜と、
   前記ゲート絶縁膜上における前記第２のゲート電極と重なる領域に形成された第３の酸化物半導体膜と、
   前記第１の酸化物半導体膜上に形成された第１のソース電極と、
   前記第２の酸化物半導体膜上に形成された、または、前記第２の酸化物半導体膜の一部分である第１のドレイン電極と、
   前記ゲート絶縁膜上に形成され、前記第１の酸化物半導体膜および前記第１のソース電極と前記第２の酸化物半導体膜および前記第１のドレイン電極との間を接続するアモルファスシリコン膜と、
   前記第３の酸化物半導体膜上における前記第２のゲート電極と重なる領域に形成され、互いに離間して配置された第２のソース電極および第２のドレイン電極と、
   前記第３の酸化物半導体膜、前記第２のソース電極および前記第２のドレイン電極を覆う第１の保護絶縁膜と、
   前記第１の保護絶縁膜上に形成された平坦化絶縁膜と、
   前記平坦化絶縁膜上における前記第２のソース電極と前記第２のドレイン電極との間の領域と重なる領域に形成され、前記アモルファスシリコン膜と同じアモルファスシリコンからなる遮光膜と、
   を備え、
   前記第１のゲート電極、前記ゲート絶縁膜、前記第１の酸化物半導体膜、前記第２の酸化物半導体膜、前記第１のソース電極、前記第１のドレイン電極および前記アモルファスシリコン膜により第１の薄膜トランジスタが構成され、
   前記第２のゲート電極、前記ゲート絶縁膜、前記第３の酸化物半導体膜、前記第２のソース電極、前記第２のドレイン電極により第２の薄膜トランジスタが構成される、
   薄膜トランジスタ基板。
2. 前記第１のドレイン電極の上に形成された第３のドレイン電極と、
   前記第３のドレイン電極と一体的に形成された画素電極と、
   をさらに備える、
   請求項１に記載の薄膜トランジスタ基板。
3. 前記平坦化絶縁膜は、前記第１の薄膜トランジスタ上を除いた基板の全面に形成されており、
   前記画素電極は、前記平坦化絶縁膜上に形成されている
   請求項２に記載の薄膜トランジスタ基板。
4. 前記第２の酸化物半導体膜と一体的に形成された画素電極をさらに備える、
   請求項１に記載の薄膜トランジスタ基板。
5. 前記画素電極を覆う第２の保護絶縁膜と、
   前記第２の保護絶縁膜上に形成され、前記画素電極に対向する櫛歯状の対向電極と、
   をさらに備える、
   請求項２から請求項４のいずれか一項に記載の薄膜トランジスタ基板。
6. 前記基板上に形成された共通電極をさらに備え、
   前記対向電極は、前記第２の保護絶縁膜に形成された第１のコンタクトホールを通して前記共通電極に接続している、
   請求項５に記載の薄膜トランジスタ基板。
7. 前記遮光膜上に形成され、前記画素電極と同じ透明導電膜からなるカバー層と、
   前記第２の保護絶縁膜上に形成され、前記対向電極と同じ透明導電膜からなり、前記共通電極と電気的に接続した共通配線と、
   をさらに備え、
   前記カバー層は、前記第２の保護絶縁膜で覆われており、
   前記共通配線は、前記第２の保護絶縁膜に形成された第２のコンタクトホールを通して前記カバー層に接続している、
   請求項６に記載の薄膜トランジスタ基板。
8. 前記第１の酸化物半導体膜、前記第２の酸化物半導体膜、前記第１のソース電極および前記第１のドレイン電極のそれぞれと前記アモルファスシリコン膜との界面に形成されたリン含有層をさらに備える、
   請求項１から請求項７のいずれか一項に記載の薄膜トランジスタ基板。
9. 基板上に第１のゲート電極および第２のゲート電極を形成する工程と、
   前記第１のゲート電極および前記第２のゲート電極上にゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜上における前記第１のゲート電極と重なる領域に、互いに離間して配置された第１の酸化物半導体膜および第２の酸化物半導体膜を形成すると共に、前記ゲート絶縁膜上における前記第２のゲート電極と重なる領域に、第３の酸化物半導体膜を形成する工程と、
   前記第１の酸化物半導体膜および前記第２の酸化物半導体膜上に、それぞれ第１のソース電極および第１のドレイン電極を形成すると共に、前記第３の酸化物半導体膜上における前記第２のゲート電極と重なる領域に、互いに離間して配置された第２のソース電極および第２のドレイン電極を形成する工程と、
   前記第３の酸化物半導体膜、前記第２のソース電極および前記第２のドレイン電極を覆う第１の保護絶縁膜を形成する工程と、
   前記第１の保護絶縁膜上に平坦化絶縁膜を形成する工程と、
   前記ゲート絶縁膜上に、前記第１の酸化物半導体膜および前記第１のソース電極と前記第２の酸化物半導体膜および前記第１のドレイン電極との間を接続するアモルファスシリコン膜を形成すると共に、前記平坦化絶縁膜上における前記第２のソース電極と前記第２のドレイン電極との間の領域と重なる領域に、前記アモルファスシリコン膜と同じアモルファスシリコンからなる遮光膜を形成する工程と、
   を備え、
   前記第１のゲート電極、前記ゲート絶縁膜、前記第１の酸化物半導体膜、前記第２の酸化物半導体膜、前記第１のソース電極、前記第１のドレイン電極および前記アモルファスシリコン膜により第１の薄膜トランジスタが構成され、
   前記第２のゲート電極、前記ゲート絶縁膜、前記第３の酸化物半導体膜、前記第２のソース電極、前記第２のドレイン電極により第２の薄膜トランジスタが構成される、
   薄膜トランジスタ基板の製造方法。
10. 前記平坦化絶縁膜は、前記第１の薄膜トランジスタ上を除いた基板の全面に形成され、
    前記第１のドレイン電極上に第３のドレイン電極を形成すると共に、前記第３のドレイン電極と一体的な画素電極を前記平坦化絶縁膜上に形成する工程をさらに備える、
    請求項９に記載の薄膜トランジスタ基板の製造方法。
11. 前記アモルファスシリコン膜を形成する工程の前に、前記第１の酸化物半導体膜、前記第２の酸化物半導体膜、前記第１のソース電極、前記第１のドレイン電極の表面にＰＨ_３を含むガスを用いたプラズマ処理を行う工程をさらに備える、
    請求項９または請求項１０に記載の薄膜トランジスタ基板の製造方法。
12. 基板上に第１のゲート電極および第２のゲート電極を形成する工程と、
    前記第１のゲート電極および前記第２のゲート電極上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上における前記第１のゲート電極と重なる領域に、互いに離間して配置された第１の酸化物半導体膜および第１のドレイン電極としての第２の酸化物半導体膜を形成すると共に、前記ゲート絶縁膜上における前記第２のゲート電極と重なる領域に、第３の酸化物半導体膜を形成する工程と、
    前記第１の酸化物半導体膜上に第１のソース電極を形成すると共に、前記第３の酸化物半導体膜上における前記第２のゲート電極と重なる領域に、互いに離間して配置された第２のソース電極および第２のドレイン電極を形成する工程と、
    前記第３の酸化物半導体膜、前記第２のソース電極および前記第２のドレイン電極を覆う第１の保護絶縁膜を形成する工程と、
    前記第１の保護絶縁膜上に平坦化絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に、前記第１の酸化物半導体膜および前記第１のソース電極と前記第２の酸化物半導体膜との間を接続するアモルファスシリコン膜を形成すると共に、前記平坦化絶縁膜上における前記第２のソース電極と前記第２のドレイン電極との間の領域と重なる領域に、前記アモルファスシリコン膜と同じアモルファスシリコンからなる遮光膜を形成する工程と、
    を備え、
    前記第１のゲート電極、前記ゲート絶縁膜、前記第１の酸化物半導体膜、前記第１のドレイン電極としての前記第２の酸化物半導体膜、前記第１のソース電極および前記アモルファスシリコン膜により第１の薄膜トランジスタが構成され、
    前記第２のゲート電極、前記ゲート絶縁膜、前記第３の酸化物半導体膜、前記第２のソース電極、前記第２のドレイン電極により第２の薄膜トランジスタが構成される、
    薄膜トランジスタ基板の製造方法。
13. 前記第２の酸化物半導体膜を形成する工程は、前記第２の酸化物半導体膜と一体的な画素電極を形成する工程を含む、
    請求項１２に記載の薄膜トランジスタ基板の製造方法。
14. 前記アモルファスシリコン膜を形成する工程の前に、前記第１の酸化物半導体膜、前記第２の酸化物半導体膜および前記第１のソース電極の表面にＰＨ_３を含むガスを用いたプラズマ処理を行う工程をさらに備える、
    請求項１２または請求項１３に記載の薄膜トランジスタ基板の製造方法。

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