JPH1126768A - 液晶表示装置用薄膜トランジスタ - Google Patents
液晶表示装置用薄膜トランジスタInfo
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
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- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
Abstract
(57)【要約】
【課題】 薄膜トランジスタのオン電流の低減を抑制す
る一方で、チャネルを構成する半導体層におけるフォト
キャリアの発生が要因とされる光オフ電流を抑制する。 【解決手段】 ＴＦＴの半導体層１０４が、ゲート電極
１０２上のチャネル長方向の一部分１０４ａのチャネル
幅方向の寸法が他の部分よりも小さくされていることに
より、フォトキャリアの発生する面積が減少され、フォ
トキャリアの発生が抑制され、しかもゲート電極１０
２、ドレイン電極１０６ａ、ソース電極１０６ｂによる
電界制御が弱い領域がなくなるため、光オフ電流が低減
される。また、半導体層１０４のソース電極及びドレイ
ン電極近傍にゲート電極によって遮光されていないフォ
トキャリア領域１０９が設けられることで、ドレイン及
びソースの各電極１０６ａ，１０６ｂと半導体層１０４
のコンタクト抵抗が低く抑えられ、オン電流の低減が抑
制される。
る一方で、チャネルを構成する半導体層におけるフォト
キャリアの発生が要因とされる光オフ電流を抑制する。 【解決手段】 ＴＦＴの半導体層１０４が、ゲート電極
１０２上のチャネル長方向の一部分１０４ａのチャネル
幅方向の寸法が他の部分よりも小さくされていることに
より、フォトキャリアの発生する面積が減少され、フォ
トキャリアの発生が抑制され、しかもゲート電極１０
２、ドレイン電極１０６ａ、ソース電極１０６ｂによる
電界制御が弱い領域がなくなるため、光オフ電流が低減
される。また、半導体層１０４のソース電極及びドレイ
ン電極近傍にゲート電極によって遮光されていないフォ
トキャリア領域１０９が設けられることで、ドレイン及
びソースの各電極１０６ａ，１０６ｂと半導体層１０４
のコンタクト抵抗が低く抑えられ、オン電流の低減が抑
制される。
Description
【０００１】
【発明の属する技術分野】本発明は液晶表示装置に関
し、特に画素電極への通電を制御するために用いられる
薄膜トランジスタ（以下、ＴＦＴと略する）の構造に関
する。
し、特に画素電極への通電を制御するために用いられる
薄膜トランジスタ（以下、ＴＦＴと略する）の構造に関
する。
【０００２】
【従来の技術】ＴＦＴは、様々なデバイスの駆動回路に
おいて、スイッチ素子として広く用いられており、特に
アクティブマトリックス型液晶表示装置での利用には目
ざましいものがある。この液晶表示装置に用いられるＴ
ＦＴの一例を図４に示す。同図において、（ａ）は平面
図、（ｂ）はＡＡ線断面図である。ガラス基板１０１上
にゲート電極１０２が形成され、その上にゲート絶縁膜
として第１の絶縁膜１０３が形成される。そして、前記
ゲート電極１０２の直上に半導体層１０４及びその両側
部にｎ+ 型半導体層１０５が形成され、このｎ+ 半導体
層１０５上にドレイン電極１０６ａ及びソース電極１０
６ｂが形成されてＴＦＴが構成される。なお、前記ソー
ス電極１０６ｂは画素電極１０７と一体に形成されてお
り、また、各電極は第２の絶縁膜１０３によって被覆さ
れる。
おいて、スイッチ素子として広く用いられており、特に
アクティブマトリックス型液晶表示装置での利用には目
ざましいものがある。この液晶表示装置に用いられるＴ
ＦＴの一例を図４に示す。同図において、（ａ）は平面
図、（ｂ）はＡＡ線断面図である。ガラス基板１０１上
にゲート電極１０２が形成され、その上にゲート絶縁膜
として第１の絶縁膜１０３が形成される。そして、前記
ゲート電極１０２の直上に半導体層１０４及びその両側
部にｎ+ 型半導体層１０５が形成され、このｎ+ 半導体
層１０５上にドレイン電極１０６ａ及びソース電極１０
６ｂが形成されてＴＦＴが構成される。なお、前記ソー
ス電極１０６ｂは画素電極１０７と一体に形成されてお
り、また、各電極は第２の絶縁膜１０３によって被覆さ
れる。
【０００３】このＴＦＴにおいては、前記半導体層１０
４が、液晶表示装置等で良く用いられるアモルファスシ
リコン（ａ−Ｓｉ：Ｈ）で形成される場合、表示用の光
源であるバックライトからの光入射により、このａ−Ｓ
ｉ：Ｈ半導体層内にフォトキャリアが発生し、このフォ
トキャリアがゲート電極１０２とドレイン電極及びソー
ス電極１０６ａ，１０６ｂによる電界制御が弱い領域１
１０を移動することで特に顕著になる光オフ電流によ
り、画素電極１０７からのリークが発生して表示品質を
低下させる問題が生じる。この問題に対しては、ＴＦＴ
に入射する光を低減することが行われており、前記ガラ
ス基板に対向配置される基板側あるいは前記ガラス基板
側に遮光層を設ける対策がとられるが、バックライト強
度が強い場合には反射や散乱による光の侵入があり、十
分な効果が得られない。特にモニタ用、車載用等の液晶
表示装置では、高輝度化が要求されて、高輝度バックラ
イトを使用するため、この問題が顕著なものとなる。
４が、液晶表示装置等で良く用いられるアモルファスシ
リコン（ａ−Ｓｉ：Ｈ）で形成される場合、表示用の光
源であるバックライトからの光入射により、このａ−Ｓ
ｉ：Ｈ半導体層内にフォトキャリアが発生し、このフォ
トキャリアがゲート電極１０２とドレイン電極及びソー
ス電極１０６ａ，１０６ｂによる電界制御が弱い領域１
１０を移動することで特に顕著になる光オフ電流によ
り、画素電極１０７からのリークが発生して表示品質を
低下させる問題が生じる。この問題に対しては、ＴＦＴ
に入射する光を低減することが行われており、前記ガラ
ス基板に対向配置される基板側あるいは前記ガラス基板
側に遮光層を設ける対策がとられるが、バックライト強
度が強い場合には反射や散乱による光の侵入があり、十
分な効果が得られない。特にモニタ用、車載用等の液晶
表示装置では、高輝度化が要求されて、高輝度バックラ
イトを使用するため、この問題が顕著なものとなる。
【０００４】また、この光オフ電流の問題に対しては、
特開平７−１４７４１１号公報に記載の技術がある。こ
の技術は図５に示すように、半導体装置に形成される低
濃度不純物拡散領域の面積を部分的に小さくしてフォト
キャリアの発生を抑制する技術が提案されている。ここ
では、同図（ａ）のように、ドレイン電極１０６ａある
いはソース電極１０６ｂにコンタクト１１１によりそれ
ぞれ接続される半導体層１０４において、ゲート電極１
０２を外れた領域面積を小さくしている。あるいは同図
（ｂ）のようにゲート電極１０２の直上を含む半導体層
１０４の一部の領域の面積を小さくする構成が提案され
ている。あるいは、特開平７−９４７５３号公報に記載
の技術では、図６に示すように、ゲート電極１０２を半
導体層１０４よりも大面積に形成し、このゲート電極１
０２によって半導体層１０４の全体を遮光し、フォトキ
ャリアの発生を抑制することによって、光オフ電流を低
減する構成が提案されている。
特開平７−１４７４１１号公報に記載の技術がある。こ
の技術は図５に示すように、半導体装置に形成される低
濃度不純物拡散領域の面積を部分的に小さくしてフォト
キャリアの発生を抑制する技術が提案されている。ここ
では、同図（ａ）のように、ドレイン電極１０６ａある
いはソース電極１０６ｂにコンタクト１１１によりそれ
ぞれ接続される半導体層１０４において、ゲート電極１
０２を外れた領域面積を小さくしている。あるいは同図
（ｂ）のようにゲート電極１０２の直上を含む半導体層
１０４の一部の領域の面積を小さくする構成が提案され
ている。あるいは、特開平７−９４７５３号公報に記載
の技術では、図６に示すように、ゲート電極１０２を半
導体層１０４よりも大面積に形成し、このゲート電極１
０２によって半導体層１０４の全体を遮光し、フォトキ
ャリアの発生を抑制することによって、光オフ電流を低
減する構成が提案されている。
【０００５】
【発明が解決しようとする課題】しかしながら、特開平
７−１４７４１１号公報に記載の技術では、ＴＦＴのチ
ャネルの実効的な幅まで減少されることになり、これに
よりＴＦＴのオン電流が減少してしまうため、特にａ−
Ｓｉ：Ｈを使ったＴＦＴには不適であった。同様に、特
開平７−９４７５３号公報に記載の技術でも、ソース電
極及びドレイン電極と半導体層のコンタクト部分が遮光
されてしまうために、特にａ−Ｓｉ：Ｈを用いたＴＦＴ
ではこのコンタクト部分の抵抗が大きくなり、オン電流
が減少するという問題が生じる。
７−１４７４１１号公報に記載の技術では、ＴＦＴのチ
ャネルの実効的な幅まで減少されることになり、これに
よりＴＦＴのオン電流が減少してしまうため、特にａ−
Ｓｉ：Ｈを使ったＴＦＴには不適であった。同様に、特
開平７−９４７５３号公報に記載の技術でも、ソース電
極及びドレイン電極と半導体層のコンタクト部分が遮光
されてしまうために、特にａ−Ｓｉ：Ｈを用いたＴＦＴ
ではこのコンタクト部分の抵抗が大きくなり、オン電流
が減少するという問題が生じる。
【０００６】本発明の目的は、オン電流が減少されるこ
となく、光オフ電流の低減を図ったＴＦＴを提供するこ
とにある。
となく、光オフ電流の低減を図ったＴＦＴを提供するこ
とにある。
【０００７】
【課題を解決するための手段】本発明は、ＴＦＴのチャ
ネルを構成するための半導体層が、ゲート電極上のチャ
ネル長方向の一部分のチャネル幅方向の寸法が他の部分
よりも小さくされていることを特徴とする。この場合、
前記半導体層の小さくされたチャネル幅方向の寸法が、
ドレイン電極及びソース電極のチャネル幅方向の寸法と
同等以上に形成されていることが好ましい。また、半導
体層のチャネル幅方向の寸法が小さくされた領域は、例
えば、半導体層のチャネル幅方向の両側縁部を内側に切
り欠いた構成とされる。さらに、前記半導体層は、ドレ
イン電極及びソースン電極の近傍に前記ゲート電極によ
って遮光されない領域を有することが好ましい。この遮
光されない領域は、ドレイン電極及びソース電極の互い
の反対側に沿った対角線上の位置に形成されることが好
ましい。
ネルを構成するための半導体層が、ゲート電極上のチャ
ネル長方向の一部分のチャネル幅方向の寸法が他の部分
よりも小さくされていることを特徴とする。この場合、
前記半導体層の小さくされたチャネル幅方向の寸法が、
ドレイン電極及びソース電極のチャネル幅方向の寸法と
同等以上に形成されていることが好ましい。また、半導
体層のチャネル幅方向の寸法が小さくされた領域は、例
えば、半導体層のチャネル幅方向の両側縁部を内側に切
り欠いた構成とされる。さらに、前記半導体層は、ドレ
イン電極及びソースン電極の近傍に前記ゲート電極によ
って遮光されない領域を有することが好ましい。この遮
光されない領域は、ドレイン電極及びソース電極の互い
の反対側に沿った対角線上の位置に形成されることが好
ましい。
【０００８】半導体層のゲート電極上の領域の一部分に
おいてチャネル幅方向の寸法が低減されていることによ
り、フォトキャリアの発生する面積が減少され、フォト
キャリアの発生が抑制され、しかもゲート電極、ドレイ
ン電極、ソース電極による電界制御が弱い領域がなくな
るため、光オフ電流が低減される。一方、半導体層のソ
ース電極及びドレイン電極近傍にゲート電極によって遮
光されていないフォトキャリア領域が設けられること
で、ドレイン及びソースの各電極と半導体層のコンタク
ト抵抗が低く抑えられ、オン電流の低減が抑制される。
おいてチャネル幅方向の寸法が低減されていることによ
り、フォトキャリアの発生する面積が減少され、フォト
キャリアの発生が抑制され、しかもゲート電極、ドレイ
ン電極、ソース電極による電界制御が弱い領域がなくな
るため、光オフ電流が低減される。一方、半導体層のソ
ース電極及びドレイン電極近傍にゲート電極によって遮
光されていないフォトキャリア領域が設けられること
で、ドレイン及びソースの各電極と半導体層のコンタク
ト抵抗が低く抑えられ、オン電流の低減が抑制される。
【０００９】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１（ａ），（ｂ）は本発明の第１
の実施形態の平面図とＡＡ線断面図である。ＴＦＴアレ
イ基板を構成するガラス基板１０１の表面にゲート電極
１０２が形成され、これを覆うようにゲート絶縁膜とし
ての第１の絶縁膜１０３が形成されている。そして、前
記ゲート電極１０２の上部領域に半導体層１０４と、ｎ
+ 半導体層１０５が形成され、その上にドレイン電極１
０６ａとソース電極１０６ｂが形成される。このとき、
前記半導体層１０４は、前記ドレイン電極とソース電極
１０６ａ，１０６ｂよりもチャネル幅方向に大きな幅で
かつ前記ゲート電極１０２よりもチャネル長方向に大き
な幅で形成されるとともに、前記ドレイン電極とソース
電極１０６ａ，１０６ｂとの間の領域においては、チャ
ネル幅方向の両側縁部が内側に切り欠かれ、チャネル幅
方向の寸法が小さくされている。なお、前記ソース電極
１０６ｂは画素電極１０７と一体に形成され、その上に
第２の絶縁膜１０８が形成されて被覆が行われる。
参照して説明する。図１（ａ），（ｂ）は本発明の第１
の実施形態の平面図とＡＡ線断面図である。ＴＦＴアレ
イ基板を構成するガラス基板１０１の表面にゲート電極
１０２が形成され、これを覆うようにゲート絶縁膜とし
ての第１の絶縁膜１０３が形成されている。そして、前
記ゲート電極１０２の上部領域に半導体層１０４と、ｎ
+ 半導体層１０５が形成され、その上にドレイン電極１
０６ａとソース電極１０６ｂが形成される。このとき、
前記半導体層１０４は、前記ドレイン電極とソース電極
１０６ａ，１０６ｂよりもチャネル幅方向に大きな幅で
かつ前記ゲート電極１０２よりもチャネル長方向に大き
な幅で形成されるとともに、前記ドレイン電極とソース
電極１０６ａ，１０６ｂとの間の領域においては、チャ
ネル幅方向の両側縁部が内側に切り欠かれ、チャネル幅
方向の寸法が小さくされている。なお、前記ソース電極
１０６ｂは画素電極１０７と一体に形成され、その上に
第２の絶縁膜１０８が形成されて被覆が行われる。
【００１０】なお、このＴＦＴの製造方法としては、例
えば、次の製造方法が用いられる。ガラス基板１０１の
上にゲート電極として、Ｃｒ，Ｍｏ，Ａｌ，Ｔａ，Ｔｉ
等の金属をスバッタリングの技術により１０００〜３０
００Å程度の厚さに成膜し、フォトリゾグラフィの技術
によりパターン化する。第１の絶縁膜１０３としてＳｉ
Ｎｘ、ＳｉＯ2 等、半導体層１０４としてａ−Ｓｉ、ｎ
+ 型半導体層１０５としてｎ+ −ａ−ＳｉをＰＣＶＤ
（プラズマ気相成長法）の技術を用いて真空中で連続成
膜する。この際、各層の膜厚は、ＳｉＮｘとＳｉＯ2 が
２層で１０００〜５０００Å、半導体層が１５００〜４
０００Å、ｎ+ −ａ−Ｓｉが５００〜１０００Åにする
のが適当である。
えば、次の製造方法が用いられる。ガラス基板１０１の
上にゲート電極として、Ｃｒ，Ｍｏ，Ａｌ，Ｔａ，Ｔｉ
等の金属をスバッタリングの技術により１０００〜３０
００Å程度の厚さに成膜し、フォトリゾグラフィの技術
によりパターン化する。第１の絶縁膜１０３としてＳｉ
Ｎｘ、ＳｉＯ2 等、半導体層１０４としてａ−Ｓｉ、ｎ
+ 型半導体層１０５としてｎ+ −ａ−ＳｉをＰＣＶＤ
（プラズマ気相成長法）の技術を用いて真空中で連続成
膜する。この際、各層の膜厚は、ＳｉＮｘとＳｉＯ2 が
２層で１０００〜５０００Å、半導体層が１５００〜４
０００Å、ｎ+ −ａ−Ｓｉが５００〜１０００Åにする
のが適当である。
【００１１】次に、前記半導体層１０４のチャネル幅方
向の両側縁部１０４ａが、前記ゲート電極１０２上の領
域の一部分がチャネル幅方向に細くしぼられた形状にな
る様に、フォトリソグラフィ技術で選択的にエッチング
してパターン化する。次にドレイン電極１０６ａ、ソー
ス電極１０６ｂとして、Ｃｒ，Ｍｏ，Ａｌ，Ｔａ，Ｔｉ
等の金属をスバッタリングの技術により、１０００〜３
０００Å程度の厚さに成膜し、フォトリゾグラフィの技
術によりパターン化する。次に、画素電極１０７とし
て、ＩＴＯ等の透明導電性材料をスパッタリング技術に
より２００〜８００Å程度の厚さに成摸し、パターン化
する。次に、チャネル部の上のｎ+ 型半導体層１０５を
エッチングした後、最後に、第２の絶縁膜１０８とし
て、ＳｉＮｘ，ＳｉＯ2 等をＰＣＶＤにより１０００〜
４０００Å程度の厚さに成膜化し、パターン化すること
で完成する。
向の両側縁部１０４ａが、前記ゲート電極１０２上の領
域の一部分がチャネル幅方向に細くしぼられた形状にな
る様に、フォトリソグラフィ技術で選択的にエッチング
してパターン化する。次にドレイン電極１０６ａ、ソー
ス電極１０６ｂとして、Ｃｒ，Ｍｏ，Ａｌ，Ｔａ，Ｔｉ
等の金属をスバッタリングの技術により、１０００〜３
０００Å程度の厚さに成膜し、フォトリゾグラフィの技
術によりパターン化する。次に、画素電極１０７とし
て、ＩＴＯ等の透明導電性材料をスパッタリング技術に
より２００〜８００Å程度の厚さに成摸し、パターン化
する。次に、チャネル部の上のｎ+ 型半導体層１０５を
エッチングした後、最後に、第２の絶縁膜１０８とし
て、ＳｉＮｘ，ＳｉＯ2 等をＰＣＶＤにより１０００〜
４０００Å程度の厚さに成膜化し、パターン化すること
で完成する。
【００１２】このように構成されたＴＦＴにおいては、
半導体層１０４のチャネル幅方向及びチャネル長方向の
寸法が前記したように設定されているので、半導体層１
０４にドレイン電極１０６ａ及びソース電極１０６ｂの
近傍でかつゲート電極１０２によって遮光されないフォ
トキャリア発生領域１０９が形成されることになる。こ
のため、このフォトキャリア発生領域１０９によって、
ドレイン及びソースの各電極１０６ａ，１０６ｂと半導
体層１０４とのコンタクト抵抗を低く抑えることがで
き、オン電流を高めることができる。一方、前記半導体
層１０４はゲート電極１０２の上部領域においてチャネ
ル幅方向に細くしぼられており、この絞られた部分１０
４ａの半導体層幅がドレイン電極幅及びソース電極幅と
同等程度に形成されているために、この領域でのフォト
キャリアの発生が抑制され、光オフ電流が抑制されるこ
とになる。図２は、このＴＦＴのゲート電圧とソース・
ドレイン間電流特性を示す図であり、特に本実施形態の
ＴＦＴでは光オフ電流が減少されていることが確認でき
る。これにより、高輝度バックライト使用時のオン電流
／オフ電流比が向上される。
半導体層１０４のチャネル幅方向及びチャネル長方向の
寸法が前記したように設定されているので、半導体層１
０４にドレイン電極１０６ａ及びソース電極１０６ｂの
近傍でかつゲート電極１０２によって遮光されないフォ
トキャリア発生領域１０９が形成されることになる。こ
のため、このフォトキャリア発生領域１０９によって、
ドレイン及びソースの各電極１０６ａ，１０６ｂと半導
体層１０４とのコンタクト抵抗を低く抑えることがで
き、オン電流を高めることができる。一方、前記半導体
層１０４はゲート電極１０２の上部領域においてチャネ
ル幅方向に細くしぼられており、この絞られた部分１０
４ａの半導体層幅がドレイン電極幅及びソース電極幅と
同等程度に形成されているために、この領域でのフォト
キャリアの発生が抑制され、光オフ電流が抑制されるこ
とになる。図２は、このＴＦＴのゲート電圧とソース・
ドレイン間電流特性を示す図であり、特に本実施形態の
ＴＦＴでは光オフ電流が減少されていることが確認でき
る。これにより、高輝度バックライト使用時のオン電流
／オフ電流比が向上される。
【００１３】図３（ａ），（ｂ）は本発明の第２の実施
形態を示す平面図とＡＡ線断面図であり、第１の実施形
態と等価な部分には同一符号を付してある。この実施形
態においては、ドレイン電極１０６ａとソース電極１０
６ｂの近傍において半導体層１０４をゲート電極１０２
よりも幅広に形成したフォトキャリア発生領域１０９を
対角位置にのみ設けたことを特徴としている。この構成
を採用することにより、半導体層１０４で発生したフォ
トキャリアの流路はゲート電極１０２、ドレイン電極１
０６ａ、ソース電極１０６ｂによる電界制御が効いた領
域の対角線状となり、第１の実施形態よりも光オフ電流
の減少効果が高められる。
形態を示す平面図とＡＡ線断面図であり、第１の実施形
態と等価な部分には同一符号を付してある。この実施形
態においては、ドレイン電極１０６ａとソース電極１０
６ｂの近傍において半導体層１０４をゲート電極１０２
よりも幅広に形成したフォトキャリア発生領域１０９を
対角位置にのみ設けたことを特徴としている。この構成
を採用することにより、半導体層１０４で発生したフォ
トキャリアの流路はゲート電極１０２、ドレイン電極１
０６ａ、ソース電極１０６ｂによる電界制御が効いた領
域の対角線状となり、第１の実施形態よりも光オフ電流
の減少効果が高められる。
【００１４】
【発明の効果】以上説明したように本発明は、ＴＦＴの
半導体層が、ゲート電極上のチャネル長方向の一部分の
チャネル幅方向の寸法が他の部分よりも小さくされてい
ることにより、フォトキャリアの発生する面積が減少さ
れ、フォトキャリアの発生が抑制され、しかもゲート電
極、ドレイン電極、ソース電極による電界制御が弱い領
域がなくなるため、光オフ電流が低減される。また、半
導体層のソース電極及びドレイン電極近傍にゲート電極
によって遮光されていないフォトキャリア領域が設けら
れることで、ドレイン及びソースの各電極と半導体層の
コンタクト抵抗が低く抑えられ、オン電流の低減が抑制
される。
半導体層が、ゲート電極上のチャネル長方向の一部分の
チャネル幅方向の寸法が他の部分よりも小さくされてい
ることにより、フォトキャリアの発生する面積が減少さ
れ、フォトキャリアの発生が抑制され、しかもゲート電
極、ドレイン電極、ソース電極による電界制御が弱い領
域がなくなるため、光オフ電流が低減される。また、半
導体層のソース電極及びドレイン電極近傍にゲート電極
によって遮光されていないフォトキャリア領域が設けら
れることで、ドレイン及びソースの各電極と半導体層の
コンタクト抵抗が低く抑えられ、オン電流の低減が抑制
される。
【図１】本発明の第１の実施形態のＴＦＴの平面図とＡ
Ａ線断面図である。
Ａ線断面図である。
【図２】ＴＦＴのゲート電圧とソース・ドレイン間電流
特性を示す図である。
特性を示す図である。
【図３】本発明の第２の実施形態のＴＦＴの平面図とＡ
Ａ線断面図である。
Ａ線断面図である。
【図４】従来のＴＦＴの一例の平面図とＡＡ線断面図で
ある。
ある。
【図５】従来の改善されたＴＦＴの平面図である。
【図６】従来の他の改善されたＴＦＴの平面図である。
１０１ ガラス基板 １０２ ゲート電極 １０３ 第１の絶縁膜 １０４ 半導体層 １０４ａ しぼられた部分 １０５ ｎ+ 型半導体層 １０６ａ ドレイン電極 １０６ｂ ソース電極 １０７ 画素電極 １０８ 第２の絶縁膜 １０９ フォトキャリア発生領域
Claims (5)
- 【請求項１】 液晶表示装置を構成する透明絶縁性基板
上に、ゲート電極と、ゲート絶縁膜と、アイランド状に
加工した半導体層と、ドレイン電極及びソース電極が順
次積層して形成された薄膜トランジスタにおいて、前記
半導体層の前記ゲート電極上のチャネル長方向の一部分
のチャネル幅方向の寸法が他の部分よりも小さくされて
いることを特徴とする液晶表示装置用薄膜トランジスタ - 【請求項２】 前記半導体層の小さくされたチャネル幅
方向の寸法が、前記ドレイン電極及びソース電極のチャ
ネル幅方向の寸法と同等以上に形成されている請求項１
に記載の液晶表示装置用薄膜トランジスタ - 【請求項３】 前記半導体層のチャネル幅方向の寸法が
小さくされた領域は、前記半導体層のチャネル幅方向の
両側縁部を内側に切り欠いた構成である請求項１または
２に記載の液晶表示装置用薄膜トランジスタ。 - 【請求項４】 前記半導体層は、前記ドレイン電極及び
ソースン電極の近傍に前記ゲート電極によって遮光され
ない領域を有する請求項１ないし３のいずれかに記載の
液晶表示装置用薄膜トランジスタ。 - 【請求項５】 前記半導体層の前記遮光されない領域
は、ドレイン電極及びソース電極の互いの反対側に沿っ
た対角線上の位置に形成されている請求項４に記載の液
晶表示装置用薄膜トランジスタ。
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|---|---|---|---|
| JP17366197A JP3425851B2 (ja) | 1997-06-30 | 1997-06-30 | 液晶表示装置用薄膜トランジスタ |
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| US09/108,093 US6476418B1 (en) | 1997-06-30 | 1998-06-30 | Thin film transistor for liquid crystal display |
| KR1019980025316A KR100325498B1 (ko) | 1997-06-30 | 1998-06-30 | 액정디스플레이용박막트랜지스터 |
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|---|---|---|---|
| JP17366197A JP3425851B2 (ja) | 1997-06-30 | 1997-06-30 | 液晶表示装置用薄膜トランジスタ |
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|---|---|
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| JP3425851B2 JP3425851B2 (ja) | 2003-07-14 |
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|---|---|---|---|---|
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| JP2005228826A (ja) * | 2004-02-10 | 2005-08-25 | Nec Lcd Technologies Ltd | 薄膜トランジスタとそれを用いた液晶表示装置およびその薄膜トランジスタの製造方法 |
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|---|---|---|---|---|
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| JP2006337819A (ja) * | 2005-06-03 | 2006-12-14 | Canon Inc | 表示装置およびその駆動方法 |
| KR101190071B1 (ko) * | 2005-12-29 | 2012-10-12 | 엘지디스플레이 주식회사 | 액정표시장치 및 그 제조방법 |
| WO2007086368A1 (ja) * | 2006-01-30 | 2007-08-02 | Sharp Kabushiki Kaisha | 薄膜トランジスタおよびそれを備えたアクティブマトリクス基板ならびに表示装置 |
| KR101257811B1 (ko) * | 2006-06-30 | 2013-04-29 | 엘지디스플레이 주식회사 | 액정표시장치용 어레이 기판과 그 제조방법 |
| JP5518382B2 (ja) * | 2009-07-03 | 2014-06-11 | 株式会社ジャパンディスプレイ | 液晶表示装置 |
| KR102581069B1 (ko) * | 2010-02-05 | 2023-09-20 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치, 및 반도체 장치의 제조 방법 |
| TWI495941B (zh) * | 2012-07-13 | 2015-08-11 | Innocom Tech Shenzhen Co Ltd | 顯示器 |
| CN103715265B (zh) * | 2013-12-23 | 2016-06-01 | 京东方科技集团股份有限公司 | 薄膜晶体管、阵列基板和显示装置 |
| CN106024637B (zh) * | 2016-07-20 | 2018-06-29 | 深圳市华星光电技术有限公司 | 薄膜晶体管及其制作方法 |
| KR20220053755A (ko) | 2020-10-22 | 2022-05-02 | 삼성디스플레이 주식회사 | 표시 장치 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01133124A (ja) | 1987-11-18 | 1989-05-25 | Nec Corp | グラフィック端末 |
| US4990981A (en) * | 1988-01-29 | 1991-02-05 | Hitachi, Ltd. | Thin film transistor and a liquid crystal display device using same |
| US5493129A (en) * | 1988-06-29 | 1996-02-20 | Hitachi, Ltd. | Thin film transistor structure having increased on-current |
| JP2635885B2 (ja) * | 1992-06-09 | 1997-07-30 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 薄膜トランジスタ及びアクティブマトリクス液晶表示装置 |
| US5614731A (en) * | 1993-03-15 | 1997-03-25 | Kabushiki Kaisha Toshiba | Thin-film transistor element having a structure promoting reduction of light-induced leakage current |
| JP3512849B2 (ja) * | 1993-04-23 | 2004-03-31 | 株式会社東芝 | 薄膜トランジスタおよびそれを用いた表示装置 |
| JPH07114046A (ja) | 1993-10-20 | 1995-05-02 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタアレイ素子 |
| JPH07147411A (ja) | 1993-11-24 | 1995-06-06 | Sony Corp | 表示素子基板用半導体装置 |
| JPH07326763A (ja) | 1994-06-02 | 1995-12-12 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタおよび液晶表示装置 |
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-
1997
- 1997-06-30 JP JP17366197A patent/JP3425851B2/ja not_active Expired - Fee Related
-
1998
- 1998-06-29 TW TW087110489A patent/TW416151B/zh not_active IP Right Cessation
- 1998-06-30 KR KR1019980025316A patent/KR100325498B1/ko not_active IP Right Cessation
- 1998-06-30 US US09/108,093 patent/US6476418B1/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6608653B2 (en) | 2000-11-30 | 2003-08-19 | Nec Lcd Technologies, Ltd. | Active matrix liquid crystal display device having reduced leak current and switching element used therein |
| KR100484571B1 (ko) * | 2000-11-30 | 2005-04-20 | 엔이씨 엘씨디 테크놀로지스, 엘티디. | 액티브 매트릭스형 액정 표시 장치 및 이 장치에 사용하는스위칭 소자 |
| JP2005228826A (ja) * | 2004-02-10 | 2005-08-25 | Nec Lcd Technologies Ltd | 薄膜トランジスタとそれを用いた液晶表示装置およびその薄膜トランジスタの製造方法 |
| US7410818B2 (en) | 2004-02-10 | 2008-08-12 | Nec Lcd Technologies, Ltd. | Thin film transistor, liquid crystal display using thin film transistor, and method of manufacturing thin film transistor |
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| Publication number | Publication date |
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| KR100325498B1 (ko) | 2002-08-27 |
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