KR100325498B1 - 액정디스플레이용박막트랜지스터 - Google Patents
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Abstract
LCD(Liquid Crystal Display)에 적용할 수 있는 본 발명의 TFT(Thin Film Transistor)는 투명 절연 기판 상에 순차 적층된 게이트 전극, 게이트 절연막, 섬형상의 반도체층, 드레인 전극, 및 소스 전극을 포함한다. 채널 길이 방향에서의 게이트 전극 위의 반도체층 일부가 채널 폭 방향에서의 다른 부분보다 작은 치수를 가진다. 이러한 구성으로, TFT는 광 온 전류가 감소하는 것을 방지하면서 광 오프 전류를 감소시킨다.
Description
본 발명은 액정 디스플레이(liquid crystal display; LCD)에 관한 것으로, 특히 화소 전극으로의 전류 공급을 제어하기 위한 박막 트랜지스터(TFT)에 관한 것이다.
TFT들은 스위칭 소자와 같은 다양한 종류의 장치의 구동 회로들에 널리 이용되어 왔지만, LCD로의 TFT의 적용이 두드러진다. 그러나, LCD에 이용하기 위한 TFT는 다음과 같은 문제점을 가지고 있다. TFT에 포함된 반도체층이 예를 들면 LCD에도 종종 적용되는 비정질 실리콘(a-Si:H)에 의해 구현되는 것으로 가정한다. 이때, 디스플레이용 광원인 백라이트로부터 출력된 광에 의해 포토캐리어(photocarrier)가 a-Si:H에 발생된다. 게이트 전극, 드레인 전극 및 소스 전극에 의한 전계 제어가 약한 영역들로 포토캐리어가 이동하여 광 오프(OFF) 전류를 높인다. 그 결과, 화소 전극을 통해 (leak)이 생겨 표시 품질을 저하시킨다. 이것은 글래스 기판에 마주하는 기판 또는 글래스 기판 상에 제공된 차폐층에 의해 TFT로 입사하는 광을 감소시키는 일반적인 방법이다. 그러나, 백라이트가 강하면 반사 및 확산에 의해 TFT에 광이 들어가기 때문에, 차폐층은 충분히 만족스럽지 못하다. 이러한 문제점은 예를 들면, 고휘도 백라이트를 필요로 하는 온보드(on board) LCD 또는 모니터 LCD에서 특히 심각하다.
광 오프 전류에 대해서는 일본 특허 공개 공보 제7-147411호에 반도체 장치에 포함된 저농도 확산층의 영역을 국부적으로 감소시켜 포토캐리어를 감소시키는 것이 제안되어 있다. 일본 특허 공개 공보 제7-94753호에는 전체 반도체층을 차단하도록 반도체층보다 큰 면적으로 제공되는 게이트 전극을 포함하는 구조가 개시되어 있다.
상기 일본 특허 공개 공보 제7-147411호에 개시된 기술은 TFT의 채널의 유효폭까지 감소시켜 온(ON) 전류까지도 감소시키는 문제점을 가지고 있다. 이러한 기술은 그중에서도 a-Si:H를 이용하는 TFT에 대해 적당하지 않다. 또한, 상기 일본 특허 공개 공보 제7-94753호에는 소스 전극 및 드레인 전극 사이의 접촉부와 반도체층이 차단되어 있고, 특히 a-Si:H을 이용할 경우 접촉부에서 저항이 증가하기 때문에, 역시 온 전류를 감소시킨다.
본 발명에 관련된 기술은 AMLCD '94 및 일본 특허 공개 공보 제7-114046호, 제7-326763호 및 제8-32073호에도 개시되어 있다.
따라서, 본 발명의 목적은 광 온 전류가 감소되는 것을 방지하면서 광 오프(OFF) 전류를 감소시킬 수 있는 TFT를 제공하는 것이다.
도 1a는 종래 TFT를 도시한 평면도.
도 1b는 도 1의 A-A선에 따른 단면도.
도 2a 및 도 2b는 종래의 다른 TFT를 도시한 평면도.
도 3은 종래의 또 다른 TFT를 도시한 평면도.
도 4a는 본 발명을 구현하는 TFT를 나타내는 평면도,
도 4b는 도 4a의 A-A선에 따른 단면도.
도 5는 게이트 전압과 소스-드레인 전압의 관계에 대해서 본 발명과 종래 기술을 비교한 그래프.
도 6a는 본 발명의 다른 실시예를 도시한 평면도.
도 6b는 도 6a의 A-A선에 따른 단면도.
* 도면의 주요 부분에 대한 부호의 간단한 설명 *
101: 글래스 기판 102: 게이트 전극
103: 게이트 절연막 105: n+형 반도체층
106a: 드레인 전극 106b: 소스 전극
107: 화소 전극 108: 제 2 절연막
109: 포토캐리어 발생 영역
본 발명에 따르면, LCD용 TFT에 있어서, 투명 절연 기판 상에 순차 적층된 게이트 전극, 게이트 절연막, 섬 형상의 반도체층, 드레인 전극 및 소스 전극을 포함하고, 채널 길이 방향에서의 게이트 전극 상의 반도체층의 일부는 채널 폭 방향에서의 다른 부분보다 작은 치수를 가진다.
본 발명의 상기 및 다른 목적은 첨부도면을 참조한 다음의 상세한 설명으로 부터 명백하게 될 것이다.
(실시예)
본 발명의 보다 나은 이해를 도모하기 위해, 도 1a 및 도 1b에 도시된 액티브 매트릭스형 LCD에 사용하기 위한 종래의 TFT에 대해 간략히 설명한다. 도시된 것과 같이, TFT는 글래스 기판(101)을 포함한다. 게이트 전극(102) 및 제 1 절연막 또는 게이트 절연막(103)이 순차 글래스 기판(101)상에 형성된다. 반도체층(104)은 게이트 전극(102) 바로 위의 절연막(103)위에 형성된다. 2개의 n+형 반도체층(105)이 반도체층(104)의 양 측면에 제공된다. 드레인 전극(106a) 및 소스 전극(106b)이 대향하는 n+형 반도체층들(105)상에 각각 형성된다. 소스 전극(106b)은 화소 전극(107)과 일체로 형성된다. 제 2 절연막(108)은 도시된 것과 같이 전체 TFT 적층을 덮는다.
반도체층(104)은 예를 들면 LCD에 종종 적용된 a-Si:H로 구현되는 것으로 가정한다. 다음에, 전술한 바와 같이, 디스플레이를 위한 백라이트 또는 광원으로부터 출력된 광에 의해 포토캐리어가 Si:H층에서 발생된다. 게이트 전극(102)과 드레인 전극(106b) 및 소스 전극(106b)에 의한 전계 제어가 약한 영역(110)으로 포토캐리어가 이동하여 광 오프 전류를 증가시킨다. 그 결과, 누설이 화소 전극(107)을 통해 발생하여 표시 품질을 저하시킨다. 포토캐리어를 감소시키기 위해, 앞서 언급한 일본 공개 특허 공보 제7-147411호는 반도체 장치에 포함된 저농도 확산층 면적을 국부적으로 감소시키는 것을 제안하고 있다. 특히, 도 2a에 도시된 것과 같이, 컨택트(111)에 의해 드레인 전극(106a) 또는 소스 전극(106b)에 연결된 반도체 층(104)은 면적이 감소된 부분을 게이트 전극(102) 외측에 가질 수 있다. 다른 방법으로는, 도 2b에 도시된 것과 같이, 게이트 전극(102) 바로 위의 일부를 포함하는 반도체층(104)의 일부는 면적이 감소되어도 된다. 도 3은 포토캐리어를 감소시켜 광 오프 전류를 감소시키기 위한 다른 종래의 구현방법을 도시한 것으로, 상기 언급한 일본 특허 공개 공보 제7-94753호에 개시되어 있다. 도시된 것과 같이, 게이트 전극(102)은 전체 반도체층(104)을 차단하도록 반도체층(104)보다 더 큰 면적으로 제공된다.
그러나, 상기한 종래의 기술은 각각 앞서 기술한 바와 같은 해결되지 않은 몇가지 문제점을 가지고 있다.
도 4a 및 도 4b를 참조하면, 본 발명을 구현하는 TFT가 도시되어 있으며, TFT 어레이 기판을 구성하는 글래스 기판(101)을 포함한다. 게이트 전극(102)은 글래스 기판(101)상에 형성되고, 제 1 절연막 또는 게이터 절연막(103)으로 덮여 있다. 반도체층(104)은 게이트 전극(102) 바로 위의 절연막(103)상에 형성된다. 2개의 n+형 반도체층(105)은 반도체 층(104)의 양 측면에 제공된다. 드레인 전극(106a) 및 소스 전극(106b)은 대향하는 n+형 반도체층(105) 상에 각각 형성된다. 예시적 실시예에 있어서, 반도체층(104)은 채널 폭 방향에서 각각의 드레인 전극(106a) 및 소스 전극(106b)의 폭보다 더 큰 폭을 가지며, 채널 길이 방향에서 게이트 전극(102)의 폭보다 큰 폭을 갖는다. 또한, 드레인 전극(106a)과 소스 전극(106b) 사이의 반도체층의 일부는 채널 폭 방향에서 양측 모서리가 노칭(notching)된다. 소스 전극(106b)은 화소 전극(107)과 일체로 형성된다. 제 2 절연막(108)은 전체 TFT 적층물을 덮는다.
상기 TFT의 제작에 이용 가능한 특정 방법은 다음과 같다. Cr, Mo, Ta, Ti 등의 유사 금속의 1,000Å 내지 3,000Å의 후막(thick film)이 스퍼터링에 의해 게이트 전극(102)으로서 글래스 기판(101) 위에 형성된 후, 포토리소그라피에 의해 패터닝된다. 이후, 절연막(103), 반도체층(104) 및 n+형 반도체층(105)이 PCVD(Plasma Chemical Vapor Deposition)에 의해 진공 중에서 순차적으로 형성된다. 절연막(103)에 대해서는 SiNx, SiO2또는 유사 화합물이 이용된다. 반도체층들(104) 및 n+형 반도체층(105)은 각각 a-Si 및 n+-a-Si에 의해 구현된다. 2개의 층으로서 구현된 SiNx, SiO2는 1,000Å 내지 3,000Å의 총 두께를 가지며, 반도체층은 1,500Å 내지 4,000Å의 두께를 가지며, n+-a-Si는 500Å 내지 1,000Å의 두께를 가지는 것이 바람직하다.
상기 적층물은 선택적 포토리소그라피 에칭으로 패터닝되어, 채널 폭 방향에서의 반도체층(104)의 대향하는 측면 모서리들(104)이 게이트 전극 (102) 상에 채널 폭 방향으로 부분적으로 좁아진다. 이후 1,000Å 내지 3,000Å의 Cr, Mo, Ta,Ti 또는 유사 금속의 후막이 스퍼터링에 의해 형성된 후, 드레인 전극(106a) 및 소스 전극(106b)을 형성하기 위해 패터닝된다. 계속해서, 200Å 내지 800Å의 ITO 또는 유사 투명 도전 재료의 후막이 스퍼터링으로 형성된 후, 화소 전극(107)을 형성하기 위해 패터닝된다. 그 후, 채널부 상의 n+형 반도체층(105)이 에칭제거된다. 끝으로, 1,000Å 내지 4,000Å의 SiNx, SiO2또는 유사 화합물의 후막이 형성된 후, 제 2 절연막(108)을 형성하기 위해 패터닝된다.
상기 특정 과정으로 제작된 TFT에 있어서, 반도체층(104)은 채널 폭 방향과 채널 길이 방향에서 상술한 치수를 가진다. 따라서, 반도체층(104)은 드레인 전극(106a) 및 소스 전극(106b)에 인접하는 포토캐리어 발생 영역들(109)을 포함하며, 게이트 전극(102)에 의해 차폐되지 않는다. 이러한 포토캐리어 발생 영역들(109)로 2개의 전극(106a, 106b)과 반도체층(104) 사이에 컨택트 저항을 감소시키는 것이 가능하므로 온 전류를 높일 수 있다. 다른 한편, 반도체층(104)은 게이트 전극(102) 위에서 채널 폭 방향으로 좁아진다. 참조 번호 104a로 나타낸 좁아진 부분은 각각의 드레인 전극(106a) 및 소스 전극(106b)과 실질적으로 동일한 폭을 가진다. 그 결과, 포토캐리어의 발생 및 그에 따른 광 오프 전류가 좁아진 부분(104a)에서 감소된다.
도 5는 예시적 실시예에서 이용 가능한 게이트 전압 및 소스 드레인 전류간의 관계를 도시한 것이다. 도 5에 나타낸 것과 같이, 예시적 실시예는 광 오프 전류를 감소시킨다. 이것은 고휘도의 백라이트가 이용될 때, 온 전류 대 오프 전류의비율을 성공적으로 증가시킨다.
본 발명의 다른 실시예가 도 6a 및 도 6b에 도시되어 있다. 도시된 것과 같이, 이 실시예는 2개의 포토캐리어 발생 영역(109)만이 대각선 위치에 형성되는 것을 특징으로 하고 있다. 이러한 구조에 있어서, 반도체층(104)에서 발생된 포토캐리어는 게이트 전극(102), 드레인 전극(106a) 및 소스 전극(106b)에 의한 전계 제어가 효과적인 영역에서 대각선 경로를 따라 이동한다. 결과적으로, 이 실시예는 이전의 실시예보다 오프 전류를 더욱 감소시킨다.
요약하면, 본 발명은 광 오프 전류를 감소시킬 수 있는 TFT를 제공하는 것을 알 수 있다. 이러한 신규한 장점은 TFT에 포함된 반도체층이, 포토캐리어 발생 영역을 감소시키기 위해 게이트 전극상의 채널 길이 방향의 일부분의 채널 폭 방향의 치수가 다른 부분보다 작고, 또한 게이트 전극, 드레인 전극 및 소스 전극에 의한 전계 제어가 약한 영역이 제거되는 독특한 구조로부터 얻어진다. 더욱이, 소스 전극 및 드레인 전극 근방의 반도체층에 형성되고 게이트 전극에 의해 차폐되지 않은 포토캐리어 발생 영역들은 드레인 전극과 소스 전극간의 컨택트 저항을 성공적으로 감소시키므로, 광 온 전류가 감소되는 것을 방지한다.
본원 발명의 사상을 받아들인 후에 이 기술분야에서 숙련된 사람은 본 발명의 요지를 벗어나지 않고 다양한 변형예를 생각해 낼 수 있을 것이다.
Claims (12)
- 액정 디스플레이(LCD)용 박막트랜지스터(TFT)에 있어서,투명 절연 기판 상에 순차 적층된 게이트 전극, 게이트 절연막, 섬 형상의 반도체층, 드레인 전극 및 소스 전극을 포함하고,채널 길이 방향에서의 상기 게이트 전극 상의 상기 반도체층의 일부는 채널 폭 방향에서의 다른 부분보다 작은 치수(dimension)를 가진 액정 디스플레이용 박막 트랜지스터.
- 제 1 항에 있어서, 상기 반도체층의 일부의 상기 치수는 채널 폭 방향에서 상기 드레인 전극 및 상기 소스 전극의 각각의 치수보다 크거나 같은 액정 디스플레이용 박막 트랜지스터.
- 제 2 항에 있어서, 상기 반도체층의 일부는 채널 폭 방향에서 상기 반도체층의 대향 모서리들을 노칭함으로써 형성되는 액정 디스플레이용 박막 트랜지스터.
- 제 3 항에 있어서, 상기 반도체층은 상기 드레인 전극 및 상기 소스 전극에 인접하고 상기 게이트 전극에 의해 차폐되지 않는 다수의 영역들을 포함하는 액정 디스플레이용 박막 트랜지스터.
- 제 4 항에 있어서, 상기 다수의 영역들은 상기 드레인 전극 및 상기 소스 전극상의 대각선 위치들에서 서로 마주하는 액정 디스플레이용 박막 트랜지스터.
- 제 2 항에 있어서, 상기 반도체층은 상기 드레인 전극 및 상기 소스 전극에 인접하고 상기 게이트 전극에 의해 차폐되지 않는 다수의 영역들을 포함하는 액정 디스플레이용 박막 트랜지스터.
- 제 6 항에 있어서, 상기 다수의 영역들은 상기 드레인 전극 및 상기 소스 전극상의 대각선 위치들에서 서로 마주하는 액정 디스플레이용 박막 트랜지스터.
- 제 1 항에 있어서, 상기 반도체층의 일부는 채널 폭 방향에서 상기 반도체층의 대향 모서리들을 노칭함으로써 형성되는 액정 디스플레이용 박막 트랜지스터.
- 제 8 항에 있어서, 상기 반도체층은 상기 드레인 전극 및 상기 소스 전극에 인접하고 상기 게이트 전극에 의해 차폐되지 않는 다수의 영역들을 포함하는 액정 디스플레이용 박막 트랜지스터.
- 제 9 항에 있어서, 상기 다수의 영역들은 상기 드레인 전극 및 상기 소스 전극상의 대각선 위치들에서 서로 마주하는 액정 디스플레이용 박막 트랜지스터.
- 제 1 항에 있어서, 상기 반도체층은 상기 드레인 전극 및 상기 소스 전극에 인접하고 상기 게이트 전극에 의해 차폐되지 않는 다수의 영역들을 포함하는 액정 디스플레이용 박막 트랜지스터.
- 제 11 항에 있어서, 상기 다수의 영역들은 상기 드레인 전극 및 상기 소스 전극상의 대각선 위치들에서 서로 마주하는 액정 디스플레이용 박막 트랜지스터.
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