KR100244043B1 - 디스플레이 왜곡을 억제할 수 있는 차광층을 갖는 능동 매트릭스형 액정 디스플레이 장치 - Google Patents
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Abstract
복수개의 주사버스선 (GLi), 복수개의 신호버스선 (DLj), 복수개의 화소전극 (Eij), 한 개의 주사버스선에 접속된 게이트, 한 개의 신호버스선에 접속된 드레인 및 한 개의 화소전극에 접속된 소오스를 갖는 복수개의 제 1 박막 트랜지스터 (Qij), 및 광이 한 개의 제 1 박막 트랜지스터로 입사하는 것을 방지하는 복수개의 차광층 (OP) 을 포함하는 능동 매트릭스형 액정 디스플레이 장치에 있어서, 복수개의 제 2 박막 트랜지스터 (Qij') 가 설치된다. 각각의 제 2 박막 트랜지스터는 한 개의 주사버스선에 접속된 게이트, 한 개의 신호버스선에 접속된 드레인 및 한 개의 차광층에 접속된 소오스를 갖는다.
Description
본 발명은 능동 매트릭스형 LCD 장치에 관한 것이다.
능동 매트릭스형 LCD 장치는 박막이므로 다양한 디스플레이장치에서 종종 사용되고 있다. 능동 매트릭스형 LCD 장치에서, 개개의 화소전극이 독립적으로 구동되기 때문에, 콘트라스트는 듀티비의 감소에 따라 감소되지 않으며, 또한 디스플레이의 용량이 증가되어 선의 수가 증가하는 경우에도 시야각이 감소되지 않는다.
능동 매트릭스형 LCD 장치에서, 한 개의 TFT 가 각 화소에 대한 스위치소자로서 설치된다. TFT 는 투명 절연기판상에 형성된 게이트전극, 게이트전극과 대향하는 비정질 실리콘으로 이루어진 반도체 활성층, 드레인전극 및 투명 화소전극에 접속된 소오스전극으로 이루어진다.
상기한 TFT 에서, 반도체 활성층을 둘러싸는 큰 광투과 영역이 존재한다. 그러므로, 광이 이 광투과 영역을 통해 역광원으로부터 반도체 활성층까지 입사된다. 결국, TFT 가 오프상태에 있을 경우에도, 캐리어가 TFT 의 반도체 활성층 내에서 발생되어 그를 통해 흐르는 오프전류 (누설전류) 를 증가시킨다. 이것은 능동 매트릭스의 성능을 저하시킬수 있다.
오프전류를 감소시키기 위해, 종래 능동 매트릭스형 LCD 장치에서는, 한 개의 차광층이 각 TFT 에 대해 설치되었다. 이 경우에는, 차광층이 반도체 활성층과 대향한다. 이것은 이후에 상세하게 기재한다.
하지만, 차광층은 반도체 활성층에서 백 게이트 효과를 만들어낸다. 즉, 백 게이트 전압이 낮아질수록, TFT 의 드레인의 오프전류가 작아진다. 그러므로, 차광층에서의 전압이 감소하여 TFT 의 백 게이트 전압을 감소시킬 경우, 게이트 전극의 주변부에서 발생된 양성 고정 전하로부터 나오는 오프전류가 억제될 수 있다. 반면에, 드레인 전극에서의 전압이 소오스전극을 지나 투명 화소전극으로 기입될 경우, 소오스전극에서의 전압이 최종적으로 드레인 전극에서의 전압에 도달한다. 이 상태에서, 차광층에서의 전압이 실질적으로 VL-VD로 대체된다. 여기에서, VL은 차광층에서의 전압이며, VD는 드레인전극에서의 전압이다. 차이 (VL-VD) 는 백 게이트 효과를 만들어낸다. 결국, TFT 의 임계전압이 실질적으로 감소된다. 그러므로, 기입동작을 완벽하게 실행하기 위해, 차광층에서의 전압이 충분히 높아져야 한다.
하지만, 차광층에서의 전압이 충분히 높은 전압에서 고정될 경우, 상기 양성 고정 전하에 의해 야기된 TFT 의 오프전류는 감소될 수 없다. 이것은 투명전극의 전하보존 특성의 저하로 인한 디스플레이 왜곡이 생기게 된다.
또한, 차광층이 부유상태에 있을 경우, 게이트 전극으로부터의 전기선이 반도체 활성층에 의해 차단되어, 결과적으로, 게이트 전극과 차광층 사이에 실질적인 용량성 결합이 존재하지 않게 된다. 그러므로, 차광층에서의 전압은 드레인 전극과 화소전극 사이의 평균전압에 의해 결정된다 이 경우에도, 상기 양성 고정 전하에 의해 야기되는 TFT 의 오프전류는 감소되지 않으므로 투명 화소전극의 전하보존 특성에 의한 디스플레이 왜곡이 생기게 된다.
본 발명의 목적은 디스플레이 왜곡을 억제할 수 있는 차광층을 갖는 능동 매트릭스형 LCD 장치를 제공하는 것이다.
도 1 은 종래 능동 매트릭스형 LCD 장치를 도시하는 평면도.
도 2 는 도 1 의 선 II-II 를 따르는 단면도.
도 3 은 도 1 의 TFT 의 백 게이트 효과를 도시하는 그래프.
도 4 는 본 발명에 따른 능동 매트릭스형 LCD 장치의 실시예 1 을 도시하는 평면도.
도 5 및 도 6 은 각각 도 4 의 선 V-V 및 VI-VI 을 따르는 단면도.
도 7a, 7b, 7c 는 도 4 의 장치의 제조방법을 설명하는 평면도.
도 8 은 도 4 의 장치의 등가회로도.
도 9 는 도 4 의 장치의 동작을 도시하는 타이밍도.
도 10 은 본 발명에 따른 능동 매트릭스형 LCD 장치의 실시예 2 를 도시하는 평면도.
* 도면의 주요부분에 대한 부호의 설명 *
1 : 투명절연기판 2, 9 : 크롬층
3, 5 : ITO 층 4, 8 : 절연층
6 : N+형 불순물 도핑층 7 : 반도체 활성층
본 발명에 따라서, 복수개의 주사버스선, 복수개의 신호버스선, 복수개의 화소전극, 한 개의 주사버스선에 접속된 게이트, 한 개의 신호버스선에 접속된 드레인 및 한 개의 화소전극에 접속된 소오스를 갖는 복수개의 TFT, 및 광이 한 개의 TFT 로 침투하는 것을 방지하는 복수개의 차광층을 포함하는 능동 매트릭스형 액정 디스플레이 장치에 있어서, 복수개의 보조 박막 트랜지스터가 설치된다. 각각의 보조 박막 트랜지스터는 한 개의 주사버스선에 접속된 게이트, 한 개의 신호버스선에 접속된 드레인 및 한 개의 차광층에 접속된 소오스를 갖는다.
즉, TFT 가 턴온 및 턴오프될 경우, 대응하는 부가적인 TFT 가 각각 턴온 및 턴오프되어, TFT 의 백 게이트 전압이 변화된다. 예를 들면, 기입모드에서, 백 게이트 전압은 높으며, 반면에, 오프모드에서는, 백 게이트 전압이 낮다.
본 발명은 첨부도면을 참조하여, 종래 기술과 비교함으로서, 이하에 기재된 것으로부터 더 명백하게 이해될 수 있다.
바람직한 실시예의 기재에 앞서, 종래 능동 매트릭스형 LCD 장치를 도 1, 2 및 3 을 참조하여 설명하기로 한다.
도 1 은 종래 능동 매트릭스형 LCD 장치, 특히 그의 TFT 를 도시하는 평면도이며, 도 2 는 도 1 의 선 II-II 를 따르는 단면도이다. 도 1 및 도 2 에서, 도면부호 101 은 차광층 (102) 이 형성되는 투명절연 기판을 표시한다. 또한, 절연층 (103) 이 전 표면상에 형성된다.
또한, 산화 인듐 주석 (ITO) 으로 이루어지는 투명전극층 및 N 형 비정질 실리콘층이 전 표면상에 피착되며 패터닝되어 드레인 전극 (104D), 소오스전극 (104S), 및 N 형 층 (105) 을 형성한다. 소오스전극 (105S) 은 투명 화소전극 (도시하지 않음) 과 일체이다.
또한, 비도핑 비정질 실리콘층, 산화실리콘으로 이루어진 절연층 및 크롬등으로 이루어진 도전층이 피착되고 패터닝되어, 반도체 활성층 (106), 게이트 절연층 (107) 및 게이트전극 (108) 이 형성된다.
게이트전극 (108) 은 일반적으로 주사버스선 (도시하지 않음) 과 동시에 형성된다. 반면에, 드레인전극 (104D) 은 신호버스선 (도시하지 않음) 에 접소된다. 이 경우에, 투명전극층의 저항이 상대적으로 높기 때문에, 신호버스선은 크롬과 같은 다른 물질로 이루어져서 그의 저항을 감소시킨다.
폭이 약 1 ㎛ 인 게이트전극 (108) 의 측부가 절단되어, 게이트전극 (108) 과 드레인 및 소오스전극 (104D, 104S) 사이에서 단락회로가 회피될 수 있다. 이 경우에, 게이트전극 (108) 의 측부에 의한 반도체 활성층 내에서의 전계가 약해지며, 결국, 양성 고정전하가 액정의 불순물에 의해 게이트전극의 주변부에서 생길 경우, 전극이 반도체 활성층 (106) 으로 유도되어, TFT 를 통한 오프전류 흐름을 증가시켜 투명전극의 전하 침투를 감소시킨다.
차광층 (102) 은 광이 TFT 로 입사하는 것을 방지하여, 반도체 활성층 (106) 의 저항 감소를 억제한다. 이것은 투명 화소전극의 전하 침투특성을 증가시킨다.
차광층 (102) 은 도 3 에 도시된 바와 같이 반도체 활성층 (106) 의 백 게이트 효과를 만들어낸다. 즉, 백 게이트 전압 (VS) 이 낮아질수록, 드레인 전류 (ID) 의 오프전류가 작아진다. 게이트전극 (108) 에서의 전압 (VG) 이 0 V 일 경우, 오프전류가 TFT 를 통해 흐른다. 그러므로, 차광층 (102) 에서의 전압 (VL) 이 감소되어 TFT 의 백 게이트 전압 (VB) 을 감소시킬 경우, 상기 양성 고정전하로부터 나오는 오프전류가 억제될 수 있다. 반면에, 드레인전극 (104D) 에서의 전압 (VD) 이 소오스전극 (104S) 을 지나 투명화소전극으로 기입될 경우, 소오스전극 (104S) 에서의 전압 (VS) 이 VD에 도달한다. 이 상태에서, 차광층 (102) 에서의 전압 (VL) 이 실질적으로 VL-VD로 대체된다. 여기에서, VL은 차광층에서의 전압이며, VD는 드레인전극에서의 전압이다. 차이 (VL-VD) 는 백 게이트 효과를 만들어낸다. 결국, 도 3 에 도시된 바와 같은 VL-VD특성이 α(VL-VD) 만큼 음수측을 향해 이동된다. α 는 계수이다. 이 경우에, TFT 의 임계전압 (Vth) 은 실질적으로 α(VL-VD) 만큼 감소된다. 그러므로, 기입동작을 완벽하게 실행하기 위해, 다음 수학식 1 이 만족되어야 한다.
[수학식 1]
VG ON- VD〉 Vth- α(VL- VD)
VD= 12 V, Vth= 2 V, VG ON= 18 V, α = 1 일 경우, 수학식 1 은 수학식 2 로 대체된다.
[수학식 2]
VL〉 8 V
하지만, 차광층 (102) 에서의 전압 (VL) 이 8 V 이상의 고전압에서 고정될 경우, 상기 양성 고정 전하에 의해 야기되는 TFT 의 오프전류는 감소될 수 없다. 이것은 투명 화소전극의 전하 침투 특성의 저하로 인한 디스플레이 왜곡을 생기게 한다.
또한, 차광층 (102) 이 부유상태에 있다고 가정할 경우, 게이트전극 (108) 으로부터의 전기선이 반도체 활성층 (106) 에 의해 차단되어 결국, 게이트전극 (108) 과 차광층 (102) 사이에서 실질적으로 용량성 결합이 존재하지 않는다. 그러므로, 차광층 (102) 에서의 전압 (VL) 은 드레인전극 (104D) 과 소오스전극 (104S) 사이의 평균전압, 즉 7 V에 의해 결정된다. 이 경우에도, 상기 양성 고정 전하에 의해 야기되는 TFT 의 오프전류는 감소될 수 없으므로, 투명 화소전극의 전하 침투특성에 의한 디스플레이 왜곡이 생기게 된다.
본 발명의 실시예 1 을 도시하는 도 4 에서, 게이트 버스선이라고 부르기도 하는 GLi 와 같은 복수개의 주사버스선이 서로 병렬로 배열되며, 드레인 버스선이라고 부르기도 하는 DLj와 같은 복수개의 신호버스선이 서로 병렬로 배열된다. 주사버스선은 신호버스선과 수직이다.
Qij와 같은 복수개의 TFT 가 주사버스선과 신호버스선 사이의 교차점에서 설치된다. TFT (Qij) 는 주사버스선 (GLi) 에 접속된 게이트전극 (G), 컨택홀 (CONT1) 을 지나 신호버스선 (DLj) 에 접속된 드레인전극 (D), 및 투명 화소전극 (Eij) 에 접속된 소오스전극 (S) 을 갖는다.
또한, OP 와 같은 복수개의 차광층이 설치된다. 차광층 (OP) 은 게이트전극 (G) 아래에서 반도체 활성층 (도시하지 않음) 에 대향하여, TFT (Qij) 의 반도체 활성층의 저항 감소를 억제한다.
차광층 (OP) 은 또한 컨택홀 (CONT2) 을 지나 차광전극 (OPE) 에 접속되며, 보조 버스선 (ALj) 에 용량성 결합된다. 즉, 보조 버스선 (ALj) 은 신호버스선 (DLj) 과 평행하다.
즉, 보조 TFT (Qij') 는 게이트전극으로서의 주사버스선 (GLi), 드레인전극, 및 소오스전극으로서의 차광전극 (OPE) 에 의해 이루어진다. 또한, 이 경우에, 차광층 (OP) 은 주사버스 (GLi: 즉, TFT (Qij) 의 게이트전극) 아래에서 반도체 활성층 (도시하지 않음) 에 대향하여, TFT (Qij) 의 반도체 활성층의 저항감소를 억제한다.
보조 버스선 (ALj) 은 차광전극 (OPE) 에서의 전압을 제어할 뿐아니라, 투명 화소전극 (Eij) 과 커패시터를 형성한다.
도 4 의 TFT (Qij) 를 도 4 의 선 V-V 를 따르는 단면도인 도 5 를 참조하여 설명한다. 즉, 도면부호 1 은 신호버스선 (DLj) 및 차광층 (OP) 이 형성되는 투명 절연기판을 표시한다. 신호버스 (DLj) 및 차광층 (OP) 은 크롬층 (2) 및 산화 인듐 주석 (ITO) 층 (3) 으로 이루어진다.
또한, 산화실리콘으로 이루어진 절연층 (4) 이 형성된다. 또한, ITO 층 (5) 으로 이루어진 드레인전극 (D) 및 소오스전극 (S) 이 절연층 (4) 상에 형성된다. 이 경우에, 드레인전극 (D) 은 컨택홀 (CONT1) 을 지나 신호버스선 (DLj) 에 접속된다.
또한, N+형 불순물 도핑층 (6) 이 드레인전극 (D) 및 소오스전극 (S) 상에 형성된다.
또한, 비도핑된 비정질의 반도체 활성층 (7), 비정질 질화실리콘으로 이루어진 절연층 (8) 및 크롬층 (9) 에 의해 형성된 게이트전극 (G) 이 형성된다. 즉, 차광층 (OP) 이 게이트전극 (G) 아래에서 반도체 활성층 (7) 과 대향하여, 반도체 활성층 (7) 의 저항감소를 억제한다.
도 4 의 보조 TFT (Qij) 가 도 4 의 선 VI-VI 를 따르는 단면도인 도 6 을 참조하여 이하에 상세하게 설명된다. 즉, 차광층 (OP) 및 보조 버스선 (ALj) 이 투명절연기판 (1) 상에 형성된다. 차광층 (OP) 및 보조 버스선 (ALj) 이 크롬층 (2) 및 ITO 층 (3) 으로 이루어진다.
또한, 산화실리콘으로 이루어진 절연층 (4) 이 형성된다. 또한, 드레인전극 (D) 및 크롬층 (5) 으로 이루어진 차광전극 (OPE) 이 절연층 (4) 상에 형성된다. 이 경우에, 차광전극 (OPE) 이 컨택홀 (CONT2) 을 지나 차광층 (OP) 에 접속된다.
또한, N+형 불순물 도핑층 (6) 이 드레인전극 (D) 과 차광전극 (OPE) 상에 형성된다.
또한, 반도체 활성층 (7), 절연층 (8) 및 게이트전극으로서 제공하는 주사버스선 (GLi) 이 형성된다. 즉, 차광층 (OP) 이 게이트전극 (주사버스선 (GLi)) 아래에서 반도체 활성층 (7) 에 대향하여 반도체 활성층 (7) 의 저항감소를 억제한다.
도 4 의 능동 매트릭스형 LCD 장치의 제조단계는 도 7a, 7b, 7c 를 참조하여 이하에 설명된다.
우선, 도 7a 를 참조하면, 약 100 ㎚ 두께의 크롬층 (2) 과 약 50 ㎚ 두께의 ITO 층 (3) 이 투명절연기판 (1 : 도 5 및 도 6 참조) 상에 피착된다. 다음에, 크롬층 (2) 및 ITO층 (3) 이 패터닝되어 신호버스선 (DLj), 보조 버스선 (ALj), 차광층 (OP) 및 차광전극 (OPE) 이 형성된다. 이 경우에, 크롬층 (2) 이 ITO 층 (3) 에 의해 피복되기 때문에, 크롬층 (2) 은 거의 침식되지 않는다.
다음에, 도 7b 를 참조하면, 산화실리콘으로 이루어진 약 400 ㎚ 두께의 절연층 (4 : 도 5 및 도 6 참조) 이 대기압 화학적 증기 증착법 (APCVD) 에 의해 전표면상에서 형성된다. 다음에, 컨택홀 (CONT1, CONT2) 이 건식 에칭공정에 의해 절연층 (4) 에서 관통된다. 이 경우에, 신호버스선 (DLj) 및 보조 버스선 (ALj) 의 단자용 컨택홀 (도시하지 않음) 이 절연층 (4) 에서 또한 관통된다.
다음에, 도 7c 를 참조하면, 약 50 ㎚ 두께의 ITO 층 (도 5 및 도 6 참조) 가 스퍼터링법에 의해 전표면상에 피착되며, 또한 약 30 ㎚ 두께의 N+형 비정질 실리콘층이 플라즈마 CVD 법에 의해 ITO 층 (5) 상에 피착된다. 다음에, ITO 층 및 N+형 비정질 실리콘층 (6) 이 패터닝되어 N+형 불순물 도핑층 (6 : 도 5 및 도 6 참조), 드레인전극 (D), 소오스전극 (S), 투명화소전극 (Eij) 및 차광전극 (OPE) 이 형성된다.
마지막으로 도 4 를 참조하면, 약 50 ㎚ 두께의 비도핑 비정질 실리콘층 및 약 400 ㎚ 두께의 비정질 질화 실리콘층이 플라즈마 CVD 법에 의해 전표면상에 계속적으로 증착된다. 또한, 약 150 ㎚ 두께의 크롬층 (9) 이 스퍼터링법에 의해 비정질 질화실리콘층상에 피착된다. 다음에, 크롬층, 비정질 실리콘층 및 비도핑 비정질 실리콘층이 패터닝되어, 게이트전극 (G), 주사버스선 (GLi), 절연층 (8) 및 반도체 활성층 (도 5 및 도 6 참조) 이 형성된다. 이 경우에, 게이트전극 (G) 및 주사버스선 (GLi) 외부의 N+형 불순물 도핑층 (6) 의 일부가 또한 제거된다.
도 7c 에서, N+형 비정질 실리콘층이 ITO 층 (5) 상에 피착된다. 하지만, N+형 비정질 실리콘층의 형성 대신에, 인이 PH3가스를 사용하는 플라즈마 전기 방전동작에 의해 ITO 층 (5) 상에 피착되어 반도체 활성층 (7) 과 전극 (D, S) 사이에서 옴접촉을 구현할 수 있다.
실시예 1 에서, 보조 TFT (Qij) 가 게이트전극으로서의 주사버스선 (GLi), 드레인전극 (D) 및 소오스전극으로서의 차광전극 (OPE) 에 의해 이루어지며, 또한 차광전극 (OPE) 은 차광층 (OP) 에 접속된다. 그러므로, 고전압이 주사버스선 (GLi) 에 의해 TFT (Qij) 에 인가되어 TFT (Qij) 가 턴온될 경우, 보조 TFT (Qij') 가 또한 턴온된다. 결국, 차광층 (OP) 에서의 전압은 신호버스선 (DLi) 에서의 전압과 같아져서 백게이트 전압이 높아진다. 즉, 기입동작이 백 게이트 효과에 의해 완벽하게 실행될 수 있다.
반면에, 주사버스선 (GLi) 에서의 전압이 높은 것으로부터 낮게 변화되어 TFT (Qij) 를 턴오프할 경우, 차광층 (OP) 에서의 전압, 즉 차광층 (OE) 에서의 전압이 주사버스선 (GLi) 과 차광전극 (OPE) 의 용량성 결합에 의해 또한 감소된다. 이 경우에, 차광층 (OE) 에서의 전압 감소는 차광층 (OP : 차광전극 (OPE)) 와 다른 전극 (도전성 선) 사이의 커패시턴스에 의해 결정된다. 즉, 보조 버스선 (ALi) 에서의 전압이 최적화될 경우, 차광층 (OP) 에서의 전압이 충분하게 낮아져서, 상기 양성 고정전하에 의해 야기되는 TFT (Qij) 의 오프전류가 감소되어, 디스플레이 왜곡을 개선할 수 있다.
도 4 의 장치의 등가회로인 도 8 에서, Cgs는 TFT (Qij) 의 게이트전극 (G : 주사버스선 (GLi)) 과 소오스전극 (S : 투명화소전극 (Eij)) 사이의 커패시턴스이며, Cgs' 는 보조 TFT (Qij') 의 게이트전극 (G : 주사버스선 (GLi)) 과 소오스전극 (S : 차광층 (OP)) 사이의 커패시턴스이다. 또한, C1은 TFT (Qij) 의 소오스전극 (S : 투명화소전극 (Eij)) 과 보조 TFT (Qij') 의 소오스전극 (S : 차광층(OP)) 사이의 커패시턴스이다. 또한, C2는 차광층 (OP) 과 보조 버스선 (ALj)) 사이의 커패시턴스이다. 또한, C31은 투명화소전극 (Eij) 과 보조 버스선 (ALj) 사이의 커패시턴스이며, C32는 투명화소전극 (Eij) 과 카운터전극 (도시하지 않음) 사이의 커패시턴스이다. 또한, VAL은 보조 버스선 (ALj) 에서의 전압이며, 예를 들면 7 V 이다. 또한, Vcom은 카운터전극에서의 전압이며, 예를 들면 7 V 이다. 도 8 에서, 차광층 (OE) 에 의한 백 게이트 효과는 TFT (Qij) 로 점선의 화살표로 지시된 바와 같이 인가된다. 예를 들면,
Cgs= 9 ㎋
Cgs'= 30 ㎋
C1= 9 ㎋
C2= 60 ㎋
C3= C31+ C32= 250 ㎋
또한, TFT (Qij) 의 채널 길이 및 폭은 각각 6 ㎛ 및 23 ㎛ 이며, 보조 TFT (Qij') 의 채널 길이 및 폭은 각각 6 ㎛ 및 12 ㎛ 이다. 또한, 게이트 절연층 (8) 의 두께는 산화실리콘의 300 ㎚ 에 해당한다. 또한, 전자의 이동도는 0.3 ㎠/V·sec 이며, TFT (Qij) 및 보조 TFT (Qij') 의 임계전압은 2.0 V 이다. 백 게이트 효과는 α 가 1 일 경우의 수학식 1 에 의해 모델링된다.
도 8 의 회로에 대한 상기 조건하에서 도 4 의 장치의 동작은 도 9 를 참조하여 이하에 설명된다.
우선, 차광층 (OP) 에서의 전압 (VS) 과 투명화소전극 (Eij) 에서의 전압 (VP) 이 2 V 로 초기화되며, 다음에 신호버스선 (DLj) 에서의 드레인전압 (VD) (=12 V) 이 투명화소전극 (Eij) 으로 기입된다고 가정한다.
다음에, 주사버스선 (GLi) 에서의 게이트전압 (VG) 이 -7 V 로부터 18 V 로 변화될 경우, 보조 TFT (Qij') 는 턴온되어, 백 게이트 전압 (VB) 이 12 V 로 빠르게 증가된다. 그러므로, TFT (Qij) 가 또한 30 ㎲ec 의 기입기간 내에서 또한 완벽하게 턴온되어, 투명화소전극 (Eij) 에서의 전압 (VP) 이 또한 12 V 로 상승된다.
다음에, 주사버스선 (GLi) 에서의 게이트전압 (VG) 이 18 V 로부터 -7 V 로 변화될 경우, 백 게이트 전압 (VB) 은 수학식 3 만큼 감소된다.
[수학식 3]
ΔVB= ΔVG·Cgs'/(Cgs'+ C2)
그러므로,
ΔVB= (18 V + 7 V) · 30 ㎋/(30 ㎋ + 60 ㎋)
= 8.3 V
∴VB= 12 V - 8.3 V
= 3.7 V 〉 VG OFF(= -7 V)
VB〉 VG OFF이므로, 차광층 (OP) 에서의 전압 (VB) 이 안정화되어, 투명화소전극 (Eij) 에서의 전압 (VP) 이 또한 안정화된다.
반면에, 차광층 (OP) 에서의 전압 (VB) 과 투명화소전극 (Eij) 에서의 전압 (VP) 이 12 V 까지 안정화되며, 신호버스선 (DLj) 에서의 드레인 전압 (VD) (= 2 V) 이 투명화소전극 (Eij) 으로 기입된다고 가정한다.
다음에, 주사버스선 (GLi) 에서의 게이트전압 (VG) 이 -7 V 로부터 18 V 로 변화될 경우, 보조 TFT (Qij') 는 턴온되어, 백 게이트 전압 (VB) 이 2 V 로 빠르게 증가된다. 그러므로, TFT (Qij) 가 또한 30 ㎲ec 의 기입기간 내에서 또한 완벽하게 턴온되어, 투명화소전극 (Eij) 에서의 전압 (VP) 이 또한 2 V 로 상승된다.
다음에, 주사버스선 (GLi) 에서의 게이트전압 (VG) 이 18 V 로부터 -7 V 로 변화될 경우, 백 게이트 전압 (VB) 은 수학식 3 에 의해 결정된 ΔVB만큼 감소된다.
그러므로,
ΔVB= 8.3 V
∴VB= 2 V - 8.3 V
= - 6.3 V 〉 VG OFF(= -7 V)
또한, VB〉 VG OFF이므로, 차광층 (OP) 에서의 전압 (VB) 이 안정화되어, 투명화소전극 (Eij) 에서의 전압 (VP) 이 또한 안정화된다.
본 발명의 실시예 2 를 도시하는 도 10 에서, 보조 버스선 (ALj) 이 투명화소전극 (Eij) 의 전표면상에 뻗어있으므로, 도 8 의 커패시턴스 (C31) 를 증가시킨다. 또한, 보조 버스선 (ALj) 은 투명화소전극 (Eij) 의 외부에서 빗형태 부분을 갖는다. 반면에, 크롬으로 이루어진 카운터전극 (CE) 이 주사버스선 (GLi: 소오스전극 (S)) 의 형성과 동시에 형성된다. 카운터전극 (CE) 은 컨택홀 (CONT3) 을 지나 투명화소전극 (Eij) 에 접속된다. 또한, 카운터전극 (CE) 은 보조 버스선 (ALj) 의 빗형태 부분과 대향한다. 결국, 전압이 주사버스선 (GLi) 에 인가될 경우, 두 개의 빗 형태부분 사이의 액정이 그 사이의 전계에 의해 제어된다.
실시예 2 는 실시예 1 에 비해 시야각에서 우수하다.
상기 설명된 바와 같이, 본 발명에 따라, TFT 의 백 게이트 전압이 변화될 수 있다. 예를 들면, 백 게이트 전압은 기입모드에서 높게 되며, 백 게이트 전압은 오프모드에서는 낮아진다. 그러므로, TFT 를 통해 부유하는 오프전류가 감소되어, 디스플레이 왜곡을 억제할 수 있다.
Claims (15)
- 복수개의 주사버스선 (GLi),복수개의 신호버스선 (DLj),복수개의 화소전극 (Eij),상기 주사버스선 중 한 개에 접속된 게이트, 상기 신호버스선 중 한 개에 접속된 드레인 및 상기 화소전극 중 한 개에 접속된 소오스를 각각 갖는 복수개의 제 1 박막 트랜지스터 (Qij),광이 상기 제 1 박막 트랜지스터 중 한 개로 입사하는 것을 방지하는 복수개의 차광층 (OP), 및상기 주사버스선 중 한 개에 접속된 게이트, 상기 신호버스선 중 한 개에 접속된 드레인 및 상기 차광층 중 한 개에 접속된 소오스를 각각 갖는 복수개의 제 2 박막 트랜지스터 (Qij') 를 구비하는 것을 특징으로 하는 능동 매트릭스형 액정 디스플레이 장치.
- 제 1 항에 있어서, 상기 차광층에 각각 결합되며, 상기 제 2 박막 트랜지스터의 소오스로서 제공하는 복수개의 차광전극 (OPE) 을 또한 구비하는 것을 특징으로 하는 능동 매트릭스형 액정 디스플레이 장치.
- 제 2 항에 있어서, 상기 차광전극 중 한 개에 용량성 결합되는 복수개의 보조 버스선 (ALj) 을 또한 구비하는 것을 특징으로 하는 능동 매트릭스형 액정 디스플레이 장치.
- 제 3 항에 있어서, 상기 각 보조 버스선은 상기 화소전극 중 한 개에 용량성 결합되는 것을 특징으로 하는 능동 매트릭스형 액정 디스플레이 장치.
- 제 3 항에 있어서, 상기 보조 버스선은 빗 형태 부분을 가지며,상기 장치는 상기 화소전극 중 한 개에 접속되며, 상기 보조 버스선 중 한 개의 빗 형태 부분에 대향하는 빗 형태부분을 갖는 복수개의 카운터전극 (CE) 을 또한 구비하는 것을 특징으로 하는 능동 매트릭스형 액정 디스플레이 장치.
- 제 3 항에 있어서, 상기 보조 버스선은 상기 신호버스선과 평행한 것을 특징으로 하는 능동 매트릭스형 액정 디스플레이 장치.
- 투명 절연기판 (1),상기 투명 절연기판 상에 형성된 복수개의 신호버스선 (DLj),상기 투명 절연기판 상에 형성된 복수개의 차광층 (OP),상기 투명 절연기판 상에 형성된 복수개의 보조 버스선 (ALj),상기 신호버스선, 상기 차광층 및 상기 보조 버스선 상에 형성된 제 1 절연층 (4),상기 제 1 절연층 상에 형성되며, 상기 제 1 절연층에서 천공된 컨택홀 (CONT1) 을 지나 상기 신호버스선 중 한 개에 접속되는 복수개의 드레인전극 (D),상기 제 1 절연층 상에 형성된 복수개의 제 1 소오스전극 (S),상기 제 1 절연층 상에 형성되며, 상기 제 1 소오스전극에 접속된 복수개의 화소전극 (Eij),상기 제 1 절연층상에 형성되며, 상기 제 1 절연층에서 천공된 컨택홀 (CONT2) 을 지나 상기 차광전극 중 한 개에 접속되며, 상기 보조 버스선에 대향하는 복수개의 제 2 소오스전극 (OPE),상기 드레인전극, 상기 제 1 소오스전극 및 상기 제 2 소오스전극 상에 형성된 복수개의 반도체 활성층 (6),상기 반도체 활성층상에 형성된 제 2 절연층 (8), 및상기 제 2 절연층상에 형성되며, 상기 반도체 활성층 중 한 개와 대향하는 복수개의 주사버스선 (GLI) 을 구비하는 것을 특징으로 하는 능동 매트릭스형 액정 디스플레이 장치.
- 제 7 항에 있어서, 상기 신호버스선, 상기 차광층 및 상기 보조 버스선은 도전층에 의해 형성되는 것을 특징으로 하는 능동 매트릭스형 액정 디스플레이 장치.
- 제 8 항에 있어서, 상기 도전층은 크롬 및 산화 인듐 주석으로 이루어지는것을 특징으로 하는 능동 매트릭스형 액정 디스플레이 장치.
- 제 7 항에 있어서, 상기 드레인전극, 상기 제 1 소오스전극, 상기 제 2 소오스전극 및 상기 투명 화소전극은 도전층에 의해 형성되는 것을 특징으로 하는 능동 매트릭스형 액정 디스플레이 장치.
- 제 10 항에 있어서, 상기 도전층은 산화 인듐 주석으로 이루어지는 것을 특징으로 하는 능동 매트릭스형 액정 디스플레이 장치.
- 제 7 항에 있어서, 상기 보조 버스선은 빗 형태 부분을 가지며,상기 장치는 상기 화소전극 중 한 개에 접속되며, 상기 보조 버스선 중 한 개의 빗 형태 부분에 대향하는 빗 형태부분을 갖는 복수개의 카운터전극 (CE) 을 또한 구비하는 것을 특징으로 하는 능동 매트릭스형 액정 디스플레이 장치.
- 제 12 항에 있어서, 상기 주사버스선 및 상기 카운터전극은 도전층에 의해 형성되는 것을 특징으로 하는 능동 매트릭스형 액정 디스플레이 장치.
- 제 13 항에 있어서, 상기 도전층은 크롬으로 이루어지는 것을 특징으로 하는 능동 매트릭스형 액정 디스플레이 장치.
- 제 7 항에 있어서, 상기 보조 버스선은 상기 신호버스선과 평행한 것을 특징으로 하는 능동 매트릭스형 액정 디스플레이 장치.
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