JP3394483B2 - 薄膜トランジスタ基板およびその製造方法 - Google Patents
薄膜トランジスタ基板およびその製造方法Info
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Classifications
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- H—ELECTRICITY
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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-
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
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Description
【０００１】
【発明の属する技術分野】本発明は薄膜トランジスタ基
板およびその製造方法に関し、特にアクティブマトリク
ス型液晶表示パネルの薄膜トランジスタ基板（ＴＦＴ基
板）およびその製造方法に関する。
板およびその製造方法に関し、特にアクティブマトリク
ス型液晶表示パネルの薄膜トランジスタ基板（ＴＦＴ基
板）およびその製造方法に関する。
【０００２】
【従来の技術】近年、アクティブマトリクス型液晶パネ
ルは供給不足の状態にある。そのためには生産能力を向
上させる上でパターニング工程の回数の低減が必要とな
ってきている。とくに表示品質を低下させないでかつパ
ターニング工程の回数を低減させることが急務となって
いる。
ルは供給不足の状態にある。そのためには生産能力を向
上させる上でパターニング工程の回数の低減が必要とな
ってきている。とくに表示品質を低下させないでかつパ
ターニング工程の回数を低減させることが急務となって
いる。
【０００３】パターニング工程の回数を少なくした従来
の一般的なＴＦＴ基板の製造方法でも、次に述べるよう
に少なくとも５種類のフォトレジストマスクパターンを
用いたフォトリソグラフィー技術による５回のパターニ
ング工程を必要としていた。以下の例は、逆スタガー型
ＴＦＴ（ボトムゲート型ＴＦＴとも呼ぶ）の場合であ
る。
の一般的なＴＦＴ基板の製造方法でも、次に述べるよう
に少なくとも５種類のフォトレジストマスクパターンを
用いたフォトリソグラフィー技術による５回のパターニ
ング工程を必要としていた。以下の例は、逆スタガー型
ＴＦＴ（ボトムゲート型ＴＦＴとも呼ぶ）の場合であ
る。
【０００４】第１パターニング工程は、ガラス基板上に
ゲート配線用の導体膜を成膜後にゲート配線をパターン
ニングする工程である。
ゲート配線用の導体膜を成膜後にゲート配線をパターン
ニングする工程である。
【０００５】第２パターニング工程は、ゲート配線上に
ゲート絶縁膜、半導体層を順次成膜後、トランジスタと
なる半導体層およびオーミックコンタクト層が選択的に
残るようにエッチングする工程である。
ゲート絶縁膜、半導体層を順次成膜後、トランジスタと
なる半導体層およびオーミックコンタクト層が選択的に
残るようにエッチングする工程である。
【０００６】第３パターニング工程は、ソース・ドレイ
ン電極膜を成膜後にソース・ドレイン配線をパターンニ
ングする工程である。この工程で、ソース・ドレイン電
極間に露出するオーミック半導体層もエッチング除去す
る。
ン電極膜を成膜後にソース・ドレイン配線をパターンニ
ングする工程である。この工程で、ソース・ドレイン電
極間に露出するオーミック半導体層もエッチング除去す
る。
【０００７】第４パターニング工程は、パッシベーショ
ン窒化膜を全面に成膜後、画素電極とドレイン電極また
はソース電極のいづれか一方を接続するコンタクトホー
ルを形成する工程である。
ン窒化膜を全面に成膜後、画素電極とドレイン電極また
はソース電極のいづれか一方を接続するコンタクトホー
ルを形成する工程である。
【０００８】第５パターニング工程は、全面に透明電極
膜を成膜後、透明画素電極をパターンニングする工程で
ある。
膜を成膜後、透明画素電極をパターンニングする工程で
ある。
【０００９】なお、上記ソース・ドレイン電極とは本来
ソース電極とドレイン電極とに区別されるものである
が、ＴＦＴ液晶表示装置では交流駆動されるため両者の
区別は単なる呼称の相違であるから、便宜上本願明細書
では、ソース電極とドレイン電極の内、画素電極に接続
される側をソース電極と呼び、他方をドレイン電極と呼
ぶこととし、両者を併せてソース・ドレイン電極と称す
る。
ソース電極とドレイン電極とに区別されるものである
が、ＴＦＴ液晶表示装置では交流駆動されるため両者の
区別は単なる呼称の相違であるから、便宜上本願明細書
では、ソース電極とドレイン電極の内、画素電極に接続
される側をソース電極と呼び、他方をドレイン電極と呼
ぶこととし、両者を併せてソース・ドレイン電極と称す
る。
【００１０】
【発明が解決しようとする課題】上述した従来工程では
少なくとも５回のパターニング工程が必要となる。ま
た、バックチャネルがフローティング状態であり長期に
動作した場合バックチャネルのリーク電流が増大し、表
示ムラ発生の要因となる問題があった。
少なくとも５回のパターニング工程が必要となる。ま
た、バックチャネルがフローティング状態であり長期に
動作した場合バックチャネルのリーク電流が増大し、表
示ムラ発生の要因となる問題があった。
【００１１】
【課題を解決するための手段】本発明によれば、バック
チャネル電極を備えた薄膜トランジスタ基板において、
前記薄膜トランジスタを構成する半導体層の一部に設け
たコンタクトホールを介して前記バックチャネル電極と
ゲート電極とを短絡することにより、前記薄膜トランジ
スタのゲート配線側に位置するフロントチャネルと前記
バックチャネル電極側に位置するバックチャネルとが同
一電圧となるように構成したことを特徴とする薄膜トラ
ンジスタ基板が得られる。
チャネル電極を備えた薄膜トランジスタ基板において、
前記薄膜トランジスタを構成する半導体層の一部に設け
たコンタクトホールを介して前記バックチャネル電極と
ゲート電極とを短絡することにより、前記薄膜トランジ
スタのゲート配線側に位置するフロントチャネルと前記
バックチャネル電極側に位置するバックチャネルとが同
一電圧となるように構成したことを特徴とする薄膜トラ
ンジスタ基板が得られる。
【００１２】前記バックチャネル電極は、前記薄膜トラ
ンジスタのソース・ドレイン電極の一方に接続された透
明電極などの画素電極と同一材料で構成されていること
をも特徴とする。
ンジスタのソース・ドレイン電極の一方に接続された透
明電極などの画素電極と同一材料で構成されていること
をも特徴とする。
【００１３】また、前記コンタクトホールは前記薄膜ト
ランジスタの活性領域から５ミクロンメートル以上離れ
た位置に形成されることが望ましい。
ランジスタの活性領域から５ミクロンメートル以上離れ
た位置に形成されることが望ましい。
【００１４】さらに、前記バックチャネル電極と前記ゲ
ート電極との間には前記バックチャネル電極と同一フォ
トリソグラフィー工程でパターニングされたパッシベー
ション膜と半導体層とが介在していることをも特徴とす
る。
ート電極との間には前記バックチャネル電極と同一フォ
トリソグラフィー工程でパターニングされたパッシベー
ション膜と半導体層とが介在していることをも特徴とす
る。
【００１５】また、前記ソース・ドレイン電極と前記ゲ
ート電極との間には前記半導体層が介在していることを
も特徴とする。
ート電極との間には前記半導体層が介在していることを
も特徴とする。
【００１６】前記半導体層は前記ソース・ドレイン電極
と接触する側にオーミックコンタク層を有することを特
徴とする。
と接触する側にオーミックコンタク層を有することを特
徴とする。
【００１７】また、本発明によれば、ゲート電極配線の
上にゲート絶縁膜を介して形成された半導体層と、前記
半導体層上に形成されたソース・ドレイン電極と、前記
ソース・ドレイン電極上にパッシベーション膜を介して
設けられたバックチャネル電極とを有する薄膜トランジ
スタにおいて、前記ソース・ドレイン電極の一方に接続
される画素電極が前記バックチャネル電極と同一材料
で、同時に形成されたものであるとともに、前記バック
チャネル電極と前記ゲート絶縁膜との間には前記バック
チャネル電極パターンと同一パターンに形成された前記
パッシベーション膜が介在し、かつ前記バックチャネル
電極と前記ゲート電極とが前記パッシベーション膜と前
記半導体層と前記ゲート絶縁膜とを貫通するコンタクト
ホールを経由して接続されているものであり、前記ソー
ス・ドレイン電極と前記ゲート絶縁膜との間に前記ソー
ス・ドレイン電極をエッチングマスクとしてパターン形
成された前記半導体層が介在していることを特徴とする
薄膜トランジスタ基板も得られる。ここで、前記画素電
極に接続される前記ソース・ドレイン電極の一方の側端
面が前記画素電極と接触する構成であることをも特徴と
し、さらに、前記側端面と前記画素電極とが接触する領
域の輪郭が、平行する一対の直線部がそれに直交する直
線部で連結された、直線的屈曲部を有する線型形状を有
することをも特徴とする。
上にゲート絶縁膜を介して形成された半導体層と、前記
半導体層上に形成されたソース・ドレイン電極と、前記
ソース・ドレイン電極上にパッシベーション膜を介して
設けられたバックチャネル電極とを有する薄膜トランジ
スタにおいて、前記ソース・ドレイン電極の一方に接続
される画素電極が前記バックチャネル電極と同一材料
で、同時に形成されたものであるとともに、前記バック
チャネル電極と前記ゲート絶縁膜との間には前記バック
チャネル電極パターンと同一パターンに形成された前記
パッシベーション膜が介在し、かつ前記バックチャネル
電極と前記ゲート電極とが前記パッシベーション膜と前
記半導体層と前記ゲート絶縁膜とを貫通するコンタクト
ホールを経由して接続されているものであり、前記ソー
ス・ドレイン電極と前記ゲート絶縁膜との間に前記ソー
ス・ドレイン電極をエッチングマスクとしてパターン形
成された前記半導体層が介在していることを特徴とする
薄膜トランジスタ基板も得られる。ここで、前記画素電
極に接続される前記ソース・ドレイン電極の一方の側端
面が前記画素電極と接触する構成であることをも特徴と
し、さらに、前記側端面と前記画素電極とが接触する領
域の輪郭が、平行する一対の直線部がそれに直交する直
線部で連結された、直線的屈曲部を有する線型形状を有
することをも特徴とする。
【００１８】また、上記薄膜トランジスタ基板の製造方
法としては次のとおりである。
法としては次のとおりである。
【００１９】基板上にゲート電極配線パターンを形成
し、ゲート絶縁膜を介して半導体層とソース・ドレイン
電極を形成する工程を有するとともに、前記ソース・ド
レイン電極の一方に接続される画素電極を形成する工程
と、前記薄膜トランジスタの活性領域上にパッシベーシ
ョン膜を介してバックチャネル電極を形成する工程を含
む薄膜トランジスタ基板の製造方法において、前記半導
体層をパターニングせずに前記ソース・ドレイン電極を
パターニングする工程と、前記ソース・ドレイン電極の
パターニング工程後に前記パッシベーション膜を形成す
る工程と、前記バックチャネル電極と前記ゲート電極と
が重なる領域内に位置する導通用のゲートコンタクトホ
ールと前記画素電極用の開口部とを前記パッシベーショ
ン膜と前記半導体層と前記ゲート絶縁膜とを貫通するよ
うにパターニングする工程と、前記画素電極用の導電膜
を前記ゲートコンタクトホールと前記開口部とを共通に
覆うように成膜して後、前記画素電極と前記バックチャ
ネル電極が残るようにパターニングする工程と、残され
た前記画素電極および前記バックチャネル電極と前記ソ
ース・ドレイン電極とをマスクとして前記パッシベーシ
ョン膜および前記半導体層とを一括してパターニングす
ることを特徴とする薄膜トランジスタ基板の製造方法。
し、ゲート絶縁膜を介して半導体層とソース・ドレイン
電極を形成する工程を有するとともに、前記ソース・ド
レイン電極の一方に接続される画素電極を形成する工程
と、前記薄膜トランジスタの活性領域上にパッシベーシ
ョン膜を介してバックチャネル電極を形成する工程を含
む薄膜トランジスタ基板の製造方法において、前記半導
体層をパターニングせずに前記ソース・ドレイン電極を
パターニングする工程と、前記ソース・ドレイン電極の
パターニング工程後に前記パッシベーション膜を形成す
る工程と、前記バックチャネル電極と前記ゲート電極と
が重なる領域内に位置する導通用のゲートコンタクトホ
ールと前記画素電極用の開口部とを前記パッシベーショ
ン膜と前記半導体層と前記ゲート絶縁膜とを貫通するよ
うにパターニングする工程と、前記画素電極用の導電膜
を前記ゲートコンタクトホールと前記開口部とを共通に
覆うように成膜して後、前記画素電極と前記バックチャ
ネル電極が残るようにパターニングする工程と、残され
た前記画素電極および前記バックチャネル電極と前記ソ
ース・ドレイン電極とをマスクとして前記パッシベーシ
ョン膜および前記半導体層とを一括してパターニングす
ることを特徴とする薄膜トランジスタ基板の製造方法。
【００２０】この製造方法において、前記開口部は前記
画素電極が接続される前記ソース・ドレイン電極の一方
の一部を除去して設けられることを特徴とする。
画素電極が接続される前記ソース・ドレイン電極の一方
の一部を除去して設けられることを特徴とする。
【００２１】同様に前記コンタクトホールは前記薄膜ト
ランジスタの活性領域から離れた位置に形成されること
をも特徴とする。
ランジスタの活性領域から離れた位置に形成されること
をも特徴とする。
【００２２】また、この製造方法においては、前記開口
部の一辺は前記画素電極が接続される前記ソース・ドレ
イン電極の一方の一辺が露出して前記画素電極と前記ソ
ース・ドレイン電極の一方とが電気的に接続されるよう
に形成されていることを特徴とする。
部の一辺は前記画素電極が接続される前記ソース・ドレ
イン電極の一方の一辺が露出して前記画素電極と前記ソ
ース・ドレイン電極の一方とが電気的に接続されるよう
に形成されていることを特徴とする。
【００２３】さらに、前記半導体層は前記ソース・ドレ
イン電極側にオーミックコンタクト層を有し、前記活性
領域上に位置する前記オーミックコンタクト層は前記ソ
ース・ドレイン電極のパターニング工程時に一括してパ
ターニングされることをも特徴とする。
イン電極側にオーミックコンタクト層を有し、前記活性
領域上に位置する前記オーミックコンタクト層は前記ソ
ース・ドレイン電極のパターニング工程時に一括してパ
ターニングされることをも特徴とする。
【００２４】さらにまた本発明によれば、基板上にゲー
ト配線パターンを形成する第１のパターニング工程と、
前記基板および前記ゲート配線パターン上にゲート絶縁
膜と半導体層と金属膜との積層体を成膜する工程と、前
記積層体を成膜する工程の後に前記金属膜を所定のソー
ス・ドレイン配線に形成する第２のパターニング工程
と、前記積層体および前記ソース・ドレイン配線上に共
通にパッシベーション膜を成膜する工程と、前記パッシ
ベーション膜から前記ゲート配線パターンの一部を露出
するゲートコンタクトホールと前記パッシベーション膜
から前記基板の一部を露出させる画素電極用開口部とを
同時に形成する第３のパターニング工程と、前記第３の
パターニング工程後に透明電極を成膜する工程と、成膜
された前記透明電極をレジストマスクを用いてパターン
ニングし透明画素電極を形成すると同時に、前記ゲート
コンタクトホールおよびチャネル部にも透明電極を形成
し、かつ、前記透明電極上のレジストマスクおよび前記
ソース・ドレイン配線をエッチングマスクとして、前記
パッシベーション膜および前記半導体層を選択的にエッ
チングして半導体領域を確定する第４のパターニング工
程とを有することを特徴とする薄膜トランジスタ基板の
製造方法が得られる。
ト配線パターンを形成する第１のパターニング工程と、
前記基板および前記ゲート配線パターン上にゲート絶縁
膜と半導体層と金属膜との積層体を成膜する工程と、前
記積層体を成膜する工程の後に前記金属膜を所定のソー
ス・ドレイン配線に形成する第２のパターニング工程
と、前記積層体および前記ソース・ドレイン配線上に共
通にパッシベーション膜を成膜する工程と、前記パッシ
ベーション膜から前記ゲート配線パターンの一部を露出
するゲートコンタクトホールと前記パッシベーション膜
から前記基板の一部を露出させる画素電極用開口部とを
同時に形成する第３のパターニング工程と、前記第３の
パターニング工程後に透明電極を成膜する工程と、成膜
された前記透明電極をレジストマスクを用いてパターン
ニングし透明画素電極を形成すると同時に、前記ゲート
コンタクトホールおよびチャネル部にも透明電極を形成
し、かつ、前記透明電極上のレジストマスクおよび前記
ソース・ドレイン配線をエッチングマスクとして、前記
パッシベーション膜および前記半導体層を選択的にエッ
チングして半導体領域を確定する第４のパターニング工
程とを有することを特徴とする薄膜トランジスタ基板の
製造方法が得られる。
【００２５】また、本発明によれば、基板上に遮光膜の
配線を形成する第１のパターニング工程と、前記基板お
よび前記遮光膜の配線上に第１の絶縁膜を成膜する工程
と、前記第１の絶縁膜上に透明電極膜を成膜して画素電
極を形成するとともに、ソース・ドレイン電極をパター
ニングする第２のパターニング工程と、前記透明電極パ
ターン上に半導体層とゲート絶縁膜を成膜する工程と、
前記ゲート絶縁膜から前記遮光膜の配線の一部を露出す
るゲートコンタクトホールと前記ゲート絶縁膜から前記
画素電極領域およびソース・ドレイン電極の画素電極に
接続されない側の電極領域とを露出させる開口部とソー
ス・ドレイン電極の一方へのコンタクトホールとを同時
に形成する第３のパターニング工程と、前記第３のパタ
ーニング工程後にフロントチャネル電極およびソース・
ドレイン配線となる金属膜を成膜する工程と、成膜され
た前記金属膜をパターンニングして前記ソース・ドレイ
ン電極の一方へのコンタクトホール上で前記画素電極に
接続されない側の電極領域に接続されたソース・ドレイ
ン配線パターンを形成すると同時に、前記ゲートコンタ
クトホールおよびチャネル領域上にもフロントチャネル
電極を形成し、かつ、前記フロントチャネル電極および
前記ソース・ドレイン配線パターンをエッチングマスク
として、前記ゲート絶縁膜および前記半導体層を選択的
にエッチングして半導体領域を確定する第４のパターニ
ング工程とを有することを特徴とする薄膜トランジスタ
基板の製造方法も得られる。
配線を形成する第１のパターニング工程と、前記基板お
よび前記遮光膜の配線上に第１の絶縁膜を成膜する工程
と、前記第１の絶縁膜上に透明電極膜を成膜して画素電
極を形成するとともに、ソース・ドレイン電極をパター
ニングする第２のパターニング工程と、前記透明電極パ
ターン上に半導体層とゲート絶縁膜を成膜する工程と、
前記ゲート絶縁膜から前記遮光膜の配線の一部を露出す
るゲートコンタクトホールと前記ゲート絶縁膜から前記
画素電極領域およびソース・ドレイン電極の画素電極に
接続されない側の電極領域とを露出させる開口部とソー
ス・ドレイン電極の一方へのコンタクトホールとを同時
に形成する第３のパターニング工程と、前記第３のパタ
ーニング工程後にフロントチャネル電極およびソース・
ドレイン配線となる金属膜を成膜する工程と、成膜され
た前記金属膜をパターンニングして前記ソース・ドレイ
ン電極の一方へのコンタクトホール上で前記画素電極に
接続されない側の電極領域に接続されたソース・ドレイ
ン配線パターンを形成すると同時に、前記ゲートコンタ
クトホールおよびチャネル領域上にもフロントチャネル
電極を形成し、かつ、前記フロントチャネル電極および
前記ソース・ドレイン配線パターンをエッチングマスク
として、前記ゲート絶縁膜および前記半導体層を選択的
にエッチングして半導体領域を確定する第４のパターニ
ング工程とを有することを特徴とする薄膜トランジスタ
基板の製造方法も得られる。
【００２６】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００２７】図１は本発明の一実施の形態によるＴＦＴ
基板の一画素領域を示す平面図であり、図１のＡ−Ａ
線、Ｂ−Ｂ線、Ｃ−Ｃ線およびＤ−Ｄ線に沿った断面図
を図２，図３、図４および図５にそれぞれ示す。
基板の一画素領域を示す平面図であり、図１のＡ−Ａ
線、Ｂ−Ｂ線、Ｃ−Ｃ線およびＤ−Ｄ線に沿った断面図
を図２，図３、図４および図５にそれぞれ示す。
【００２８】本発明の液晶表示パネル用等のＴＦＴ基板
は、ガラス板等の透明な絶縁性基板１の表面にＣｒ、
Ｗ、Ｔａ，Ａｌ等のゲート電極２が形成され、その上に
窒化シリコン等のゲート絶縁膜３を介してノンドープア
モルファスシリコン（ａ−Ｓｉ）等の半導体層４とｎ型
不純物のリン等がドープされたｎ＋ ａ−Ｓｉ等のオー
ミックコンタクト層５が形成される。
は、ガラス板等の透明な絶縁性基板１の表面にＣｒ、
Ｗ、Ｔａ，Ａｌ等のゲート電極２が形成され、その上に
窒化シリコン等のゲート絶縁膜３を介してノンドープア
モルファスシリコン（ａ−Ｓｉ）等の半導体層４とｎ型
不純物のリン等がドープされたｎ＋ ａ−Ｓｉ等のオー
ミックコンタクト層５が形成される。
【００２９】トランジスタ領域では、図２に示すよう
に、半導体層４上に形成されたオーミックコンタクト層
５のうち、ソース・ドレイン電極６１，６２間に位置す
るチャネル領域上の領域が除去されて、トランジスタの
活性領域を構成している。さらに、ゲート電極領域の上
部には窒化膜等のパッシベーション膜７を介してバック
チャネル電極８２が形成されている。バックチャネル電
極８２は酸化インジウム錫（ＩＴＯ）などの透明電極層
で形成されて、画素電極８１と同時にパターニングされ
る。
に、半導体層４上に形成されたオーミックコンタクト層
５のうち、ソース・ドレイン電極６１，６２間に位置す
るチャネル領域上の領域が除去されて、トランジスタの
活性領域を構成している。さらに、ゲート電極領域の上
部には窒化膜等のパッシベーション膜７を介してバック
チャネル電極８２が形成されている。バックチャネル電
極８２は酸化インジウム錫（ＩＴＯ）などの透明電極層
で形成されて、画素電極８１と同時にパターニングされ
る。
【００３０】本発明では、バックチャネル電極８２がフ
ローティング状態とならないように、図３及び図４に示
すごとく、ゲートコンタクトホール１０を介してゲート
電極２にバックチャネル電極８２が電気的に接続されて
いる。
ローティング状態とならないように、図３及び図４に示
すごとく、ゲートコンタクトホール１０を介してゲート
電極２にバックチャネル電極８２が電気的に接続されて
いる。
【００３１】コンタクトホール１０はソース、ドレイン
電極６１，６２で挟まれているチャネル活性領域層から
十分に離し（５μｍ以上）かつゲート配線上に来るよう
にパターニングされている。すなわち、図３および図４
に示すように、パッシベーション膜７，半導体層４およ
びゲート絶縁膜２を貫通して、ゲート電極２を露出させ
ている。このゲートコンタクトホール１０の形成時に、
同時に画素電極８１の領域に相当する開口１１をパッシ
ベーション膜７，半導体層４およびゲート絶縁膜２もエ
ッチングして基板１を露出させる（図７（ｂ）参照）。
次に画素電極８１の形成時にバックチャネル電極８２も
同時に形成する。そして、ソース・ドレイン配線領域と
バックチャネル電極との間に残っている半導体層４を透
明画素電極およびバックチャネル電極のパターニング時
に一括エッチングすることにより、本発明のＴＦＴ基板
は形成される。
電極６１，６２で挟まれているチャネル活性領域層から
十分に離し（５μｍ以上）かつゲート配線上に来るよう
にパターニングされている。すなわち、図３および図４
に示すように、パッシベーション膜７，半導体層４およ
びゲート絶縁膜２を貫通して、ゲート電極２を露出させ
ている。このゲートコンタクトホール１０の形成時に、
同時に画素電極８１の領域に相当する開口１１をパッシ
ベーション膜７，半導体層４およびゲート絶縁膜２もエ
ッチングして基板１を露出させる（図７（ｂ）参照）。
次に画素電極８１の形成時にバックチャネル電極８２も
同時に形成する。そして、ソース・ドレイン配線領域と
バックチャネル電極との間に残っている半導体層４を透
明画素電極およびバックチャネル電極のパターニング時
に一括エッチングすることにより、本発明のＴＦＴ基板
は形成される。
【００３２】このような構成を採用することにより、図
２に示すようにフロントチャネル４２（ゲート配線側）
とバックチャネル４４（液晶配向側）は薄膜トランジス
タ動作時に同電位となる。
２に示すようにフロントチャネル４２（ゲート配線側）
とバックチャネル４４（液晶配向側）は薄膜トランジス
タ動作時に同電位となる。
【００３３】また、画素電極とゲート電極との間に蓄積
容量領域が形成されるが、本発明では図５に示すよう
に、蓄積容量領域もソース・ドレイン電極６１，６２の
形成時に同時に蓄積容量領域用の電極６３をソース・ド
レイン電極と同一材料でパターニングすることにより、
透明画素電極８１と蓄積容量用電極６３が電気的に接続
され、ゲート絶縁膜３を介してゲート電極２との間に蓄
積容量を形成できる。
容量領域が形成されるが、本発明では図５に示すよう
に、蓄積容量領域もソース・ドレイン電極６１，６２の
形成時に同時に蓄積容量領域用の電極６３をソース・ド
レイン電極と同一材料でパターニングすることにより、
透明画素電極８１と蓄積容量用電極６３が電気的に接続
され、ゲート絶縁膜３を介してゲート電極２との間に蓄
積容量を形成できる。
【００３４】また、本発明の透明画素電極８１は図３お
よび図４に示すように、画素電極に接続される前記ソー
ス・ドレイン電極の一方、すなわち、図示の場合はソー
ス電極６１の側端面に接触して電気的接続を確保してい
る。両者の接触面積を増して電気抵抗を下げる工夫とし
て、図１に示すようにソース電極６１をクランク形状に
パターニングしており、その全辺で透明画素電極８１と
接触させている。このように、画素電極に接続される前
記ソース・ドレイン電極の一方の側端面が前記画素電極
と接触する構成の場合には、その側端面がクランク形状
に延在して前記側端面の全域にわたって前記画素電極と
接触して電気抵抗を低めることが望ましい。
よび図４に示すように、画素電極に接続される前記ソー
ス・ドレイン電極の一方、すなわち、図示の場合はソー
ス電極６１の側端面に接触して電気的接続を確保してい
る。両者の接触面積を増して電気抵抗を下げる工夫とし
て、図１に示すようにソース電極６１をクランク形状に
パターニングしており、その全辺で透明画素電極８１と
接触させている。このように、画素電極に接続される前
記ソース・ドレイン電極の一方の側端面が前記画素電極
と接触する構成の場合には、その側端面がクランク形状
に延在して前記側端面の全域にわたって前記画素電極と
接触して電気抵抗を低めることが望ましい。
【００３５】なお、図示の例では、開口部１１を形成す
るときにソース電極６１の一辺をエッチング除去して、
ソース電極６１の側端面を露出させているが、ソース電
極の画素電極側の側端面が露出するようにパッシベーシ
ョン膜７をエッチング除去できれば、ソース電極６１の
一辺をエッチング除去せずとも透明画素電極８１とソー
ス電極６１との接続は確保できる。
るときにソース電極６１の一辺をエッチング除去して、
ソース電極６１の側端面を露出させているが、ソース電
極の画素電極側の側端面が露出するようにパッシベーシ
ョン膜７をエッチング除去できれば、ソース電極６１の
一辺をエッチング除去せずとも透明画素電極８１とソー
ス電極６１との接続は確保できる。
【００３６】次に、本発明の薄膜トランジスタの製造方
法を各パターニング工程毎に順を追って説明する。
法を各パターニング工程毎に順を追って説明する。
【００３７】第１パターニング工程は、基板１上にゲー
ト配線２となるＣｒ、Ｗ、Ｔａ，Ａｌ等の金属膜をスパ
ッタ法などにより１００ｎｍ〜３００ｎｍの厚さに成膜
する。その後フォトリソグラフィー法によりエッチング
を実施して図６（ａ）に示すようなゲート配線パターン
２を形成する工程を含むものである。
ト配線２となるＣｒ、Ｗ、Ｔａ，Ａｌ等の金属膜をスパ
ッタ法などにより１００ｎｍ〜３００ｎｍの厚さに成膜
する。その後フォトリソグラフィー法によりエッチング
を実施して図６（ａ）に示すようなゲート配線パターン
２を形成する工程を含むものである。
【００３８】第２パターニング工程は、プラズマＣＶＤ
法などにより、窒化シリコン等のゲート絶縁膜３を２０
０ｎｍ〜６００ｎｍの厚さに、ノンドープａ−Ｓｉ等の
半導体層４を１００ｎｍ〜４００ｎｍの厚さに，ｎ＋
ａ−Ｓｉ等のオーミックコンタクト層５を１０ｎｍ〜１
００ｎｍの厚さに連続して成膜し、さらにソース、ドレ
インとなるＣｒ、Ｗ、Ｔａ，Ａｌ等の金属膜をスパッタ
法などにより５０ｎｍ〜２００ｎｍの厚さに成膜して、
先ず図６（ａ）に示すようにソース・ドレイン配線６
１，６２をパターニングすることと、表面に露出してい
るオーミックコンタクト層５のうち、バックチャネル領
域のオーミック半導体層（オーミックコンタクト層）を
エッチング除去する工程を含むものである（図２参
照）。
法などにより、窒化シリコン等のゲート絶縁膜３を２０
０ｎｍ〜６００ｎｍの厚さに、ノンドープａ−Ｓｉ等の
半導体層４を１００ｎｍ〜４００ｎｍの厚さに，ｎ＋
ａ−Ｓｉ等のオーミックコンタクト層５を１０ｎｍ〜１
００ｎｍの厚さに連続して成膜し、さらにソース、ドレ
インとなるＣｒ、Ｗ、Ｔａ，Ａｌ等の金属膜をスパッタ
法などにより５０ｎｍ〜２００ｎｍの厚さに成膜して、
先ず図６（ａ）に示すようにソース・ドレイン配線６
１，６２をパターニングすることと、表面に露出してい
るオーミックコンタクト層５のうち、バックチャネル領
域のオーミック半導体層（オーミックコンタクト層）を
エッチング除去する工程を含むものである（図２参
照）。
【００３９】第３パターニング工程は、プラズマＣＶＤ
法などで窒化シリコン等のパッシベーション膜７を１０
０ｎｍ〜３００ｎｍの厚さに全面に成膜して（図６
（ｂ）参照）、図７（ａ）、（ｂ）に示すように、ゲー
ト配線上でかつ活性層から約５ミクロンメートル以上の
十分離れた箇所をゲート電極に達するまでエッチングす
ると同時に画素部も基板１に達するまでエッチングする
工程を含むものである。この段階では、まだコンタクト
エッチングした以外の場所は半導体層が残っている。
法などで窒化シリコン等のパッシベーション膜７を１０
０ｎｍ〜３００ｎｍの厚さに全面に成膜して（図６
（ｂ）参照）、図７（ａ）、（ｂ）に示すように、ゲー
ト配線上でかつ活性層から約５ミクロンメートル以上の
十分離れた箇所をゲート電極に達するまでエッチングす
ると同時に画素部も基板１に達するまでエッチングする
工程を含むものである。この段階では、まだコンタクト
エッチングした以外の場所は半導体層が残っている。
【００４０】第４パターニング工程は、最上層全面にＩ
ＴＯ等の透明電極を４０ｎｍ〜１００ｎｍの厚さにスパ
ッタ法などで成膜後、パターンニングし透明画素電極８
１を形成すると同時にチャネル部にも透明電極８２を形
成する工程と、この透明電極のパターニング工程の際
に、これら透明電極上のレジストマスクおよび配線電極
をエッチングレジストマスクとして、パッシベーション
膜７、オーミックコンタクト層５、半導体層４を選択的
に除去して図３に示すように半導体活性層領域を確定す
る工程とを含むものである。
ＴＯ等の透明電極を４０ｎｍ〜１００ｎｍの厚さにスパ
ッタ法などで成膜後、パターンニングし透明画素電極８
１を形成すると同時にチャネル部にも透明電極８２を形
成する工程と、この透明電極のパターニング工程の際
に、これら透明電極上のレジストマスクおよび配線電極
をエッチングレジストマスクとして、パッシベーション
膜７、オーミックコンタクト層５、半導体層４を選択的
に除去して図３に示すように半導体活性層領域を確定す
る工程とを含むものである。
【００４１】第４パターニング工程では、透明電極とソ
ース・ドレイン電極６１，６２とは同一エッチング工程
に対して選択性のある金属を選択する必要がある。その
一例としては、ソース・ドレイン配線６１，６２をＣｒ
等で形成し、透明電極としてはＩＴＯを採用することが
考えられる。その場合には、ＩＴＯのエッチングは塩化
鉄系のウエットエッチングまたはＨＩ、ＨＢｒなどのガ
スを使用したドライエッチを実施してパターンニングを
実施できるが、この時の下層のＣｒはエッチングされな
い。Ｃｒのエッチングは強酸化性のＣｅを用いたウエッ
トエッチかＣｌ系のガスを用いたドライエッチ等を用い
ないとエッチングされないためである。
ース・ドレイン電極６１，６２とは同一エッチング工程
に対して選択性のある金属を選択する必要がある。その
一例としては、ソース・ドレイン配線６１，６２をＣｒ
等で形成し、透明電極としてはＩＴＯを採用することが
考えられる。その場合には、ＩＴＯのエッチングは塩化
鉄系のウエットエッチングまたはＨＩ、ＨＢｒなどのガ
スを使用したドライエッチを実施してパターンニングを
実施できるが、この時の下層のＣｒはエッチングされな
い。Ｃｒのエッチングは強酸化性のＣｅを用いたウエッ
トエッチかＣｌ系のガスを用いたドライエッチ等を用い
ないとエッチングされないためである。
【００４２】以上の４回のパターニング工程を実施して
図１の薄膜トランジスタが完成する。したがって、本発
明ではフォトレジストのパターニング回数が４回ですま
せることができるので、製造工程が大幅に簡略化される
利点がある。
図１の薄膜トランジスタが完成する。したがって、本発
明ではフォトレジストのパターニング回数が４回ですま
せることができるので、製造工程が大幅に簡略化される
利点がある。
【００４３】上記４回のパターニング工程に使用される
エッチングマスク材料は従来周知の有機系フォトレジス
トで良く、本発明に特有のものではない。エッチング手
法としては、ゲート電極に対してはウエットエッチング
が可能であり、オーミックコンタクト層、半導体層、パ
ッシベーション膜に対しては、フッ素系のガスを用いた
ドライエッチングが可能である。好ましくは、オーミッ
クコンタクト層についてはプラズマエッチングを、半導
体層およびパッシベーション膜については反応性エッチ
ングが採用される。
エッチングマスク材料は従来周知の有機系フォトレジス
トで良く、本発明に特有のものではない。エッチング手
法としては、ゲート電極に対してはウエットエッチング
が可能であり、オーミックコンタクト層、半導体層、パ
ッシベーション膜に対しては、フッ素系のガスを用いた
ドライエッチングが可能である。好ましくは、オーミッ
クコンタクト層についてはプラズマエッチングを、半導
体層およびパッシベーション膜については反応性エッチ
ングが採用される。
【００４４】図８に従来製法の５回のパターニング工程
で作成したトランジスタ特性を、図９に本発明によるト
ランジスタ特性を示す。図８および図９の両方ともにド
レイン配線にＶｂ＝＋１０Ｖの電圧を印加してゲート配
線にＶａ（横軸）を−２０から＋２０Ｖまで印加し、そ
の時のトランジスタに流れる電流値を縦軸にＩ（Ａ）と
してプロットしたものである。また、右縦軸の√Ｉ
（Ａ）はその電流特性の直線性を示したものである。
で作成したトランジスタ特性を、図９に本発明によるト
ランジスタ特性を示す。図８および図９の両方ともにド
レイン配線にＶｂ＝＋１０Ｖの電圧を印加してゲート配
線にＶａ（横軸）を−２０から＋２０Ｖまで印加し、そ
の時のトランジスタに流れる電流値を縦軸にＩ（Ａ）と
してプロットしたものである。また、右縦軸の√Ｉ
（Ａ）はその電流特性の直線性を示したものである。
【００４５】更に本測定は薄膜トランジスタの裏面、す
なわちバックチャネル電極８２側から光を照射した状態
で測定している。この特性を比較したときにＶａ＝−２
０〜−５Ｖ領域での本発明のトランジスタの電流値は１
０Ｅ−１１より大であり、従来製法のトランジスタと全
く遜色が無いことがわかる。本来ならば図２に示すよう
にフロントチャネル４２およびバックチャネル４４の両
方ともにゲート配線でコントロールしているため、この
領域の電流値は低下すべきであるがバックチャネル電極
を透明に使用しているため測定時に使用した裏面からの
光がバックチャネル側から入射しているため低減してい
ないと推定される。
なわちバックチャネル電極８２側から光を照射した状態
で測定している。この特性を比較したときにＶａ＝−２
０〜−５Ｖ領域での本発明のトランジスタの電流値は１
０Ｅ−１１より大であり、従来製法のトランジスタと全
く遜色が無いことがわかる。本来ならば図２に示すよう
にフロントチャネル４２およびバックチャネル４４の両
方ともにゲート配線でコントロールしているため、この
領域の電流値は低下すべきであるがバックチャネル電極
を透明に使用しているため測定時に使用した裏面からの
光がバックチャネル側から入射しているため低減してい
ないと推定される。
【００４６】また、Ｖａ＝＋５〜＋２０Ｖ領域では従来
製法に比較して約３倍の電流が流れていることがわか
る。これは従来製法では図２に示すフロントチャネル４
２にしか電子が流れないのに対し本発明ではフロントチ
ャネル４２とバックチャネル４４の両方共に電子が流れ
ているため電流特性が向上したと推定される。ただなぜ
３倍も流れたのかは今のところ不明である。
製法に比較して約３倍の電流が流れていることがわか
る。これは従来製法では図２に示すフロントチャネル４
２にしか電子が流れないのに対し本発明ではフロントチ
ャネル４２とバックチャネル４４の両方共に電子が流れ
ているため電流特性が向上したと推定される。ただなぜ
３倍も流れたのかは今のところ不明である。
【００４７】このように本発明のトランジスタはＩｏｎ
（トランジスタスイッチＯＮ）／Ｉｏｆｆ（トランジス
タスイッチＯＦＦ）が極めて向上するだけではなく従来
製法よりもフォトレジストパターンニング回数を削減で
きる有益な製造方法である。
（トランジスタスイッチＯＮ）／Ｉｏｆｆ（トランジス
タスイッチＯＦＦ）が極めて向上するだけではなく従来
製法よりもフォトレジストパターンニング回数を削減で
きる有益な製造方法である。
【００４８】以上の説明では逆スタガー型ＴＦＴについ
て述べたが、順スタガー型（トップゲート型ともいう）
のものへも適用できることは言うまでもない。
て述べたが、順スタガー型（トップゲート型ともいう）
のものへも適用できることは言うまでもない。
【００４９】すなわち、図１０を参照して説明するなら
ば、第１のパターニング工程は、基板表面にバックチャ
ネル電極となる遮光膜の配線１０２を形成する工程を含
むものである。
ば、第１のパターニング工程は、基板表面にバックチャ
ネル電極となる遮光膜の配線１０２を形成する工程を含
むものである。
【００５０】第２のパターニング工程は、絶縁膜を成膜
したのちＩＴＯ等の透明電極膜を成膜して画素電極１８
１およびソース・ドレイン電極１６１、１６２をパター
ニングする工程を含むものである。
したのちＩＴＯ等の透明電極膜を成膜して画素電極１８
１およびソース・ドレイン電極１６１、１６２をパター
ニングする工程を含むものである。
【００５１】第３のパターニング工程は、半導体層、ゲ
ート絶縁膜を連続成膜し、画素部となる部分と遮光膜上
に画素電極を露出させる開口部１１１とゲートコンタク
トホール１１０と、ドレイン電極へのコンタクトホール
２１１を形成する工程を含むものである。
ート絶縁膜を連続成膜し、画素部となる部分と遮光膜上
に画素電極を露出させる開口部１１１とゲートコンタク
トホール１１０と、ドレイン電極へのコンタクトホール
２１１を形成する工程を含むものである。
【００５２】第４のパターニング工程は、フロントチャ
ネルおよびドレイン配線となる金属膜を成膜して、ドレ
イン配線２６２とフロントチャネル１８２をパターニン
グして、フロントチャネル１８２およびドレイン配線２
６２をマスクとして半導体層を一括エッチングする工程
を含むものである。
ネルおよびドレイン配線となる金属膜を成膜して、ドレ
イン配線２６２とフロントチャネル１８２をパターニン
グして、フロントチャネル１８２およびドレイン配線２
６２をマスクとして半導体層を一括エッチングする工程
を含むものである。
【００５３】上記順スタガ型の説明では、オーミックコ
ンタクト層について述べなかったが、透明電極としてＩ
ＴＯを用い、その上に形成された半導体層の界面側にの
み選択的にオーミックコンタクト層を形成する技術が知
られているので、その方法を採用することにより、新た
なマスクパターンを必要とせずにオーミックコンタクト
層を形成できる。
ンタクト層について述べなかったが、透明電極としてＩ
ＴＯを用い、その上に形成された半導体層の界面側にの
み選択的にオーミックコンタクト層を形成する技術が知
られているので、その方法を採用することにより、新た
なマスクパターンを必要とせずにオーミックコンタクト
層を形成できる。
【００５４】以上、本発明のＴＦＴ基板側の特徴点につ
いてのみ述べたが、ＴＦＴ基板の液晶に接する側には、
周知の技術手段によりカラーフィルター層や配向膜が適
宜設けられることは言うまでもないが、図面の簡素化の
ため本願発明の図面では図示を省略している。
いてのみ述べたが、ＴＦＴ基板の液晶に接する側には、
周知の技術手段によりカラーフィルター層や配向膜が適
宜設けられることは言うまでもないが、図面の簡素化の
ため本願発明の図面では図示を省略している。
【００５５】
【発明の効果】以上の通り本発明は、バックチャネル、
又はフロントチャネル上の電極をマスクとして半導体層
を一括エッチングすることを特徴としており、これによ
り以下の作用効果を奏する。 （イ）フォトレジストパターニング回数が４回で薄膜ト
ランジスタが形成可能となる。 （ロ）フロントチャネルとバックチャネルがゲート配線
からの信号でＯＮ、ＯＦＦ可能となり継続動作時のバッ
クチャネルリークの低減が可能となる。 （ハ）パターニング工程回数を減らすことで静電保護回
路の除去を実施する必要もあるが、コンタクト形成後に
透明電極でゲート、ドレインを接続出来るため従来と同
様な回路となる。 （ニ）最上層に画素電極を形成するためフォトレジスト
回数を低減しても開口率が低下する心配は無い。
又はフロントチャネル上の電極をマスクとして半導体層
を一括エッチングすることを特徴としており、これによ
り以下の作用効果を奏する。 （イ）フォトレジストパターニング回数が４回で薄膜ト
ランジスタが形成可能となる。 （ロ）フロントチャネルとバックチャネルがゲート配線
からの信号でＯＮ、ＯＦＦ可能となり継続動作時のバッ
クチャネルリークの低減が可能となる。 （ハ）パターニング工程回数を減らすことで静電保護回
路の除去を実施する必要もあるが、コンタクト形成後に
透明電極でゲート、ドレインを接続出来るため従来と同
様な回路となる。 （ニ）最上層に画素電極を形成するためフォトレジスト
回数を低減しても開口率が低下する心配は無い。
【図１】本発明によるＴＦＴ基板の一画素領域を示す平
面図。
面図。
【図２】図１のＡ−Ａ線に沿った断面図。
【図３】図１のＢ−Ｂ線に沿った断面図。
【図４】図１のＣ−Ｃ線に沿った断面図。
【図５】図１のＤ−Ｄ線に沿った断面図。
【図６】図１のＴＦＴ基板の製造工程の途中を説明する
もので、（ａ）は平面図、（ｂ）は（ａ）のＥ−Ｅ線に
沿った断面図。
もので、（ａ）は平面図、（ｂ）は（ａ）のＥ−Ｅ線に
沿った断面図。
【図７】図１のＴＦＴ基板の製造工程の途中を説明する
もので、（ａ）は平面図、（ｂ）は（ａ）のＦ−Ｆ線に
沿った断面図。
もので、（ａ）は平面図、（ｂ）は（ａ）のＦ−Ｆ線に
沿った断面図。
【図８】従来製法で得られた薄膜トランジスタの特性
図。
図。
【図９】本発明による製造方法で得られた薄膜トランジ
スタの特性図。
スタの特性図。
【図１０】本発明の他の実施形態を説明する平面図。
１ 基板
２ ゲート電極
３ ゲート絶縁膜
４ 半導体層
５ オーミックコンタクト層
６１ ソース電極
６２ ドレイン電極
６３ 蓄積容量用電極
７ パッシベーション膜
８１ 画素電極
８２ バックチャネル電極
１０ ゲートコンタクトホール
１１ 開口部
１０２ 遮光膜の配線
１１０ ゲートコンタクトホール
１１１ 開口部
１６１ ソース電極
１６２ ドレイン電極
１８１ 画素電極
１８２ フロントチャネル
２６２ ドレイン配線
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/786
H01L 21/336
G02F 1/1368
Claims (17)
- 【請求項１】 バックチャネル電極を備えた薄膜トラン
ジスタ基板において、前記薄膜トランジスタを構成する
半導体層の一部に設けたコンタクトホールを介して前記
バックチャネル電極とゲート電極とを短絡することによ
り、前記薄膜トランジスタのゲート配線側に位置するフ
ロントチャネルと前記バックチャネル電極側に位置する
バックチャネルとが同一電圧となるように構成したこと
を特徴とする薄膜トランジスタ基板。 - 【請求項２】 前記バックチャネル電極は、前記薄膜ト
ランジスタのソース・ドレイン電極の一方に接続された
画素電極と同一材料で構成されていることを特徴とする
請求項１記載の薄膜トランジスタ基板。 - 【請求項３】 前記画素電極は透明電極であることを特
徴とする請求項２記載の薄膜トランジスタ基板。 - 【請求項４】 前記コンタクトホールは前記薄膜トラン
ジスタの活性領域から５ミクロンメートル以上離れた位
置に形成されていることを特徴とする請求項１記載の薄
膜トランジスタ基板。 - 【請求項５】 前記バックチャネル電極と前記ゲート電
極との間には前記バックチャネル電極と同一フォトリソ
グラフィー工程でパターニングされたパッシベーション
膜と半導体層とが介在していることを特徴とする請求項
１記載の薄膜トランジスタ基板。 - 【請求項６】 前記ソース・ドレイン電極と前記ゲート
電極との間には前記半導体層が介在していることを特徴
とする請求項２記載の薄膜トランジスタ基板。 - 【請求項７】 前記半導体層は前記ソース・ドレイン電
極と接触する側にオーミックコンタクト層を有すること
を特徴とする請求項２記載の薄膜トランジスタ基板。 - 【請求項８】 ゲート電極配線の上にゲート絶縁膜を介
して形成された半導体層と、前記半導体層上に形成され
たソース・ドレイン電極と、前記ソース・ドレイン電極
上にパッシベーション膜を介して設けられたバックチャ
ネル電極とを有する薄膜トランジスタにおいて、前記ソ
ース・ドレイン電極の一方に接続される画素電極が前記
バックチャネル電極と同一材料で、同時に形成されたも
のであるとともに、前記バックチャネル電極と前記ゲー
ト絶縁膜との間には前記バックチャネル電極パターンと
同一パターンに形成された前記パッシベーション膜が介
在し、かつ前記バックチャネル電極と前記ゲート電極と
が前記パッシベーション膜と前記半導体層と前記ゲート
絶縁膜とを貫通するコンタクトホールを経由して接続さ
れているものであり、前記ソース・ドレイン電極と前記
ゲート絶縁膜との間に前記ソース・ドレイン電極をエッ
チングマスクとしてパターン形成された前記半導体層が
介在していることを特徴とする薄膜トランジスタ基板。 - 【請求項９】 前記画素電極に接続される前記ソース・
ドレイン電極の一方の側端面が前記画素電極と接触する
構成であることを特徴とする請求項８記載の薄膜トラン
ジスタ基板。 - 【請求項１０】 前記側端面と前記画素電極とが接触す
る領域の輪郭が、平行する一対の直線部がそれに直交す
る直線部で連結された、直線的屈曲部を有する線型形状
を有することを特徴とする請求項９記載の薄膜トランジ
スタ基板。 - 【請求項１１】 基板上にゲート電極配線パターンを形
成し、ゲート絶縁膜を介して半導体層とソース・ドレイ
ン電極を形成する工程を有するとともに、前記ソース・
ドレイン電極の一方に接続される画素電極を形成する工
程と、前記薄膜トランジスタの活性領域上にパッシベー
ション膜を介してバックチャネル電極を形成する工程を
含む薄膜トランジスタ基板の製造方法において、前記半
導体層をパターニングせずに前記ソース・ドレイン電極
をパターニングする工程と、前記ソース・ドレイン電極
のパターニング工程後に前記パッシベーション膜を形成
する工程と、前記バックチャネル電極と前記ゲート電極
とが重なる領域内に位置する導通用のゲートコンタクト
ホールと前記画素電極用の開口部とを前記パッシベーシ
ョン膜と前記半導体層と前記ゲート絶縁膜とを貫通する
ようにパターニングする工程と、前記画素電極用の導電
膜を前記ゲートコンタクトホールと前記開口部とを共通
に覆うように成膜して後、前記画素電極と前記バックチ
ャネル電極が残るようにパターニングする工程と、残さ
れた前記画素電極および前記バックチャネル電極と前記
ソース・ドレイン電極とをマスクとして前記パッシベー
ション膜および前記半導体層とを一括してパターニング
することを特徴とする薄膜トランジスタ基板の製造方
法。 - 【請求項１２】 前記開口部は前記画素電極が接続され
る前記ソース・ドレイン電極の一方の一部を除去して設
けられることを特徴とする請求項１１記載の薄膜トラン
ジスタ基板の製造方法。 - 【請求項１３】 前記コンタクトホールは前記薄膜トラ
ンジスタの活性領域から離れた位置に形成されることを
特徴とする請求項１１記載の薄膜トランジスタ基板の製
造方法。 - 【請求項１４】 前記開口部を形成するときに前記画素
電極が接続される前記ソース・ドレイン電極の一方の側
端面を露出させ、前記画素電極と前記ソース・ドレイン
電極の一方とが電気的に接続されるように形成されてい
ることを特徴とする請求項１１記載の薄膜トランジスタ
基板の製造方法。 - 【請求項１５】 前記半導体層は前記ソース・ドレイン
電極側にオーミックコンタクト層を有し、前記活性領域
上に位置する前記オーミックコンタクト層は前記ソース
・ドレイン電極のパターニング工程時に一括してパター
ニングされることを特徴とする請求項１１記載の薄膜ト
ランジスタ基板の製造方法。 - 【請求項１６】 基板上にゲート配線パターンを形成す
る第１のパターニング工程と、前記基板および前記ゲー
ト配線パターン上にゲート絶縁膜と半導体層と金属膜と
の積層体を成膜する工程と、前記積層体を成膜する工程
の後に前記金属膜を所定のソース・ドレイン配線に形成
する第２のパターニング工程と、前記積層体および前記
ソース・ドレイン配線上に共通にパッシベーション膜を
成膜する工程と、前記パッシベーション膜から前記ゲー
ト配線パターンの一部を露出するゲートコンタクトホー
ルと前記パッシベーション膜から前記基板の一部を露出
させる画素電極用開口部とを同時に形成する第３のパタ
ーニング工程と、前記第３のパターニング工程後に透明
電極を成膜する工程と、成膜された前記透明電極をレジ
ストマスクを用いてパターンニングし透明画素電極を形
成すると同時に、前記ゲートコンタクトホールおよびチ
ャネル部にも透明電極を形成し、かつ、前記透明電極上
のレジストマスクおよび前記ソース・ドレイン配線をエ
ッチングマスクとして、前記パッシベーション膜および
前記半導体層を選択的にエッチングして半導体領域を確
定する第４のパターニング工程とを有することを特徴と
する薄膜トランジスタ基板の製造方法。 - 【請求項１７】 基板上に遮光膜の配線を形成する第１
のパターニング工程と、前記基板および前記遮光膜の配
線上に第１の絶縁膜を成膜する工程と、前記第１の絶縁
膜上に透明電極膜を成膜して画素電極を形成するととも
に、ソース・ドレイン電極をパターニングする第２のパ
ターニング工程と、前記透明電極パターン上に半導体層
とゲート絶縁膜を成膜する工程と、前記ゲート絶縁膜か
ら前記遮光膜の配線の一部を露出するゲートコンタクト
ホールと前記ゲート絶縁膜から前記画素電極領域および
ソース・ドレイン電極の画素電極に接続されない側の電
極領域とを露出させる開口部とソース・ドレイン電極の
一方へのコンタクトホールとを同時に形成する第３のパ
ターニング工程と、前記第３のパターニング工程後にフ
ロントチャネル電極およびソース・ドレイン配線となる
金属膜を成膜する工程と、成膜された前記金属膜をパタ
ーンニングして前記ソース・ドレイン電極の一方へのコ
ンタクトホール上で前記画素電極に接続されない側の電
極領域に接続されたソース・ドレイン配線パターンを形
成すると同時に、前記ゲートコンタクトホールおよびチ
ャネル領域上にもフロントチャネル電極を形成し、か
つ、前記フロントチャネル電極および前記ソース・ドレ
イン配線パターンをエッチングマスクとして、前記ゲー
ト絶縁膜および前記半導体層を選択的にエッチングして
半導体領域を確定する第４のパターニング工程とを有す
ることを特徴とする薄膜トランジスタ基板の製造方法。
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|---|---|---|---|
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ID=18180128
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