JP2001144298A - 薄膜トランジスタ基板およびその製造方法 - Google Patents
薄膜トランジスタ基板およびその製造方法Info
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Abstract
あり長期に動作した場合バックチャネルのリーク電流が
増大し、表示ムラ発生の要因となる。また、5回以上の
パターニング工程が必要となる。 【解決手段】 薄膜トランジスタを構成する半導体層4
にゲートコンタクトホール10を介してゲート電極2と
バックチャネル電極82とを導通することにより、薄膜
トランジスタのフロントチャネル42(ゲート配線側)
とバックチャネル44(液晶配向側)を同一電圧とす
る。またその製造過程において、フロントチャネル上の
レジストを用いて半導体層と透明電極を一括でエッチン
グすることによって、4回のパターニング工程で薄膜ト
ランジスタ基板を形成する。
Description
板およびその製造方法に関し、特にアクティブマトリク
ス型液晶表示パネルの薄膜トランジスタ基板(TFT基
板)およびその製造方法に関する。
ルは供給不足の状態にある。そのためには生産能力を向
上させる上でパターニング工程の回数の低減が必要とな
ってきている。とくに表示品質を低下させないでかつパ
ターニング工程の回数を低減させることが急務となって
いる。
の一般的なTFT基板の製造方法でも、次に述べるよう
に少なくとも5種類のフォトレジストマスクパターンを
用いたフォトリソグラフィー技術による5回のパターニ
ング工程を必要としていた。以下の例は、逆スタガー型
TFT(ボトムゲート型TFTとも呼ぶ)の場合であ
る。
ゲート配線用の導体膜を成膜後にゲート配線をパターン
ニングする工程である。
ゲート絶縁膜、半導体層を順次成膜後、トランジスタと
なる半導体層およびオーミックコンタクト層が選択的に
残るようにエッチングする工程である。
ン電極膜を成膜後にソース・ドレイン配線をパターンニ
ングする工程である。この工程で、ソース・ドレイン電
極間に露出するオーミック半導体層もエッチング除去す
る。
ン窒化膜を全面に成膜後、画素電極とドレイン電極また
はソース電極のいづれか一方を接続するコンタクトホー
ルを形成する工程である。
膜を成膜後、透明画素電極をパターンニングする工程で
ある。
ソース電極とドレイン電極とに区別されるものである
が、TFT液晶表示装置では交流駆動されるため両者の
区別は単なる呼称の相違であるから、便宜上本願明細書
では、ソース電極とドレイン電極の内、画素電極に接続
される側をソース電極と呼び、他方をドレイン電極と呼
ぶこととし、両者を併せてソース・ドレイン電極と称す
る。
少なくとも5回のパターニング工程が必要となる。ま
た、バックチャネルがフローティング状態であり長期に
動作した場合バックチャネルのリーク電流が増大し、表
示ムラ発生の要因となる問題があった。
チャネル電極を備えた薄膜トランジスタ基板において、
前記薄膜トランジスタを構成する半導体層の一部に設け
たコンタクトホールを介して前記バックチャネル電極と
ゲート電極とを短絡することにより、前記薄膜トランジ
スタのゲート配線側に位置するフロントチャネルと前記
バックチャネル電極側に位置するバックチャネルとが同
一電圧となるように構成したことを特徴とする薄膜トラ
ンジスタ基板が得られる。
ンジスタのソース・ドレイン電極の一方に接続された透
明電極などの画素電極と同一材料で構成されていること
をも特徴とする。
ランジスタの活性領域から5ミクロンメートル以上離れ
た位置に形成されることが望ましい。
ート絶縁膜との間には前記バックチャネル電極と同一幅
にパターニングされたパッシベーション膜と半導体層と
が介在していることをも特徴とする。
ート絶縁膜との間には前記薄膜トランジスタのソース・
ドレイン電極と同一幅にパターニングされた半導体層が
介在していることをも特徴とする。
と接触する側にオーミックコンタク層を有することを特
徴とする。
上にゲート絶縁膜を介して形成された半導体層と、前記
半導体層上に形成されたソース・ドレイン配線と、前記
ソース・ドレイン配線上にパッシベーション膜を介して
設けられたバックチャネル電極とを有する薄膜トランジ
スタにおいて、前記ソース・ドレイン電極の一方に接続
される画素電極が前記バックチャネル電極と同一材料
で、同時に形成されたものであるとともに、前記バック
チャネル電極と前記ゲート絶縁膜との間には前記バック
チャネル電極パターンと同一パターンに形成された前記
パッシベーション膜と前記半導体層とが介在し、かつ前
記バックチャネル電極と前記ゲート電極とが前記パッシ
ベーション膜と前記半導体層と前記ゲート絶縁膜とを貫
通するコンタクトホールを経由して接続されているもの
であり、前記ソース・ドレイン配線層と前記ゲート絶縁
膜との間に前記ソース・ドレイン配線層と同一パターン
に形成された前記半導体層が介在していることを特徴と
する薄膜トランジスタも得られる。ここで、前記画素電
極に接続される前記ソース・ドレイン電極の一方の側端
面が前記画素電極と接触する構成であることをも特徴と
し、さらに、前記画素電極に接続される前記ソース・ド
レイン電極の一方の側端面がクランク形状に延在して前
記側端面の全域にわたって前記画素電極と接触している
ことをも特徴とする。
法としては次のとおりである。
し、ゲート絶縁膜を介して半導体層とソース・ドレイン
電極を形成する工程を有するとともに、前記ソース・ド
レイン電極の一方に接続される画素電極を形成する工程
と、前記薄膜トランジスタの活性領域上にパッシベーシ
ョン膜を介してバックチャネル電極を形成する工程を含
む薄膜トランジスタ基板の製造方法において、前記半導
体層をパターニングせずに前記ソース・ドレイン電極を
パターニングする工程と、前記ソース・ドレイン電極の
パターニング工程後に前記パッシベーション膜を形成す
る工程と、前記バックチャネル電極と前記ゲート電極と
の導通用のゲートコンタクトホールと前記画素電極用の
開口部とを前記パッシベーション膜と前記半導体層と前
記ゲート絶縁膜とを貫通するようにパターニングする工
程と、前記画素電極用の導電膜を前記ゲートコンタクト
ホールと前記開口部とを共通に覆うように成膜して後、
前記画素電極と前記バックチャネル電極が残るようにパ
ターニングする工程において、残された前記画素電極お
よび前記バックチャネル電極と前記ソース・ドレイン電
極とをマスクとして残された前記パッシベーション膜お
よび前記半導体層とを一括してパターニングすることを
特徴とする薄膜トランジスタ基板の製造方法。
画素電極が接続される前記ソース・ドレイン電極の一方
の一部を除去して設けられることを特徴とする。
ランジスタの活性領域から離れた位置に形成されること
をも特徴とする。
部の一辺は前記画素電極が接続される前記ソース・ドレ
イン電極の一方の一辺が露出して前記画素電極と前記ソ
ース・ドレイン電極の一方とが電気的に接続されるよう
に形成されていることを特徴とする。
イン電極側にオーミックコンタクト層を有し、前記活性
領域上に位置する前記オーミックコンタクト層は前記ソ
ース・ドレイン電極のパターニング工程時に一括してパ
ターニングされることをも特徴とする。
の配線パターンを形成する第1のパターニング工程と、
前記基板および前記第1の配線パターン上に第1の絶縁
膜と半導体層と第2の配線膜との積層体を成膜する工程
と、前記積層体を成膜する工程の後に前記第2の配線膜
を所定の配線パターンに形成する第2のパターニング工
程と、前記積層体および前記第2の配線パターン上に共
通に第2の絶縁膜を成膜する工程と、前記第2の絶縁膜
から前記第1の配線パターンの一部を露出するゲートコ
ンタクトホールと前記第2の絶縁膜から前記基板の一部
を露出させる画素電極用開口部とを同時に形成する第3
のパターニング工程と、前記第3のパターニング工程後
に透明電極を成膜する工程と、成膜された前記透明電極
をパターンニングし透明画素電極を形成すると同時にチ
ャネル部にも透明電極を形成し、かつ、前記透明電極上
のレジストマスクおよび前記第2の配線パターンをエッ
チングレジストマスクとして、前記半導体層を選択的に
エッチングして半導体領域を確定する第4のパターニン
グ工程とを有することを特徴とする薄膜トランジスタの
製造方法が得られる。
パターンを形成する第1のパターニング工程と、前記基
板および前記遮光配線パターン上に第1の絶縁膜を成膜
する工程と、前記第1の絶縁膜上に透明電極を成膜して
所定の透明電極パターンに形成する第2のパターニング
工程と、前記透明電極パターン上に半導体層と第2の絶
縁膜を成膜する工程と、前記第2の絶縁膜から前記遮光
配線パターンの一部を露出するゲートコンタクトホール
と前記第2の絶縁膜から前記透明電極の画素電極領域お
よびソース・ドレイン電極の画素電極に接続されない側
の電極領域とを露出させる画素電極用開口部および配線
コンタクトホールとを同時に形成する第3のパターニン
グ工程と、前記第3のパターニング工程後に金属膜を成
膜する工程と、成膜された前記金属膜をパターンニング
して前記配線コンタクトホール上で前記画素電極に接続
されない側の電極領域に接続された第2の配線パターン
を形成すると同時に、前記ゲートコンタクトホールおよ
びチャネル領域上にもチャネル電極を形成し、かつ、前
記チャネル電極および前記第2の配線パターンをエッチ
ングレジストマスクとして、前記半導体層を選択的にエ
ッチングして半導体領域を確定する第4のパターニング
工程とを有することを特徴とする薄膜トランジスタの製
造方法も得られる。
て図面を参照して詳細に説明する。
基板の一画素領域を示す平面図であり、図1のA−A
線、B−B線、C−C線およびD−D線に沿った断面図
を図2,図3、図4および図5にそれぞれ示す。
は、ガラス板等の透明な絶縁性基板1の表面にCr、
W、Ta,Al等のゲート電極2が形成され、その上に
窒化シリコン等のゲート絶縁膜3を介してノンドープア
モルファスシリコン(a−Si)等の半導体層4とn型
不純物のリン等がドープされたn+ a−Si等のオー
ミックコンタクト層5が形成される。
に、半導体層4上に形成されたオーミックコンタクト層
5のうち、ソース・ドレイン電極61,62間に位置す
るチャネル領域上の領域が除去されて、トランジスタの
活性領域を構成している。さらに、ゲート電極領域の上
部には窒化膜等のパッシベーション膜7を介してバック
チャネル電極82が形成されている。バックチャネル電
極82は酸化インジウム錫(ITO)などの透明電極層
で形成されて、画素電極81と同時にパターニングされ
る。
ローティング状態とならないように、図3及び図4に示
すごとく、ゲートコンタクトホール10を介してゲート
電極2にバックチャネル電極82が電気的に接続されて
いる。
電極61,62で挟まれているチャネル活性領域層から
十分に離し(5μm以上)かつゲート配線上に来るよう
にパターニングされている。すなわち、図3および図4
に示すように、パッシベーション膜7,半導体層4およ
びゲート絶縁膜2を貫通して、ゲート電極2を露出させ
ている。このゲートコンタクトホール10の形成時に、
同時に画素電極81の領域に相当する開口11をパッシ
ベーション膜7,半導体層4およびゲート絶縁膜2もエ
ッチングして基板1を露出させる(図7(b)参照)。
次に画素電極81の形成時にバックチャネル電極82も
同時に形成する。そして、ソース・ドレイン配線領域と
バックチャネル電極との間に残っている半導体層4を透
明画素電極およびバックチャネル電極のパターニング時
に一括エッチングすることにより、本発明のTFT基板
は形成される。
2に示すようにフロントチャネル42(ゲート配線側)
とバックチャネル44(液晶配向側)は薄膜トランジス
タ動作時に同電位となる。
容量領域が形成されるが、本発明では図5に示すよう
に、蓄積容量領域もソース・ドレイン電極61,62の
形成時に同時に蓄積容量領域用の電極63をソース・ド
レイン電極と同一材料でパターニングすることにより、
透明画素電極81と蓄積容量用電極63が電気的に接続
され、ゲート絶縁膜3を介してゲート電極2との間に蓄
積容量を形成できる。
よび図4に示すように、画素電極に接続される前記ソー
ス・ドレイン電極の一方、すなわち、図示の場合はソー
ス電極61の側端面に接触して電気的接続を確保してい
る。両者の接触面積を増して電気抵抗を下げる工夫とし
て、図1に示すようにソース電極61をクランク形状に
パターニングしており、その全辺で透明画素電極81と
接触させている。このように、画素電極に接続される前
記ソース・ドレイン電極の一方の側端面が前記画素電極
と接触する構成の場合には、その側端面がクランク形状
に延在して前記側端面の全域にわたって前記画素電極と
接触して電気抵抗を低めることが望ましい。
るときにソース電極61の一辺をエッチング除去して、
ソース電極61の側端面を露出させているが、ソース電
極の画素電極側の側端面が露出するようにパッシベーシ
ョン膜7をエッチング除去できれば、ソース電極61の
一辺をエッチング除去せずとも透明画素電極81とソー
ス電極61との接続は確保できる。
法を各パターニング工程毎に順を追って説明する。
ト配線2となるCr、W、Ta,Al等の金属膜をスパ
ッタ法などにより100nm〜300nmの厚さに成膜
する。その後フォトリソグラフィー法によりエッチング
を実施して図6(a)に示すようなゲート配線パターン
2を形成する工程を含むものである。
法などにより、窒化シリコン等のゲート絶縁膜3を20
0nm〜600nmの厚さに、ノンドープa−Si等の
半導体層4を100nm〜400nmの厚さに,n+
a−Si等のオーミックコンタクト層5を10nm〜1
00nmの厚さに連続して成膜し、さらにソース、ドレ
インとなるCr、W、Ta,Al等の金属膜をスパッタ
法などにより50nm〜200nmの厚さに成膜して、
先ず図6(a)に示すようにソース・ドレイン配線6
1,62をパターニングすることと、表面に露出してい
るオーミックコンタクト層5のうち、バックチャネル領
域のオーミック半導体層(オーミックコンタクト層)を
エッチング除去する工程を含むものである(図2参
照)。
法などで窒化シリコン等のパッシベーション膜7を10
0nm〜300nmの厚さに全面に成膜して(図6
(b)参照)、図7(a)、(b)に示すように、ゲー
ト配線上でかつ活性層から約5ミクロンメートル以上の
十分離れた箇所をゲート電極に達するまでエッチングす
ると同時に画素部も基板1に達するまでエッチングする
工程を含むものである。この段階では、まだコンタクト
エッチングした以外の場所は半導体層が残っている。
TO等の透明電極を40nm〜100nmの厚さにスパ
ッタ法などで成膜後、パターンニングし透明画素電極8
1を形成すると同時にチャネル部にも透明電極82を形
成する工程と、この透明電極のパターニング工程の際
に、これら透明電極上のレジストマスクおよび配線電極
をエッチングレジストマスクとして、パッシベーション
膜7、オーミックコンタクト層5、半導体層4を選択的
に除去して図3に示すように半導体活性層領域を確定す
る工程とを含むものである。
ース・ドレイン電極61,62とは同一エッチング工程
に対して選択性のある金属を選択する必要がある。その
一例としては、ソース・ドレイン配線61,62をCr
等で形成し、透明電極としてはITOを採用することが
考えられる。その場合には、ITOのエッチングは塩化
鉄系のウエットエッチングまたはHI、HBrなどのガ
スを使用したドライエッチを実施してパターンニングを
実施できるが、この時の下層のCrはエッチングされな
い。Crのエッチングは強酸化性のCeを用いたウエッ
トエッチかCl系のガスを用いたドライエッチ等を用い
ないとエッチングされないためである。
図1の薄膜トランジスタが完成する。したがって、本発
明ではフォトレジストのパターニング回数が4回ですま
せることができるので、製造工程が大幅に簡略化される
利点がある。
エッチングマスク材料は従来周知の有機系フォトレジス
トで良く、本発明に特有のものではない。エッチング手
法としては、ゲート電極に対してはウエットエッチング
が可能であり、オーミックコンタクト層、半導体層、パ
ッシベーション膜に対しては、フッ素系のガスを用いた
ドライエッチングが可能である。好ましくは、オーミッ
クコンタクト層についてはプラズマエッチングを、半導
体層およびパッシベーション膜については反応性エッチ
ングが採用される。
で作成したトランジスタ特性を、図9に本発明によるト
ランジスタ特性を示す。図8および図9の両方ともにド
レイン配線にVb=+10Vの電圧を印加してゲート配
線にVa(横軸)を−20から+20Vまで印加し、そ
の時のトランジスタに流れる電流値を縦軸にI(A)と
してプロットしたものである。また、右縦軸の√I
(A)はその電流特性の直線性を示したものである。
なわちバックチャネル電極82側から光を照射した状態
で測定している。この特性を比較したときにVa=−2
0〜−5V領域での本発明のトランジスタの電流値は1
0E−11より大であり、従来製法のトランジスタと全
く遜色が無いことがわかる。本来ならば図2に示すよう
にフロントチャネル42およびバックチャネル44の両
方ともにゲート配線でコントロールしているため、この
領域の電流値は低下すべきであるがバックチャネル電極
を透明に使用しているため測定時に使用した裏面からの
光がバックチャネル側から入射しているため低減してい
ないと推定される。
製法に比較して約3倍の電流が流れていることがわか
る。これは従来製法では図2に示すフロントチャネル4
2にしか電子が流れないのに対し本発明ではフロントチ
ャネル42とバックチャネル44の両方共に電子が流れ
ているため電流特性が向上したと推定される。ただなぜ
3倍も流れたのかは今のところ不明である。
(トランジスタスイッチON)/Ioff(トランジス
タスイッチOFF)が極めて向上するだけではなく従来
製法よりもフォトレジストパターンニング回数を削減で
きる有益な製造方法である。
て述べたが、順スタガー型(トップゲート型ともいう)
のものへも適用できることは言うまでもない。
ば、第1のパターニング工程は、基板表面にバックチャ
ネル電極となる遮光膜の配線102を形成する工程を含
むものである。
したのちITO等の透明電極膜を成膜して画素電極18
1およびソース・ドレイン電極161、162をパター
ニングする工程を含むものである。
ート絶縁膜を連続成膜し、画素部となる部分と遮光膜上
に画素電極を露出させる開口部111とゲートコンタク
トホール110と、ドレイン電極へのコンタクトホール
211を形成する工程を含むものである。
ネルおよびドレイン配線となる金属膜を成膜して、ドレ
イン配線262とフロントチャネル182をパターニン
グして、フロントチャネル182およびドレイン配線2
62をマスクとして半導体層を一括エッチングする工程
を含むものである。
ンタクト層について述べなかったが、透明電極としてI
TOを用い、その上に形成された半導体層の界面側にの
み選択的にオーミックコンタクト層を形成する技術が知
られているので、その方法を採用することにより、新た
なマスクパターンを必要とせずにオーミックコンタクト
層を形成できる。
いてのみ述べたが、TFT基板の液晶に接する側には、
周知の技術手段によりカラーフィルター層や配向膜が適
宜設けられることは言うまでもないが、図面の簡素化の
ため本願発明の図面では図示を省略している。
又はフロントチャネル上の電極をマスクとして半導体層
を一括エッチングすることを特徴としており、これによ
り以下の作用効果を奏する。 (イ)フォトレジストパターニング回数が4回で薄膜ト
ランジスタが形成可能となる。 (ロ)フロントチャネルとバックチャネルがゲート配線
からの信号でON、OFF可能となり継続動作時のバッ
クチャネルリークの低減が可能となる。 (ハ)パターニング工程回数を減らすことで静電保護回
路の除去を実施する必要もあるが、コンタクト形成後に
透明電極でゲート、ドレインを接続出来るため従来と同
様な回路となる。 (ニ)最上層に画素電極を形成するためフォトレジスト
回数を低減しても開口率が低下する心配は無い。
面図。
もので、(a)は平面図、(b)は(a)のE−E線に
沿った断面図。
もので、(a)は平面図、(b)は(a)のF−F線に
沿った断面図。
図。
スタの特性図。
Claims (17)
- 【請求項1】 バックチャネル電極を備えた薄膜トラン
ジスタ基板において、前記薄膜トランジスタを構成する
半導体層の一部に設けたコンタクトホールを介して前記
バックチャネル電極とゲート電極とを短絡することによ
り、前記薄膜トランジスタのゲート配線側に位置するフ
ロントチャネルと前記バックチャネル電極側に位置する
バックチャネルとが同一電圧となるように構成したこと
を特徴とする薄膜トランジスタ基板。 - 【請求項2】 前記バックチャネル電極は、前記薄膜ト
ランジスタのソース・ドレイン電極の一方に接続された
画素電極と同一材料で構成されていることを特徴とする
請求項1記載の薄膜トランジスタ基板。 - 【請求項3】 前記画素電極は透明電極であることを特
徴とする請求項2記載の薄膜トランジスタ基板。 - 【請求項4】 前記コンタクトホールは前記薄膜トラン
ジスタの活性領域から5ミクロンメートル以上離れた位
置に形成されていることを特徴とする請求項1記載の薄
膜トランジスタ基板。 - 【請求項5】 前記バックチャネル電極と前記ゲート絶
縁膜との間には前記バックチャネル電極と同一幅にパタ
ーニングされたパッシベーション膜と半導体層とが介在
していることを特徴とする請求項1記載の薄膜トランジ
スタ基板。 - 【請求項6】 前記ソース・ドレイン電極と前記ゲート
絶縁膜との間には前記薄膜トランジスタのソース・ドレ
イン電極と同一幅にパターニングされた半導体層が介在
していることを特徴とする請求項1記載の薄膜トランジ
スタ基板。 - 【請求項7】 前記半導体層は前記ソース・ドレイン電
極と接触する側にオーミックコンタクト層を有すること
を特徴とする請求項1記載の薄膜トランジスタ基板。 - 【請求項8】 ゲート電極配線の上にゲート絶縁膜を介
して形成された半導体層と、前記半導体層上に形成され
たソース・ドレイン配線と、前記ソース・ドレイン配線
上にパッシベーション膜を介して設けられたバックチャ
ネル電極とを有する薄膜トランジスタにおいて、前記ソ
ース・ドレイン電極の一方に接続される画素電極が前記
バックチャネル電極と同一材料で、同時に形成されたも
のであるとともに、前記バックチャネル電極と前記ゲー
ト絶縁膜との間には前記バックチャネル電極パターンと
同一パターンに形成された前記パッシベーション膜と前
記半導体層とが介在し、かつ前記バックチャネル電極と
前記ゲート電極とが前記パッシベーション膜と前記半導
体層と前記ゲート絶縁膜とを貫通するコンタクトホール
を経由して接続されているものであり、前記ソース・ド
レイン配線層と前記ゲート絶縁膜との間に前記ソース・
ドレイン配線層と同一パターンに形成された前記半導体
層が介在していることを特徴とする薄膜トランジスタ。 - 【請求項9】 前記画素電極に接続される前記ソース・
ドレイン電極の一方の側端面が前記画素電極と接触する
構成であることを特徴とする請求項8記載の薄膜トラン
ジスタ基板。 - 【請求項10】 前記画素電極に接続される前記ソース
・ドレイン電極の一方の側端面がクランク形状に延在し
て前記側端面の全域にわたって前記画素電極と接触して
いることを特徴とする請求項9記載の薄膜トランジスタ
基板。 - 【請求項11】 基板上にゲート電極配線パターンを形
成し、ゲート絶縁膜を介して半導体層とソース・ドレイ
ン電極を形成する工程を有するとともに、前記ソース・
ドレイン電極の一方に接続される画素電極を形成する工
程と、前記薄膜トランジスタの活性領域上にパッシベー
ション膜を介してバックチャネル電極を形成する工程を
含む薄膜トランジスタ基板の製造方法において、前記半
導体層をパターニングせずに前記ソース・ドレイン電極
をパターニングする工程と、前記ソース・ドレイン電極
のパターニング工程後に前記パッシベーション膜を形成
する工程と、前記バックチャネル電極と前記ゲート電極
との導通用のゲートコンタクトホールと前記画素電極用
の開口部とを前記パッシベーション膜と前記半導体層と
前記ゲート絶縁膜とを貫通するようにパターニングする
工程と、前記画素電極用の導電膜を前記ゲートコンタク
トホールと前記開口部とを共通に覆うように成膜して
後、前記画素電極と前記バックチャネル電極が残るよう
にパターニングする工程において、残された前記画素電
極および前記バックチャネル電極と前記ソース・ドレイ
ン電極とをマスクとして残された前記パッシベーション
膜および前記半導体層とを一括してパターニングするこ
とを特徴とする薄膜トランジスタ基板の製造方法。 - 【請求項12】 前記開口部は前記画素電極が接続され
る前記ソース・ドレイン電極の一方の一部を除去して設
けられることを特徴とする請求項9記載の薄膜トランジ
スタ基板の製造方法。 - 【請求項13】 前記コンタクトホールは前記薄膜トラ
ンジスタの活性領域から離れた位置に形成されることを
特徴とする請求項9記載の薄膜トランジスタ基板の製造
方法。 - 【請求項14】 前記開口部の一辺は前記画素電極が接
続される前記ソース・ドレイン電極の一方の一辺が露出
して前記画素電極と前記ソース・ドレイン電極の一方と
が電気的に接続されるように形成されていることを特徴
とする請求項9記載の薄膜トランジスタ基板の製造方
法。 - 【請求項15】 前記半導体層は前記ソース・ドレイン
電極側にオーミックコンタクト層を有し、前記活性領域
上に位置する前記オーミックコンタクト層は前記ソース
・ドレイン電極のパターニング工程時に一括してパター
ニングされることを特徴とする請求項9記載の薄膜トラ
ンジスタ基板の製造方法。 - 【請求項16】 基板上に第1の配線パターンを形成す
る第1のパターニング工程と、前記基板および前記第1
の配線パターン上に第1の絶縁膜と半導体層と第2の配
線膜との積層体を成膜する工程と、前記積層体を成膜す
る工程の後に前記第2の配線膜を所定の配線パターンに
形成する第2のパターニング工程と、前記積層体および
前記第2の配線パターン上に共通に第2の絶縁膜を成膜
する工程と、前記第2の絶縁膜から前記第1の配線パタ
ーンの一部を露出するゲートコンタクトホールと前記第
2の絶縁膜から前記基板の一部を露出させる画素電極用
開口部とを同時に形成する第3のパターニング工程と、
前記第3のパターニング工程後に透明電極を成膜する工
程と、成膜された前記透明電極をパターンニングし透明
画素電極を形成すると同時にチャネル部にも透明電極を
形成し、かつ、前記透明電極上のレジストマスクおよび
前記第2の配線パターンをエッチングレジストマスクと
して、前記半導体層を選択的にエッチングして半導体領
域を確定する第4のパターニング工程とを有することを
特徴とする薄膜トランジスタの製造方法。 - 【請求項17】 基板上に遮光配線パターンを形成する
第1のパターニング工程と、前記基板および前記遮光配
線パターン上に第1の絶縁膜を成膜する工程と、前記第
1の絶縁膜上に透明電極を成膜して所定の透明電極パタ
ーンに形成する第2のパターニング工程と、前記透明電
極パターン上に半導体層と第2の絶縁膜を成膜する工程
と、前記第2の絶縁膜から前記遮光配線パターンの一部
を露出するゲートコンタクトホールと前記第2の絶縁膜
から前記透明電極の画素電極領域およびソース・ドレイ
ン電極の画素電極に接続されない側の電極領域とを露出
させる画素電極用開口部および配線コンタクトホールと
を同時に形成する第3のパターニング工程と、前記第3
のパターニング工程後に金属膜を成膜する工程と、成膜
された前記金属膜をパターンニングして前記配線コンタ
クトホール上で前記画素電極に接続されない側の電極領
域に接続された第2の配線パターンを形成すると同時
に、前記ゲートコンタクトホールおよびチャネル領域上
にもチャネル電極を形成し、かつ、前記チャネル電極お
よび前記第2の配線パターンをエッチングレジストマス
クとして、前記半導体層を選択的にエッチングして半導
体領域を確定する第4のパターニング工程とを有するこ
とを特徴とする薄膜トランジスタの製造方法。
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